JP2004221350A - 半導体チップ、半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器 - Google Patents
半導体チップ、半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器 Download PDFInfo
- Publication number
- JP2004221350A JP2004221350A JP2003007282A JP2003007282A JP2004221350A JP 2004221350 A JP2004221350 A JP 2004221350A JP 2003007282 A JP2003007282 A JP 2003007282A JP 2003007282 A JP2003007282 A JP 2003007282A JP 2004221350 A JP2004221350 A JP 2004221350A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- face
- insulating layer
- semiconductor chip
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 154
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 239000000758 substrate Substances 0.000 claims abstract description 45
- 238000000034 method Methods 0.000 claims description 18
- 230000002093 peripheral effect Effects 0.000 claims description 6
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 235000012431 wafers Nutrition 0.000 description 13
- 238000005530 etching Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 11
- 239000000463 material Substances 0.000 description 8
- 239000011347 resin Substances 0.000 description 7
- 229920005989 resin Polymers 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 239000000853 adhesive Substances 0.000 description 5
- 230000001070 adhesive effect Effects 0.000 description 5
- 239000010949 copper Substances 0.000 description 5
- 229910000679 solder Inorganic materials 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 238000010894 electron beam technology Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910017604 nitric acid Inorganic materials 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 230000003014 reinforcing effect Effects 0.000 description 1
- 238000005488 sandblasting Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【課題】本発明の目的は、貫通電極を良好な電気的接続に適した形状に形成することにある。
【解決手段】半導体チップは、第１及び第２の面１２，１４を有する半導体基板１０と、半導体基板１０の第２の面１４よりも第１の面１２に近い位置に少なくとも一部が作り込まれてなる集積回路１６と、貫通電極５０と、を有する。貫通電極５０は、半導体基板１０の第１及び第２の面１２，１４に貫通し、第１の面１２に露出する第１の端面５２と、第２の面１４に露出する第２の端面５４と、を有する。第１の端面５２よりも第２の端面５４が大きく形成されている。
【選択図】 図３
【解決手段】半導体チップは、第１及び第２の面１２，１４を有する半導体基板１０と、半導体基板１０の第２の面１４よりも第１の面１２に近い位置に少なくとも一部が作り込まれてなる集積回路１６と、貫通電極５０と、を有する。貫通電極５０は、半導体基板１０の第１及び第２の面１２，１４に貫通し、第１の面１２に露出する第１の端面５２と、第２の面１４に露出する第２の端面５４と、を有する。第１の端面５２よりも第２の端面５４が大きく形成されている。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体チップ、半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器に関する。
【０００２】
【従来の技術】
【特許文献１】
特開平９−３１２２９５号公報
【０００３】
【発明の背景】
３次元実装形態の半導体装置が開発されている。また、３次元実装を可能にするため、半導体チップに貫通電極を形成することが知られている。貫通電極は、半導体チップから突出するように形成する。従来知られている貫通電極は、良好な電気的接続を図ることが難しい形状であった。
【０００４】
本発明の目的は、貫通電極を良好な電気的接続に適した形状に形成することにある。
【０００５】
【課題を解決するための手段】
（１）本発明に係る半導体チップは、第１及び第２の面を有する半導体基板と、
前記半導体基板の前記第２の面よりも前記第１の面に近い位置に少なくとも一部が作り込まれてなる集積回路と、
前記半導体基板の前記第１及び第２の面に貫通し、前記第１の面に露出する第１の端面と、前記第２の面に露出する第２の端面と、を有し、前記第１の端面よりも前記第２の端面が大きく形成されてなる貫通電極と、
を有する。本発明によれば、貫通電極は、半導体基板において集積回路から遠い第２の面に露出する第２の端面が、その反対の第１の端面よりも大きく形成されている。したがって、従来無かった良好な電気的接続が可能になる。
（２）この半導体チップにおいて、
前記貫通電極は、前記第１の面から突出する第１の端部と、前記第２の面から突出する第２の端部と、前記第１及び第２の端部の間に位置する中間部と、を有し、
前記第２の端部は、前記第１の端部よりも大きな幅又は径を有するように形成されていてもよい。
（３）この半導体チップにおいて、
前記第２の端部は、前記中間部よりも大きな幅又は径を有するように形成されていてもよい。
（４）この半導体チップは、
前記第１の面上に形成された第１の絶縁層と、
前記第２の面上に形成された第２の絶縁層と、
をさらに有してもよい。
（５）この半導体チップにおいて、
前記第２の端部の周縁部は、前記第２の絶縁層上に形成されていてもよい。
（６）この半導体チップは、
前記第１の絶縁層上に、前記集積回路及び前記貫通電極の少なくとも一方に電気的に接続されてなるパッドをさらに有してもよい。
（７）この半導体チップにおいて、
前記貫通電極は、前記パッドを貫通していてもよい。
（８）本発明に係る半導体ウエハは、第１及び第２の面を有する半導体基板と、
前記半導体基板の前記第２の面よりも前記第１の面に近い位置に、それぞれ、少なくとも一部が作り込まれてなる複数の集積回路と、
前記半導体基板の前記第１及び第２の面に貫通し、前記第１の面に露出する第１の端面と、前記第２の面に露出する第２の端面と、を有し、前記第１の端面よりも前記第２の端面が大きく形成されてなる複数の貫通電極と、
を有する。本発明によれば、貫通電極は、半導体基板において集積回路から遠い第２の面に露出する第２の端面が、その反対の第１の端面よりも大きく形成されている。したがって、従来無かった良好な電気的接続が可能になる。
（９）この半導体ウエハにおいて、
それぞれの前記貫通電極は、前記第１の面から突出する第１の端部と、前記第２の面から突出する第２の端部と、前記第１及び第２の端部の間に位置する中間部と、を有し、
前記第２の端部は、前記第１の端部よりも大きな幅又は径を有するように形成されていてもよい。
（１０）この半導体ウエハにおいて、
前記第２の端部は、前記中間部よりも大きな幅又は径を有するように形成されていてもよい。
（１１）この半導体ウエハは、
前記第１の面上に形成された第１の絶縁層と、
前記第２の面上に形成された第２の絶縁層と、
をさらに有してもよい。
（１２）この半導体ウエハにおいて、
前記第２の端部の周縁部は、前記第２の絶縁層上に形成されていてもよい。
（１３）この半導体ウエハは、
前記第１の絶縁層上に、１つの前記集積回路及び１つの前記貫通電極の少なくとも一方に電気的に接続されてなるパッドをさらに有してもよい。
（１４）この半導体ウエハにおいて、
いずれか１つの前記貫通電極は、前記パッドを貫通していてもよい。
（１５）本発明に係る半導体装置は、スタックされてなる上記複数の半導体チップを有し、
前記複数の半導体チップのうち上下の半導体チップが、前記貫通電極によって電気的に接続されてなる。
（１６）本発明に係る回路基板は、上記半導体チップが実装されてなる。
（１７）本発明に係る回路基板は、上記半導体装置が実装されてなる。
（１８）本発明に係る電子機器は、上記半導体チップを有する。
（１９）本発明に係る電子機器は、上記半導体装置を有する。
（２０）本発明に係る半導体装置の製造方法は、第１及び第２の面を有し前記第２の面よりも前記第１の面に近い位置に集積回路の少なくとも一部が作り込まれた半導体基板に、その第１及び第２の面に貫通しており前記第１の面に露出する第１の端面と前記第２の面に露出する第２の端面とを有しており前記第１の端面よりも前記第２の端面が大きく形成されてなる貫通電極を形成することを含む。本発明によれば、貫通電極を、半導体基板において集積回路から遠い第２の面に露出する第２の端面が、その反対の第１の端面よりも大きくなるように形成する。この貫通電極によって、従来無かった良好な電気的接続が可能になる。
【０００６】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照して説明する。
【０００７】
図１（Ａ）〜図３（Ｄ）は、本発明を適用した実施の形態に係る半導体装置の製造方法を説明する図である。本実施の形態では、図１（Ａ）に示すように、半導体基板１０を使用する。半導体基板１０は、第１及び第２の面１２，１４を有する。第２の面１４は、第１の面１２とは反対の面である。
【０００８】
半導体基板１０には、集積回路（例えばトランジスタやメモリを有する回路）１６の少なくとも一部（一部又は全体）が作り込まれている。半導体基板１０には、複数の集積回路１６のそれぞれの少なくとも一部が作り込まれていてもよいし、１つの集積回路１６の少なくとも一部が作り込まれていてもよい。集積回路１６は、第２の面１４よりも第１の面１２に近い位置に形成されている。
【０００９】
半導体基板１０の第１の面１２には、第１の絶縁層（例えばパッシベーション膜）１８が形成されている。パッシベーション膜１８は、例えば、ＳｉＯ２、ＳｉＮ、ポリイミド樹脂などで形成することができる。第１の絶縁層１８は、集積回路１６を覆うように形成されている。
【００１０】
半導体基板１０には、複数のパッド２０が形成されている。各パッド２０は、集積回路１６に電気的に接続されている。各パッド２０は、アルミニウムで形成されていてもよい。パッド２０の表面の形状は特に限定されないが矩形であることが多い。パッド２０は、第２の面１４よりも第１の面１２に近い位置（例えば第１の面１２の上方）に形成されている。パッド２０は、第１の絶縁層１８上に形成してもよい。第１の絶縁層１８上に、パッド２０と、集積回路１６とパッド２０を接続する配線（図示せず）とを形成してもよい。また、図示しない別のパッシベーション膜（絶縁膜）をパッド２０の表面の少なくとも一部を避けて形成してもよい。
【００１１】
図１（Ｂ）に示すように、半導体基板１０に、その第１の面２０から凹部２２を形成する。第１の面２０は、パッド２０が形成された側（集積回路１６が形成された側）の面である。凹部２２は、集積回路１６の素子及び配線を避けて形成する。パッド２０に貫通穴２４を形成してもよい。貫通穴２４の形成には、エッチング（ドライエッチング又はウェットエッチング）を適用してもよい。エッチングは、リソグラフィ工程によってパターニングされたレジスト（図示せず）を形成した後に行ってもよい。パッド２０の下に第１の絶縁層１８が形成されている場合、これにも貫通穴２６を形成する。パッド２０のエッチングが第１の絶縁層１８で止まる場合、貫通穴２６の形成には、パッド２０のエッチングに使用したエッチャントを別のエッチャントに換えてもよい。その場合、再び、リソグラフィ工程によってパターニングされたレジスト（図示せず）を形成してもよい。
【００１２】
貫通穴２４（及び貫通穴２６）と連通するように、半導体基板１０に凹部２２を形成する。貫通穴２４（及び貫通穴２６）と凹部２２を合わせて、凹部ということもできる。凹部２２の形成にも、エッチング（ドライエッチング又はウェットエッチング）を適用することができる。エッチングは、リソグラフィ工程によってパターニングされたレジスト（図示せず）を形成した後に行ってもよい。あるいは、凹部２２の形成に、レーザ（例えばＣＯ２レーザ、ＹＡＧレーザ等）を使用してもよい。レーザは、貫通穴２４，２６の形成に適用してもよい。一種類のエッチャント又はレーザによって、凹部２２及び貫通穴２４，２６の形成を連続して行ってもよい。凹部２２の形成には、サンドブラスト加工を適用してもよい。
【００１３】
図１（Ｃ）に示すように、凹部２２の内側に絶縁層２８を形成してもよい。絶縁層２８は、酸化膜であってもよい。例えば、半導体基板１０がＳｉから形成されている場合、絶縁層２８はＳｉＯ２であってもよいしＳｉＮであってもよい。絶縁層２８は、凹部２２の底面に形成する。絶縁層２８は、凹部２２の内壁面に形成する。ただし、絶縁層２８は、凹部２２を埋め込まないように形成する。すなわち、絶縁層２８によって凹部を形成する。絶縁層２８は、第１の絶縁層１８の貫通穴２６の内壁面に形成してもよい。
【００１４】
本実施の形態では、絶縁層２８は、パッド２０の貫通穴２４の内壁面を避けて形成する。すなわち、貫通穴２４の内壁面を絶縁層２８から露出させる。なお、パッド２０を覆って絶縁層２８を形成し、その一部をエッチング（ドライエッチング又はウェットエッチング）して、パッド２０の一部を露出させてもよい。エッチングは、リソグラフィ工程によってパターニングされたレジスト（図示せず）を形成した後に行ってもよい。
【００１５】
図１（Ｄ）に示すように、レジスト層３０を形成してもよい。レジスト層３０は、光、紫外線、赤外線又は電子線等のエネルギー感応性の樹脂で形成してもよい。レジスト層３０は、第１の面１２の上方（例えば第１の絶縁膜１８上）に形成する。レジスト層３０は、開口３２を有するように形成する。開口３２は、凹部２２とオーバーラップするように形成する。レジスト層３０は、パッド２０の貫通穴２４の内壁面を避けて形成する。レジスト層３０は、パッド２０の貫通穴２４の開口端部を避けて形成してもよい。
【００１６】
図２（Ａ）に示すように、凹部２２（例えば絶縁層２８の内側）に導電部３４を設ける。導電部３４は、Ｃｕ又はＷなどで形成してもよい。導電部３４は、その外層部を形成した後に、その中心部を形成してもよい。中心部は、Ｃｕ，Ｗ，ドープドポリシリコン（例えば低温ポリシリコン）のいずれかで形成することができる。外層部は、少なくともバリア層を含んでもよい。バリア層は、中心部又は次に説明するシード層の材料が、半導体基板１０（例えばＳｉ）に拡散することを防止するものである。バリア層は、中心部とは異なる材料（例えばＴｉＷ、ＴｉＮ）で形成してもよい。中心部を電解メッキで形成する場合、外層部は、シード層を含んでもよい。シード層は、バリア層を形成した後に形成する。シード層は、中心部と同じ材料（例えばＣｕ）で形成する。なお、導電部３４（少なくともその中心部）は、無電解メッキやインクジェット方式によって形成してもよい。
【００１７】
導電部３４は、パッド２０に電気的に接続されるように形成してもよい。例えば、パッド２０の貫通穴２４の内壁面又は開口端部に接触するように導電部３４を形成してもよい。導電部３４は、第１の面１２（さらにパッド２０）から突出するように形成してもよい。なお、導電部３４を必要な領域（例えば凹部２２内のみ）に形成できるのであれば、レジスト層３０の形成を省略してもよい。導電部３４上には導電層３６を形成してもよい。導電部３４が酸化しやすい材料（例えば銅）から形成される場合に、導電層３６を酸化しにくい材料から形成してもよい。導電層３６は、金、錫、硬ろう又は軟ろう（例えばハンダ）で形成してもよい。そして、図２（Ｂ）に示すように、レジスト層３０を形成した場合にはこれを除去する。また、半導体基板１０の第１の面２０の側に、例えば、ガラス板、樹脂層、樹脂テープ等の補強部材を設けて（例えば接着剤又は接着シートによって貼り付けて）もよい。
【００１８】
図２（Ｃ）に示すように、半導体基板１０を薄型化するときは、半導体基板１０の第２の面（第１の面１２とは反対の面）１４を削る。そして、絶縁層２８を露出させる。例えば、機械研磨・研削及び化学研磨・研削の少なくとも一つの方法によって、凹部２２に形成された絶縁層２８が露出する手前まで、半導体基板１０を削ってもよい。その後、絶縁層２８が露出するまで、半導体基板１０をエッチングしてもよい。エッチングは、半導体基板（例えばＳｉ）１０に対するエッチング量が絶縁層（例えばＳｉＯ２）２８に対するエッチング量よりも多くなる性質のエッチャントによって行ってもよい。エッチャントは、ＳＦ６又はＣＦ４又はＣｌ２ガスであってもよい。エッチングは、ドライエッチング装置を使用して行ってもよい。あるいは、エッチャントは、フッ酸及び硝酸の混合液あるいはフッ酸、硝酸及び酢酸の混合液であってもよい。
【００１９】
図２（Ｄ）に示すように、半導体基板１０の第２の面１４に第２の絶縁層３８を形成してもよい。第２の絶縁層３８は、開口３９を有するように形成する。開口３９内に、第２の面１４から露出する絶縁層２８の少なくとも中央部が露出する。第２の絶縁層３８は、絶縁層２８の周縁部を覆うように形成してもよい。第２の絶縁層３８は、酸化膜（例えばＳｉＯ２）であってもよいし、樹脂（例えばポリイミド）で形成してもよい。
【００２０】
図３（Ａ）に示すように、レジスト層４０を形成してもよい。レジスト層４０は、光、紫外線又は電子線等のエネルギー感応性の樹脂で形成してもよい。レジスト層４０は、第２の面１４の上方（例えば第２の絶縁膜３８上）に形成する。レジスト層４０は、開口４２を有するように形成する。レジスト層４０は、開口４２が導電部３４の形成領域とオーバーラップするように形成する。例えば、レジスト層４０は、開口４２の内側に導電部３４の形成領域が全て含まれるように（開口４２が導電部３４の形成領域よりも大きくなるように）形成する。開口４２内に、第２の絶縁層３８が露出していてもよい。開口４２内に、絶縁層２８が露出していてもよい。
【００２１】
図３（Ｂ）に示すように、絶縁層２８の、開口４２内（及び開口３９内）で露出する部分を除去する。除去には、エッチングを適用してもよい。これにより、開口４２内（及び開口３９内）で、導電部３４を露出させる。
【００２２】
図３（Ｃ）に示すように、第２の面１４の側で、導電部３４上に第２の導電部４４を設ける。第２の導電部４４は、レジスト層４０の開口４２の内側に設ける。第２の導電部４４の材料及びその形成方法は、上述した導電部（第１の導電部）３４の内容が該当する。第２の導電部４４は、導電部３４よりも大きく（例えば幅又は径において大きく）なるように形成する。第２の導電部４４は、その一部（例えば周縁部）が第２の絶縁層３８上に載るように形成してもよい。第２の導電部４４上には、第２の導電層４６を形成してもよい。第２の導電層４６には、上述した導電層（第１の導電層）３６の内容が該当する。図３（Ｄ）に示すように、レジスト層４０を除去する。
【００２３】
例えば、以上の方法によって、図３（Ｄ）に示すように、半導体基板１０に貫通電極５０を形成することができる。貫通電極５０は、導電部３４、導電層３６、第２の導電部４４、第２の導電層４６を含んでもよい。貫通電極５０は、第１及び第２の面１２，１４に貫通する。貫通電極５０は、第１の面１２に露出する第１の端面５４を有する。貫通電極５０は、第２の面１４に露出する第２の端面５４を有する。第２の端面５４は、第１の端面５２よりも大きく形成されている。貫通電極５０は、第１の面１２から突出する第１の端部５６を有する。貫通電極５０は、第２の面１４から突出する第２の端部５８を有する。貫通電極５０は、第１及び第２の端部５６，５８の間に位置する中間部６０を有する。第２の端部５８は、第１の端部５６よりも大きな幅又は径を有するように形成されていてもよい。第２の端部５８は、中間部６０よりも大きな幅又は径を有するように形成されていてもよい。第２の端部５８の周縁部は、第２の絶縁層３８上に形成されていてもよい。
【００２４】
例えば、以上の工程により、貫通電極５０を有する半導体ウエハ７０（図４参照）が得られる。この場合、半導体基板１０には、複数の集積回路１６が形成され、それぞれの集積回路１６に対応して貫通電極５０が形成されている。その詳しい構造は、上述した製造方法から導くことができる内容である。あるいは、貫通電極５０を有する半導体チップ８０（図６参照）が得られる。この場合、半導体基板１０には、１つの集積回路１６が形成されている。その詳しい構造は、上述した製造方法から導くことができる内容である。
【００２５】
半導体ウエハ７０は、切断（例えばダイシング）してもよい。例えば、図４に示すように、半導体ウエハ７０を切断（例えばダイシング）する。切断には、カッタ（例えばダイサ）７２又はレーザ（例えばＣＯ２レーザ、ＹＡＧレーザ等）を使用してもよい。これにより、貫通電極５０を有する半導体チップ８０（図６参照）が得られる。その構造は、上述した製造方法から導くことができる内容である。
【００２６】
半導体装置の製造方法は、複数の半導体基板１０をスタックすることを含んでもよい。例えば、図５に示すように、貫通電極５０を有する複数の半導体ウエハ７０をスタックしてもよい。あるいは、図６に示すように、貫通電極５０を有する複数の半導体チップ８０をスタックしてもよい。または、貫通電極５０を有する半導体チップ８０と、貫通電極５０を有する複数の半導体ウエハ７０をスタックしてもよい。
【００２７】
スタックされた複数の半導体基板１０のうち、上下の半導体基板１０を、貫通電極５０を通して電気的に接続する。詳しくは、上下の貫通電極５０同士を電気的に接続してもよい。電気的接続には、ハンダ接合又は金属接合を適用してもよいし、異方性導電材料（異方性導電膜又は異方性導電ペースト等）を使用してもよいし、絶縁性接着剤の収縮力を利用した圧接を適用してもよいし、これらの組み合わせであってもよい。
【００２８】
図７は、本発明の実施の形態に係る半導体装置（スタック型半導体装置）を示す図である。スタック型半導体装置は、上述した貫通電極５０を有する複数の半導体チップ８０を含む。複数の半導体チップ８０はスタックされている。上下の貫通電極５０は、ろう接されていてもよい。上下の半導体チップ８０間に、絶縁材料（例えば接着剤・樹脂・アンダーフィル材）８４を設けてもよい。絶縁材料８４によって、貫通電極５０の接合状態が維持又は補強される。本実施の形態に係る半導体装置には、本実施の形態に係る半導体装置の製造方法から導くことができる内容を適用することができる。
【００２９】
スタックされた複数の半導体チップ８０は、配線基板１００に実装されてもよい。１つの半導体チップ（スタックされた複数の半導体チップ８０のうち、最も外側の半導体チップ８０）は、配線基板（例えばインターポーザ）１００に実装してもよい。その実装にはフェースダウンボンディングを適用してもよい。その場合、第１の面１２の方向に最も外側（例えば最も下側）の貫通電極５０を有する半導体チップ８０が、配線基板１００に実装される。例えば、貫通電極５０の第１の面１２からの突出部（例えば第１の端部５６）を配線パターン１０２に電気的に接続（例えば接合）してもよい。半導体チップ８０と配線基板１００の間には、絶縁材料（例えば接着剤・樹脂・アンダーフィル材）８４を設けてもよい。
【００３０】
本実施の形態によれば、貫通電極５０の第２の端面５４の面積が大きくなっているので、半導体チップ８０をスタックするときの位置ズレに対応する余裕がある。また、図７に示すように、半導体チップ８０をフェースダウンボンディングしたときに、第２の端面５４が上を向く。そして、第２の端面５４に、他の半導体チップ８０の貫通電極５０の第１の端面５２を接合する。第２の端面５４は、第１の端面５２よりも大きくなっている。第２の端面５４は、上向きになっているので凹部が形成されても、第１及び第２の端面５２，５４の接合時にボイドが形成されにくい。また、半導体チップ８０に形成されている第２の絶縁層３８によって、上下の半導体チップ８０間のショートを防止することができる。さらに、貫通電極５０の一部（例えば導電部３４）が酸化されやすい金属（例えばＣｕ）から形成されていても、第１及び第２の端面５２，５４の少なくとも一方が、金などの酸化しにくい金属で形成されていれば、良好な電気的接続を得ることができるので高い歩留まりを確保することができる。
【００３１】
あるいは、図示しない例として、スタックされた複数の半導体チップ８０を、配線基板１００にフェースアップボンディングしてもよい。その場合、貫通電極５０の第２の面１４からの突出部（例えば第２の端部５８）を配線パターン１０２に電気的に接続（例えば接合）してもよい。配線基板１００には、配線パターン１０２に電気的に接続された外部端子（例えばハンダボール）１０４が設けられている。あるいは、半導体チップ８０に応力緩和層を形成し、その上にパッド２０から配線パターンを形成し、その上に外部端子を形成してもよい。その他の内容は、上述した製造方法から導くことができる。
【００３２】
図８には、複数の半導体チップがスタックされてなる半導体装置１が実装された回路基板１０００が示されている。複数の半導体チップは、上述した貫通電極５０によって電気的に接続されている。上述した半導体装置を有する電子機器として、図９にはノート型パーソナルコンピュータ２０００が示され、図１０には携帯電話３０００が示されている。
【００３３】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【図１】図１（Ａ）〜図１（Ｄ）は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図２】図２（Ａ）〜図２（Ｄ）は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図３】図３（Ａ）〜図３（Ｄ）は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図４】図４は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図５】図５は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図６】図６は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図７】図７は、本発明の実施の形態に係る半導体装置を示す図である。
【図８】図８は、本発明の実施の形態に係る回路基板を示す図である。
【図９】図９は、本発明の実施の形態に係る電子機器を示す図である。
【図１０】図１０は、本発明の実施の形態に係る電子機器を示す図である。
【符号の説明】
１０ 半導体基板、 １２ 第１の面、 １４ 第２の面、 １６ 集積回路、
１８ 第１の絶縁層、 ２０ パッド、 ３８ 第２の絶縁層、
５０ 貫通電極、 ５２ 第１の端面、 ５４ 第２の端面、
５６ 第１の端部、 ５８ 第２の端部、 ６０ 中間部
【発明の属する技術分野】
本発明は、半導体チップ、半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器に関する。
【０００２】
【従来の技術】
【特許文献１】
特開平９−３１２２９５号公報
【０００３】
【発明の背景】
３次元実装形態の半導体装置が開発されている。また、３次元実装を可能にするため、半導体チップに貫通電極を形成することが知られている。貫通電極は、半導体チップから突出するように形成する。従来知られている貫通電極は、良好な電気的接続を図ることが難しい形状であった。
【０００４】
本発明の目的は、貫通電極を良好な電気的接続に適した形状に形成することにある。
【０００５】
【課題を解決するための手段】
（１）本発明に係る半導体チップは、第１及び第２の面を有する半導体基板と、
前記半導体基板の前記第２の面よりも前記第１の面に近い位置に少なくとも一部が作り込まれてなる集積回路と、
前記半導体基板の前記第１及び第２の面に貫通し、前記第１の面に露出する第１の端面と、前記第２の面に露出する第２の端面と、を有し、前記第１の端面よりも前記第２の端面が大きく形成されてなる貫通電極と、
を有する。本発明によれば、貫通電極は、半導体基板において集積回路から遠い第２の面に露出する第２の端面が、その反対の第１の端面よりも大きく形成されている。したがって、従来無かった良好な電気的接続が可能になる。
（２）この半導体チップにおいて、
前記貫通電極は、前記第１の面から突出する第１の端部と、前記第２の面から突出する第２の端部と、前記第１及び第２の端部の間に位置する中間部と、を有し、
前記第２の端部は、前記第１の端部よりも大きな幅又は径を有するように形成されていてもよい。
（３）この半導体チップにおいて、
前記第２の端部は、前記中間部よりも大きな幅又は径を有するように形成されていてもよい。
（４）この半導体チップは、
前記第１の面上に形成された第１の絶縁層と、
前記第２の面上に形成された第２の絶縁層と、
をさらに有してもよい。
（５）この半導体チップにおいて、
前記第２の端部の周縁部は、前記第２の絶縁層上に形成されていてもよい。
（６）この半導体チップは、
前記第１の絶縁層上に、前記集積回路及び前記貫通電極の少なくとも一方に電気的に接続されてなるパッドをさらに有してもよい。
（７）この半導体チップにおいて、
前記貫通電極は、前記パッドを貫通していてもよい。
（８）本発明に係る半導体ウエハは、第１及び第２の面を有する半導体基板と、
前記半導体基板の前記第２の面よりも前記第１の面に近い位置に、それぞれ、少なくとも一部が作り込まれてなる複数の集積回路と、
前記半導体基板の前記第１及び第２の面に貫通し、前記第１の面に露出する第１の端面と、前記第２の面に露出する第２の端面と、を有し、前記第１の端面よりも前記第２の端面が大きく形成されてなる複数の貫通電極と、
を有する。本発明によれば、貫通電極は、半導体基板において集積回路から遠い第２の面に露出する第２の端面が、その反対の第１の端面よりも大きく形成されている。したがって、従来無かった良好な電気的接続が可能になる。
（９）この半導体ウエハにおいて、
それぞれの前記貫通電極は、前記第１の面から突出する第１の端部と、前記第２の面から突出する第２の端部と、前記第１及び第２の端部の間に位置する中間部と、を有し、
前記第２の端部は、前記第１の端部よりも大きな幅又は径を有するように形成されていてもよい。
（１０）この半導体ウエハにおいて、
前記第２の端部は、前記中間部よりも大きな幅又は径を有するように形成されていてもよい。
（１１）この半導体ウエハは、
前記第１の面上に形成された第１の絶縁層と、
前記第２の面上に形成された第２の絶縁層と、
をさらに有してもよい。
（１２）この半導体ウエハにおいて、
前記第２の端部の周縁部は、前記第２の絶縁層上に形成されていてもよい。
（１３）この半導体ウエハは、
前記第１の絶縁層上に、１つの前記集積回路及び１つの前記貫通電極の少なくとも一方に電気的に接続されてなるパッドをさらに有してもよい。
（１４）この半導体ウエハにおいて、
いずれか１つの前記貫通電極は、前記パッドを貫通していてもよい。
（１５）本発明に係る半導体装置は、スタックされてなる上記複数の半導体チップを有し、
前記複数の半導体チップのうち上下の半導体チップが、前記貫通電極によって電気的に接続されてなる。
（１６）本発明に係る回路基板は、上記半導体チップが実装されてなる。
（１７）本発明に係る回路基板は、上記半導体装置が実装されてなる。
（１８）本発明に係る電子機器は、上記半導体チップを有する。
（１９）本発明に係る電子機器は、上記半導体装置を有する。
（２０）本発明に係る半導体装置の製造方法は、第１及び第２の面を有し前記第２の面よりも前記第１の面に近い位置に集積回路の少なくとも一部が作り込まれた半導体基板に、その第１及び第２の面に貫通しており前記第１の面に露出する第１の端面と前記第２の面に露出する第２の端面とを有しており前記第１の端面よりも前記第２の端面が大きく形成されてなる貫通電極を形成することを含む。本発明によれば、貫通電極を、半導体基板において集積回路から遠い第２の面に露出する第２の端面が、その反対の第１の端面よりも大きくなるように形成する。この貫通電極によって、従来無かった良好な電気的接続が可能になる。
【０００６】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照して説明する。
【０００７】
図１（Ａ）〜図３（Ｄ）は、本発明を適用した実施の形態に係る半導体装置の製造方法を説明する図である。本実施の形態では、図１（Ａ）に示すように、半導体基板１０を使用する。半導体基板１０は、第１及び第２の面１２，１４を有する。第２の面１４は、第１の面１２とは反対の面である。
【０００８】
半導体基板１０には、集積回路（例えばトランジスタやメモリを有する回路）１６の少なくとも一部（一部又は全体）が作り込まれている。半導体基板１０には、複数の集積回路１６のそれぞれの少なくとも一部が作り込まれていてもよいし、１つの集積回路１６の少なくとも一部が作り込まれていてもよい。集積回路１６は、第２の面１４よりも第１の面１２に近い位置に形成されている。
【０００９】
半導体基板１０の第１の面１２には、第１の絶縁層（例えばパッシベーション膜）１８が形成されている。パッシベーション膜１８は、例えば、ＳｉＯ２、ＳｉＮ、ポリイミド樹脂などで形成することができる。第１の絶縁層１８は、集積回路１６を覆うように形成されている。
【００１０】
半導体基板１０には、複数のパッド２０が形成されている。各パッド２０は、集積回路１６に電気的に接続されている。各パッド２０は、アルミニウムで形成されていてもよい。パッド２０の表面の形状は特に限定されないが矩形であることが多い。パッド２０は、第２の面１４よりも第１の面１２に近い位置（例えば第１の面１２の上方）に形成されている。パッド２０は、第１の絶縁層１８上に形成してもよい。第１の絶縁層１８上に、パッド２０と、集積回路１６とパッド２０を接続する配線（図示せず）とを形成してもよい。また、図示しない別のパッシベーション膜（絶縁膜）をパッド２０の表面の少なくとも一部を避けて形成してもよい。
【００１１】
図１（Ｂ）に示すように、半導体基板１０に、その第１の面２０から凹部２２を形成する。第１の面２０は、パッド２０が形成された側（集積回路１６が形成された側）の面である。凹部２２は、集積回路１６の素子及び配線を避けて形成する。パッド２０に貫通穴２４を形成してもよい。貫通穴２４の形成には、エッチング（ドライエッチング又はウェットエッチング）を適用してもよい。エッチングは、リソグラフィ工程によってパターニングされたレジスト（図示せず）を形成した後に行ってもよい。パッド２０の下に第１の絶縁層１８が形成されている場合、これにも貫通穴２６を形成する。パッド２０のエッチングが第１の絶縁層１８で止まる場合、貫通穴２６の形成には、パッド２０のエッチングに使用したエッチャントを別のエッチャントに換えてもよい。その場合、再び、リソグラフィ工程によってパターニングされたレジスト（図示せず）を形成してもよい。
【００１２】
貫通穴２４（及び貫通穴２６）と連通するように、半導体基板１０に凹部２２を形成する。貫通穴２４（及び貫通穴２６）と凹部２２を合わせて、凹部ということもできる。凹部２２の形成にも、エッチング（ドライエッチング又はウェットエッチング）を適用することができる。エッチングは、リソグラフィ工程によってパターニングされたレジスト（図示せず）を形成した後に行ってもよい。あるいは、凹部２２の形成に、レーザ（例えばＣＯ２レーザ、ＹＡＧレーザ等）を使用してもよい。レーザは、貫通穴２４，２６の形成に適用してもよい。一種類のエッチャント又はレーザによって、凹部２２及び貫通穴２４，２６の形成を連続して行ってもよい。凹部２２の形成には、サンドブラスト加工を適用してもよい。
【００１３】
図１（Ｃ）に示すように、凹部２２の内側に絶縁層２８を形成してもよい。絶縁層２８は、酸化膜であってもよい。例えば、半導体基板１０がＳｉから形成されている場合、絶縁層２８はＳｉＯ２であってもよいしＳｉＮであってもよい。絶縁層２８は、凹部２２の底面に形成する。絶縁層２８は、凹部２２の内壁面に形成する。ただし、絶縁層２８は、凹部２２を埋め込まないように形成する。すなわち、絶縁層２８によって凹部を形成する。絶縁層２８は、第１の絶縁層１８の貫通穴２６の内壁面に形成してもよい。
【００１４】
本実施の形態では、絶縁層２８は、パッド２０の貫通穴２４の内壁面を避けて形成する。すなわち、貫通穴２４の内壁面を絶縁層２８から露出させる。なお、パッド２０を覆って絶縁層２８を形成し、その一部をエッチング（ドライエッチング又はウェットエッチング）して、パッド２０の一部を露出させてもよい。エッチングは、リソグラフィ工程によってパターニングされたレジスト（図示せず）を形成した後に行ってもよい。
【００１５】
図１（Ｄ）に示すように、レジスト層３０を形成してもよい。レジスト層３０は、光、紫外線、赤外線又は電子線等のエネルギー感応性の樹脂で形成してもよい。レジスト層３０は、第１の面１２の上方（例えば第１の絶縁膜１８上）に形成する。レジスト層３０は、開口３２を有するように形成する。開口３２は、凹部２２とオーバーラップするように形成する。レジスト層３０は、パッド２０の貫通穴２４の内壁面を避けて形成する。レジスト層３０は、パッド２０の貫通穴２４の開口端部を避けて形成してもよい。
【００１６】
図２（Ａ）に示すように、凹部２２（例えば絶縁層２８の内側）に導電部３４を設ける。導電部３４は、Ｃｕ又はＷなどで形成してもよい。導電部３４は、その外層部を形成した後に、その中心部を形成してもよい。中心部は、Ｃｕ，Ｗ，ドープドポリシリコン（例えば低温ポリシリコン）のいずれかで形成することができる。外層部は、少なくともバリア層を含んでもよい。バリア層は、中心部又は次に説明するシード層の材料が、半導体基板１０（例えばＳｉ）に拡散することを防止するものである。バリア層は、中心部とは異なる材料（例えばＴｉＷ、ＴｉＮ）で形成してもよい。中心部を電解メッキで形成する場合、外層部は、シード層を含んでもよい。シード層は、バリア層を形成した後に形成する。シード層は、中心部と同じ材料（例えばＣｕ）で形成する。なお、導電部３４（少なくともその中心部）は、無電解メッキやインクジェット方式によって形成してもよい。
【００１７】
導電部３４は、パッド２０に電気的に接続されるように形成してもよい。例えば、パッド２０の貫通穴２４の内壁面又は開口端部に接触するように導電部３４を形成してもよい。導電部３４は、第１の面１２（さらにパッド２０）から突出するように形成してもよい。なお、導電部３４を必要な領域（例えば凹部２２内のみ）に形成できるのであれば、レジスト層３０の形成を省略してもよい。導電部３４上には導電層３６を形成してもよい。導電部３４が酸化しやすい材料（例えば銅）から形成される場合に、導電層３６を酸化しにくい材料から形成してもよい。導電層３６は、金、錫、硬ろう又は軟ろう（例えばハンダ）で形成してもよい。そして、図２（Ｂ）に示すように、レジスト層３０を形成した場合にはこれを除去する。また、半導体基板１０の第１の面２０の側に、例えば、ガラス板、樹脂層、樹脂テープ等の補強部材を設けて（例えば接着剤又は接着シートによって貼り付けて）もよい。
【００１８】
図２（Ｃ）に示すように、半導体基板１０を薄型化するときは、半導体基板１０の第２の面（第１の面１２とは反対の面）１４を削る。そして、絶縁層２８を露出させる。例えば、機械研磨・研削及び化学研磨・研削の少なくとも一つの方法によって、凹部２２に形成された絶縁層２８が露出する手前まで、半導体基板１０を削ってもよい。その後、絶縁層２８が露出するまで、半導体基板１０をエッチングしてもよい。エッチングは、半導体基板（例えばＳｉ）１０に対するエッチング量が絶縁層（例えばＳｉＯ２）２８に対するエッチング量よりも多くなる性質のエッチャントによって行ってもよい。エッチャントは、ＳＦ６又はＣＦ４又はＣｌ２ガスであってもよい。エッチングは、ドライエッチング装置を使用して行ってもよい。あるいは、エッチャントは、フッ酸及び硝酸の混合液あるいはフッ酸、硝酸及び酢酸の混合液であってもよい。
【００１９】
図２（Ｄ）に示すように、半導体基板１０の第２の面１４に第２の絶縁層３８を形成してもよい。第２の絶縁層３８は、開口３９を有するように形成する。開口３９内に、第２の面１４から露出する絶縁層２８の少なくとも中央部が露出する。第２の絶縁層３８は、絶縁層２８の周縁部を覆うように形成してもよい。第２の絶縁層３８は、酸化膜（例えばＳｉＯ２）であってもよいし、樹脂（例えばポリイミド）で形成してもよい。
【００２０】
図３（Ａ）に示すように、レジスト層４０を形成してもよい。レジスト層４０は、光、紫外線又は電子線等のエネルギー感応性の樹脂で形成してもよい。レジスト層４０は、第２の面１４の上方（例えば第２の絶縁膜３８上）に形成する。レジスト層４０は、開口４２を有するように形成する。レジスト層４０は、開口４２が導電部３４の形成領域とオーバーラップするように形成する。例えば、レジスト層４０は、開口４２の内側に導電部３４の形成領域が全て含まれるように（開口４２が導電部３４の形成領域よりも大きくなるように）形成する。開口４２内に、第２の絶縁層３８が露出していてもよい。開口４２内に、絶縁層２８が露出していてもよい。
【００２１】
図３（Ｂ）に示すように、絶縁層２８の、開口４２内（及び開口３９内）で露出する部分を除去する。除去には、エッチングを適用してもよい。これにより、開口４２内（及び開口３９内）で、導電部３４を露出させる。
【００２２】
図３（Ｃ）に示すように、第２の面１４の側で、導電部３４上に第２の導電部４４を設ける。第２の導電部４４は、レジスト層４０の開口４２の内側に設ける。第２の導電部４４の材料及びその形成方法は、上述した導電部（第１の導電部）３４の内容が該当する。第２の導電部４４は、導電部３４よりも大きく（例えば幅又は径において大きく）なるように形成する。第２の導電部４４は、その一部（例えば周縁部）が第２の絶縁層３８上に載るように形成してもよい。第２の導電部４４上には、第２の導電層４６を形成してもよい。第２の導電層４６には、上述した導電層（第１の導電層）３６の内容が該当する。図３（Ｄ）に示すように、レジスト層４０を除去する。
【００２３】
例えば、以上の方法によって、図３（Ｄ）に示すように、半導体基板１０に貫通電極５０を形成することができる。貫通電極５０は、導電部３４、導電層３６、第２の導電部４４、第２の導電層４６を含んでもよい。貫通電極５０は、第１及び第２の面１２，１４に貫通する。貫通電極５０は、第１の面１２に露出する第１の端面５４を有する。貫通電極５０は、第２の面１４に露出する第２の端面５４を有する。第２の端面５４は、第１の端面５２よりも大きく形成されている。貫通電極５０は、第１の面１２から突出する第１の端部５６を有する。貫通電極５０は、第２の面１４から突出する第２の端部５８を有する。貫通電極５０は、第１及び第２の端部５６，５８の間に位置する中間部６０を有する。第２の端部５８は、第１の端部５６よりも大きな幅又は径を有するように形成されていてもよい。第２の端部５８は、中間部６０よりも大きな幅又は径を有するように形成されていてもよい。第２の端部５８の周縁部は、第２の絶縁層３８上に形成されていてもよい。
【００２４】
例えば、以上の工程により、貫通電極５０を有する半導体ウエハ７０（図４参照）が得られる。この場合、半導体基板１０には、複数の集積回路１６が形成され、それぞれの集積回路１６に対応して貫通電極５０が形成されている。その詳しい構造は、上述した製造方法から導くことができる内容である。あるいは、貫通電極５０を有する半導体チップ８０（図６参照）が得られる。この場合、半導体基板１０には、１つの集積回路１６が形成されている。その詳しい構造は、上述した製造方法から導くことができる内容である。
【００２５】
半導体ウエハ７０は、切断（例えばダイシング）してもよい。例えば、図４に示すように、半導体ウエハ７０を切断（例えばダイシング）する。切断には、カッタ（例えばダイサ）７２又はレーザ（例えばＣＯ２レーザ、ＹＡＧレーザ等）を使用してもよい。これにより、貫通電極５０を有する半導体チップ８０（図６参照）が得られる。その構造は、上述した製造方法から導くことができる内容である。
【００２６】
半導体装置の製造方法は、複数の半導体基板１０をスタックすることを含んでもよい。例えば、図５に示すように、貫通電極５０を有する複数の半導体ウエハ７０をスタックしてもよい。あるいは、図６に示すように、貫通電極５０を有する複数の半導体チップ８０をスタックしてもよい。または、貫通電極５０を有する半導体チップ８０と、貫通電極５０を有する複数の半導体ウエハ７０をスタックしてもよい。
【００２７】
スタックされた複数の半導体基板１０のうち、上下の半導体基板１０を、貫通電極５０を通して電気的に接続する。詳しくは、上下の貫通電極５０同士を電気的に接続してもよい。電気的接続には、ハンダ接合又は金属接合を適用してもよいし、異方性導電材料（異方性導電膜又は異方性導電ペースト等）を使用してもよいし、絶縁性接着剤の収縮力を利用した圧接を適用してもよいし、これらの組み合わせであってもよい。
【００２８】
図７は、本発明の実施の形態に係る半導体装置（スタック型半導体装置）を示す図である。スタック型半導体装置は、上述した貫通電極５０を有する複数の半導体チップ８０を含む。複数の半導体チップ８０はスタックされている。上下の貫通電極５０は、ろう接されていてもよい。上下の半導体チップ８０間に、絶縁材料（例えば接着剤・樹脂・アンダーフィル材）８４を設けてもよい。絶縁材料８４によって、貫通電極５０の接合状態が維持又は補強される。本実施の形態に係る半導体装置には、本実施の形態に係る半導体装置の製造方法から導くことができる内容を適用することができる。
【００２９】
スタックされた複数の半導体チップ８０は、配線基板１００に実装されてもよい。１つの半導体チップ（スタックされた複数の半導体チップ８０のうち、最も外側の半導体チップ８０）は、配線基板（例えばインターポーザ）１００に実装してもよい。その実装にはフェースダウンボンディングを適用してもよい。その場合、第１の面１２の方向に最も外側（例えば最も下側）の貫通電極５０を有する半導体チップ８０が、配線基板１００に実装される。例えば、貫通電極５０の第１の面１２からの突出部（例えば第１の端部５６）を配線パターン１０２に電気的に接続（例えば接合）してもよい。半導体チップ８０と配線基板１００の間には、絶縁材料（例えば接着剤・樹脂・アンダーフィル材）８４を設けてもよい。
【００３０】
本実施の形態によれば、貫通電極５０の第２の端面５４の面積が大きくなっているので、半導体チップ８０をスタックするときの位置ズレに対応する余裕がある。また、図７に示すように、半導体チップ８０をフェースダウンボンディングしたときに、第２の端面５４が上を向く。そして、第２の端面５４に、他の半導体チップ８０の貫通電極５０の第１の端面５２を接合する。第２の端面５４は、第１の端面５２よりも大きくなっている。第２の端面５４は、上向きになっているので凹部が形成されても、第１及び第２の端面５２，５４の接合時にボイドが形成されにくい。また、半導体チップ８０に形成されている第２の絶縁層３８によって、上下の半導体チップ８０間のショートを防止することができる。さらに、貫通電極５０の一部（例えば導電部３４）が酸化されやすい金属（例えばＣｕ）から形成されていても、第１及び第２の端面５２，５４の少なくとも一方が、金などの酸化しにくい金属で形成されていれば、良好な電気的接続を得ることができるので高い歩留まりを確保することができる。
【００３１】
あるいは、図示しない例として、スタックされた複数の半導体チップ８０を、配線基板１００にフェースアップボンディングしてもよい。その場合、貫通電極５０の第２の面１４からの突出部（例えば第２の端部５８）を配線パターン１０２に電気的に接続（例えば接合）してもよい。配線基板１００には、配線パターン１０２に電気的に接続された外部端子（例えばハンダボール）１０４が設けられている。あるいは、半導体チップ８０に応力緩和層を形成し、その上にパッド２０から配線パターンを形成し、その上に外部端子を形成してもよい。その他の内容は、上述した製造方法から導くことができる。
【００３２】
図８には、複数の半導体チップがスタックされてなる半導体装置１が実装された回路基板１０００が示されている。複数の半導体チップは、上述した貫通電極５０によって電気的に接続されている。上述した半導体装置を有する電子機器として、図９にはノート型パーソナルコンピュータ２０００が示され、図１０には携帯電話３０００が示されている。
【００３３】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【図１】図１（Ａ）〜図１（Ｄ）は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図２】図２（Ａ）〜図２（Ｄ）は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図３】図３（Ａ）〜図３（Ｄ）は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図４】図４は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図５】図５は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図６】図６は、本発明の実施の形態に係る半導体装置の製造方法を説明する図である。
【図７】図７は、本発明の実施の形態に係る半導体装置を示す図である。
【図８】図８は、本発明の実施の形態に係る回路基板を示す図である。
【図９】図９は、本発明の実施の形態に係る電子機器を示す図である。
【図１０】図１０は、本発明の実施の形態に係る電子機器を示す図である。
【符号の説明】
１０ 半導体基板、 １２ 第１の面、 １４ 第２の面、 １６ 集積回路、
１８ 第１の絶縁層、 ２０ パッド、 ３８ 第２の絶縁層、
５０ 貫通電極、 ５２ 第１の端面、 ５４ 第２の端面、
５６ 第１の端部、 ５８ 第２の端部、 ６０ 中間部
Claims (20)
- 第１及び第２の面を有する半導体基板と、
前記半導体基板の前記第２の面よりも前記第１の面に近い位置に少なくとも一部が作り込まれてなる集積回路と、
前記半導体基板の前記第１及び第２の面に貫通し、前記第１の面に露出する第１の端面と、前記第２の面に露出する第２の端面と、を有し、前記第１の端面よりも前記第２の端面が大きく形成されてなる貫通電極と、
を有する半導体チップ。 - 請求項１記載の半導体チップにおいて、
前記貫通電極は、前記第１の面から突出する第１の端部と、前記第２の面から突出する第２の端部と、前記第１及び第２の端部の間に位置する中間部と、を有し、
前記第２の端部は、前記第１の端部よりも大きな幅又は径を有するように形成されてなる半導体チップ。 - 請求項２記載の半導体チップにおいて、
前記第２の端部は、前記中間部よりも大きな幅又は径を有するように形成されてなる半導体チップ。 - 請求項２又は請求項３記載の半導体チップにおいて、
前記第１の面上に形成された第１の絶縁層と、
前記第２の面上に形成された第２の絶縁層と、
をさらに有する半導体チップ。 - 請求項４記載の半導体チップにおいて、
前記第２の端部の周縁部は、前記第２の絶縁層上に形成されてなる半導体チップ。 - 請求項４又は請求項５記載の半導体チップにおいて、
前記第１の絶縁層上に、前記集積回路及び前記貫通電極の少なくとも一方に電気的に接続されてなるパッドをさらに有する半導体チップ。 - 請求項６記載の半導体チップにおいて、
前記貫通電極は、前記パッドを貫通してなる半導体チップ。 - 第１及び第２の面を有する半導体基板と、
前記半導体基板の前記第２の面よりも前記第１の面に近い位置に、それぞれ、少なくとも一部が作り込まれてなる複数の集積回路と、
前記半導体基板の前記第１及び第２の面に貫通し、前記第１の面に露出する第１の端面と、前記第２の面に露出する第２の端面と、を有し、前記第１の端面よりも前記第２の端面が大きく形成されてなる複数の貫通電極と、
を有する半導体ウエハ。 - 請求項８記載の半導体ウエハにおいて、
それぞれの前記貫通電極は、前記第１の面から突出する第１の端部と、前記第２の面から突出する第２の端部と、前記第１及び第２の端部の間に位置する中間部と、を有し、
前記第２の端部は、前記第１の端部よりも大きな幅又は径を有するように形成されてなる半導体ウエハ。 - 請求項９記載の半導体ウエハにおいて、
前記第２の端部は、前記中間部よりも大きな幅又は径を有するように形成されてなる半導体ウエハ。 - 請求項９又は請求項１０記載の半導体ウエハにおいて、
前記第１の面上に形成された第１の絶縁層と、
前記第２の面上に形成された第２の絶縁層と、
をさらに有する半導体ウエハ。 - 請求項１１記載の半導体ウエハにおいて、
前記第２の端部の周縁部は、前記第２の絶縁層上に形成されてなる半導体ウエハ。 - 請求項１１又は請求項１２記載の半導体ウエハにおいて、前記第１の絶縁層上に、１つの前記集積回路及び１つの前記貫通電極の少なくとも一方に電気的に接続されてなるパッドをさらに有する半導体ウエハ。
- 請求項１３記載の半導体ウエハにおいて、
いずれか１つの前記貫通電極は、前記パッドを貫通してなる半導体ウエハ。 - スタックされてなる、請求項１から請求項７のいずれかに記載の複数の半導体チップを有し、
前記複数の半導体チップのうち上下の半導体チップが、前記貫通電極によって電気的に接続されてなる半導体装置。 - 請求項１から請求項７のいずれかに記載の半導体チップが実装されてなる回路基板。
- 請求項１５記載の半導体装置が実装されてなる回路基板。
- 請求項１から請求項７のいずれかに記載の半導体チップを有する電子機器。
- 請求項１５記載の半導体装置を有する電子機器。
- 第１及び第２の面を有し前記第２の面よりも前記第１の面に近い位置に集積回路の少なくとも一部が作り込まれた半導体基板に、その第１及び第２の面に貫通しており前記第１の面に露出する第１の端面と前記第２の面に露出する第２の端面とを有しており前記第１の端面よりも前記第２の端面が大きく形成されてなる貫通電極を形成することを含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003007282A JP2004221350A (ja) | 2003-01-15 | 2003-01-15 | 半導体チップ、半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003007282A JP2004221350A (ja) | 2003-01-15 | 2003-01-15 | 半導体チップ、半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004221350A true JP2004221350A (ja) | 2004-08-05 |
Family
ID=32897425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003007282A Withdrawn JP2004221350A (ja) | 2003-01-15 | 2003-01-15 | 半導体チップ、半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004221350A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005286184A (ja) * | 2004-03-30 | 2005-10-13 | Nec Electronics Corp | 貫通電極、それを用いたスペーサー、およびそれらの製造方法 |
| JP2009021462A (ja) * | 2007-07-13 | 2009-01-29 | Disco Abrasive Syst Ltd | ウェーハの加工方法 |
| US7491582B2 (en) | 2004-08-31 | 2009-02-17 | Seiko Epson Corporation | Method for manufacturing semiconductor device and semiconductor device |
| US7897459B2 (en) | 2006-09-28 | 2011-03-01 | Elpida Memory, Inc. | Semiconductor device and manufacturing method thereof |
-
2003
- 2003-01-15 JP JP2003007282A patent/JP2004221350A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005286184A (ja) * | 2004-03-30 | 2005-10-13 | Nec Electronics Corp | 貫通電極、それを用いたスペーサー、およびそれらの製造方法 |
| US7994048B2 (en) | 2004-03-30 | 2011-08-09 | Renesas Electronics Corporation | Method of manufacturing a through electrode |
| US7491582B2 (en) | 2004-08-31 | 2009-02-17 | Seiko Epson Corporation | Method for manufacturing semiconductor device and semiconductor device |
| US7897459B2 (en) | 2006-09-28 | 2011-03-01 | Elpida Memory, Inc. | Semiconductor device and manufacturing method thereof |
| JP2009021462A (ja) * | 2007-07-13 | 2009-01-29 | Disco Abrasive Syst Ltd | ウェーハの加工方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4129643B2 (ja) | 半導体装置の製造方法 | |
| JP3918935B2 (ja) | 半導体装置の製造方法 | |
| JP4110390B2 (ja) | 半導体装置の製造方法 | |
| JP4072677B2 (ja) | 半導体チップ、半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器 | |
| CN100438022C (zh) | 半导体装置及其制造方法、电路基板及电子机器 | |
| US7138710B2 (en) | Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument | |
| JP3972846B2 (ja) | 半導体装置の製造方法 | |
| JP2004221348A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
| JP3690407B2 (ja) | 半導体装置の製造方法 | |
| JP2005012024A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
| JP4155154B2 (ja) | 半導体装置、回路基板、及び電子機器 | |
| JP4009846B2 (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
| JP2004221350A (ja) | 半導体チップ、半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器 | |
| JP2004221351A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
| JP2004342990A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
| JP4324768B2 (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
| JP2005125468A (ja) | 突起物の研磨方法、半導体装置の製造方法、並びに半導体装置、回路基板、及び電子機器 | |
| JP2005123601A (ja) | 半導体装置の製造方法、半導体装置、及び電子機器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060404 |