JP2004193480A - 半導体装置 - Google Patents

Abstract

【課題】ウェハコストを増大させずに、小さなチップ面積でしかもＥＳＤに対する能力を高めること。
【解決手段】ウェル領域５上に形成されたソース領域３およびドレイン領域４と、ソース領域３またはドレイン領域４の一方をリング状に囲む第１のゲート２ａと、ドレイン領域４上に形成される第１のコンタクト１ｂと、ソース領域３上に形成される第２のコンタクト１ａとを備える半導体装置において、ドレイン領域４内に、第２のゲート２ｂをさらに備える。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、特にＭＯＳＦＥＴのＥＳＤ耐圧を向上させるための構造を有する半導体装置に関するものである。
【０００２】
【従来の技術】
従来のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ ＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）では、特許文献１のように、リング状のゲートを用いて、電界集中を低減している。
【０００３】
このようなＭＯＳＦＥＴなどの半導体装置においては、その外部ピンから加えられる静電気による破壊（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ、以下ＥＳＤという）を防ぐための対策が施されていることが一般的である。このＥＳＤのエネルギの一部は、たとえばＭＯＳＦＥＴの場合、ある導電型のドレインと、それとは逆の導電型のウェルが形成されるＰＮ接合で消費されるので、このＰＮ接合部分を広く取ることで、すなわちドレイン領域を大きくすることで、ＥＳＤから回路を保護している。そのため、特許文献１に開示されているＭＯＳＦＥＴにおいてＥＳＤ対策を行うとすれば、ドレインの面積を大きくする必要がある。
【０００４】
【特許文献１】
特開平７−１３１０１１号公報（第３頁）
【０００５】
【発明が解決しようとする課題】
近年の半導体装置は微細化されており、ＥＳＤに対する能力が弱くなってきているという問題点があった。また、上述した特許文献１に開示されている技術においてＥＳＤ対策を行う場合には、ドレインの面積、すなわち、五角形以上の多角形または円形のリング状のゲートの径をさらに大きくする必要があるため、特許文献１に開示されている技術では、ＥＳＤに対する能力を高めるとチップ面積が大きくなり、ウェハあたりのチップ数が減少するという問題点があった。
【０００６】
この発明は上記に鑑みてなされたもので、チップ面積を増大させずにＥＳＤに対する能力を高めることが可能な半導体装置を得ることを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、ウェル領域上に形成されたソース領域およびドレイン領域と、前記ソース領域または前記ドレイン領域の一方をリング状に囲む第１のゲートと、前記ドレイン領域上に形成される第１のコンタクトと、前記ソース領域上に形成される第２のコンタクトとを備える半導体装置において、前記ドレイン領域内に、第２のゲートをさらに備えることを特徴とする。
【０００８】
この発明によれば、リング状の第１のゲートに加えてドレイン領域に、直線状のダミーの第２のゲートをさらに配置したので、ドレイン領域とウェル領域のＰＮ接合面積が増大する。
【０００９】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。
【００１０】
実施の形態１．
図１，図２および図５に従ってこの発明の実施の形態１について説明する。図１はこの発明のＭＯＳＦＥＴの構成を示す平面図であり、図２は図１の平面図においてＡ１−Ａ２で切断した場合の断面図である。
【００１１】
図１および図２に示すようにＭＯＳＦＥＴは活性領域６内で構成され、半導体チップ上にはこの活性領域６が複数設けられており、各活性領域６の間はフィールド酸化膜７によって素子分離されている。
【００１２】
この発明のＭＯＳＦＥＴは制御用の第１のゲート２ａおよび実際にはＭＯＳＦＥＴのゲートとしては機能しないダミーの第２のゲート２ｂの２種類を有する。制御用の第１のゲート２ａは、図１に示すようにリング形状をして、活性領域６内に配置されている。また、ダミーの第２のゲート２ｂは、図１に示すように直線形状をしており、ゲート２ａの内側に１または複数個が短冊状に配置されている。これらのゲート２ａおよびゲート２ｂは金属等で作られるゲート電極とその下部に位置するゲート酸化膜により構成されており、制御用のゲート２ａに電圧を付加することによってＭＯＳＦＥＴが動作する。
【００１３】
ソース領域３はキャリアの供給源であり、リング状のゲート２ａの外側に配置され、ドレイン領域４はキャリアの吸収源であり、リング状のゲート２ａの内側に配置されている。図２に示すようにソース領域３およびドレイン領域４の下層にはウェル領域５がある。例えばＮチャネルＭＯＳＦＥＴの場合、Ｐ型のイオンを注入してウェル領域５を形成し、その後ウェル領域５とは逆の導電型の比較的濃度の濃いＮ型のイオンを注入してソース領域３およびドレイン領域４が作成される。このようにウェル領域５とソース領域３およびウェル領域５とドレイン領域４はそれぞれ逆の導電型の拡散層で作られ、ＰＮ接合されている。
【００１４】
ソース領域３内に配置されているコンタクト１ａはソース電極を構成するもので、ＭＯＳＦＥＴ上層部の図示しない配線層と上述の構成を有するＭＯＳＦＥＴのソース領域３とを接続する穴である。ドレイン領域４内に配置されているコンタクト１ｂはドレイン電極を構成するもので、ＭＯＳＦＥＴ上層部の図示しない配線層と上述の構成を有するＭＯＳＦＥＴのドレイン領域４とを接続する穴である。
【００１５】
図５はこの発明のＭＯＳＦＥＴを使用した回路図の一例を示す図である。常時オフ状態になっているオフトランジスタ１５はドレインまたはソースの一端が電源配線２２と接続され、他方のソースまたはドレインとゲートは接地線２３に接続されたものであり、電源配線２２と接地線２３間にＭＯＳＦＥＴが挿入された構成となっている。
【００１６】
ＰチャネルＭＯＳＦＥＴ１２は、ゲートがゲート入力信号線２４に接続されソースまたはドレイン領域の一端が電源配線２２と接続され、他方のドレイン領域またはソースは後述するＮチャネルＭＯＳＦＥＴ１３のソースまたはドレイン領域の一端に接続された構成となっている。
【００１７】
ＮチャネルＭＯＳＦＥＴ１３は、ゲートがゲート入力信号線２４に接続され、ソースまたはドレインの一端がＰチャネルＭＯＳＦＥＴ１２のソースまたはドレインの一端に接続され、他方のドレインまたはソースは接地線２３に接続された構成となっている。
【００１８】
オフトランジスタ１４は、ソースまたはドレインの一端が出力端子２１と接続され、他方のドレインまたはソースとゲートは接地線２３に接続されたものであり、出力端子２１と接地線２３間にＭＯＳＦＥＴが挿入された構成となっている。
【００１９】
まず、この発明にかかる半導体装置を図５におけるＮチャネルＭＯＳＦＥＴ１３に用いる場合のＭＯＳＦＥＴの動作について説明する。
【００２０】
ここで、ＮチャネルＭＯＳＦＥＴ１３は、図２に示したようにダミーのゲート２ｂを配置したことにより、ドレイン領域４とウェル領域５のＰＮ接合面積は増大するので、ドレイン容量は大きくなるとともに、ドレイン領域４での熱分散がしやすくなり、ＥＳＤのエネルギをより吸収しやすくなる。
【００２１】
このようにドレイン領域４とウェル領域５のＰＮ接合面やドレイン領域４とゲート２ａおよび２ｂの接合部分などが余分な電圧をカットするクランプダイオードの役割をする。この結果、図５において出力端子２１からＥＳＤによるサージ電圧が入力され、サージ電圧が図１に示すコンタクト１ｂを介してドレイン領域４に進入した場合でも、ＥＳＤのエネルギをドレイン領域４で吸収することとなり、ＮチャネルＭＯＳＦＥＴ１３はＭＯＳＦＥＴ出力の保護素子として機能する。
【００２２】
なお、ここではＮチャネルＭＯＳＦＥＴ１３の場合について説明したが、この発明はこのような場合に限定されるものではなく、ＰチャネルＭＯＳＦＥＴ１２の場合でも同様に適用可能である。ただし、この場合は上記実施の形態で説明した導電型を全て逆導電型に変える必要がある。
【００２３】
つぎに、この発明にかかる半導体装置を図４における電源配線２２と接地線２３間に挿入されたオフトランジスタ１５に用いる場合の、ＭＯＳＦＥＴの動作について説明する。ここで電源配線２２と接地線２３間に挿入されたオフトランジスタ１５は入力端子用保護素子として内部回路の保護をするために用いられている。
【００２４】
図４において、電源配線２２に加わる電圧がブレークダウン電圧より小さい場合は、ゲート２ｂが接地線されているため、ソース領域３とドレイン領域４の間は遮断状態である。このためオフトランジスタ１５は電源配線２２と接地線２３との間のバイパス機能を果たすことはない。一方、例えばサージ電圧のように電源配線２２に加わる電圧がブレークダウン電圧より大きい場合、ソース領域３とドレイン領域４の間でパンチスルー現象をおこすため、オフトランジスタ１５のソース領域３とドレイン領域４は導通する。このように、オフトランジスタ１５は電源配線２２と接地線２３との間のバイパス機能を果たし、電源配線の電圧はブレークダウン電圧以上に高くならず、このことにより素子を保護する。
【００２５】
なお、ここではオフトランジスタ１５がＮチャネルＭＯＳＦＥＴの場合について説明したが、この発明はこのような場合に限定されるものではなく、オフトランジスタ１５がＰチャネルＭＯＳＦＥＴの場合でも同様に適用可能である。ただし、この場合は上記実施の形態で説明した導電型を全て逆導電型に変える必要がある。
【００２６】
また、ここでは、電源配線２２と接地線２３間に挿入されたオフトランジスタ１５の場合について説明したが、オフトランジスタであれば、出力端子２１と接地線２３間に挿入されたオフトランジスタ１４の場合でも同様に適用可能である。この場合、ドレイン領域４には出力端子２１からＥＳＤによるサージ電圧が進入することになる。
【００２７】
このように実施の形態１によれば、リング状のゲート２ａに加えてドレイン領域４に直線状のダミーゲート２ｂをさらに配置したので、ドレイン領域４とゲート２ｂの接合部分の長さが加わるとともに、ドレイン領域４とウェル領域５のＰＮ接合面積が増大し、より効果的にＥＳＤのエネルギを吸収することが可能となる。
【００２８】
実施の形態２．
図３および図５に従ってこの発明の実施の形態２について説明する。図３はこの発明のＭＯＳＦＥＴの構成を示す平面図である。図３のＭＯＳＦＥＴの各構成要素のうち、図１のものと同一の機能を達する構成要素については同一番号を付しており、重複する説明は省略する。
【００２９】
この実施の形態２のＭＯＳＦＥＴでは、実施の形態１で説明した図１におけるダミーのゲート２ｂの代わりにつづら折状のダミーのゲート２ｃを用い、リング形状をした制御用のゲート２ａの内側に配置した構成としている。コンタクト１ｂはつづら折状のダミーのゲート２ｃに沿ってその周辺を囲むように配置されている。
【００３０】
例えば、図３に示すコンタクト１ｂの一つとしてコンタクト１ｃを電流が通過した場合、通過した電流はドレイン領域４を図３の矢印の方向へ向かって流れ、リング状のゲート２ａに到達する。このとき、図３に示すようにダミーのゲート２ｃがつづら折状に配置され、コンタクト１ｃがゲート２ｃの折り返し部の内側に配置されることにより、コンタクト１ｃから入力された電流がリング状のゲート２ａへ到達するまでのドレイン領域４でのキャリアの電流経路は長くなる。このため、ドレイン領域４を流れるキャリアは、より大きな拡散抵抗を受けることになり、ドレイン領域４に流れ込む電流のエネルギは拡散抵抗によって吸収されやすくなる。したがって、ドレイン領域４においてＥＳＤのエネルギを効率的に吸収することが可能となる。
【００３１】
このＭＯＳＦＥＴを、例えば図５のＰチャネルＭＯＳＦＥＴ１２、ＮチャネルＭＯＳＦＥＴ１３、オフトランジスタ１４，１５のトランジスタに用いることによって実施の形態１の場合と同様に、ＥＳＤによるサージ電圧から保護することができる。
【００３２】
このように実施の形態２によれば、リング状のゲート２ａに加えてドレイン領域４につづら折状のダミーゲート２ｃをさらに配置し、コンタクト１ｂはつづら折状のダミーのゲート２ｃに沿ってその周辺を囲むように配置したので、ドレイン領域４中に進入したキャリアがより大きな拡散抵抗を受け、ドレイン領域４においてＥＳＤのエネルギを効率的に吸収することが可能となる。
【００３３】
実施の形態３．
図４〜図６に従ってこの発明の実施の形態３について説明する。図４はこの発明のＭＯＳＦＥＴの構成を示す平面図であり、図６はこの実施の形態３のＭＯＳＦＥＴの機能を示す回路図である。図４のＭＯＳＦＥＴの各構成要素のうち、図１のものと同一の機能を達する構成要素については同一番号を付しており、重複する説明は省略する。
【００３４】
この実施の形態３のＭＯＳＦＥＴでは、実施の形態１で説明した図１におけるダミーの第２のゲート２ｂの代わりに、図４に示すようにリング形状の制御用の第２のゲート２ｄを、リング形状をした制御用のゲート２ａの内側に配置した構成としている。
【００３５】
この発明にかかる半導体装置を実施の形態１と同様に、図５におけるＮチャネルＭＯＳＦＥＴ１３に用いる場合のＭＯＳＦＥＴの動作について説明する。
【００３６】
例えば、図５に示すＮチャネルＭＯＳＦＥＴ１３では、ゲート２ａおよびゲート２ｄがゲート入力信号線２４に接続され、ドレインがＰチャネルＭＯＳＦＥＴのソースまたはドレインに接続され、ソースが接地線２３に接続されている。
【００３７】
ゲート２ａとゲート２ｄによって囲まれている領域は、ゲート２ｄがゲートとして構成されるＭＯＳＦＥＴから見ると、ソースとして機能し、ゲート２ａがゲートとして構成されるＭＯＳＦＥＴから見ると、ドレイン領域として機能することになる。なお、この領域はゲート２ａおよびゲート２ｄがそれぞれゲートとして構成されるＭＯＳＦＥＴを直列接続させるためのもので、コンタクトによってこのＭＯＳＦＥＴの上層部に配置される配線と接続する必要はない。
【００３８】
これらのＭＯＳＦＥＴは、図６においてそれぞれＭＯＳＦＥＴ３１およびＭＯＳＦＥＴ３２として示されている。ＭＯＳＦＥＴ３１はゲート２ｄをゲートとして構成され、ＭＯＳＦＥＴ３２はゲート２ａをゲートとして構成されるとすると、ゲート２ｄの内側のドレイン領域４がＭＯＳＦＥＴ３１の入力側となり、出力端子２１に接続される。また、ゲート２ａの内側のソース領域３はＭＯＳＦＥＴ３２の出力側となり、接地線２３に接続される。
【００３９】
このように、リング状の制御用のゲート２ａに加えてその内側のドレイン領域４にリング状の制御用のゲート２ｄをさらに配置したので、ＭＯＳＦＥＴ３１およびＭＯＳＦＥＴ３２は図６（ｂ）において示すようなＭＯＳＦＥＴの直列回路として機能することになり、ＭＯＳＦＥＴ３２のＯＮ抵抗（ソースとドレイン間の抵抗）がさらに付け加わることになる。
【００４０】
このような構成の回路をディジタル的に用いる場合は図６（ａ）に示す単体のＭＯＳＦＥＴ３３と同様にふるまうため、回路的には何ら問題がない。
【００４１】
なお、ここでは付加したリング状の制御用のゲート２ｄが１つの場合を示したが、この発明はこのような場合に限定されるものではなく、リング状の制御用のゲートが２つ以上でもよい。この場合も上記と同様に、追加されたゲートのうち、最内周のゲートの内側をドレインとして出力端子２１に接続し、ゲート２ａの外側をソースとして接地線２３に接続すればよい。そして、これら以外のリング状のゲートによって囲まれた領域をコンタクトによってＭＯＳＦＥＴの上層部に配置される配線と接続させる必要はない。このような構成とすることで、複数のＭＯＳＦＥＴが直列接続された構成となる。
【００４２】
このように実施の形態３によれば、リング状のゲート２ａに加えてその内側のドレイン領域４にリング状の制御用のゲート２ｄをさらに配置したので、ＭＯＳＦＥＴ３２のＯＮ抵抗が付け加わり、より効果的にＥＳＤのエネルギを吸収することが可能となる。
【００４３】
【発明の効果】
以上説明したように、この発明によれば、リング状の第１のゲートに加えてドレイン領域に、直線状のダミーの第２のゲートをさらに配置したので、ドレイン領域と第２のゲートの接合部分の長さが加わるとともに、ドレイン領域とウェル領域のＰＮ接合面積が増大し、より効果的にＥＳＤのエネルギを吸収することが可能となる。このように、ダミーの第２のゲートをさらに配置するだけで、ドレイン領域の面積を大きくする必要がないため、チップ面積を増大させずに、ＥＳＤに対する能力を高めることが可能な半導体装置を得ることができるようになる。
【図面の簡単な説明】
【図１】この発明の実施の形態１にかかるＭＯＳＦＥＴの構成を示す図である。
【図２】この発明の実施の形態１における図１の平面図においてＡ１−Ａ２で切断した場合の断面図である。
【図３】この発明の実施の形態２にかかるＭＯＳＦＥＴの構成を示す図である。
【図４】この発明の実施の形態３にかかるＭＯＳＦＥＴの構成を示す図である。
【図５】この発明のＭＯＳＦＥＴを使用した回路図の一例を示す図である。
【図６】この発明の実施の形態３のＭＯＳＦＥＴの機能を示す回路図である。
【符号の説明】
１ａ〜１ｃ コンタクト、２ａ〜２ｄ ゲート、３ａ ソース領域、３ｂ ソースまたはドレイン領域、４ ドレイン領域、５ ウェル領域、６ 活性領域、７ フィールド酸化膜、１２ ＰチャネルＭＯＳＦＥＴ、１３ ＮチャネルＭＯＳＦＥＴ、１４，１５ オフトランジスタ、２１ 出力端子、２２ 電源配線、２３ 接地線、２４ ゲート入力信号、３１〜３３ ＭＯＳＦＥＴ。

Claims (5)

1. 基板上に形成されたソース領域およびドレイン領域と、前記ソース領域または前記ドレイン領域の一方をリング状に囲む第１のゲートと、前記ドレイン領域上に形成される第１のコンタクトと、前記ソース領域上に形成される第２のコンタクトとを備える半導体装置において、
   前記ドレイン領域内に、第２のゲートをさらに備えることを特徴とする半導体装置。
2. 前記第２のゲートは、１以上の直線状のゲートであることを特徴とする請求項１に記載の半導体装置。
3. 前記第２のゲートは、つづら折状を有し、前記第１のコンタクトは前記つづら折状のゲートの内側および前記つづら折状のゲートに沿ってその周辺を囲むように配置されることを特徴とする請求項１に記載の半導体装置。
4. 前記第２のゲートは、前記第１のゲートよりもその大きさが小さく、前記第１のゲートと接触しないよう、その内側にリング状を有して配置され、
   前記ソース領域は第１のゲートの外側に配置され、
   前記ドレイン領域は前記第２のゲートの内側に配置されることを特徴とする請求項１に記載の半導体装置。
5. 前記第１のゲートの内側で、前記第２のゲートの外側に、前記第１および前記第２のゲートと接触しない１以上の前記第２のゲートを囲むリング状の第３のゲートをさらに配置したことを特徴とする請求項４に記載の半導体装置。

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