JP2004193434A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】配線の抵抗のばらつきを抑制し、かつ、エッチングストッパーの挿入による配線間容量の上昇を抑制する。
【解決手段】基板１上に形成された第１の低誘電率膜２と、この第１の低誘電率膜２の上に形成された第２の低誘電率膜８と、この第２の低誘電率膜８の上に形成され、トレンチ１１を有する第３の低誘電率膜９とを備えている。そして、トレンチ１１の底部は第２の低誘電率膜８であり、第１〜３の低誘電率膜２，８，９の主物質は同じであり、第２の低誘電率膜８は第３の低誘電率膜９よりもエッチング耐性が高いものが選択されている。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
この発明は、トレンチを有する低誘電率膜を備えた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の製造工程で素子の高速化を図るために、層間絶縁膜の低誘電率化が検討されている。これは、配線容量がＲＣ遅延に大きな影響を与え、トランジスタの動作速度と同等以上の影響を与えるようになってきたためである。従来、層間絶縁膜には比誘電率４程度のSiＯ_２膜が用いられてきた。しかし、１００nm世代では層間絶縁膜の比誘電率を２．７程度に下げることが目標の一つであり、SiＯ_２中にＣＨ_３基を導入してSiＯ_２膜としての密度を下げることで比誘電率２．５〜３．０を達成するSiOC膜や、その他有機ポリマー膜が導入されている。また、低誘電率膜の密度は、SiＯ_２の２．３１ｇ／ｃｍ^３から、SiOCの１．３ｇ／ｃｍ^３程度まで低下している。
【０００３】
低誘電率膜としてSiOC膜を用いた場合、Si基板上にSiOC膜をプラズマＣＶＤ法により成膜する。この成膜の条件は、SiＨ（ＣＨ_３）_３＋N_２Ｏのガスを用いて４００℃程度である。このような低誘電率膜に対し配線溝のエッチングを行うと、密度が低いため所望の深さでエッチングを止めるのが困難であり、配線溝の深さが不安定になる。また、配線溝の端でエッチングレートが早くなるトレンチングが発生しやすい。よって、この配線溝をＣｕ等で埋め込んで形成した配線は、その抵抗値がばらつくという問題が生じる。また、配線とSi基板との距離もばらつくため配線容量がばらつくという問題も生じる。さらに、配線溝の端のみ配線が深くなるので、配線の幅によって配線のシート抵抗値が異なるという問題も生じる。（例えば、非特許文献１参照）
【０００４】
【非特許文献１】
M. J. Loboda et al: Microelectronic Engineering No. 50 (2000), p. 15
【０００５】
【発明が解決しようとする課題】
上記の問題を解決するために、配線溝の底部にエッチングストッパーを挿入することが考えられる。しかし、エッチングストッパーとして知られるSiN膜，SiＣ膜の比誘電率はそれぞれ７．０，５．０程度であり、SiOCの比誘電率２．７に比べてかなり高い。しかも、これらの膜は、３０nmよりも薄く制御性よく形成するのは困難であるから、３０nm以上の厚さにしなければならない。よって、配線間の容量が大きくなるという問題がある。
【０００６】
この発明は、上述のような課題を解決するためになされたもので、その目的は、配線の抵抗のばらつきを抑制し、かつ、エッチングストッパーの挿入による配線間容量の上昇を抑制することである。
【０００７】
【課題を解決するための手段】
この発明に係る半導体装置においては、基板上に形成された第１の低誘電率膜と、この第１の低誘電率膜の上に形成された第２の低誘電率膜と、この第２の低誘電率膜の上に形成され、トレンチを有する第３の低誘電率膜を備え、トレンチの底部は第２の低誘電率膜であり、第１〜３の低誘電率膜の主物質は同じであり、第２の低誘電率膜は第３の低誘電率膜よりもエッチング耐性が高いというものである。
【０００８】
また、この発明に係る半導体装置の製造方法においては、基板上に第１の低誘電率膜を形成し、この第１の低誘電率膜の表層部分を改質して第２の低誘電率膜を形成し、この第２の低誘電率膜の上に、第１の低誘電率膜及び第２の低誘電率膜と主物質が同じで、第２の低誘電率膜よりもエッチング耐性が低い第３の低誘電率膜を形成し、この第３の低誘電率膜を第２の低誘電率膜に達するまで選択エッチングしてトレンチを形成するというものである。この発明のその他の特徴は以下に明らかにする。
【０００９】
【発明の実施の形態】
実施の形態１．
図１はこの発明の実施の形態１における半導体装置の製造工程を示すものである。まず、図１（ａ）に示すように、Si基板１上に配線下の絶縁膜として必要な膜厚を持つ第１の低誘電率膜であるSiOC膜２をプラズマＣＶＤ法により成膜する。この成膜の条件は、SiＨ（ＣＨ_３）_３＋N_２Ｏのガスを用いて４００℃程度である。ここでN_２ＯがSiOCのＯを供給する酸化剤の役割を果たしている。このSiOC膜２は膜密度が１．３ｇ／ｃｍ^３程度とSiＯ_２膜の２．３１ｇ／ｃｍ^３より低い。これはＣＨ_３基がSiＯ_２ネットワークを広げているためである。これにより単位体積あたりの分極量が減り、膜全体の誘電率が下がるのである。また、成膜に用いるＣＶＤ装置３は、平行平板電極４にそれぞれ高周波電源５，高周波用マッチングコントローラー６を接続したものであり、成膜の際には高周波により反応ガスのプラズマを発生させる。そして、このＣＶＤ装置３を用いて、SiOC膜２の表面をNを含むNH_３プラズマまたはNラジカル７にさらすことにより、SiOC膜２の表層部分にＮを含有させて改質して、第２の低誘電率膜であるN含有SiOC膜８を形成する。この時、平行平板電極４で形成されるプラズマの高周波自己バイアス電圧(Vdc)は通常１ｋＶ以下であり、Nイオンが進入できる深さは１０nm以下であるから、N含有SiOC膜８の厚みは１０nm以下になる。
【００１０】
次に、図１（ｂ）に示すように、N含有SiOC膜８の上に、配線の厚さ分だけ第３の低誘電率膜であるSiOC膜９を成膜する。そして図１（ｃ）に示すように、配線の溝パターンをレジスト１０で形成し、これをマスクとしてSiOC膜９を例えばC4F8，Ar，O2の混合ガスで選択ドライエッチングして、トレンチである配線溝１１を形成する。ここで、N含有SiOC膜８は、Nを含有しているためSiNに近い性質を持っていて、SiOC膜９よりもエッチング耐性が高い。そのため、SiOC膜９のエッチングはN含有SiOC膜８でストップする。よって、配線溝１１の底部はN含有SiOC膜８になる。そして、図１（ｄ）に示すように、配線溝１１をバリアメタル１２，Ｃｕ１３で埋め込んで配線１４が形成される。なお、エッチングに用いるガスの例としては、上記の他に、フルオロカーボン系（CxFy），Ar，N₂の混合ガスがある。
【００１１】
配線１４の底部はN含有SiOC膜８に揃えられるので、配線１４の抵抗はばらつきが少ない。また、本実施の形態でエッチングストッパーとして用いたN含有SiOC膜８は、１０nm以下と薄くできるため、従来エッチングストッパーとして用いていた３０nm以上のSiN膜に比べて配線間容量の上昇を抑制することができる。
【００１２】
以上の説明を要約すると、この実施の形態による半導体装置の製造方法は次のとおりである。すなわち、基板１上に第１の低誘電率膜２を形成し、この第１の低誘電率膜２の表層部分を改質して第２の低誘電率膜８を形成し、この第２の低誘電率膜８の上に、前記第１の低誘電率膜２及び前記第２の低誘電率膜８と主物質が同じで、前記第２の低誘電率膜８よりもエッチング耐性が低い第３の低誘電率膜９を形成し、この第３の低誘電率膜９を前記第２の低誘電率膜８に達するまで選択エッチングしてトレンチ１１を形成するものである。ここで、前記１〜３の低誘電率膜２，８，９の主物質として、好ましくはＳｉＯＣを用いる。また、前記第２の低誘電率膜８の形成において、好ましくは第１の低誘電率膜２の表面をＮを含むプラズマまたはＮラジカル７にさらして第１の低誘電率膜２の表層部分にＮを含有させる。さらに、前記第２の低誘電率膜８の膜厚を好ましくは１０ｎｍ以下にする。
【００１３】
また、この実施の形態による半導体装置は、図１（ｄ）に示した構造を有し、要約すると次のとおりである。すなわち、この実施の形態による半導体装置は、基板１上に形成された第１の低誘電率膜２と、この第１の低誘電率膜２の上に形成された第２の低誘電率膜８と、この第２の低誘電率膜８の上に形成され、トレンチ１１を有する第３の低誘電率膜９とを備えている。そして、前記トレンチ１１の底部は前記第２の低誘電率膜８であり、前記第１〜３の低誘電率膜２，８，９の主物質は同じであり、前記第２の低誘電率膜８は前記第３の低誘電率膜９よりもエッチング耐性が高いものが選択されている。ここで、前記１〜３の低誘電率膜２，８，９の主物質は好ましくはＳｉＯＣである。また、前記第２の低誘電率膜８は好ましくはＮを含有する。さらに、前記第２の低誘電率膜８の膜厚は好ましくは１０ｎｍ以下である。
【００１４】
実施の形態２．
図２はこの発明の実施の形態２における半導体装置の製造工程を示すものである。図１と同じ構成は同じ番号を付し、説明を省略する。まず、図２（ａ）に示すように、Si基板１上に配線下の絶縁膜として必要な膜厚を持つ第１の低誘電率膜であるSiOC膜２をプラズマＣＶＤ法により成膜する。そして、ＣＶＤ装置３を用いて、SiOC膜２の表面をCを含むSiH(CH_３)_３プラズマまたはCラジカル１５にさらすことにより、SiOC膜２の表層部分にＣを含有させて改質して、第２の低誘電率膜であるＣの含有量が多いSiOC膜１６を形成する。この時、平行平板電極４で形成されるプラズマの高周波自己バイアス電圧(Vdc)は通常１ｋＶ以下であり、Cイオンが進入できる深さは１０nm以下であるから、Ｃの含有量が多いSiOC膜１６の厚みは１０nm以下になる。なお、Siも同様にＣの含有量が多いSiOC膜１６に入る可能性はある。
【００１５】
次に、図２（ｂ）に示すように、Ｃの含有量が多いSiOC膜１６の上に、配線の厚さ分だけ第３の低誘電率膜であるSiOC膜９を成膜する。そして図２（ｃ）に示すように、配線の溝パターンをレジスト１０で形成し、これをマスクとしてSiOC膜９を例えばC4F8，Ar，O2の混合ガスで選択ドライエッチングして、トレンチである配線溝１１を形成する。ここで、Ｃの含有量が多いSiOC膜１６は、SiOC膜９よりもＣの含有量が多くSiCに近い性質を持っているため、SiOC膜９よりもエッチング耐性が高い。そのため、SiOC膜９のエッチングはＣの含有量が多いSiOC膜１６でストップする。よって、配線溝１１の底部はＣの含有量が多いSiOC膜１６になる。そして、図２（ｄ）に示すように、配線溝１１をバリアメタル１２，Ｃｕ１３で埋め込んで配線１４が形成される。
【００１６】
配線１４の底部はＣの含有量が多いSiOC膜１６に揃えられるので、配線１４の抵抗はばらつきが少ない。また、本実施の形態でエッチングストッパーとして用いたＣの含有量が多いSiOC膜１６は、１０nm以下と薄くできるため、従来エッチングストッパーとして用いていた３０nm以上のSiＣ膜に比べて配線間容量の上昇を抑制することができる。
【００１７】
以上の説明を要約すると、この実施の形態による半導体装置の製造方法は次のとおりである。すなわち、基板１上に第１の低誘電率膜２を形成し、この第１の低誘電率膜２の表層部分を改質して第２の低誘電率膜１６を形成し、この第２の低誘電率膜１６の上に、前記第１の低誘電率膜２及び前記第２の低誘電率膜１６と主物質が同じで、前記第２の低誘電率膜１６よりもエッチング耐性が低い第３の低誘電率膜９を形成し、この第３の低誘電率膜９を前記第２の低誘電率膜１６に達するまで選択エッチングしてトレンチ１１を形成するものである。ここで、前記１〜３の低誘電率膜２，１６，９の主物質として、好ましくはＳｉＯＣを用いる。また、前記第２の低誘電率膜１６の形成において、好ましくは第１の低誘電率膜２の表面をＣを含むプラズマまたはＣラジカル１５にさらして第１の低誘電率膜２の表層部分にＣを含有させる。さらに、前記第２の低誘電率膜１６の膜厚を好ましくは１０ｎｍ以下にする。
【００１８】
また、この実施の形態による半導体装置は、図２（ｄ）に示した構造を有し、要約すると次のとおりである。すなわち、この実施の形態による半導体装置は、基板１上に形成された第１の低誘電率膜２と、この第１の低誘電率膜２の上に形成された第２の低誘電率膜１６と、この第２の低誘電率膜１６の上に形成され、トレンチ１１を有する第３の低誘電率膜９とを備えている。そして、前記トレンチ１１の底部は前記第２の低誘電率膜１６であり、前記第１〜３の低誘電率膜２，１６，９の主物質は同じであり、前記第２の低誘電率膜１６は前記第３の低誘電率膜９よりもエッチング耐性が高いものが選択されている。ここで、前記１〜３の低誘電率膜２，１６，９の主物質は好ましくはＳｉＯＣである。また、前記第２の低誘電率膜１６は好ましくは前記第３の低誘電率膜９に比べてＣの含有量が多い。さらに、前記第２の低誘電率膜１６の膜厚は好ましくは１０ｎｍ以下である。
【００１９】
実施の形態３．
図３はこの発明の実施の形態３における半導体装置の製造工程を示すものである。図１と同じ構成は同じ番号を付し、説明を省略する。まず、図３（ａ）に示すように、Si基板１上に配線下の絶縁膜として必要な膜厚を持つ第１の低誘電率膜であるSiOC膜２をプラズマＣＶＤ法により成膜する。そして、ＣＶＤ装置３を用いて、SiOC膜２の表面をSiを含むSiH₄プラズマまたはSiラジカル１７にさらすことにより、SiOC膜２の表層部分にＮを含有させて改質して、第２の低誘電率膜であるSiの含有量が多いSiOC膜１８を形成する。この時、平行平板電極４で形成されるプラズマの高周波自己バイアス電圧(Vdc)は通常１ｋＶ以下であり、Siイオンが進入できる深さは１０nm以下であるから、Siの含有量が多いSiOC膜１８の厚みは１０nm以下になる。
【００２０】
次に、図３（ｂ）に示すように、Siの含有量が多いSiOC膜１８の上に、配線の厚さ分だけ第３の低誘電率膜であるSiOC膜９を成膜する。そして図３（ｃ）に示すように、配線の溝パターンをレジスト１０で形成し、これをマスクとしてSiOC膜９を選択ドライエッチングして、トレンチである配線溝１１を形成する。ここで、Siの含有量が多いSiOC膜１８は、SiOC膜９に比べてSiの含有量が多いため、SiOC膜９よりもエッチング耐性が高い。そのため、SiOC膜９のエッチングはSiの含有量が多いSiOC膜１８でストップする。よって、配線溝１１の底部はSiの含有量が多いSiOC膜１８になる。そして、図３（ｄ）に示すように、配線溝１１をバリアメタル１２，Ｃｕ１３で埋め込んで配線１４が形成される。
【００２１】
配線１４の底部はSiの含有量が多いSiOC膜１８に揃えられるので、配線１４の抵抗はばらつきが少ない。また、本実施の形態でエッチングストッパーとして用いたSiの含有量が多いSiOC膜１８は、１０nm以下と薄くできるため、従来エッチングストッパーとして用いていた３０nm以上のSiＣ膜に比べて配線間容量の上昇を抑制することができる。
【００２２】
以上の説明を要約すると、この実施の形態による半導体装置の製造方法は次のとおりである。すなわち、基板１上に第１の低誘電率膜２を形成し、この第１の低誘電率膜２の表層部分を改質して第２の低誘電率膜１８を形成し、この第２の低誘電率膜１８の上に、前記第１の低誘電率膜２及び前記第２の低誘電率膜１８と主物質が同じで、前記第２の低誘電率膜１８よりもエッチング耐性が低い第３の低誘電率膜９を形成し、この第３の低誘電率膜９を前記第２の低誘電率膜１８に達するまで、例えばC4F8，Ar，O2の混合ガスで選択ドライエッチングしてトレンチ１１を形成するものである。ここで、前記１〜３の低誘電率膜２，１８，９の主物質として、好ましくはＳｉＯＣを用いる。また、前記第２の低誘電率膜１８の形成において、好ましくは第１の低誘電率膜２の表面をＳｉを含むプラズマまたはＳｉラジカル１７にさらして第１の低誘電率膜２の表層部分にＳｉを含有させる。さらに、前記第２の低誘電率膜１８の膜厚を好ましくは１０ｎｍ以下にする。
【００２３】
また、この実施の形態による半導体装置は、図３（ｄ）に示した構造を有し、要約すると次のとおりである。すなわち、この実施の形態による半導体装置は、基板１上に形成された第１の低誘電率膜２と、この第１の低誘電率膜２の上に形成された第２の低誘電率膜１８と、この第２の低誘電率膜１８の上に形成され、トレンチ１１を有する第３の低誘電率膜９とを備えている。そして、前記トレンチ１１の底部は前記第２の低誘電率膜１８であり、前記第１〜３の低誘電率膜２，１８，９の主物質は同じであり、前記第２の低誘電率膜１８は前記第３の低誘電率膜９よりもエッチング耐性が高いものが選択されている。ここで、前記１〜３の低誘電率膜２，１８，９の主物質は好ましくはＳｉＯＣである。また、前記第２の低誘電率膜１８は好ましくは前記第３の低誘電率膜９に比べてSiの含有量が多い。さらに、前記第２の低誘電率膜１８の膜厚は好ましくは１０ｎｍ以下である。
【００２４】
実施の形態４．
図４はこの発明の実施の形態４における半導体装置の製造工程を示すものである。図１と同じ構成は同じ番号を付し、説明を省略する。まず、図４（ａ）に示すように、Si基板１上に配線下の絶縁膜として必要な膜厚を持つ第１の低誘電率膜であるSiOC膜２をプラズマＣＶＤ法により成膜する。また、成膜に用いるＣＶＤ装置１９は、平行平板電極２０にそれぞれ高周波電源５及び低周波用マッチングコントローラー２２，高周波用マッチングコントローラー２３及び低周波電源２４を接続したものであり、成膜の際には高周波により反応ガスのプラズマを発生させる。そして、このＣＶＤ装置１９を用いて、ガス系はそのままで、つまりSiＨ（ＣＨ_３）_３＋N_２Ｏのプラズマ２５で、基板側に４００ｋHz以下の低周波電力をかける。すると基板側でイオン衝突効果が生まれ、SiOC膜の密度が上がり、SiOC膜２の表層部分が改質されて高密度SiOC膜２６が形成される。
【００２５】
次に、図４（ｂ）に示すように、高密度SiOC膜２６の上に、配線の厚さ分だけ第３の低誘電率膜であるSiOC膜９を成膜する。そして図４（ｃ）に示すように、配線の溝パターンをレジスト１０で形成し、これをマスクとしてSiOC膜９を例えばC4F8，Ar，O2の混合ガスで選択ドライエッチングして、トレンチである配線溝１１を形成する。ここで、高密度SiOC膜２６はSiOC膜９よりも高密度であるから、エッチング耐性が高い。そのため、SiOC膜９のエッチングは高密度SiOC膜２６でストップする。よって、配線溝１１の底部は高密度SiOC膜２６になる。そして、図４（ｄ）に示すように、配線溝１１をバリアメタル１２，Ｃｕ１３で埋め込んで配線１４が形成される。
【００２６】
配線１４の底部は高密度SiOC膜２６に揃えられるので、配線１４の抵抗はばらつきが少ない。また、本実施の形態でエッチングストッパーとして用いた高密度SiOC膜２６は、Si, O, Cの成分からなっているので、比誘電率は高くてもSiO₂の４．１程度以下である。そのため、配線間容量の上昇を抑制することができる。
【００２７】
以上の説明を要約すると、この実施の形態による半導体装置の製造方法は次のとおりである。すなわち、基板１上に第１の低誘電率膜２を形成し、この第１の低誘電率膜２の表層部分を改質して第２の低誘電率膜２６を形成し、この第２の低誘電率膜２６の上に、前記第１の低誘電率膜２及び前記第２の低誘電率膜２６と主物質が同じで、前記第２の低誘電率膜２６よりもエッチング耐性が低い第３の低誘電率膜９を形成し、この第３の低誘電率膜９を前記第２の低誘電率膜２６に達するまで選択エッチングしてトレンチ１１を形成するものである。ここで、前記第２の低誘電率膜２６の形成において、好ましくは成膜中に前記基板側に低周波電力をかけて第１の低誘電率膜の表層部分を高密度にする。
【００２８】
また、この実施の形態による半導体装置は、図４（ｄ）に示した構造を有し、要約すると次のとおりである。すなわち、この実施の形態による半導体装置は、基板１上に形成された第１の低誘電率膜２と、この第１の低誘電率膜２の上に形成された第２の低誘電率膜２６と、この第２の低誘電率膜２６の上に形成され、トレンチ１１を有する第３の低誘電率膜９とを備えている。そして、前記トレンチ１１の底部は前記第２の低誘電率膜２６であり、前記第１〜３の低誘電率膜２，２６，９の主物質は同じであり、前記第２の低誘電率膜２６は前記第３の低誘電率膜９よりもエッチング耐性が高いものが選択されている。ここで、前記第２の低誘電率膜２６は好ましくは前記第３の低誘電率膜９よりも高密度である。
【００２９】
【発明の効果】
この発明は以上説明したように、配線の抵抗のばらつきを抑制し、かつ、エッチングストッパーの挿入による配線間容量の上昇を抑制することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体装置の製造工程図である。
【図２】この発明の実施の形態２による半導体装置の製造工程図である。
【図３】この発明の実施の形態３による半導体装置の製造工程図である。
【図４】この発明の実施の形態４による半導体装置の製造工程図である。
【符号の説明】
１ Si基板
２ SiOC膜（第１の低誘電率膜）
７ NH_３プラズマまたはNラジカル
８ N含有SiOC膜（第２の低誘電率膜）
９ SiOC膜（第３の低誘電率膜）
１１ 配線溝（トレンチ）
１５ SiH(CH_３)_３プラズマまたはCラジカル
１６ Ｃの含有量が多いSiOC膜（第２の低誘電率膜）
１７ SiH₄プラズマまたはSiラジカル
１８ Siの含有量が多いSiOC膜（第２の低誘電率膜）
２６ 高密度SiOC膜（第２の低誘電率膜）

Claims (14)

1. 基板上に形成された第１の低誘電率膜と、この第１の低誘電率膜の上に形成された第２の低誘電率膜と、この第２の低誘電率膜の上に形成され、トレンチを有する第３の低誘電率膜を備え、前記トレンチの底部は前記第２の低誘電率膜であり、前記第１〜３の低誘電率膜の主物質は同じであり、前記第２の低誘電率膜は前記第３の低誘電率膜よりもエッチング耐性が高いことを特徴とする半導体装置。
2. 前記第１〜３の低誘電率膜の主物質はSiOCであることを特徴とする請求項１記載の半導体装置。
3. 前記第２の低誘電率膜はNを含有することを特徴とする請求項２記載の半導体装置。
4. 前記第２の低誘電率膜は前記第３の低誘電率膜に比べてＣの含有量が多いことを特徴とする請求項２記載の半導体装置。
5. 前記第２の低誘電率膜は前記第３の低誘電率膜に比べてSiの含有量が多いことを特徴とする請求項２記載の半導体装置。
6. 前記第２の低誘電率膜は前記第３の低誘電率膜よりも高密度であることを特徴とする請求項１記載の半導体装置。
7. 前記第２の低誘電率膜は１０nm以下であることを特徴とする請求項１〜５のいずれかに記載の半導体装置。
8. 基板上に第１の低誘電率膜を形成し、この第１の低誘電率膜の表層部分を改質して第２の低誘電率膜を形成し、この第２の低誘電率膜の上に、前記第１の低誘電率膜及び前記第２の低誘電率膜と主物質が同じで、前記第２の低誘電率膜よりもエッチング耐性が低い第３の低誘電率膜を形成し、この第３の低誘電率膜を前記第２の低誘電率膜に達するまで選択エッチングしてトレンチを形成することを特徴とする半導体装置の製造方法。
9. 前記第１〜３の低誘電率膜の主物質として、SiOC膜を用いることを特徴とする請求項８記載の半導体装置の製造方法。
10. 前記第２の低誘電率膜の形成において、前記第１の低誘電率膜の表面をNを含むプラズマまたはNラジカルにさらして前記第１の低誘電率膜の表層部分にNを含有させることを特徴とする請求項９記載の半導体装置の製造方法。
11. 前記第２の低誘電率膜の形成において、前記第１の低誘電率膜の表面をＣを含むプラズマまたはＣラジカルにさらして前記第１の低誘電率膜の表層部分にＣを含有させることを特徴とする請求項９記載の半導体装置の製造方法。
12. 前記第２の低誘電率膜の形成において、前記第１の低誘電率膜の表面をSiを含むプラズマまたはSiラジカルにさらして前記第１の低誘電率膜の表層部分にＣを含有させることを特徴とする請求項９記載の半導体装置の製造方法。
13. 前記第２の低誘電率膜の形成において、前記基板側に低周波電力をかけて前記第１の低誘電率膜の表層部分を高密度にすることを特徴とする請求項８記載の半導体装置の製造方法。
14. 前記第２の低誘電率膜の膜厚を１０nm以下にすることを特徴とする請求項８〜１２のいずれかに記載の半導体装置の製造方法。

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