【０００１】
【発明の属する技術分野】
本発明は、基板側回路、層間絶縁膜、表層側回路の順に形成される半導体集積回路の表層側回路を形成するフォトリソグラフィ工程の間に、表層側回路を形成する膜上の回路パターンが、基板側回路の段差に起因して変形しないように、表層側回路のマスクパターンを設計するマスクパターンの設計方法、このマスクパターンの設計方法により設計されたフォトマスク、及びこのフォトマスクを使用して形成された半導体装置に関するものである。
【０００２】
【従来の技術】
近年の半導体デバイスの多層配線化に伴い、層間絶縁膜がＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などにより平坦化されることも増えてきているが、このよな平坦化プロセスは製造コストがかかるので、デバイスの低価格化の為に、層間絶縁膜を平坦化せずに、メタル配線を形成することも多い。特に、第１層のメタル配線は平坦化しなくても、第２層目以降ほど段差が顕著でない為、平坦化プロセスが省略されることも多い。
【０００３】
しかし、図８に示すように、第１層のメタル配線の基板１６側にポリシリコンによる配線・ゲート１２が形成される場合は、層間絶縁膜１５に段差が形成され、その上に形成した第１層のメタル配線が形成される膜１７にも同様の段差が出来る。その為、図７に示すように、段差２９により反射された露光光によって、形成されるべきメタル配線１９上のマスクによって遮光されるべき領域３０迄、レジスト膜１８（図８）が露光してしまい、第１層のメタル配線パターンの細線化、更には断線をも引き起こすことがある。
【０００４】
特許文献１には、トランジスタのゲートパターンを形成する際に、トランジスタにおける拡散領域と素子分離領域との境界の段差による露光光の反射の影響で、ゲート寸法が変形するという、上述したのと同様の問題に対して、次の３つのマスクパターン補正方法が開示されている。
【０００５】
第１のマスクパターン補正方法は、図９のフローチャートに示すように、先ず、設計パターンを入力し（Ｓ１２）、入力した設計パターンからトランジスタのゲートパターンを抽出する（Ｓ１３）。次いで、抽出したゲートパターンから、補正対象とする一定幅以下のゲートパターンを選別し（Ｓ１４）、選別したゲートパターンの幅を増大させる補助パターンを作成する（Ｓ１５）。次いで、作成した補助パターンにより補正パターンを合成し（Ｓ１６）、合成した補正パターンを出力する（Ｓ１７）。
【０００６】
第２のマスクパターン補正方法は、図１０のフローチャートに示すように、先ず、設計パターンを入力し（Ｓ２２）、入力した設計パターンから、拡散領域の境界部分を抽出する（Ｓ２３）。次いで、抽出した境界部分とゲートパターンとの重なり部分からなる補正対象パターンを作成し（Ｓ２４）、作成した補正対象パターンに対して、露光後のパターン形状が設計パターンと略同形状となるように、補助パターンを作成し付加する（Ｓ２５）。次いで、作成した補助パターンが付加された補正対象パターンと設計パターンとから補正パターンを合成し（Ｓ２６）、合成した補正パターンを出力する（Ｓ２７）。
【０００７】
第３のマスクパターン補正方法は、図１１のフローチャートに示すように、設計パターンを入力し（Ｓ３２）、入力した設計パターンから、ポリシリコンパターン及び拡散領域パターンを抽出する（Ｓ３３）。次いで、抽出した拡散領域パターンのゲート長方向側の端部と前記ゲートパターンとの距離、又は拡散領域バターンのゲート幅方向側の端部と前記ゲートパターンとの距離を測定し、測定した距離が所定値以下の場合に、拡散領域パターンをパターン補正の対象として選別する（Ｓ３４）。次いで、選別した拡散領域パターンに対して、露光後のゲートパターンの形状が設計パターンの形状に近づくように、補助パターンを作成し（Ｓ３５）、作成した補助パターンと設計パターンとから補正パターンを合成し（Ｓ３６）、合成した補正パターンを出力する（Ｓ３７）。
【０００８】
【特許文献１】
特開２００１−１３３９５６号公報
【０００９】
【発明が解決しようとする課題】
特許文献１では、ゲートパターンに対する手法に限定しており、メタル配線への応用は以下の理由で問題がある。
ゲートパターンの下地層は拡散領域であり、これらは通常単純な矩形領域である為、ゲートパターンに対して反射の影響があるのは、拡散領域と素子分離領域との境界部分の段差部分のみとなる。その為、エラー（補正対象）の抽出は、その段差部分を求めることで完了する。
【００１０】
これに対して、メタル配線の下地層は、ポリシリコンであり、ゲート電極のみならず配線をも形成するなど、複雑な形状をしている。露光反射の影響も図形のコーナ部分による為、エラー個所の抽出が難しい。従って、従来技術では、メタル層のアンチリフレクションルール（反射防止規則）に対しては検証し補正することが出来ず、該ルールを遵守する為にはメタル層の配線幅を一律に太くする必要があり、その為、チップ面積の増大を引き起こしていた。尚、メタル配線では、下地の段差部と交差する部分では反射による影響は比較的小さい。
【００１１】
本発明は、上述したような事情に鑑みてなされたものであり、表層側回路を形成する為の膜上の回路パターンが、基板側回路の段差に起因して変形しないように、チップ面積を増大させることなく、簡易に補正することが出来るマスクパターンの設計方法を提供することを目的とする。
本発明は、また、メタル配線を形成する為の膜上の回路パターンが、ポリシリコン回路の段差に起因して変形しないように、チップ面積を増大させることなく、簡易に補正することが出来るマスクパターンの設計方法を提供することを目的とする。
【００１２】
本発明は、また、本発明に係るマスクパターンの設計方法により設計されたフォトマスクを提供することを目的とする。
本発明は、また、本発明に係るフォトマスクにより形成された半導体装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明に係るマスクパターンの設計方法は、基板側回路、層間絶縁膜、表層側回路の順に形成される半導体集積回路の前記表層側回路を形成するフォトリソグラフィ工程の間に、該表層側回路を形成する為の膜上の回路パターンが、前記基板側回路の段差に起因して変形しないように、前記表層側回路のマスクパターンを設計するマスクパターンの設計方法において、前記半導体集積回路の設計データに基づき、前記マスクパターンを仮設計するステップと、前記設計データから、前記基板側回路の複数のコーナ部分を示すデータを抽出するステップと、抽出したデータが示すコーナ部分の前記段差により形成されるべき前記膜のコーナ部分が反射する露光反射光の焦点の位置を、前記段差並びに前記膜及び層間絶縁膜の厚さに基づきそれぞれ求めるステップと、求めた位置を含む所定形状の領域をそれぞれ定めるステップと、定めた領域が重なる領域を検出するステップと、検出した領域と前記表層側回路の回路パターンの位置とが重なる位置を検出するステップと、検出した位置の回路パターンが前記露光反射光により変形しないように、前記表層側回路の仮設計されたマスクパターンを補正するステップとを備えることを特徴とする。
【００１４】
このマスクパターンの設計方法では、基板側回路、層間絶縁膜、表層側回路の順に形成される半導体集積回路の表層側回路を形成するフォトリソグラフィ工程の間に、表層側回路を形成する為の膜上の回路パターンが、基板側回路の段差に起因して変形しないように、表層側回路のマスクパターンを設計する。
半導体集積回路の設計データに基づき、マスクパターンを仮設計しておき、次いで、設計データから、基板側回路の複数のコーナ部分を示すデータを抽出し、抽出したデータが示すコーナ部分の段差により形成されるべき前記膜のコーナ部分が反射する露光反射光の焦点の位置を、前記段差並びに前記膜及び層間絶縁膜の厚さに基づきそれぞれ求める。
【００１５】
次に、求めた位置を含む所定形状の領域をそれぞれ定め、定めた領域が重なる領域を検出し、検出した領域と表層側回路の回路パターンの位置とが重なる位置を検出する。次いで、検出した位置の回路パターンが露光反射光により変形しないように、表層側回路の仮設計されたマスクパターンを補正する。
これにより、表層側回路を形成する膜上に、基板側回路の段差に起因して発生する回路パターンの変形を、チップ面積を増大させることなく、簡易に補正することが出来るマスクパターンの設計方法を実現することが出来る。
【００１６】
本発明に係るマスクパターンの設計方法は、ポリシリコン回路、層間絶縁膜、メタル配線の順に形成される半導体集積回路の前記メタル配線を形成するフォトリソグラフィ工程の間に、該メタル配線を形成する為の膜上の配線パターンが、前記ポリシリコン回路の段差に起因して変形しないように、前記メタル配線のマスクパターンを設計するマスクパターンの設計方法において、前記半導体集積回路の設計データに基づき、前記マスクパターンを仮設計するステップと、前記設計データから、前記ポリシリコン回路の複数のコーナ部分を示すデータを抽出するステップと、抽出したデータが示すコーナ部分の前記段差により形成されるべき前記膜のコーナ部分が反射する露光反射光の焦点の位置を、前記段差並びに前記膜及び層間絶縁膜の厚さに基づきそれぞれ求めるステップと、求めた位置を含む所定形状の領域をそれぞれ定めるステップと、定めた領域が重なる領域を検出するステップと、検出した領域と前記メタル配線の配線パターンの位置とが重なる位置を検出するステップと、検出した位置の配線パターンが前記露光反射光により変形しないように、前記メタル配線の仮設計されたマスクパターンを補正するステップとを備えることを特徴とする。
【００１７】
このマスクパターンの設計方法では、ポリシリコン回路、層間絶縁膜、メタル配線の順に形成される半導体集積回路のメタル配線を形成するフォトリソグラフィ工程の間に、メタル配線を形成する為の膜上の配線パターンが、ポリシリコン回路の段差に起因して変形しないように、メタル配線のマスクパターンを設計する。
半導体集積回路の設計データに基づき、マスクパターンを仮設計しておき、次いで、設計データから、ポリシリコン回路の複数のコーナ部分を示すデータを抽出し、抽出したデータが示すコーナ部分の段差により形成されるべき前記膜のコーナ部分が反射する露光反射光の焦点の位置を、前記段差並びに前記膜及び層間絶縁膜の厚さに基づきそれぞれ求める。
【００１８】
次に、求めた位置を含む所定形状の領域をそれぞれ定め、定めた領域が重なる領域を検出し、検出した領域とメタル配線の配線パターンの位置とが重なる位置を検出する。次いで、検出した位置の配線パターンが露光反射光により変形しないように、メタル配線の仮設計されたマスクパターンを補正する。
これにより、メタル配線を形成する膜上に、ポリシリコン回路の段差に起因して発生する配線パターンの変形を、チップ面積を増大させることなく、簡易に補正することが出来るマスクパターンの設計方法を実現することが出来る。
【００１９】
本発明に係るマスクパターンの設計方法は、前記マスクパターンを補正した位置周辺の回路パターン又は配線パターンが、前記半導体集積回路の設計データを作成する為のデザインルールに違反するか否かを判定するステップと、違反すると判定したときに、違反する部分のマスクパターンを、違反しないように加減するステップとを更に備えることを特徴とする。
【００２０】
このマスクパターンの設計方法では、マスクパターンを補正した位置周辺の回路パターン又は配線パターンが、半導体集積回路の設計データを作成する為のデザインルールに違反するか否かを判定し、違反すると判定したときに、違反する部分のマスクパターンを、違反しないように加減する。
これにより、表層側回路を形成する膜上に、基板側回路の段差に起因して発生する回路パターンの変形を、チップ面積を増大させることなく、また、デザインルールに違反することなく、簡易に補正することが出来るマスクパターンの設計方法を実現することが出来る。
【００２１】
本発明に係るフォトマスクは、本発明に係るマスクパターンの設計方法により設計されたことを特徴とする。
【００２２】
このフォトマスクでは、本発明に係るマスクパターンの設計方法により設計されているので、表層側回路を形成する膜上の回路パターンの変形が、基板側回路の段差に起因して殆ど発生しない。
【００２３】
本発明に係る半導体装置は、本発明に係るフォトマスクを使用して形成された半導体集積回路を備えることを特徴とする。
【００２４】
この半導体装置では、本発明に係るフォトマスクを使用して形成された半導体集積回路を備えているので、表層側回路を形成する膜上の回路パターンの変形による不具合が発生しない。
【００２５】
【発明の実施の形態】
以下に、本発明を、その実施の形態を示す図面に基づき説明する。
図１は、本発明に係るマスクパターンの設計方法の実施の形態を示すフローチャートである。このマスクパターンの設計方法では、先ず、半導体集積回路の設計データの、例えば図２に示すようなポリシリコン１０（多結晶シリコン）上のポリシリコン図形１２のパターンから、露光光の反射の原因となるコーナ部１３ａ〜１３ｄのデータを抽出する（Ｓ４２）。
【００２６】
次に、コーナ部１３ａ〜１３ｄの位置及びプロセス（ポリシリコン図形１２の段差、ポリシリコン１０を覆って形成されるべき層間絶縁膜の厚さ、及びその上に形成されるべきメタル配線を形成する膜の厚さ）に基づき定まる、露光光の反射光（露光反射光）の焦点１４ａ〜１４ｄの位置を求める（Ｓ４３）。この際、図７に示すように、プロセスにより決まる長さＬ、コーナ部３１の位置及び向きに基づき焦点２８の位置を求める。焦点２８は、コーナ部３１からそのコーナ角の２等分線の方向の距離Ｌの位置に存在する。
【００２７】
次に、例えば図３に示すように、焦点１４ａ〜１４ｄをそれぞれ中心とし、プロセスより定まる長さｌを１辺とする正方形である焦点近傍探査領域２４ａ〜２４ｄを定義する（Ｓ４４）。この焦点近傍探査領域２４ａ〜２４ｄは、焦点１４ａ〜１４ｄの近傍でメタル配線１１のパターンに対し、影響を与える可能性のある範囲を示している。
次に、焦点近傍探査領域２４ａ〜２４ｄの互いの重なり状態を調べる（Ｓ４５）。それぞれの焦点近傍探査領域２４ａ〜２４ｄについて、図形演算によって“ＡＮＤ”処理を行ない、重なっている領域を求める。
【００２８】
次に、焦点近傍探査領域２４ａ〜２４ｄについて、互いに重なっている領域を注意領域として定義する（Ｓ４６）。注意領域は、メタル配線１１のパターンに対し細線化や断線を起こす可能性が極めて高い領域を表す。３領域以上が重なっている場合も同様に扱う。
次に、メタル配線１１の位置と注意領域との重なり状態を調べ、重なっている部分が有れば、エラー（補正対象）個所（位置）として検出する（Ｓ４７）。
【００２９】
このエラー個所は、幅が０で無い限り”エラー個所”として認識する。逆に言えば、焦点近傍探査領域２４ａ〜２４ｄの幅及び高さは、このエラー個所の幅が０でない限り、影響がある大きさに規定している。
例えば、図６（ａ）に示すように、焦点近傍探査領域２７ａ，２７ｂが重なっている領域を注意領域２７ｃとし、図６（ｂ）に示すように、注意領域２７ｃとメタル配線１１とが重なっている個所（位置）をエラー個所２１とする。
【００３０】
次に、図６（ｂ）に示すように、検出したエラー個所２１に対して、メタル配線１１の幅がＷ以上になるように補正パターン２１ａを作成し、マスクパターン補正を行なう（Ｓ４８）。
図６（ｂ）に示すように、単純に配線幅を太くしただけでは、半導体集積回路の設計データを作成する為のデザインルールのエラー（違反）が発生する場合がある。そこで、次に、補正パターン２１ａの周辺に対して、コンパクション処理を行い、エラー個所が有れば、エラーが発生しないようにマスクパターンを加減し、デザインルールのエラーを除去する（Ｓ４９）。
【００３１】
図４は、コーナ部分を抽出する（図１Ｓ４２）方法を示すフローチャートである。コーナ部分を抽出する際（Ｓ４２）、先ず、ポリシリコン図形をポリゴン図形として抽出する（Ｓ５２）。これは、後の工程で内角を求める処理をする為である。
次に、幅Ｇｇｐの間隙を持つコーナを検出する為に、幅Ｇｇｐ／２でアップサイジングを行った後、同じく幅Ｇｇｐ／２でダウンサイジングの図形処理を行い、間隙を取り除く処理を行う（Ｓ５３）。
尚、アップサイジングは、ある幅で図形を拡大する図形処理であり、ダウンサイジングは、ある幅で図形を縮小する図形処理である。
【００３２】
次に、間隙を取り除く処理（Ｓ５３）後の図形群に対し、図５に示すように、ポリゴンの頂点で内角が２７０度以上の個所２６をリストアップする（Ｓ５４）。これは、９０度のコーナを選別する為である。
次に、リストアップしたコーナ（Ｓ５４）に対し、それぞれが左上、右上、左下、右下のどの向きのコーナであるかで分類を行い（Ｓ５５）リターンする。この処理は、図３において、コーナ１３ｂ，１３ｃが同じ左下向きであることから、その重なりを１として扱うために行う。これは、隣接したコーナに起因する露光光の作用は、１つのコーナが及ぼす作用と変わらない為である。
【００３３】
以上のように、本発明に係るマスクパターンの設計方法により、本発明に係るフォトマスクが設計され作成される。作成されたフォトマスクは、半導体集積回路のメタル配線又は表層側回路を形成するフォトリソグラフィ工程において使用され、本発明に係る半導体装置は、これにより形成された半導体集積回路を備えている。
【００３４】
【発明の効果】
本発明に係るマスクパターンの設計方法によれば、表層側回路を形成する膜上に、基板側回路の段差に起因して発生する回路パターンの変形を、チップ面積を増大させることなく、簡易に補正することが出来るマスクパターンの設計方法を実現することが出来る。
また、表層側回路層に対するアンチリフレクションルール（反射防止規則）が検証可能になり、自動でマスクパターン補正を行なうことができるようになる。これにより、ＬＳＩの製造前にルール違反個所のみに対処することが出来るようになり、ＬＳＩ製造時の不良を削減することのみならず、チップサイズについても最小の変更でルール違反に対処出来るようになる。
【００３５】
本発明に係るマスクパターンの設計方法によれば、メタル配線を形成する膜上に、ポリシリコン回路の段差に起因して発生する配線パターンの変形を、チップ面積を増大させることなく、簡易に補正することが出来るマスクパターンの設計方法を実現することが出来る。
また、メタル層に対するアンチリフレクションルール（反射防止規則）が検証可能になり、自動でマスクパターン補正を行なうことが出来るようになる。これにより、ＬＳＩの製造前にルール違反個所のみに対処することが出来るようになり、ＬＳＩ製造時の不良を削減することのみならず、チップサイズについても最小の変更でルール違反に対処出来るようになる。
【００３６】
本発明に係るマスクパターンの設計方法によれば、表層側回路を形成する膜上に、基板側回路の段差に起因して発生する回路パターンの変形を、チップ面積を増大させることなく、また、デザインルールに違反することなく、簡易に補正することが出来るマスクパターンの設計方法を実現することが出来る。
【００３７】
本発明に係るフォトマスクによれば、表層側回路を形成する膜上の回路パターンの変形が、基板側回路の段差に起因して殆ど発生しない。
【００３８】
本発明に係る半導体装置によれば、表層側回路を形成する膜上の回路パターンの変形による不具合が発生しない。
【図面の簡単な説明】
【図１】本発明に係るマスクパターンの設計方法の実施の形態を示すフローチャートである。
【図２】本発明に係るマスクパターンの設計方法を示す説明図である。
【図３】本発明に係るマスクパターンの設計方法を示す説明図である。
【図４】コーナ部分を抽出する方法を示すフローチャートである。
【図５】コーナ部分を抽出する方法を示す説明図である。
【図６】補正パターンを作成する方法を示す説明図である。
【図７】アンチリフレクションルールを説明する為の説明図である。
【図８】アンチリフレクションルールを説明する為の説明図である。
【図９】従来のマスクパターンの補正方法の例を示すフローチャートである。
【図１０】従来のマスクパターンの補正方法の例を示すフローチャートである。
【図１１】従来のマスクパターンの補正方法の例を示すフローチャートである。
【符号の説明】
１０ ポリシリコン
１１，１９ メタル配線
１２ ポリシリコン図形
１３ａ〜１３ｄ，３１ コーナ部
１４ａ〜１４ｄ，２８ 焦点
１５ 層間絶縁膜
１６ 基板
１７ メタル配線が形成される膜
１８ レジスト膜
２４ａ〜２４ｄ，２７ａ，２７ｂ 焦点近傍探査領域
２１ エラー（補正対象）個所
２１ａ 補正パターン
２６ 内角が２７０度以上の個所
２７ｃ 注意領域
２９ 段差（反射面）[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention provides a circuit pattern on a film forming a surface layer circuit during a photolithography process of forming a surface layer circuit of a semiconductor integrated circuit formed in the order of a substrate side circuit, an interlayer insulating film, and a surface layer circuit, A mask pattern designing method for designing a mask pattern of a surface layer side circuit, a photomask designed by the mask pattern designing method, and a photomask designed using the photomask so as not to be deformed due to a step of the substrate side circuit. The present invention relates to a formed semiconductor device.
[0002]
[Prior art]
With the recent increase in the number of semiconductor device multilayer wirings, the interlayer insulating film has been increasingly planarized by a CMP (Chemical Mechanical Polishing) method or the like. However, such a planarization process requires a high manufacturing cost. In order to reduce the cost, metal wirings are often formed without flattening the interlayer insulating film. In particular, even if the metal wiring of the first layer is not flattened, the step is not so remarkable as in the second and subsequent layers, so that the flattening process is often omitted.
[0003]
However, as shown in FIG. 8, when the wiring / gate 12 of polysilicon is formed on the substrate 16 side of the metal wiring of the first layer, a step is formed in the interlayer insulating film 15 and the step formed thereover is formed. A similar step is formed in the film 17 on which the one-layer metal wiring is formed. Therefore, as shown in FIG. 7, the resist film 18 (FIG. 8) is exposed by the exposure light reflected by the step 29 to the region 30 to be shielded by the mask on the metal wiring 19 to be formed. As a result, thinning of the metal wiring pattern of the first layer, and further, disconnection may be caused.
[0004]
Patent Literature 1 discloses that, when a gate pattern of a transistor is formed, the gate dimension is deformed under the influence of reflection of exposure light due to a step at a boundary between a diffusion region and an element isolation region in the transistor, as described above. In order to solve the above problem, the following three mask pattern correction methods are disclosed.
[0005]
As shown in the flowchart of FIG. 9, in the first mask pattern correction method, first, a design pattern is input (S12), and a gate pattern of a transistor is extracted from the input design pattern (S13). Next, a gate pattern having a certain width or less to be corrected is selected from the extracted gate patterns (S14), and an auxiliary pattern for increasing the width of the selected gate pattern is created (S15). Next, a correction pattern is synthesized with the created auxiliary pattern (S16), and the synthesized correction pattern is output (S17).
[0006]
As shown in the flowchart of FIG. 10, the second mask pattern correction method first inputs a design pattern (S22), and extracts a boundary portion of a diffusion region from the input design pattern (S23). Next, a correction target pattern including an overlapping portion between the extracted boundary portion and the gate pattern is created (S24), and the pattern shape after exposure of the created correction target pattern is made substantially the same as the design pattern. , An auxiliary pattern is created and added (S25). Next, a correction pattern is synthesized from the correction target pattern to which the created auxiliary pattern is added and the design pattern (S26), and the synthesized correction pattern is output (S27).
[0007]
In the third mask pattern correction method, as shown in the flowchart of FIG. 11, a design pattern is input (S32), and a polysilicon pattern and a diffusion region pattern are extracted from the input design pattern (S33). Next, the distance between the end of the extracted diffusion region pattern on the gate length direction side and the gate pattern, or the distance between the end of the diffusion region pattern on the gate width direction side and the gate pattern is measured. If the value is equal to or less than the predetermined value, the diffusion area pattern is selected as a target of pattern correction (S34). Next, an auxiliary pattern is created for the selected diffusion region pattern so that the shape of the exposed gate pattern approaches the design pattern shape (S35), and a correction pattern is synthesized from the created auxiliary pattern and the design pattern. Then, the combined correction pattern is output (S37).
[0008]
[Patent Document 1]
JP 2001-133956 A
[Problems to be solved by the invention]
In Patent Literature 1, the method is limited to a method for a gate pattern, and application to a metal wiring has a problem for the following reasons.
Since the underlying layer of the gate pattern is a diffusion region, which is usually a simple rectangular region, the influence of reflection on the gate pattern is only at the step portion at the boundary between the diffusion region and the element isolation region. Become. Therefore, the extraction of the error (correction target) is completed by obtaining the step portion.
[0010]
On the other hand, the underlying layer of the metal wiring is made of polysilicon and has a complicated shape, such as forming not only a gate electrode but also a wiring. Since the influence of exposure reflection also depends on the corner portion of the figure, it is difficult to extract an error portion. Therefore, in the prior art, it is not possible to verify and correct the anti-reflection rule (anti-reflection rule) of the metal layer, and to comply with the rule, it is necessary to uniformly increase the wiring width of the metal layer. Therefore, the chip area is increased. In the case of the metal wiring, the influence of the reflection is relatively small at a portion that intersects the step portion of the base.
[0011]
The present invention has been made in view of the above-described circumstances, and has a reduced chip area so that a circuit pattern on a film for forming a surface-side circuit is not deformed due to a step of a substrate-side circuit. It is an object of the present invention to provide a method of designing a mask pattern that can be easily corrected without increasing the mask pattern.
The present invention also provides a mask which can be easily corrected without increasing a chip area so that a circuit pattern on a film for forming a metal wiring is not deformed due to a step of a polysilicon circuit. An object of the present invention is to provide a method of designing a pattern.
[0012]
Another object of the present invention is to provide a photomask designed by the mask pattern designing method according to the present invention.
Another object of the present invention is to provide a semiconductor device formed using the photomask according to the present invention.
[0013]
[Means for Solving the Problems]
The method of designing a mask pattern according to the present invention includes the steps of: forming a substrate-side circuit, an interlayer insulating film, and a surface-side circuit during a photolithography step of forming the surface-side circuit of a semiconductor integrated circuit formed in this order. In a mask pattern designing method for designing a mask pattern of a surface layer side circuit, a circuit pattern on a film to be formed is not deformed due to a step of the substrate side circuit. Tentatively designing the mask pattern, extracting data indicating a plurality of corners of the substrate-side circuit from the design data, and forming the mask pattern by the steps of the corners indicated by the extracted data. The position of the focal point of the exposure light reflected by the corner portion of the film to be reflected is determined based on the step and the thicknesses of the film and the interlayer insulating film. Obtaining, determining respective areas of a predetermined shape including the obtained position, detecting an area where the determined area overlaps, and detecting a position where the detected area and the position of the circuit pattern of the surface layer side circuit overlap. And correcting the tentatively designed mask pattern of the surface layer side circuit so that the circuit pattern at the detected position is not deformed by the exposure reflected light.
[0014]
In the method of designing a mask pattern, a film for forming a surface layer circuit is formed during a photolithography process of forming a surface layer circuit of a semiconductor integrated circuit formed in the order of a substrate side circuit, an interlayer insulating film, and a surface layer circuit. The mask pattern of the surface layer side circuit is designed so that the upper circuit pattern is not deformed due to the step of the substrate side circuit.
A mask pattern is tentatively designed based on the design data of the semiconductor integrated circuit, and then data indicating a plurality of corners of the circuit on the substrate side is extracted from the design data, and is formed by steps of the corners indicated by the extracted data. The position of the focal point of the exposure reflected light that is to be reflected at the corner of the film is determined based on the step and the thicknesses of the film and the interlayer insulating film.
[0015]
Next, regions of a predetermined shape including the obtained positions are respectively defined, regions where the determined regions overlap are detected, and positions where the detected regions and the positions of the circuit patterns of the surface layer side circuit overlap are detected. Next, the temporarily designed mask pattern of the surface layer circuit is corrected so that the circuit pattern at the detected position is not deformed by the exposure reflected light.
This makes it possible to easily correct the deformation of the circuit pattern caused by the step of the substrate side circuit on the film forming the surface layer side circuit without increasing the chip area. Can be realized.
[0016]
The method of designing a mask pattern according to the present invention is a method for forming a metal wiring during a photolithography step of forming the metal wiring of a semiconductor integrated circuit formed in the order of a polysilicon circuit, an interlayer insulating film, and a metal wiring. In a mask pattern designing method for designing a mask pattern of the metal wiring, a wiring pattern on the film is not deformed due to a step of the polysilicon circuit, based on design data of the semiconductor integrated circuit, A step of temporarily designing a mask pattern; a step of extracting data indicating a plurality of corners of the polysilicon circuit from the design data; and a step of forming the film to be formed by the steps of the corners indicated by the extracted data. The position of the focal point of the exposure reflected light reflected by the corner portion is determined by the step and the film and the interlayer insulating film. Determining a region having a predetermined shape including the obtained position, detecting an area where the determined area overlaps, and overlapping the detected area with the position of the wiring pattern of the metal wiring. The method includes a step of detecting a position and a step of correcting a temporarily designed mask pattern of the metal wiring so that the wiring pattern at the detected position is not deformed by the exposure reflected light.
[0017]
In this method of designing a mask pattern, a wiring on a film for forming a metal wiring is formed during a photolithography process of forming a metal wiring of a semiconductor integrated circuit formed in the order of a polysilicon circuit, an interlayer insulating film, and a metal wiring. The mask pattern of the metal wiring is designed so that the pattern is not deformed due to the step of the polysilicon circuit.
A mask pattern is tentatively designed based on the design data of the semiconductor integrated circuit, then data indicating a plurality of corners of the polysilicon circuit is extracted from the design data, and formed by steps of the corners indicated by the extracted data. The position of the focal point of the exposure reflected light that is to be reflected at the corner of the film is determined based on the step and the thicknesses of the film and the interlayer insulating film.
[0018]
Next, regions of a predetermined shape including the obtained positions are respectively defined, regions where the determined regions overlap are detected, and positions where the detected regions and the positions of the wiring patterns of the metal wirings overlap are detected. Next, the temporarily designed mask pattern of the metal wiring is corrected so that the wiring pattern at the detected position is not deformed by the exposure reflected light.
As a result, a method of designing a mask pattern that can easily correct the deformation of the wiring pattern caused by the step of the polysilicon circuit on the film on which the metal wiring is formed without increasing the chip area. Can be realized.
[0019]
In the method of designing a mask pattern according to the present invention, it is determined whether a circuit pattern or a wiring pattern around a position where the mask pattern is corrected violates a design rule for creating design data of the semiconductor integrated circuit. The method further comprises a step and a step of, when it is determined that the violation occurs, adjusting a mask pattern of a violating portion so as not to violate.
[0020]
In this method of designing a mask pattern, it is determined whether or not a circuit pattern or a wiring pattern around a position where the mask pattern is corrected violates a design rule for creating design data of a semiconductor integrated circuit, and it is determined that the violates the rule. At times, the mask pattern of the violating part is adjusted so as not to violate.
As a result, the deformation of the circuit pattern caused by the step of the substrate side circuit can be easily performed on the film forming the surface side circuit without increasing the chip area and without violating the design rules. A method of designing a mask pattern that can be corrected can be realized.
[0021]
A photomask according to the present invention is characterized by being designed by the mask pattern designing method according to the present invention.
[0022]
In this photomask, since it is designed by the mask pattern designing method according to the present invention, the deformation of the circuit pattern on the film forming the surface layer circuit hardly occurs due to the step of the substrate side circuit.
[0023]
A semiconductor device according to the present invention includes a semiconductor integrated circuit formed using the photomask according to the present invention.
[0024]
Since this semiconductor device includes the semiconductor integrated circuit formed using the photomask according to the present invention, no problem occurs due to the deformation of the circuit pattern on the film forming the surface layer side circuit.
[0025]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, the present invention will be described with reference to the drawings showing the embodiments.
FIG. 1 is a flowchart showing an embodiment of a mask pattern designing method according to the present invention. In this mask pattern design method, first, the cause of the reflection of exposure light is determined based on the pattern of a polysilicon figure 12 on polysilicon 10 (polycrystalline silicon) as shown in FIG. The data of the corners 13a to 13d are extracted (S42).
[0026]
Next, the positions and processes of the corner portions 13a to 13d (the steps of the polysilicon pattern 12, the thickness of the interlayer insulating film to be formed to cover the polysilicon 10, and the metal wiring to be formed thereon are formed. The positions of the focal points 14a to 14d of the reflected light of the exposure light (exposure reflected light) determined based on the thickness of the film) are determined (S43). At this time, as shown in FIG. 7, the position of the focal point 28 is obtained based on the length L determined by the process, and the position and orientation of the corner portion 31. The focal point 28 is located at a distance L from the corner portion 31 in the direction of the bisector of the corner angle.
[0027]
Next, as shown in FIG. 3, for example, near-focal point search areas 24a to 24d each having a center at the focal points 14a to 14d and a length 1 determined by a process as one side are defined (S44). The near-focal point search areas 24a to 24d indicate ranges that may affect the pattern of the metal wiring 11 near the focus points 14a to 14d.
Next, the overlapping state of the near-focus detection areas 24a to 24d is checked (S45). An “AND” process is performed on each of the near-focal point search areas 24 a to 24 d by a graphic operation to obtain an overlapping area.
[0028]
Next, with respect to the near-focal point search areas 24a to 24d, areas overlapping each other are defined as attention areas (S46). The attention area indicates an area where the possibility of thinning or disconnection of the pattern of the metal wiring 11 is extremely high. The case where three or more areas overlap is handled in the same manner.
Next, the overlapping state between the position of the metal wiring 11 and the attention area is checked, and if there is an overlapping portion, it is detected as an error (correction target) location (position) (S47).
[0029]
This error location is recognized as an “error location” unless the width is 0. Conversely, the widths and heights of the near-focal point search areas 24a to 24d are defined to have an influence unless the width of the error portion is 0.
For example, as shown in FIG. 6A, a region where the near-focal point search regions 27a and 27b overlap each other is referred to as an attention region 27c, and as shown in FIG. 6B, the attention region 27c and the metal wiring 11 overlap each other. The location (position) where the error occurs is referred to as an error location 21.
[0030]
Next, as shown in FIG. 6B, a correction pattern 21a is created so that the width of the metal wiring 11 is equal to or larger than W at the detected error portion 21, and the mask pattern is corrected (S48).
As shown in FIG. 6B, simply increasing the wiring width may cause an error (violation) in the design rule for creating the design data of the semiconductor integrated circuit. Therefore, next, compaction processing is performed on the periphery of the correction pattern 21a, and if there is an error portion, the mask pattern is adjusted so that no error occurs, and the error of the design rule is removed (S49).
[0031]
FIG. 4 is a flowchart showing a method of extracting a corner portion (S42 in FIG. 1). When extracting a corner portion (S42), first, a polysilicon figure is extracted as a polygon figure (S52). This is because a process for obtaining an inner angle is performed in a later step.
Next, in order to detect a corner having a gap having a width of Ggp, upsizing is performed at a width of Ggp / 2, and graphic processing of downsizing is also performed at a width of Ggp / 2 to remove the gap (S53). ).
Note that upsizing is graphic processing for enlarging a graphic by a certain width, and downsizing is graphic processing for reducing a graphic by a certain width.
[0032]
Next, as shown in FIG. 5, with respect to the graphic group after the processing of removing the gap (S53), the points 26 having the inner angles of 270 degrees or more at the vertices of the polygon are listed up (S54). This is for selecting a 90-degree corner.
Then, the listed corners (S54) are classified according to the direction of the upper left corner, upper right corner, lower left corner, or lower right corner (S55), and the process returns. This processing is performed in order to treat the overlap as 1 since the corners 13b and 13c face the same lower left in FIG. This is because the effect of exposure light due to adjacent corners is not different from the effect exerted by one corner.
[0033]
As described above, the photomask according to the present invention is designed and created by the mask pattern designing method according to the present invention. The produced photomask is used in a photolithography process for forming a metal wiring or a surface layer circuit of a semiconductor integrated circuit, and the semiconductor device according to the present invention includes the semiconductor integrated circuit formed by the process.
[0034]
【The invention's effect】
According to the method for designing a mask pattern according to the present invention, the deformation of the circuit pattern caused by the step of the substrate side circuit can be easily performed on the film forming the surface layer side circuit without increasing the chip area. A method of designing a mask pattern that can be corrected can be realized.
Further, the anti-reflection rule (anti-reflection rule) for the surface-side circuit layer can be verified, and the mask pattern can be automatically corrected. As a result, it is possible to deal with only the rules that violate the rules before the manufacture of the LSI, so that not only the defects during the manufacture of the LSI can be reduced but also the chip size can be dealt with with the minimum change. Become.
[0035]
According to the mask pattern designing method of the present invention, it is possible to easily correct the deformation of the wiring pattern caused by the step of the polysilicon circuit on the film forming the metal wiring without increasing the chip area. A method of designing a mask pattern that can be performed can be realized.
Also, the anti-reflection rule (anti-reflection rule) for the metal layer can be verified, and the mask pattern can be automatically corrected. As a result, it is possible to deal with only the rules that violate the rules before the manufacture of the LSI, so that not only the defects during the manufacture of the LSI can be reduced but also the chip size can be dealt with with the minimum change. Become.
[0036]
According to the method of designing a mask pattern according to the present invention, the deformation of the circuit pattern caused by the step of the substrate side circuit on the film forming the surface layer side circuit, without increasing the chip area, A method of designing a mask pattern that can be easily corrected without violating design rules can be realized.
[0037]
According to the photomask of the present invention, the deformation of the circuit pattern on the film forming the surface layer side circuit hardly occurs due to the step of the substrate side circuit.
[0038]
According to the semiconductor device of the present invention, a problem due to deformation of a circuit pattern on a film forming a surface layer circuit does not occur.
[Brief description of the drawings]
FIG. 1 is a flowchart showing an embodiment of a mask pattern designing method according to the present invention.
FIG. 2 is an explanatory diagram showing a mask pattern designing method according to the present invention.
FIG. 3 is an explanatory diagram showing a mask pattern designing method according to the present invention.
FIG. 4 is a flowchart illustrating a method of extracting a corner portion.
FIG. 5 is an explanatory diagram showing a method of extracting a corner portion.
FIG. 6 is an explanatory diagram showing a method of creating a correction pattern.
FIG. 7 is an explanatory diagram for explaining an anti-reflection rule.
FIG. 8 is an explanatory diagram for explaining an anti-reflection rule.
FIG. 9 is a flowchart illustrating an example of a conventional mask pattern correction method.
FIG. 10 is a flowchart illustrating an example of a conventional mask pattern correction method.
FIG. 11 is a flowchart illustrating an example of a conventional mask pattern correction method.
[Explanation of symbols]
REFERENCE SIGNS LIST 10 polysilicon 11, 19 metal wiring 12 polysilicon figures 13a to 13d, 31 corners 14a to 14d, 28 focus 15 interlayer insulating film 16 substrate 17 film on which metal wiring is formed 18 resist films 24a to 24d, 27a, 27b focus Proximity search area 21 Error (correction target) location 21a Correction pattern 26 Location where inner angle is 270 degrees or more 27c Attention area 29 Step (reflection surface)
