JP2004153332A - クロック発生回路 - Google Patents
クロック発生回路 Download PDFInfo
- Publication number
- JP2004153332A JP2004153332A JP2002313314A JP2002313314A JP2004153332A JP 2004153332 A JP2004153332 A JP 2004153332A JP 2002313314 A JP2002313314 A JP 2002313314A JP 2002313314 A JP2002313314 A JP 2002313314A JP 2004153332 A JP2004153332 A JP 2004153332A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- reference clock
- phase
- output
- input reference
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003111 delayed effect Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 12
- 230000010355 oscillation Effects 0.000 description 11
- 230000000630 rising effect Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
Images
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
【課題】入力基準クロックの周波数変動が大きい場合は所定範囲内でＶＣＯの発振周波数を制御することで生成するクロックの変動を抑制するクロック発生回路を得ること。
【解決手段】基準クロック調整回路１０は、ＶＣＯ５０が生成したクロックを入力基準クロックと同位相になるように１／Ｍで分周したフィードバッククロックと入力基準クロックとの位相を比較する。そして、比較の結果、入力基準クロックの位相が所定の範囲以上進んだり遅れたりしていた場合には、入力基準クロックを調整した調整基準クロックを位相比較器２０に出力する。
【選択図】 図１
【解決手段】基準クロック調整回路１０は、ＶＣＯ５０が生成したクロックを入力基準クロックと同位相になるように１／Ｍで分周したフィードバッククロックと入力基準クロックとの位相を比較する。そして、比較の結果、入力基準クロックの位相が所定の範囲以上進んだり遅れたりしていた場合には、入力基準クロックを調整した調整基準クロックを位相比較器２０に出力する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、フェーズロックループ（ＰＬＬ：Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）で構成するクロック発生回路に関するものであり、特に、基準クロックの周波数変動が大きい場合の出力クロックへの影響を抑えるためのクロック発生回路に関するものである。
【０００２】
【従来の技術】
ＰＬＬを用いたクロック発生回路は、電圧制御発信器（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）の出力クロックを分周器で所定の値で分周して生成したフィードバッククロックと入力基準クロックとの位相を位相比較器で比較し、その比較結果に基づいてＶＣＯの発信周波数を制御し、出力クロックの周波数を調整する。すなわち、ＰＬＬを用いたクロック発生回路は、基準クロックに追従して出力クロックを生成する。そのため、入力基準クロックの周波数変動が大きい場合、出力クロックに含まれるジッタ成分は大きくなる。入力基準クロックの周波数変動の出力クロックへの除去率は、ＰＬＬの有する伝達関数で決定される。伝達関数は、ＶＣＯの変換利得、位相比較器の変換利得、位相比較器の制御信号の高周波成分を除去するためのループフィルタの伝達関数および分周器の分周比で決定するため、入力基準クロックの周波数の大きな変動、たとえば、出力クロックの周期以上の変動などを除去することができない。
【０００３】
このような問題を改善するために、たとえば、従来のクロック発生回路では、ＶＣＯが生成したクロックに基づいて入力基準クロックのエッジ間隔をカウントし、そのカウント値が所定の範囲であるかの判別を行い、所定の範囲外である場合、位相比較器の動作を停止してＶＣＯの制御を行わないようにして、出力クロックの変動を抑えるようにしている。（たとえば、特許文献１参照）。
【０００４】
【特許文献１】
特開２００１−５３６００号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来技術では、入力基準クロックの周波数変動が大きい場合、位相比較器の動作を停止してＶＣＯの制御を行わないようにしているため、入力基準クロックの複数周期にわたってＶＣＯの制御を行わずに出力クロックを生成することになり、出力クロックのジッタ成分が増加してしまうという問題があった。さらに、ジッタ成分の増加した出力クロックに基づいて入力基準クロックのエッジをカウントすることになり、所定の範囲の判定の精度も悪くなるという問題もあった。
【０００６】
この発明は上記に鑑みてなされたもので、入力基準クロックの周波数変動が大きい場合は所定範囲内でＶＣＯの発振周波数を制御することで生成するクロックの変動を抑制するクロック発生回路を得ることを目的としている。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、電圧制御発振器の出力クロックを所定の値に分周したフィードバッククロックを分周器により生成し、位相比較器は該フィードバッククロックと入力基準クロックとの位相差を検出してこの位相差を無くすための位相誤差信号を生成して前記電圧制御発振器の出力クロックを制御するフェーズロックループを用いたクロック発生回路において、前記入力基準クロックの周波数変動が所定の範囲より大きい場合、該周波数変動を所定の範囲内に調整する調整回路を備えることを特徴とする。
【０００８】
この発明によれば、調整回路は、電圧制御発振器の出力クロックを所定の値に分周して入力基準クロックと同位相になるように生成したフィードバッククロックを基準として入力基準クロックの位相差が所定の範囲より大きい場合には、その変動を所定の範囲に調整して電圧制御発振器を制御するようにしている。
【０００９】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかるクロック発生回路の好適な実施の形態を詳細に説明する。
【００１０】
実施の形態１．
図１〜図１０を用いて本発明の実施の形態１を説明する。図１は、この発明の実施の形態１のクロック発生回路の構成を示すブロック図である。実施の形態１におけるクロック発生回路は、基準クロック調整回路１０（請求の範囲でいうところの調整回路）、位相比較器２０、チャージポンプ３０、ローパスフィルタ（ＬＰＦ）４０、ＶＣＯ５０および分周器６０を備えている。
【００１１】
基準クロック調整回路１０は、分周器６０で生成させるフィードバッククロックと入力基準クロックとを比較してその差分が所定の値以上の場合には入力基準クロックを調整た調整基準クロックを位相比較器２０に出力する。差分が所定の値以内の場合には入力基準クロックを調整せずにそのまま調整基準クロックとして位相比較器２０に出力する。
【００１２】
位相比較器２０は、調整基準クロックと分周器６０で生成されたフィードバッククロックとの位相の比較を行い、チャージポンプに位相誤差信号を出力する。
【００１３】
チャージポンプ３０は、位相比較器２０から出力された位相誤差信号をＶＣＯ５０の電圧制御が可能なレベルまで昇圧し、ＬＰＦ４０に昇圧した位相誤差信号を出力する。
【００１４】
ＬＰＦ４０は、チャージポンプ３０で昇圧された位相誤差信号の高周波成分を遮断し、ＶＣＯ５０に高周波成分を遮断した位相誤差信号を出力する。
【００１５】
ＶＣＯ５０は、ＬＰＦ４０で高周波成分を遮断された位相誤差信号に基づいて発信制御を行い、入力基準クロックをＭ（Ｍ＞０，Ｍは整数）逓倍した出力クロックを生成する。ＶＣＯ５０は、分周器６０と基準クロック調整回路１０に出力クロックを出力する。
【００１６】
分周器６０は、ＶＣＯ５０が生成した出力クロックを１／Ｍ分周してフィードバッククロックを生成し、位相比較器２０に生成したフィードバッククロックを出力する。
【００１７】
図２〜図４のタイムチャートを参照して、この実施の形態１のクロック発生回路の動作概要を説明する。図２は、入力基準クロックの周波数変動がフィードバッククロックに対して出力クロック１周期以内の場合のタイムチャートである。図２において入力基準クロックは、フィードバッククロックに対して差分ａだけ遅れている。差分ａは出力クロック１周期以内であるので、基準クロック調整回路１０は、位相比較器２０に入力基準クロックを出力する。すなわち、基準クロック調整回路１０は、入力基準クロックとフィードバッククロックとの位相差が出力クロック１周期以内の場合調整動作を行わずに、入力基準クロックをそのまま調整基準クロックとして位相比較器２０に出力する。
【００１８】
図３（ａ）は、入力基準クロックの周波数変動がフィードバッククロックに対して出力クロック１周期以上遅れている場合のタイムチャートである。図３（ａ）において入力基準クロックは、フィードバッククロックに対して差分ａ遅れている。差分ａは出力クロック１周期以上であるので、基準クロック調整回路１０は、入力基準クロックを調整する。図３（ｂ）に示すように、基準クロック調整回路は、フィードバッククロックの立ち上がりエッジから出力クロック１周期分の時間ｔだけ遅延させた調整基準クロックを位相比較器２０に出力する。
【００１９】
図４（ａ）は、入力基準クロックの周波数変動がフィードバッククロックに対して出力クロック１周期以上進んでいる場合のタイムチャートである。図４（ａ）において入力基準クロックは、フィードバッククロックに対して差分ａ進んでいる。差分ａは出力クロック１周期以上であるので、基準クロック調整回路１０は、入力基準クロックを調整する。図３（ｂ）に示すように、基準クロック調整回路は、フィードバッククロックの立ち上がりエッジから出力クロック１周期分の時間ｔだけ早めた調整基準クロックを位相比較器２０に出力する。
【００２０】
このように基準クロック調整回路１０は、入力基準クロックの周波数変動が大きい場合、フィードバッククロックを基準にして出力クロック１周期分の変動に抑えた調整基準クロックを位相比較器２０に出力する。
【００２１】
位相比較器２０は、比較用クロックとフィードバッククロックとの位相を比較する。その結果、フィードバッククロックの位相が比較用クロックの位相に対して進んでいる場合には、チャージポンプ３０にＶＣＯ５０の発振周波数を下げる位相誤差信号を出力する。また、フィードバッククロックの位相が比較用クロックの位相に対して遅れている場合には、チャージポンプ３０にＶＣＯ５０の発振周波数を上げる位相誤差信号を出力する。
【００２２】
チャージポンプ３０は、入力された位相誤差信号を蓄えてＶＣＯ５０の電圧制御が可能なレベルまで昇圧してＬＰＦ４０に出力する。
【００２３】
ＬＰＦ４０は、チャージポンプ３０で昇圧された位相誤差信号の高周波成分を除去してＶＣＯ５０に出力する。
【００２４】
ＶＣＯ５０は、ＬＰＦ４０で高周波成分を除去された位相誤差信号に基づいて発振周波数の調整を行い出力クロックを生成する。ＶＣＯ５０は、分周器６０と基準クロック調整回路１０に出力クロックを出力する。
【００２５】
分周器６０は、出力クロックを所定の値、すなわち、入力基準クロックと同位相になるように設定された値で出力クロックを分周してフィードバッククロックを生成する。そして、位相比較器２０にフィードバッククロックを生成する。
【００２６】
図５は、図１に示した基準クロック調整回路１０の構成の一例を示すブロック図である。基準クロック調整回路１０は、Ｍカウンタ１１、Ｍ−Ｊカウンタ１２、Ｍ＋Ｋカウンタ１３、アンドゲートであるＡＮＤ１４と、オアゲートであるＯＲ１５と、セレクタ１６とを備えている。
【００２７】
Ｍカウンタ１１は、ＶＣＯ５０で生成した出力クロックであるＶＣＯクロックをＭ個カウントする。Ｍカウンタ１１は、分周器６０と同一の機能であり、フィードバッククロックの代りとなる基準値を生成する。そしてその基準値をセレクタ１６に出力する。Ｍ−Ｊカウンタ１２は、ＶＣＯクロックをＭ−Ｊ（Ｊ＞０，Ｊは整数）個カウントする。Ｍ＋Ｋカウンタ１３は、ＶＣＯクロックをＭ＋Ｋ（Ｋ＞０，Ｋは整数）個カウントする。
【００２８】
ＡＮＤ１４には、入力基準クロックとＭ−Ｊカウンタ１２の出力が入力される。ＡＮＤ１４は、入力基準クロックの位相が基準値に対して所定の値（この場合ＶＣＯクロックＪ個分の周期）以上進んでいる場合に入力基準クロックをマスクした調整基準クロックをセレクタ１６に出力する。また、入力基準クロックが所定の範囲内である場合に入力基準クロックを出力する。
【００２９】
ＯＲ１５には、入力基準クロックとＭ＋Ｋカウンタ１３の出力が入力される。ＯＲ１５は、入力基準クロックの位相が基準クロックに対して所定の値（この場合ＶＣＯクロックＫ個分の周期）以上遅れている場合に、その遅れ分を補った値調整基準クロックをセレクタ１６に出力する。
【００３０】
セレクタ１６は、基準値が“Ｌ”の場合ＡＮＤ１４の出力を選択し、基準値が“Ｈ”の場合ＯＲ１５の出力を選択する。
【００３１】
図６および図７のタイムチャートを参照して、基準クロック調整回路１０の詳細な動作を説明する。図６は、入力基準クロックの位相が基準値よりも早くなった場合のタイムチャートを示している。図６に示すように、入力基準クロックは基準値よりも早く“Ｈ”になっている。しかし、基準値からＶＣＯクロックＪ個分以上早いため、Ｍ−Ｊカウンタ１２の出力は“Ｌ”である。したがって、ＡＮＤ１４の出力は“Ｌ”のまま変化しない。入力基準クロックが“Ｈ”に変化したため、ＯＲ１５は出力を“Ｈ”にする。しかし、基準値は“Ｌ”であるのでセレクタ１６はＡＮＤ１４の出力を選択し、調整基準クロックは“Ｌ”のまま変化しない。
【００３２】
Ｍ−Ｊカウンタ１２がＶＣＯクロックをＭ−Ｊ個カウントし出力を“Ｈ”にする。Ｍ−Ｊカウンタ１２の出力が“Ｈ”に変化すると、すでに入力基準クロックが“Ｈ”であるのでＡＮＤ１４は出力を“Ｈ”にする。基準値が“Ｌ”であるのでセレクタ１６はＡＤＮ１４の出力を選択し、調整基準クロックを“Ｈ”にする。これにより、入力基準クロックの位相が基準値よりも早くなった場合でも、所定の範囲内の変動で抑えた調整基準クロックを出力することができる。
【００３３】
図７は、入力基準クロックの位相が基準値よりも遅くなった場合のタイムチャートを示している。Ｍ−Ｊカウンタ１２がＶＣＯクロックをＭ−Ｊ個カウントして出力を“Ｈ”にする。しかし、入力基準クロックが“Ｌ”であるのでＡＮＤ１４の出力は“Ｌ”のまま変化しない。Ｍカウンタ１１がＶＣＯクロックをＭ個カウントして出力を“Ｈ”にする。Ｍカウンタ１１の出力が“Ｈ”に変化するとセレクタ１６は、ＯＲ１５の出力を選択する。しかし、入力基準クロックとＭ＋Ｋカウンタ１３の出力がともに“Ｌ”であるので調整基準クロックは“Ｌ”のまま変化しない。
【００３４】
Ｍ＋Ｋカウンタ１３がＶＣＯクロックをＭ＋Ｋ個カウントし出力を“Ｈ”にする。Ｍ＋Ｋカウンタ１３の出力が“Ｈ”に変化するとＯＲ１５は出力を“Ｈ”にする。すでに基準値が“Ｈ”であり、セレクタ１６はＯＲ１５の出力を選択し、基準調整クロックを“Ｈ”にする。これにより、入力基準クロックの位相が基準値よりも遅くなった場合でも、所定の範囲内の変動で抑えた調整基準クロックを出力することができる。
【００３５】
このようにこの実施の形態１では、基準クロック調整回路１０は、ＶＣＯ５０が生成したクロックを入力基準クロックと同位相になるように１／Ｍで分周したフィードバッククロックと入力基準クロックとの位相を比較する。そして、比較の結果、入力基準クロックの位相が所定の範囲以上進んだり遅れたりしていた場合には、入力基準クロックを調整した調整基準クロックを位相比較器２０に出力する。これにより、入力基準クロックの周波数変動が大きい場合でも、その変動を抑制した調整基準クロックを用いてＶＣＯ５０が発生するクロック周波数を制御し出力クロックの変動を抑えることができる。
【００３６】
なお、位相比較器２０は立ち上がりエッジで位相の比較を行うものとしたが、位相の比較は立ち下がりエッジやパルス幅で比較するようにしてもよい。
【００３７】
また、図８に示すように、基準クロック調整回路１０のカウンタの値を外部から設定できるようにしてもよい。すなわち、図５のＭ−Ｊカウンタ１２とＭ＋Ｋカウンタ１３のカウント値を外部から設定可能とする。入力基準クロックの周波数変動が、たとえば、周波数が高い方（フィードバッククロックと比較して位相が進む）に変動が大きい場合にはＪの値を大きく設定し、Ｋの値を小さく設定する。周波数が低い方（フィードバッククロックと比較して位相が遅れる）に変動が大きい場合にはＪの値を小さく設定し、Ｋの値を大きく設定する。入力基準クロックの変動が時系列的に変化する場合には、その変動が大きい場合にはＪ，Ｋの値を大きく設定し、変動が小さい場合にはＪ，Ｋの値を小さく設定する。このように、外部からＪ，Ｋの値を設定することにより、より入力基準クロックに近い最適な調整基準クロックを生成することが可能となり、入力基準クロックの変動周期および発生確率に合わせてＶＣＯ５０を制御して出力クロックの変動を抑えることができる。
【００３８】
さらに、図９に示すように、基準クロック調整回路１０を動作させるか否かを外部から設定できるようにしてもよい。すなわち、位相比較器２０がフィードバッククロックと位相比較をするクロックを入力基準クロックを用いるか調整基準クロックを用いるかを外部から設定できるようにする。この設定は、周期的でも任意のタイミングで変更してもよい。たとえば、入力基準クロックの周波数変動が一定周期である場合、周波数変動が小さい期間は基準クロック調整回路１０を動作させずに入力基準クロックを用いてＶＣＯ５０の制御を行い、周波数変動が大きい期間は、基準クロック調整回路１０を動作させて変動を抑制した調整基準クロックを用いてＶＣＯ５０を制御する。これにより、入力基準クロックの変動周期および発生確率に合わせてＶＣＯ５０を制御して出力クロックの変動を抑えることができる。
【００３９】
もちろん、図１０に示すようにＭ−Ｊカウンタ１２とＭ＋Ｋカウンタ１３のカウント値の設定および基準クロック調整回路１０を動作させるか否かのＯＮ／ＯＦＦ設定を同時に設定することも可能であり、それらの設定は外部端子によるものではなくＪ，Ｋの値およびＯＮ／ＯＦＦの信号を生成する設定回路８０の信号を用いるようにしてもよい。周期的に入力基準クロックの周波数が変動する場合、設定回路８０がその周期毎に設定値を変更するようにする。これにより、入力基準クロックの変動に連動させて基準クロック調整回路１０を動作させることができる。
【００４０】
実施の形態２．
図１１〜図１５を用いて本発明の実施の形態２を説明する。実施の形態２では、フィードバッククロックと比較する入力基準クロックを調整することで出力クロックの変動を抑制するようにした。この実施の形態２では、クロックを生成するＶＣＯ５０を制御する位相誤差信号を調整することで出力クロックの変動を抑制するものである。
【００４１】
図１１は、この発明の実施の形態２のクロック発生回路の構成を示すブロック図である。図１１に示すクロック生成回路は、位相比較器２０とチャージポンプ３０との間に位相誤差調整回路７０（請求の範囲でいうところの調整回路）を備えている。図１と同じ機能を持つ構成部分については同一符号を付し、重複する説明は省略する。
【００４２】
位相誤差調整回路７０は、位相比較器２０が出力した位相誤差信号が所定の値以上ＶＣＯ５０の発振周波数を変化させるような信号である場合、その変化を所定の値内にするように位相誤差信号を調整する。位相誤差信号は、ＶＣＯ５０の発振周波数を上げるためのＵＰ信号とＶＣＯ５０の発振周波数を下げるためのＤＯＷＮ信号とがある。位相誤差調整回路７０は、ＵＰ信号とＤＯＷＮ信号を調整してＶＣＯ５０の出力クロックの変動を抑える。
【００４３】
ＶＣＯ５０は、ＵＰ信号とＤＯＷＮ信号がともに“Ｈ”となると発振周波数を上げるように動作し、ＵＰ信号とＤＯＷＮ信号がともに“Ｌ”になると発振周波数を下げるように動作するものとする。
【００４４】
図１２は、図１１に示す位相誤差調整回路７０の構成を示すブロック図である。位相誤差調整回路７０は、Ｍ−Ｊカウンタ１２と、Ｍ＋Ｋカウンタ１３と、反転回路であるインバータ７１，７２と、アンドゲートであるＡＮＤ７３，７４と、ナンドゲートであるＮＡＮＤ７５とを備えている。
【００４５】
Ｍ−Ｊカウンタ１２は、ＶＣＯクロックをＭ−Ｊ（Ｊ＞１，Ｊは整数）個カウントする。Ｍ＋Ｋカウンタ１３は、ＶＣＯクロックをＭ＋Ｋ（Ｋ＞１，Ｋは整数）個カウントする。
【００４６】
ＡＮＤ７３には、Ｍ−Ｊカウンタ１２の出力とＭ＋Ｋカウンタ１３の出力がインバータ７２を介したＭ＋Ｋカウンタ１３の出力が入力される。すなわち、このＡＮＤ７３は、周波数変動の所定の範囲内だけＭＡＳＫ信号を“Ｈ”にする。
【００４７】
ＡＮＤ７４には、ＤＯＷＮ信号とＡＮＤ７３の出力ＭＡＳＫが入力されＤＯＷＮ信号を調整する。ＮＡＮＤ７５には、インバータ７１を介したＵＰ信号とＡＮＤ７３の出力ＭＡＳＫが入力されＵＰ信号を調整する。
【００４８】
図１３および図１４のタイムチャートを参照して、位相誤差調整回路７０の詳細な動作を説明する。図１３は、入力基準クロックの位相がフィードバッククロックの位相よりも早くなったために、ＤＯＷＮ信号を出力する場合のタイムチャートを示している。図１３に示すように、ＵＰ信号が“Ｈ”から“Ｌ”に変化する。これにより、ＮＡＮＤ７５の一方の入力は“Ｈ”となる。しかし、Ｍ−Ｊカウンタ１２とＭ＋Ｋカウンタ１３がともに“Ｌ”であるため、ＭＡＳＫ信号は“Ｌ”であり、調整ＵＰ信号は“Ｈ”のまま変化しない。
【００４９】
Ｍ−Ｊカウンタ１２がＶＣＯクロックをＭ−Ｊ個カウントし出力を“Ｈ”にする。Ｍ＋Ｋカウンタ１３はＶＣＯクロックをＭ＋Ｋ個カウントしていないのでインバータ７２を介してＡＮＤ７３には“Ｈ”が入力されているため、Ｍ−Ｊカウンタ１２の出力が“Ｈ”に変化すると、ＡＮＤ７３はＭＡＳＫ信号を“Ｈ”にする。ＭＡＳＫ信号が“Ｈ”変化するとインバータ７１を介して入力されているＵＰ信号を有効となり、ＮＡＮＤ７５は調整ＵＰ信号を“Ｌ”にする。これにより、調整ＵＰ信号が“Ｌ”、調整ＤＯＷＮ信号が“Ｌ”となり、ＶＣＯ５０の周波数を上げるような指定となる。
【００５０】
図１４は、入力基準クロックの位相がフィードバッククロックの位相よりも遅くなったため、ＤＯＷＮ信号を出力する場合のタイムチャートを示している。Ｍ−Ｊカウンタ１２がＶＣＯクロックをＭ−Ｊ個カウントし出力を“Ｈ”にする。Ｍ＋Ｋカウンタ１３はＶＣＯクロックをＭ＋Ｋ個カウントしていないので出力は“Ｌ”である。したがって、ＭＡＳＫ信号は“Ｈ”となり、ＮＡＮＤ７５はＵＰ信号を、ＡＮＤ７４はＤＯＷＮ信号を有効にする。しかし、ＤＯＷＮ信号は“Ｌ”であるので調整ＤＯＷＮ信号は“Ｌ”のまま変化しない。
【００５１】
入力基準クロックの位相がフィードバッククロックの位相よりも遅れているため、ＶＣＯ５０の発振周波数を高くするようにＤＯＷＮ信号が“Ｈ”となると、ＡＮＤ７４は、ＤＯＷＮ信号を有効にして調整ＤＯＷＮ信号を“Ｈ”にする。
【００５２】
Ｍ＋Ｋカウンタ１３がＶＣＯクロックをＭ＋Ｋ個カウントし出力を“Ｈ”にする。Ｍ＋Ｋカウンタ１３の出力が“Ｈ”に変化するとＡＮＤ７３はＭＡＳＫ信号を“Ｌ”にする。ＭＡＳＫ信号が“Ｌ”に変化するとＡＮＤ７４は調整ＤＯＷＮ信号を“Ｈ”にする。これにより、調整ＵＰ信号が“Ｈ”、調整ＤＯＷＮ信号が“Ｌ”となり、ＶＣＯ５０の発振周波数を下げるような指定が解除される。
【００５３】
このようにこの実施の形態２では、位相誤差調整回路７０は、位相比較器２０から出力されるＵＰ信号とＤＯＷＮ信号を所定の範囲内だけ有効にするようにしているため、入力基準クロックの周波数変動が大きい場合でも、その変動を抑制した調整ＵＰ信号と調整ＤＯＷＮ信号を用いてＶＣＯ５０が発生するクロック周波数を制御し出力クロックの変動を抑えることができる。
【００５４】
なお、図１５に示すように、位相誤差調整回路７０のカウンタの値を外部から設定できるようにしてもよい。すなわち、図１１のＭ−Ｊカウンタ１２とＭ＋Ｋカウンタ１３のカウント値を外部から設定可能とする。入力基準クロックの周波数変動が、たとえば、周波数が高い方（フィードバッククロックと比較して位相が進む）に変動が大きい場合にはＪの値を大きく設定し、Ｋの値を小さく設定する。周波数が低い方（フィードバッククロックと比較して位相が遅れる）に変動が大きい場合にはＪの値を小さく設定し、Ｋの値を大きく設定する。入力基準クロックの変動が時系列的に変化する場合には、その変動が大きい場合にはＪ，Ｋの値を大きく設定し、変動が小さい場合にはＪ，Ｋの値を小さく設定する。このように、外部からＪ，Ｋの値を設定することにより、入力基準クロックの変動周期および発生確率に合わせてＶＣＯ５０を制御して出力クロックの変動を抑えることができる。
【００５５】
また、位相誤差調整回路７０を動作させるか否かを外部から設定できるようにしてもよい。すなわち、位相比較器２０が生成したＵＰ信号およびＤＯＷＮ信号をそのまま用いるか調整を行うかを外部から設定できるようにする。これにより、入力基準クロックの変動周期および発生確率に合わせてＶＣＯ５０を制御して出力クロックの変動を抑えることができる。
【００５６】
さらに、Ｍ−Ｊカウンタ１２とＭ＋Ｋカウンタ１３のカウント値の設定および位相誤差調整回路７０を動作させるか否かのＯＮ／ＯＦＦ設定を同時に設定することも可能であり、それらの設定は外部端子によるものではなくＪ，Ｋの値およびＯＮ／ＯＦＦの信号を生成する設定回路から指定するようにしてもよい。周期的に入力基準クロックの周波数が変動する場合、設定回路がその周期毎に設定値を変更するようにする。これにより、入力基準クロックの変動に連動させて基準クロック調整回路１０を動作させることができる。
【００５７】
【発明の効果】
以上説明したように、この発明にかかるクロック発生回路によれば、調整回路は、電圧制御発振器の出力クロックを所定の値に分周して入力基準クロックと同位相になるように生成したフィードバッククロックを基準として入力基準クロックの位相差が所定の範囲より大きい場合には、その変動を所定の範囲に調整して電圧制御発振器を制御するようにしているため、入力基準クロックの周波数変動が大きい場合でも、電圧制御発振器が生成する出力クロックの変動を抑えることができる。
【図面の簡単な説明】
【図１】この発明にかかるクロック生成回路の実施の形態１の構成の一例を示すブロック図である。
【図２】この発明にかかるクロック生成回路の実施の形態１の動作を説明するためのタイムチャートである。
【図３】この発明にかかるクロック生成回路の実施の形態１の動作を説明するためのタイムチャートである。
【図４】この発明にかかるクロック生成回路の実施の形態１の動作を説明するためのタイムチャートである。
【図５】図１に示した基準クロック調整回路の構成を示すブロック図である。
【図６】基準クロック調整回路の動作を説明するためのタイムチャートである。
【図７】基準クロック調整回路の動作を説明するためのタイムチャートである。
【図８】この発明にかかるクロック生成回路の実施の形態１の構成の一例を示すブロック図である。
【図９】この発明にかかるクロック生成回路の実施の形態１の構成の一例を示すブロック図である。
【図１０】この発明にかかるクロック生成回路の実施の形態１の構成の一例を示すブロック図である。
【図１１】この発明にかかるクロック生成回路の実施の形態２の構成の一例を示すブロック図である。
【図１２】図１１に示した位相誤差調整回路の構成を示すブロック図である。
【図１３】位相誤差調整回路の動作を説明するためのタイムチャートである。
【図１４】位相誤差調整回路の動作を説明するためのタイムチャートである。
【図１５】この発明にかかるクロック生成回路の実施の形態２の構成の一例を示すブロック図である。
【符号の説明】
１０ 基準クロック調整回路、１１ Ｍカウンタ、１２ Ｍ−Ｊカウンタ、１３ Ｍ＋Ｋカウンタ、１４，７３，７４ ＡＮＤ、１５ ＯＲ、１６ セレクタ、２０ 位相比較器、３０ チャージポンプ、４０ ＬＰＦ、５０ ＶＣＯ、６０ 分周器、７０ 位相誤差調整回路、７１，７２ インバータ、７５ ＮＡＮＤ、８０ 設定回路。
【発明の属する技術分野】
本発明は、フェーズロックループ（ＰＬＬ：Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）で構成するクロック発生回路に関するものであり、特に、基準クロックの周波数変動が大きい場合の出力クロックへの影響を抑えるためのクロック発生回路に関するものである。
【０００２】
【従来の技術】
ＰＬＬを用いたクロック発生回路は、電圧制御発信器（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）の出力クロックを分周器で所定の値で分周して生成したフィードバッククロックと入力基準クロックとの位相を位相比較器で比較し、その比較結果に基づいてＶＣＯの発信周波数を制御し、出力クロックの周波数を調整する。すなわち、ＰＬＬを用いたクロック発生回路は、基準クロックに追従して出力クロックを生成する。そのため、入力基準クロックの周波数変動が大きい場合、出力クロックに含まれるジッタ成分は大きくなる。入力基準クロックの周波数変動の出力クロックへの除去率は、ＰＬＬの有する伝達関数で決定される。伝達関数は、ＶＣＯの変換利得、位相比較器の変換利得、位相比較器の制御信号の高周波成分を除去するためのループフィルタの伝達関数および分周器の分周比で決定するため、入力基準クロックの周波数の大きな変動、たとえば、出力クロックの周期以上の変動などを除去することができない。
【０００３】
このような問題を改善するために、たとえば、従来のクロック発生回路では、ＶＣＯが生成したクロックに基づいて入力基準クロックのエッジ間隔をカウントし、そのカウント値が所定の範囲であるかの判別を行い、所定の範囲外である場合、位相比較器の動作を停止してＶＣＯの制御を行わないようにして、出力クロックの変動を抑えるようにしている。（たとえば、特許文献１参照）。
【０００４】
【特許文献１】
特開２００１−５３６００号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来技術では、入力基準クロックの周波数変動が大きい場合、位相比較器の動作を停止してＶＣＯの制御を行わないようにしているため、入力基準クロックの複数周期にわたってＶＣＯの制御を行わずに出力クロックを生成することになり、出力クロックのジッタ成分が増加してしまうという問題があった。さらに、ジッタ成分の増加した出力クロックに基づいて入力基準クロックのエッジをカウントすることになり、所定の範囲の判定の精度も悪くなるという問題もあった。
【０００６】
この発明は上記に鑑みてなされたもので、入力基準クロックの周波数変動が大きい場合は所定範囲内でＶＣＯの発振周波数を制御することで生成するクロックの変動を抑制するクロック発生回路を得ることを目的としている。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、電圧制御発振器の出力クロックを所定の値に分周したフィードバッククロックを分周器により生成し、位相比較器は該フィードバッククロックと入力基準クロックとの位相差を検出してこの位相差を無くすための位相誤差信号を生成して前記電圧制御発振器の出力クロックを制御するフェーズロックループを用いたクロック発生回路において、前記入力基準クロックの周波数変動が所定の範囲より大きい場合、該周波数変動を所定の範囲内に調整する調整回路を備えることを特徴とする。
【０００８】
この発明によれば、調整回路は、電圧制御発振器の出力クロックを所定の値に分周して入力基準クロックと同位相になるように生成したフィードバッククロックを基準として入力基準クロックの位相差が所定の範囲より大きい場合には、その変動を所定の範囲に調整して電圧制御発振器を制御するようにしている。
【０００９】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかるクロック発生回路の好適な実施の形態を詳細に説明する。
【００１０】
実施の形態１．
図１〜図１０を用いて本発明の実施の形態１を説明する。図１は、この発明の実施の形態１のクロック発生回路の構成を示すブロック図である。実施の形態１におけるクロック発生回路は、基準クロック調整回路１０（請求の範囲でいうところの調整回路）、位相比較器２０、チャージポンプ３０、ローパスフィルタ（ＬＰＦ）４０、ＶＣＯ５０および分周器６０を備えている。
【００１１】
基準クロック調整回路１０は、分周器６０で生成させるフィードバッククロックと入力基準クロックとを比較してその差分が所定の値以上の場合には入力基準クロックを調整た調整基準クロックを位相比較器２０に出力する。差分が所定の値以内の場合には入力基準クロックを調整せずにそのまま調整基準クロックとして位相比較器２０に出力する。
【００１２】
位相比較器２０は、調整基準クロックと分周器６０で生成されたフィードバッククロックとの位相の比較を行い、チャージポンプに位相誤差信号を出力する。
【００１３】
チャージポンプ３０は、位相比較器２０から出力された位相誤差信号をＶＣＯ５０の電圧制御が可能なレベルまで昇圧し、ＬＰＦ４０に昇圧した位相誤差信号を出力する。
【００１４】
ＬＰＦ４０は、チャージポンプ３０で昇圧された位相誤差信号の高周波成分を遮断し、ＶＣＯ５０に高周波成分を遮断した位相誤差信号を出力する。
【００１５】
ＶＣＯ５０は、ＬＰＦ４０で高周波成分を遮断された位相誤差信号に基づいて発信制御を行い、入力基準クロックをＭ（Ｍ＞０，Ｍは整数）逓倍した出力クロックを生成する。ＶＣＯ５０は、分周器６０と基準クロック調整回路１０に出力クロックを出力する。
【００１６】
分周器６０は、ＶＣＯ５０が生成した出力クロックを１／Ｍ分周してフィードバッククロックを生成し、位相比較器２０に生成したフィードバッククロックを出力する。
【００１７】
図２〜図４のタイムチャートを参照して、この実施の形態１のクロック発生回路の動作概要を説明する。図２は、入力基準クロックの周波数変動がフィードバッククロックに対して出力クロック１周期以内の場合のタイムチャートである。図２において入力基準クロックは、フィードバッククロックに対して差分ａだけ遅れている。差分ａは出力クロック１周期以内であるので、基準クロック調整回路１０は、位相比較器２０に入力基準クロックを出力する。すなわち、基準クロック調整回路１０は、入力基準クロックとフィードバッククロックとの位相差が出力クロック１周期以内の場合調整動作を行わずに、入力基準クロックをそのまま調整基準クロックとして位相比較器２０に出力する。
【００１８】
図３（ａ）は、入力基準クロックの周波数変動がフィードバッククロックに対して出力クロック１周期以上遅れている場合のタイムチャートである。図３（ａ）において入力基準クロックは、フィードバッククロックに対して差分ａ遅れている。差分ａは出力クロック１周期以上であるので、基準クロック調整回路１０は、入力基準クロックを調整する。図３（ｂ）に示すように、基準クロック調整回路は、フィードバッククロックの立ち上がりエッジから出力クロック１周期分の時間ｔだけ遅延させた調整基準クロックを位相比較器２０に出力する。
【００１９】
図４（ａ）は、入力基準クロックの周波数変動がフィードバッククロックに対して出力クロック１周期以上進んでいる場合のタイムチャートである。図４（ａ）において入力基準クロックは、フィードバッククロックに対して差分ａ進んでいる。差分ａは出力クロック１周期以上であるので、基準クロック調整回路１０は、入力基準クロックを調整する。図３（ｂ）に示すように、基準クロック調整回路は、フィードバッククロックの立ち上がりエッジから出力クロック１周期分の時間ｔだけ早めた調整基準クロックを位相比較器２０に出力する。
【００２０】
このように基準クロック調整回路１０は、入力基準クロックの周波数変動が大きい場合、フィードバッククロックを基準にして出力クロック１周期分の変動に抑えた調整基準クロックを位相比較器２０に出力する。
【００２１】
位相比較器２０は、比較用クロックとフィードバッククロックとの位相を比較する。その結果、フィードバッククロックの位相が比較用クロックの位相に対して進んでいる場合には、チャージポンプ３０にＶＣＯ５０の発振周波数を下げる位相誤差信号を出力する。また、フィードバッククロックの位相が比較用クロックの位相に対して遅れている場合には、チャージポンプ３０にＶＣＯ５０の発振周波数を上げる位相誤差信号を出力する。
【００２２】
チャージポンプ３０は、入力された位相誤差信号を蓄えてＶＣＯ５０の電圧制御が可能なレベルまで昇圧してＬＰＦ４０に出力する。
【００２３】
ＬＰＦ４０は、チャージポンプ３０で昇圧された位相誤差信号の高周波成分を除去してＶＣＯ５０に出力する。
【００２４】
ＶＣＯ５０は、ＬＰＦ４０で高周波成分を除去された位相誤差信号に基づいて発振周波数の調整を行い出力クロックを生成する。ＶＣＯ５０は、分周器６０と基準クロック調整回路１０に出力クロックを出力する。
【００２５】
分周器６０は、出力クロックを所定の値、すなわち、入力基準クロックと同位相になるように設定された値で出力クロックを分周してフィードバッククロックを生成する。そして、位相比較器２０にフィードバッククロックを生成する。
【００２６】
図５は、図１に示した基準クロック調整回路１０の構成の一例を示すブロック図である。基準クロック調整回路１０は、Ｍカウンタ１１、Ｍ−Ｊカウンタ１２、Ｍ＋Ｋカウンタ１３、アンドゲートであるＡＮＤ１４と、オアゲートであるＯＲ１５と、セレクタ１６とを備えている。
【００２７】
Ｍカウンタ１１は、ＶＣＯ５０で生成した出力クロックであるＶＣＯクロックをＭ個カウントする。Ｍカウンタ１１は、分周器６０と同一の機能であり、フィードバッククロックの代りとなる基準値を生成する。そしてその基準値をセレクタ１６に出力する。Ｍ−Ｊカウンタ１２は、ＶＣＯクロックをＭ−Ｊ（Ｊ＞０，Ｊは整数）個カウントする。Ｍ＋Ｋカウンタ１３は、ＶＣＯクロックをＭ＋Ｋ（Ｋ＞０，Ｋは整数）個カウントする。
【００２８】
ＡＮＤ１４には、入力基準クロックとＭ−Ｊカウンタ１２の出力が入力される。ＡＮＤ１４は、入力基準クロックの位相が基準値に対して所定の値（この場合ＶＣＯクロックＪ個分の周期）以上進んでいる場合に入力基準クロックをマスクした調整基準クロックをセレクタ１６に出力する。また、入力基準クロックが所定の範囲内である場合に入力基準クロックを出力する。
【００２９】
ＯＲ１５には、入力基準クロックとＭ＋Ｋカウンタ１３の出力が入力される。ＯＲ１５は、入力基準クロックの位相が基準クロックに対して所定の値（この場合ＶＣＯクロックＫ個分の周期）以上遅れている場合に、その遅れ分を補った値調整基準クロックをセレクタ１６に出力する。
【００３０】
セレクタ１６は、基準値が“Ｌ”の場合ＡＮＤ１４の出力を選択し、基準値が“Ｈ”の場合ＯＲ１５の出力を選択する。
【００３１】
図６および図７のタイムチャートを参照して、基準クロック調整回路１０の詳細な動作を説明する。図６は、入力基準クロックの位相が基準値よりも早くなった場合のタイムチャートを示している。図６に示すように、入力基準クロックは基準値よりも早く“Ｈ”になっている。しかし、基準値からＶＣＯクロックＪ個分以上早いため、Ｍ−Ｊカウンタ１２の出力は“Ｌ”である。したがって、ＡＮＤ１４の出力は“Ｌ”のまま変化しない。入力基準クロックが“Ｈ”に変化したため、ＯＲ１５は出力を“Ｈ”にする。しかし、基準値は“Ｌ”であるのでセレクタ１６はＡＮＤ１４の出力を選択し、調整基準クロックは“Ｌ”のまま変化しない。
【００３２】
Ｍ−Ｊカウンタ１２がＶＣＯクロックをＭ−Ｊ個カウントし出力を“Ｈ”にする。Ｍ−Ｊカウンタ１２の出力が“Ｈ”に変化すると、すでに入力基準クロックが“Ｈ”であるのでＡＮＤ１４は出力を“Ｈ”にする。基準値が“Ｌ”であるのでセレクタ１６はＡＤＮ１４の出力を選択し、調整基準クロックを“Ｈ”にする。これにより、入力基準クロックの位相が基準値よりも早くなった場合でも、所定の範囲内の変動で抑えた調整基準クロックを出力することができる。
【００３３】
図７は、入力基準クロックの位相が基準値よりも遅くなった場合のタイムチャートを示している。Ｍ−Ｊカウンタ１２がＶＣＯクロックをＭ−Ｊ個カウントして出力を“Ｈ”にする。しかし、入力基準クロックが“Ｌ”であるのでＡＮＤ１４の出力は“Ｌ”のまま変化しない。Ｍカウンタ１１がＶＣＯクロックをＭ個カウントして出力を“Ｈ”にする。Ｍカウンタ１１の出力が“Ｈ”に変化するとセレクタ１６は、ＯＲ１５の出力を選択する。しかし、入力基準クロックとＭ＋Ｋカウンタ１３の出力がともに“Ｌ”であるので調整基準クロックは“Ｌ”のまま変化しない。
【００３４】
Ｍ＋Ｋカウンタ１３がＶＣＯクロックをＭ＋Ｋ個カウントし出力を“Ｈ”にする。Ｍ＋Ｋカウンタ１３の出力が“Ｈ”に変化するとＯＲ１５は出力を“Ｈ”にする。すでに基準値が“Ｈ”であり、セレクタ１６はＯＲ１５の出力を選択し、基準調整クロックを“Ｈ”にする。これにより、入力基準クロックの位相が基準値よりも遅くなった場合でも、所定の範囲内の変動で抑えた調整基準クロックを出力することができる。
【００３５】
このようにこの実施の形態１では、基準クロック調整回路１０は、ＶＣＯ５０が生成したクロックを入力基準クロックと同位相になるように１／Ｍで分周したフィードバッククロックと入力基準クロックとの位相を比較する。そして、比較の結果、入力基準クロックの位相が所定の範囲以上進んだり遅れたりしていた場合には、入力基準クロックを調整した調整基準クロックを位相比較器２０に出力する。これにより、入力基準クロックの周波数変動が大きい場合でも、その変動を抑制した調整基準クロックを用いてＶＣＯ５０が発生するクロック周波数を制御し出力クロックの変動を抑えることができる。
【００３６】
なお、位相比較器２０は立ち上がりエッジで位相の比較を行うものとしたが、位相の比較は立ち下がりエッジやパルス幅で比較するようにしてもよい。
【００３７】
また、図８に示すように、基準クロック調整回路１０のカウンタの値を外部から設定できるようにしてもよい。すなわち、図５のＭ−Ｊカウンタ１２とＭ＋Ｋカウンタ１３のカウント値を外部から設定可能とする。入力基準クロックの周波数変動が、たとえば、周波数が高い方（フィードバッククロックと比較して位相が進む）に変動が大きい場合にはＪの値を大きく設定し、Ｋの値を小さく設定する。周波数が低い方（フィードバッククロックと比較して位相が遅れる）に変動が大きい場合にはＪの値を小さく設定し、Ｋの値を大きく設定する。入力基準クロックの変動が時系列的に変化する場合には、その変動が大きい場合にはＪ，Ｋの値を大きく設定し、変動が小さい場合にはＪ，Ｋの値を小さく設定する。このように、外部からＪ，Ｋの値を設定することにより、より入力基準クロックに近い最適な調整基準クロックを生成することが可能となり、入力基準クロックの変動周期および発生確率に合わせてＶＣＯ５０を制御して出力クロックの変動を抑えることができる。
【００３８】
さらに、図９に示すように、基準クロック調整回路１０を動作させるか否かを外部から設定できるようにしてもよい。すなわち、位相比較器２０がフィードバッククロックと位相比較をするクロックを入力基準クロックを用いるか調整基準クロックを用いるかを外部から設定できるようにする。この設定は、周期的でも任意のタイミングで変更してもよい。たとえば、入力基準クロックの周波数変動が一定周期である場合、周波数変動が小さい期間は基準クロック調整回路１０を動作させずに入力基準クロックを用いてＶＣＯ５０の制御を行い、周波数変動が大きい期間は、基準クロック調整回路１０を動作させて変動を抑制した調整基準クロックを用いてＶＣＯ５０を制御する。これにより、入力基準クロックの変動周期および発生確率に合わせてＶＣＯ５０を制御して出力クロックの変動を抑えることができる。
【００３９】
もちろん、図１０に示すようにＭ−Ｊカウンタ１２とＭ＋Ｋカウンタ１３のカウント値の設定および基準クロック調整回路１０を動作させるか否かのＯＮ／ＯＦＦ設定を同時に設定することも可能であり、それらの設定は外部端子によるものではなくＪ，Ｋの値およびＯＮ／ＯＦＦの信号を生成する設定回路８０の信号を用いるようにしてもよい。周期的に入力基準クロックの周波数が変動する場合、設定回路８０がその周期毎に設定値を変更するようにする。これにより、入力基準クロックの変動に連動させて基準クロック調整回路１０を動作させることができる。
【００４０】
実施の形態２．
図１１〜図１５を用いて本発明の実施の形態２を説明する。実施の形態２では、フィードバッククロックと比較する入力基準クロックを調整することで出力クロックの変動を抑制するようにした。この実施の形態２では、クロックを生成するＶＣＯ５０を制御する位相誤差信号を調整することで出力クロックの変動を抑制するものである。
【００４１】
図１１は、この発明の実施の形態２のクロック発生回路の構成を示すブロック図である。図１１に示すクロック生成回路は、位相比較器２０とチャージポンプ３０との間に位相誤差調整回路７０（請求の範囲でいうところの調整回路）を備えている。図１と同じ機能を持つ構成部分については同一符号を付し、重複する説明は省略する。
【００４２】
位相誤差調整回路７０は、位相比較器２０が出力した位相誤差信号が所定の値以上ＶＣＯ５０の発振周波数を変化させるような信号である場合、その変化を所定の値内にするように位相誤差信号を調整する。位相誤差信号は、ＶＣＯ５０の発振周波数を上げるためのＵＰ信号とＶＣＯ５０の発振周波数を下げるためのＤＯＷＮ信号とがある。位相誤差調整回路７０は、ＵＰ信号とＤＯＷＮ信号を調整してＶＣＯ５０の出力クロックの変動を抑える。
【００４３】
ＶＣＯ５０は、ＵＰ信号とＤＯＷＮ信号がともに“Ｈ”となると発振周波数を上げるように動作し、ＵＰ信号とＤＯＷＮ信号がともに“Ｌ”になると発振周波数を下げるように動作するものとする。
【００４４】
図１２は、図１１に示す位相誤差調整回路７０の構成を示すブロック図である。位相誤差調整回路７０は、Ｍ−Ｊカウンタ１２と、Ｍ＋Ｋカウンタ１３と、反転回路であるインバータ７１，７２と、アンドゲートであるＡＮＤ７３，７４と、ナンドゲートであるＮＡＮＤ７５とを備えている。
【００４５】
Ｍ−Ｊカウンタ１２は、ＶＣＯクロックをＭ−Ｊ（Ｊ＞１，Ｊは整数）個カウントする。Ｍ＋Ｋカウンタ１３は、ＶＣＯクロックをＭ＋Ｋ（Ｋ＞１，Ｋは整数）個カウントする。
【００４６】
ＡＮＤ７３には、Ｍ−Ｊカウンタ１２の出力とＭ＋Ｋカウンタ１３の出力がインバータ７２を介したＭ＋Ｋカウンタ１３の出力が入力される。すなわち、このＡＮＤ７３は、周波数変動の所定の範囲内だけＭＡＳＫ信号を“Ｈ”にする。
【００４７】
ＡＮＤ７４には、ＤＯＷＮ信号とＡＮＤ７３の出力ＭＡＳＫが入力されＤＯＷＮ信号を調整する。ＮＡＮＤ７５には、インバータ７１を介したＵＰ信号とＡＮＤ７３の出力ＭＡＳＫが入力されＵＰ信号を調整する。
【００４８】
図１３および図１４のタイムチャートを参照して、位相誤差調整回路７０の詳細な動作を説明する。図１３は、入力基準クロックの位相がフィードバッククロックの位相よりも早くなったために、ＤＯＷＮ信号を出力する場合のタイムチャートを示している。図１３に示すように、ＵＰ信号が“Ｈ”から“Ｌ”に変化する。これにより、ＮＡＮＤ７５の一方の入力は“Ｈ”となる。しかし、Ｍ−Ｊカウンタ１２とＭ＋Ｋカウンタ１３がともに“Ｌ”であるため、ＭＡＳＫ信号は“Ｌ”であり、調整ＵＰ信号は“Ｈ”のまま変化しない。
【００４９】
Ｍ−Ｊカウンタ１２がＶＣＯクロックをＭ−Ｊ個カウントし出力を“Ｈ”にする。Ｍ＋Ｋカウンタ１３はＶＣＯクロックをＭ＋Ｋ個カウントしていないのでインバータ７２を介してＡＮＤ７３には“Ｈ”が入力されているため、Ｍ−Ｊカウンタ１２の出力が“Ｈ”に変化すると、ＡＮＤ７３はＭＡＳＫ信号を“Ｈ”にする。ＭＡＳＫ信号が“Ｈ”変化するとインバータ７１を介して入力されているＵＰ信号を有効となり、ＮＡＮＤ７５は調整ＵＰ信号を“Ｌ”にする。これにより、調整ＵＰ信号が“Ｌ”、調整ＤＯＷＮ信号が“Ｌ”となり、ＶＣＯ５０の周波数を上げるような指定となる。
【００５０】
図１４は、入力基準クロックの位相がフィードバッククロックの位相よりも遅くなったため、ＤＯＷＮ信号を出力する場合のタイムチャートを示している。Ｍ−Ｊカウンタ１２がＶＣＯクロックをＭ−Ｊ個カウントし出力を“Ｈ”にする。Ｍ＋Ｋカウンタ１３はＶＣＯクロックをＭ＋Ｋ個カウントしていないので出力は“Ｌ”である。したがって、ＭＡＳＫ信号は“Ｈ”となり、ＮＡＮＤ７５はＵＰ信号を、ＡＮＤ７４はＤＯＷＮ信号を有効にする。しかし、ＤＯＷＮ信号は“Ｌ”であるので調整ＤＯＷＮ信号は“Ｌ”のまま変化しない。
【００５１】
入力基準クロックの位相がフィードバッククロックの位相よりも遅れているため、ＶＣＯ５０の発振周波数を高くするようにＤＯＷＮ信号が“Ｈ”となると、ＡＮＤ７４は、ＤＯＷＮ信号を有効にして調整ＤＯＷＮ信号を“Ｈ”にする。
【００５２】
Ｍ＋Ｋカウンタ１３がＶＣＯクロックをＭ＋Ｋ個カウントし出力を“Ｈ”にする。Ｍ＋Ｋカウンタ１３の出力が“Ｈ”に変化するとＡＮＤ７３はＭＡＳＫ信号を“Ｌ”にする。ＭＡＳＫ信号が“Ｌ”に変化するとＡＮＤ７４は調整ＤＯＷＮ信号を“Ｈ”にする。これにより、調整ＵＰ信号が“Ｈ”、調整ＤＯＷＮ信号が“Ｌ”となり、ＶＣＯ５０の発振周波数を下げるような指定が解除される。
【００５３】
このようにこの実施の形態２では、位相誤差調整回路７０は、位相比較器２０から出力されるＵＰ信号とＤＯＷＮ信号を所定の範囲内だけ有効にするようにしているため、入力基準クロックの周波数変動が大きい場合でも、その変動を抑制した調整ＵＰ信号と調整ＤＯＷＮ信号を用いてＶＣＯ５０が発生するクロック周波数を制御し出力クロックの変動を抑えることができる。
【００５４】
なお、図１５に示すように、位相誤差調整回路７０のカウンタの値を外部から設定できるようにしてもよい。すなわち、図１１のＭ−Ｊカウンタ１２とＭ＋Ｋカウンタ１３のカウント値を外部から設定可能とする。入力基準クロックの周波数変動が、たとえば、周波数が高い方（フィードバッククロックと比較して位相が進む）に変動が大きい場合にはＪの値を大きく設定し、Ｋの値を小さく設定する。周波数が低い方（フィードバッククロックと比較して位相が遅れる）に変動が大きい場合にはＪの値を小さく設定し、Ｋの値を大きく設定する。入力基準クロックの変動が時系列的に変化する場合には、その変動が大きい場合にはＪ，Ｋの値を大きく設定し、変動が小さい場合にはＪ，Ｋの値を小さく設定する。このように、外部からＪ，Ｋの値を設定することにより、入力基準クロックの変動周期および発生確率に合わせてＶＣＯ５０を制御して出力クロックの変動を抑えることができる。
【００５５】
また、位相誤差調整回路７０を動作させるか否かを外部から設定できるようにしてもよい。すなわち、位相比較器２０が生成したＵＰ信号およびＤＯＷＮ信号をそのまま用いるか調整を行うかを外部から設定できるようにする。これにより、入力基準クロックの変動周期および発生確率に合わせてＶＣＯ５０を制御して出力クロックの変動を抑えることができる。
【００５６】
さらに、Ｍ−Ｊカウンタ１２とＭ＋Ｋカウンタ１３のカウント値の設定および位相誤差調整回路７０を動作させるか否かのＯＮ／ＯＦＦ設定を同時に設定することも可能であり、それらの設定は外部端子によるものではなくＪ，Ｋの値およびＯＮ／ＯＦＦの信号を生成する設定回路から指定するようにしてもよい。周期的に入力基準クロックの周波数が変動する場合、設定回路がその周期毎に設定値を変更するようにする。これにより、入力基準クロックの変動に連動させて基準クロック調整回路１０を動作させることができる。
【００５７】
【発明の効果】
以上説明したように、この発明にかかるクロック発生回路によれば、調整回路は、電圧制御発振器の出力クロックを所定の値に分周して入力基準クロックと同位相になるように生成したフィードバッククロックを基準として入力基準クロックの位相差が所定の範囲より大きい場合には、その変動を所定の範囲に調整して電圧制御発振器を制御するようにしているため、入力基準クロックの周波数変動が大きい場合でも、電圧制御発振器が生成する出力クロックの変動を抑えることができる。
【図面の簡単な説明】
【図１】この発明にかかるクロック生成回路の実施の形態１の構成の一例を示すブロック図である。
【図２】この発明にかかるクロック生成回路の実施の形態１の動作を説明するためのタイムチャートである。
【図３】この発明にかかるクロック生成回路の実施の形態１の動作を説明するためのタイムチャートである。
【図４】この発明にかかるクロック生成回路の実施の形態１の動作を説明するためのタイムチャートである。
【図５】図１に示した基準クロック調整回路の構成を示すブロック図である。
【図６】基準クロック調整回路の動作を説明するためのタイムチャートである。
【図７】基準クロック調整回路の動作を説明するためのタイムチャートである。
【図８】この発明にかかるクロック生成回路の実施の形態１の構成の一例を示すブロック図である。
【図９】この発明にかかるクロック生成回路の実施の形態１の構成の一例を示すブロック図である。
【図１０】この発明にかかるクロック生成回路の実施の形態１の構成の一例を示すブロック図である。
【図１１】この発明にかかるクロック生成回路の実施の形態２の構成の一例を示すブロック図である。
【図１２】図１１に示した位相誤差調整回路の構成を示すブロック図である。
【図１３】位相誤差調整回路の動作を説明するためのタイムチャートである。
【図１４】位相誤差調整回路の動作を説明するためのタイムチャートである。
【図１５】この発明にかかるクロック生成回路の実施の形態２の構成の一例を示すブロック図である。
【符号の説明】
１０ 基準クロック調整回路、１１ Ｍカウンタ、１２ Ｍ−Ｊカウンタ、１３ Ｍ＋Ｋカウンタ、１４，７３，７４ ＡＮＤ、１５ ＯＲ、１６ セレクタ、２０ 位相比較器、３０ チャージポンプ、４０ ＬＰＦ、５０ ＶＣＯ、６０ 分周器、７０ 位相誤差調整回路、７１，７２ インバータ、７５ ＮＡＮＤ、８０ 設定回路。
Claims (8)
- 電圧制御発振器の出力クロックを所定の値に分周したフィードバッククロックを分周器により生成し、位相比較器は該フィードバッククロックと入力基準クロックとの位相差を検出してこの位相差を無くすための位相誤差信号を生成して前記電圧制御発振器の出力クロックを制御するフェーズロックループを用いたクロック発生回路において、
前記入力基準クロックの周波数変動が所定の範囲より大きい場合、該周波数変動を所定の範囲内に調整する調整回路、
を備えることを特徴とするクロック発生回路。 - 前記調整回路は、
前記入力基準クロックと前記フィードバッククロックの位相差が所定の範囲内の場合には前記位相比較器に前記入力基準クロックを出力し、前記入力基準クロックと前記フィードバッククロックの位相差が所定の範囲外の場合には位相比較器に前記入力基準クロックの位相が所定の範囲内になるように調整した調整基準クロックを出力することを特徴とする請求項１に記載のクロック発生回路。 - 前記調整回路は、
前記位相誤差信号のアサート状態が所定の範囲内の場合には電圧制御発振器に該位相誤差信号を出力し、所定の範囲外に前記位相誤差信号がアサート状態になった場合にはそのアサート状態をネゲート状態に変えて電圧制御発振器に出力することを特徴とする請求項１に記載のクロック発生回路。 - 前記所定の範囲は、前記フィードバッククロックを基準に前記入力基準クロックの位相が進んだ場合と遅れた場合を前記電圧制御発振器の出力クロックの周期数で指定することを特徴とする請求項１〜３の何れか一つに記載のクロック発生回路。
- 前記所定の範囲を指定する電圧制御発振器の出力クロックの周期数を外部より設定することを特徴とする請求項４に記載のクロック発生回路。
- 前記調整回路を動作させて前記入力基準クロックの周波数変動が所定の範囲より大きい場合に該周波数変動を所定の範囲内に調整するか否かを設定により切替えることを特徴とする請求項１〜５の何れか一つに記載のクロック発生回路。
- 前記調整回路を動作させるか否かの設定を外部より設定することを特徴とする請求項６に記載のクロック発生回路。
- 前記所定の範囲を指定する電圧制御発振器のクロックの周期数の設定および／または前記調整回路を動作させるか否かの設定を周期的に変更する設定回路、
を備えたことを特徴とする請求項４または７に記載のクロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002313314A JP2004153332A (ja) | 2002-10-28 | 2002-10-28 | クロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002313314A JP2004153332A (ja) | 2002-10-28 | 2002-10-28 | クロック発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004153332A true JP2004153332A (ja) | 2004-05-27 |
Family
ID=32457960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002313314A Pending JP2004153332A (ja) | 2002-10-28 | 2002-10-28 | クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004153332A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009065631A (ja) * | 2007-08-10 | 2009-03-26 | Hitachi Kokusai Electric Inc | 信号再生装置 |
| JP2012154841A (ja) * | 2011-01-27 | 2012-08-16 | Mitsubishi Electric Corp | Ｇｐｓジッタ低減装置 |
| US9252749B2 (en) | 2013-10-31 | 2016-02-02 | Seiko Epson Corporation | Clock generation device, electronic apparatus, moving object, and clock generation method |
| US9389636B2 (en) | 2013-10-31 | 2016-07-12 | Seiko Epson Corporation | Clock generating device, electronic apparatus, moving object, clock generating method |
| WO2020012550A1 (ja) * | 2018-07-10 | 2020-01-16 | 株式会社ソシオネクスト | 位相同期回路、送受信回路及び集積回路 |
-
2002
- 2002-10-28 JP JP2002313314A patent/JP2004153332A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009065631A (ja) * | 2007-08-10 | 2009-03-26 | Hitachi Kokusai Electric Inc | 信号再生装置 |
| JP2012154841A (ja) * | 2011-01-27 | 2012-08-16 | Mitsubishi Electric Corp | Ｇｐｓジッタ低減装置 |
| US9252749B2 (en) | 2013-10-31 | 2016-02-02 | Seiko Epson Corporation | Clock generation device, electronic apparatus, moving object, and clock generation method |
| US9389636B2 (en) | 2013-10-31 | 2016-07-12 | Seiko Epson Corporation | Clock generating device, electronic apparatus, moving object, clock generating method |
| WO2020012550A1 (ja) * | 2018-07-10 | 2020-01-16 | 株式会社ソシオネクスト | 位相同期回路、送受信回路及び集積回路 |
| JPWO2020012550A1 (ja) * | 2018-07-10 | 2021-08-02 | 株式会社ソシオネクスト | 位相同期回路、送受信回路及び集積回路 |
| JP7174271B2 (ja) | 2018-07-10 | 2022-11-17 | 株式会社ソシオネクスト | 位相同期回路、送受信回路及び集積回路 |
| US11777701B2 (en) | 2018-07-10 | 2023-10-03 | Socionext Inc. | Phase synchronization circuit, transmission and reception circuit, and integrated circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8085101B2 (en) | Spread spectrum clock generation device | |
| CN100566173C (zh) | 使用可进行高精度频率调制的谱扩散方式的时钟发生电路 | |
| US7881419B2 (en) | Semiconductor device, spread spectrum clock generator and method thereof | |
| JP2795323B2 (ja) | 位相差検出回路 | |
| US7177611B2 (en) | Hybrid control of phase locked loops | |
| US8988121B2 (en) | Method and apparatus for generating a reference signal for a fractional-N frequency synthesizer | |
| US20080136532A1 (en) | Phase locked loop with adaptive phase error compensation | |
| US7558311B2 (en) | Spread spectrum clock generator and method for generating a spread spectrum clock signal | |
| US6642800B2 (en) | Spurious-free fractional-N frequency synthesizer with multi-phase network circuit | |
| US10778236B2 (en) | PLL with wide frequency coverage | |
| JP4390353B2 (ja) | クロック生成方法およびクロック生成回路 | |
| US8786329B1 (en) | Method for doubling the frequency of a reference clock | |
| JP2000124802A (ja) | Ｐｌｌ回路 | |
| JPH11316616A (ja) | クロック信号を供給するための方法及び装置 | |
| US7276944B2 (en) | Clock generation circuit and clock generation method | |
| JP2006024110A (ja) | スプレッドスペクトラムクロック生成器及びその変調方法 | |
| WO2003065586A3 (en) | Phase-locked-loop with reduced clock jitter | |
| US6967536B2 (en) | Phase-locked loop circuit reducing steady state phase error | |
| CN1866746B (zh) | 优化锁相环阻尼系数的系统和方法 | |
| US6842056B1 (en) | Cascaded phase-locked loops | |
| JP2004153332A (ja) | クロック発生回路 | |
| JP2017169109A (ja) | クロック生成回路及びクロック生成方法 | |
| KR20080024892A (ko) | 전압 제어 발진기의 출력 클럭으로 동작하는 스위치드커패시터 네트워크를 이용한 위상 고정 루프 및 제어방법 | |
| US8502574B2 (en) | Device and method for generating a signal of parametrizable frequency | |
| JP2001230667A (ja) | 位相調整回路 |