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KR20080024892A - 전압 제어 발진기의 출력 클럭으로 동작하는 스위치드커패시터 네트워크를 이용한 위상 고정 루프 및 제어방법 - Google Patents

전압 제어 발진기의 출력 클럭으로 동작하는 스위치드커패시터 네트워크를 이용한 위상 고정 루프 및 제어방법 Download PDF

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KR20080024892A
KR20080024892A KR1020060089617A KR20060089617A KR20080024892A KR 20080024892 A KR20080024892 A KR 20080024892A KR 1020060089617 A KR1020060089617 A KR 1020060089617A KR 20060089617 A KR20060089617 A KR 20060089617A KR 20080024892 A KR20080024892 A KR 20080024892A
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phase locked
delay
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조성환
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한국과학기술원
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Abstract

본 발명은 위상 고정루프에서 루프 필터의 저항을 스위치드 커패시터 네트워크(switched-capacitor-network)로 대체한 경우에 있어서, 스위치드 커패시터 네트워크의 클럭을 전압 제어 발진기의 출력을 분주한 신호로 사용함으로써, 위상 고정 루프의 주파수에 반비례하도록 저항값을 바꾸어 주고, 특별한 구조 변화 없이 스위치드 커패시터 네트워크의 입력으로 들어가는 쪽의 분주 비율을 바꾸어 줌으로서 등가저항 값을 조정하는 구조를 제안한다.

Description

전압 제어 발진기의 출력 클럭으로 동작하는 스위치드 커패시터 네트워크를 이용한 위상 고정 루프 및 제어방법{A phase locked loop including switched-capacitor-network operated by the output clock of the voltage controlled oscillator and the method of control the phase locked loop}
도 1은 종래의 PLL을 나타내는 블록도이다.
도 2A는 본 발명의 실시예에 따른 위상 고정 루프를 나타내는 블록도이다.
도 2B는 도 2A의 지연 샘플링 회로를 나타내는 블록도이다.
도 2C는 도 2B의 지연 샘플링 회로를 포함하는 위상 고정 루프의 작동을 나타내는 타이밍 다이어 그램이다.
도 3는 본 발명의 실시예에서 M과 N의 값에 따른 등가 저항 값을 나타내는 그래프이다.
도 4는 본 발명의 실시예에서 N 값에 따른 등가 저항 값을 나타내는 그래프이다.
도 5은 본 발명의 실시예에서 M 값에 따른 등가 저항 값을 나타내는 그래프이다.
본 발명은 위상 고정 루프(PLL) 및 그 제어방법에 관한 것으로서, 보다 상세하게는 루프필터의 등가저항 값을 가변시킬 수 있는 위상고정루프 및 그 제어방법에 관한 것이다.
PLL은 통신, 멀티미디어, 및 다른 응용들에 사용되고 있으며, 회로 각 부분의 위상을 동기시키는 기능을 한다. 도 1은 종래의 PLL의 블록도이다. PLL은 일반적으로, 도 1에 도시된 바와 같이, 위상 주파수 검출기(phase-frequency detector)(110), 차지펌프(120), 커패시터 C1, C2와 저항 R1으로 이루어진 루프필터(130), 전압제어 발진기(voltage-controlled oscillator)(410), 및 분주회로(frequency divider)(150)를 구비한다. 위상 주파수 검출기는 기준신호와 피드백신호 사이의 위상을 비교하여, 기준 신호의 위상이 피드백 신호의 위상보다 지상인지 또는 진상인지에 따라 업 신호 또는 다운 신호를 차지펌프에 내보낸다. 차지펌프는 위상 주파수 검출기에서 발생되는 업 신호 또는 다운 신호의 상태에 따라 펌핑 신호를 출력한다. 루프필터(저역 통과 필터)는 차지펌프로부터 펌핑신호를 입력받아 적분하여 제어전압을 출력한다. 전압제어 발진기는 제어 전압을 입력받아 출력 클럭의 주파수를 변화시킨다. 분주회로는 전압제어 발진기의 출력클럭을 분주하여 피드백신호를 발생시킨다.
루프필터에서 R1은 영점을 제공하고, C2는 차지펌프에서 발생되는 글리치를 억제한다. 글리치는 Up, Down 신호의 폭간 부정합 및 차지펌프의 PMOS와 NMOS의 부정합에 의하여 발생한다.
이 구조의 단점은 C2는 제어전압(Vcont)의 리플을 조절하는데, C1은 settling을 결정한다는 점에 있다. 과소감쇠 세틀링을 피하기 위하여는 C2는 C1의 1/10이하의 값을 가져야 하는데, C2가 리플을 작게 하기 위하여는 C1의 값이 커져 루프의 속도가 줄어들 수 밖에 없기 때문이다. 따라서 저항 없이 스위칭 속도를 한정하고 직접적으로 리플 크기를 억제하는 영점을 제공하는 방법이 필요하다. 공급전압이 축소되거나 동작 주파수가 커질수록 리플의 문제는 더욱 심각해진다. 전압제어발진기의 출력 클럭의 제 1(primary) 사이드밴드(측파대)의 크기는 AmKvco=(2ωref)로 주어진다. 여기서 Am은 리플의 제1 고조파의 최대 진폭을 나타내며, Kvco는 전압제어발진기의 게인을 의미하며, ωref 는 기준 주파수를 의미한다. 만약 Kvco가 100MHz이고 fREF=1MHz이면 사이드밴드가 캐리어의 60dB 밑으로 보장되기 위하여 리플의 진폭은 (fundamental ripple amplitude) 63μV이하이어야 한다.
미국특허 제6,864,753호에서는 스위치드 커패시터 네트워크를 사용하여 저항없이 영점을 제공하면서 작은 리플특성을 가진 위상고정루프를 개시하고 있다.
그러나, 상기 특허에서는 스위치드 커패시터 네트워크의 스위칭 신호로 주파수가 고정되어 있는 기준신호를 사용하기 때문에 등가저항의 값을 위상고정 루프의 출력 주파수에 반비례하게 바꾸어 주는 것이 쉽지 않다. 그러나 광역 주파수대의 경우, R값을 위상고정 루프의 출력 주파수에 따라 비례하게, 또는 반비례하게 바꾸어 줄 필요가 있다. 본 발명에서는 스위치드 커패시터의 등가 저항 값을 출력 주파수에 반비례하도록 바꾸어주는 방법을 제공한다.
본 발명의 제1 목적은 위상고정루프 내의 전압 제어 발진기(VCO)의 출력클록으로 스위치드 커패시터를 구동하여, 큰 구조변화 없이 전압제어발진기의 출력신호에 반비례하게 저항이 바뀌도록 하는 방법 및 이를 이용한 위상고정루프를 제공하는 데 있다.
제2 목적은 상기의 전압제어 발진기의 출력을 스위치드 커패시터의 클록으로 사용하는 방식에 의하여 루프필터 내의 스위치드 커패시터의 등가저항 값을 변화시켜 영점을 제공하는 방법 및 이를 이용한 위상고정루프를 제공하는 데 있다.
제3목적은 등가저항을 가변시킬 수 있으므로 커패시터의 사이즈를 감소시켜서 CMOS 회로설계를 용이하게 할 수 있는 위상고정루프 및 위상고정루프 제어방법을 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 위상고정루프는 위상 주파수 검출기, 제1 차지펌프, 제 2 차지펌프, 지연부, 루프필터, 전압제어 발진기, 제 1 분주회로 및 제 2 분주회로를 포함한다. 위상주파수 검출기는 기준신호와 피드백신호 사이의 위상을 비교하여, 기준 신호의 위상이 피드백 신호의 위상보다 지상인지 또는 진상인지에 따라 업 신호 또는 다운 신호를 발생시킨다. 제1 차지펌프는 업 신호 또는 다운 신호의 상태에 따라 제1 펌핑 신호를 출력한다. 제 2 차지펌프는 업 신호 또는 다운 신호의 상태에 따라 제2 펌핑 신호를 출 력한다. 지연부는 분주된 클록에 따라 제2 펌핑 신호를 지연시켜 지연신호를 출력한다. 루프필터는 제1 펌핑 신호와 지연 신호를 적분하여 제어전압을 출력한다. 전압 제어 발진기는 상기 제어전압에 따라 출력 클럭을 발생한다. 제 1분주회로는 상기 출력 클럭을 분주하여 상기 분주된 클럭을 발생시키며 제 2 분주회로는 상기 출력 클럭을 분주하여 상기 피드백 신호를 발생시킨다.
상기 지연부는 이산 시간 아날로그 지연소자(discrete-time analog delay)를 포함할 수 있으며, 상기 이산 시간 아날로그 지연소자는 기준신호의 주파수의 1/2의 주파수에서 동작하는 인터리브드 샘플링 네트워크(interleaved sampling network)를 포함할 수 있다. 상기 인터리브드 샘플링 네트워크는 두개의 인터리 인터리브드 마스터-슬레이브 샘플-앤-홀드 소자를 포함할 수 있다. 상기 인터리브드 샘플링 네트워크는 기준신호의 한 주기만큼 지연시키는 기능을 할 수 있다.
본 발명의 일 실시예에 따른 위상 고정 루프는 제1 분주회로 및 지연부를 포함한다.
상기 제 1 분주회로는 전압제어 발진기의 출력 클럭을 분주하여 분주된 클럭을 발생시킨다. 상기 지연부는 개방-루프 전달 함수(open-loop transfer function)에 영점을 제공하며, 상기 분주된 클럭에 따라 차지펌프에서 발생하는 펌핑 신호를 지연시켜 지연신호를 출력한다.
상기 위상 고정 루프는 기준신호와 피드백신호 사이의 위상을 비교하여, 기준 신호의 위상이 피드백 신호의 위상보다 지상인지 또는 진상인지에 따라 업 신호 또는 다운 신호를 발생시키는 위상 주파수 검출기를 더 포함할 수 있다.
상기 위상 고정 루프는 상기 업 신호 또는 다운 신호의 상태에 따라 각각 제1 펌핑 신호를 출력하는 제1 차지펌프및 제2 펌핑 신호를 출력하는 제2 차지 펌프를 더 포함할 수 있으며, 제2 차지펌프에서 발생되는 제2 펌핑 신호를 상기 지연부가 지연시켜 지연신호를 출력할 수 있다.
상기 위상 고정 루프는 제1 펌핑 신호와 상기 지연신호를 적분하여 제어전압을 출력하는 루프필터를 더 포함할 수 있다.
상기 위상 고정 루프는 상기 제어 전압에 따라 출력 클록을 발생하는 전압제어 발진기를 더 포함할 수 있다.
상기 위상 고정 루프는 전압제어 발진기의 출력을 분주하여 피드백 신호를 발생시키는 제2 분주회로를 더 포함할 수 있다.
상기 지연부는 이산 시간 아날로그 지연소자(discrete-time analog delay)를 포함할 수 있으며, 상기 이산 시간 아날로그 지연소자는 기준신호의 주파수의 1/2의 주파수에서 동작하는 인터리브드 샘플링 네트워크(interleaved sampling network)를 포함할 수 있다. 상기 인터리브드 샘플링 네트워크는 두개의 인터리 인터리브드 마스터-슬레이브 샘플-앤-홀드 소자를 포함할 수 있다. 상기 인터리브드 샘플링 네트워크는 기준신호의 한 주기만큼 지연시키는 기능을 할 수 있다.
본 발명의 일 실시예에 따른 위상 고정 루프 제어 방법은, 기준신호와 피드백신호 사이의 위상을 비교하여, 기준 신호의 위상이 피드백 신호의 위상보다 지상인지 또는 진상인지에 따라 업 신호 또는 다운 신호를 발생시키는 단계; 상기 업 신호 또는 다운 신호의 상태에 따라 제1 펌핑 신호 및 제2 펌핑 신호를 각각 출력 하는 단계; 분주된 클록에 따라 상기 제2 펌핑 신호를 지연시켜 지연신호를 출력하는 단계; 상기 제1 펌핑 신호와 상기 지연 신호를 적분하여 제어전압을 출력하는 단계; 상기 제어전압에 따라 출력 클럭을 발생하는 단계; 상기 출력 클럭을 분주하여 상기 분주된 클럭을 발생시키는 단계; 및 상기 출력 클럭을 분주하여 상기 피드백 신호를 발생시키는 단계를 포함할 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 2는 본 발명의 일 실시예에 따른 위상 고정 루프를 나타낸 블럭도이다.
도 2를 참조하면, 위상 고정 루프는 위상 주파수 검출기(PFD,210),제1 차지펌프(CP1,220), 제2 차지펌프(CP2,230), 지연부(240), 루프필터부(250), 전압 제어 발진기(VCO,260), 제1 분주회로(270), 제2 분주회로(280)를 포함할 수 있다.
위상 주파수 검출기(210)는 기준신호와 피드백신호 사이의 위상을 비교하여, 기준 신호의 위상이 피드백 신호의 위상보다 지상인지 또는 진상인지에 따라 업 신호 또는 다운 신호를 발생시킨다.
제1 차지펌프(220)는 업 신호 또는 다운 신호의 상태에 따라 제1 펌핑 신호를 출력한다.
제2 차지펌프(230)는 업 신호 또는 다운 신호의 상태에 따라 제2 펌핑 신호를 출력한다.
지연부(240)는 스위치드 커패시터 네트워크로 구현된다. 제 2 펌핑 신호를 지연시켜 지연신호를 출력하며, 전압제어 발진기(360)의 출력 클럭을 1/M로 분주한 클록에 의하여 구동된다. 스위치드 커패시터 네트워크는 기존에 나와 있는 구조들을 써도 무방하다.
상기 지연부(240)는 이산 시간 아날로그 지연소자(discrete-time analog delay)를 포함할 수 있으며, 상기 이산 시간 아날로그 지연소자는 기준신호의 주파수의 1/2의 주파수에서 동작하는 인터리브드 샘플링 네트워크(interleaved sampling network)를 포함할 수 있다. 상기 인터리브드 샘플링 네트워크는 두개의 인터리브드 마스터-슬레이브 샘플-앤-홀드 소자를 포함할 수 있다. 상기 인터리브드 샘플링 네트워크는 기준신호의 한 주기만큼 지연시키는 기능을 할 수 있다.
루프필터(350)은 제1 펌핑 신호와 지연 신호를 적분하여 제어전압을 출력한다.
전압 제어 발진기(360)는 제어전압에 따라 출력 클럭을 발생시킨다.
제1 분주회로(370)는 출력 클럭을 1/M로 분주하여 분주된 클럭을 발생시키며, 제2 분주회로(380)는 출력 클럭을 1/N로 분주하여 피드백 신호를 발생시킨다.
도 2B는 본 발명의 일 실시예에 따른 이산-시간 아날로그 지연소자를 나타낸다. 이산-시간 아날로그 지연소자는 전압제어 발진기의 출력 클럭을 분주한 신호로 구동되는 두개의 인터리브드 마스터-슬레이브 샘플-앤-홀드 브랜치를 포함한다.
지연부(240)의 CKeven 및 CKodd는 도 2C의 다이어그램과 같이 주어진다. CKeven이 하이 일때, 이전의 위상에 상응하는 전하가 C1과 Cs1 의 비율에 따라 분배되며 Cs2는 현재의 위상차에 비례하는 전하를 갖는다. 다음 단계에서는 Cs1과 Cs2의 역할이 바뀐다. CKodd 가 하이 일때 Cs2는 이전의 위상에 상응하는 전하를 Cs2와의 비율로 분배하며, Cs1은 현재의 위상차에 비례하는 전하를 갖는다(도 3B에 도시한 바와 같이 Cs1=Cs2=Cs). 따라서, 인터리브드 샘플링 네트워크는 스위치를 구동하는 클럭신호의 한 주기만큼 지연시키는 역할을 한다.
이 구조는 저항을 등가적으로 바꾸어 구현하는 방법으로 스위치드 커패시터를 이용하였다.
기존에는 루프 필터의 제로를 제공하기 위하여 위상고정 루프에서 저항을 대체하기 위하여 여러가지 방법들을 사용하였다. 저항대신 CMOS의 1/gm 을이용하여 저항을 구현하여, 게이트에 콘트롤 신호를 넣어서 저항값을 바꾸거나, CMOS에 흐르는 전류의 크기를 바꾸어서 저항의 크기를 조절하였다. 그 외에 스위치드 커패시터를 이용하여 저항의 크기를 조절하는 방법이 있는데, 기존에는 스위치드 커패시터 네트워크(switched-capacitor-network)를 구동하는 클럭을 기준신호로 하는 방식만 제안되었다. 그에 의하면 지연부는 제 2 차지펌프의 출력신호를 기준신호의 한 주기만큼 지연시키게 된다.
그러나 도 2A의 구조에서는 전압제어 발진기의 출력을 1/M로 분주한 신호를 스위치드 커패시터 네트워크의 클럭 신호로 사용하게 되며, 따라서 전압제어 발진 기의 출력클럭을 M으로 분주한 클럭신호의 한 주기만큼 제 2 차지펌프의 출력신호를 지연시키게 된다.
또한, 스위치드 커패시터 네트워크의 구동 클럭의 주파수를 조절함으로써 스위치드 커패시터 네트워크의 등가저항 값을 변화시킬 수 있다.
일반적인 Switched-Capacitor의 등가 저항값은 아래와 같다.
[수학식 1]
Figure 112006066801618-PAT00001
그리고 본 발명에서 제안한 구조로 클럭을 제공하면 다음과 같은 수식과 같이 전개할 수 있다.
[수학식 2]
Figure 112006066801618-PAT00002
수식에서 본바와 같이 등가저항은 N 값에 반비례하므로 PLL의 N값이 바뀌면서 이와 반비례하게 스케일되는 특성을 얻을 수 있다. 그리고 등가저항은 M 값에 비례하게 된다. 도 3은 본 발명의 실시예에서 M과 N의 값에 따른 등가 저항 값을 나타내는 그래프이다.
그러므로 M값을 고정시키고, N값을 바꾸면 전압 제어 발진기(360)의 출력클럭의 주파수가 N값에 비례하게 바뀔 것이고, 이를 분주한 신호를 클럭으로 하는 스 위치드 커패시터 네트워크의 등가저항값은 N값에 반비례하게 바뀌게 될 것이다. 즉 아무런 구조변화 없이 N값 및 전체 출력 주파수 에 반비례하게 변하는 저항을 구현할 수 있게 된다. 도 4는 본 발명의 실시예에서 N 값에 따른 등가 저항 값을 나타내는 그래프이다.
N값이 고정되어 있는 상태에서도, M값을 바꾸어 줌으로써 스위치드 커패시터 네트워크의 등가 저항 값을 바꾸어 줄 수 있다. 도 5는 본 발명의 실시예에서 M 값에 따른 등가 저항 값을 나타내는 그래프이다. 이로써 하드웨어의 변경 없이 소프트웨어적으로 등가저항 값을 조정할 수 있게 된다. 그러므로 설계자가 루프필터의 특성에 맞추어 최적의 값으로 등가저항의 값을 프로그램할 수 있다.
그리고, 스위치드 커패시터 네트워크의 등가저항값은 커패시터에 반비례하므로 작은 크기의 커패시터를 가지고 큰 크기의 저항값을 구현해 줄 수 있으므로 면적을 줄이는 효과를 가질 수 있다.
도 2A의 이산-시간 아날로그 지연소자(240)는 저항(resistor)없이 영점(zero frequency)을 명확하게 한정한다.
수학식 3은 위상 주파수 검출기와 제1 차지펌프, 제2 차지펌프 및 루프필터의 조합의 개방-루프 전달함수를 나타낸다.
[수학식 3]
Figure 112006066801618-PAT00003
C2>>C1,C1을 흐르는 전류가 무시할만하다
Figure 112006066801618-PAT00004
고 가정하면, 다음과 같은 특징을 갖는다.
먼저, Ip2 = -
Figure 112006066801618-PAT00005
Ip1이라면 C2의 값은 (1-
Figure 112006066801618-PAT00006
)-1 만큼 증폭된다. 따라서
Figure 112006066801618-PAT00007
=0.9 이면 C2는 10배가 되며, 상당한 면적을 줄일 수 있게 된다.
수학식 2는 영점을 나타낸 것이다.
[수학식 4]
Figure 112006066801618-PAT00008
영점은 프로세스와 온도에 무관해짐을 알 수 있으며,
C2 = Cs, Ip1 = -αIp2 = Ip라고 가정하면,
[수학식 5]
Figure 112006066801618-PAT00009
[수학식 6]
Figure 112006066801618-PAT00010
(
Figure 112006066801618-PAT00011
Figure 112006066801618-PAT00012
)-1은 (1-
Figure 112006066801618-PAT00013
)-1 에 무관하므로 독립적으로 최적화될 수 있다.
상술한 바와 같이, 본 발명의 실시예에 따른 위상 고정 루프 및 위상고정루프의 제어방법은 루프 필터의 저항을 등가적으로 스위치드 커패시터 네트워크로 구현하되 그것의 클럭을 전압 제어 발진기의 출력 클럭을 분주하여 씀으로써, 아무런 구조 변화 없이 N값 및 위상 고정 루프의 출력 주파수에 반비례하게 변하는 저항을 구현할 수 있게 된다.
또한 N값이 고정되어 있는 상태에서도, M값을 바꾸어 줌으로써 스위치드 커패시터 네트워크의 등가 저항값을 조정할 수 있게 된다.
또한, 스위치드 커패시터 네트워크의 등가저항값은 커패시터에 반비례하므로 작은 크기의 커패시터를 가지고 큰 크기의 저항값을 구현해 줄 수 있으므로 면적을 줄이는 효과를 가질 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (16)

  1. 기준신호와 피드백신호 사이의 위상을 비교하여, 기준 신호의 위상이 피드백 신호의 위상보다 지상인지 또는 진상인지에 따라 업 신호 또는 다운 신호를 발생시키는 위상 주파수 검출기;
    상기 위상 주파수 검출기에서 발생되는 상기 업 신호 또는 다운 신호의 상태에 따라 제1 펌핑 신호를 출력하는 제1 차지펌프;
    상기 위상 주파수 검출기에서 발생되는 상기 업 신호 또는 다운 신호의 상태에 따라 제2 펌핑 신호를 출력하는 제2 차지펌프;
    분주된 클록에 따라 상기 제2 펌핑 신호를 지연시켜 지연신호를 출력하는 지연부;
    상기 제1 펌핑 신호와 상기 지연 신호를 적분하여 제어전압을 출력하는 루프필터;
    상기 제어전압에 따라 출력 클럭을 발생하는 전압제어 발진기;
    상기 출력 클럭을 분주하여 상기 분주된 클럭을 발생시키는 제 1분주회로; 및
    상기 출력 클럭을 분주하여 상기 피드백 신호를 발생시키는 제 2분주회로를 포함하는 것을 특징으로 하는 위상 고정 루프.
  2. 제1 항에 있어서, 상기 지연부는 이산 시간 아날로그 지연소자를 포함하는 것을 특징으로 하는 위상 고정 루프.
  3. 제 2 항에 있어서, 상기 이산 시간 아날로그 지연소자는 기준신호의 주파수의 1/2의 주파수에서 동작하는 인터리브드 샘플링 네트워크(interleaved sampling network)를 포함하는 것을 특징으로 하는 위상 고정 루프.
  4. 제 3 항에 있어서, 상기 인터리브드 샘플링 네트워크는 두개의 인터리 인터리브드 마스터-슬레이브 샘플-앤-홀드 소자를 포함하는 것을 특징으로 하는 위상 고정 루프.
  5. 제4 항에 있어서, 상기 인터리브드 샘플링 네트워크는 기준신호의 한 주기만큼 지연시키는 것을 특징으로 하는 위상 고정 루프.
  6. 전압제어 발진기의 출력 클럭을 분주하여 분주된 클럭을 발생시키는 제 1 분주회로;
    개방-루프 전달 함수(open-loop transfer function)에 영점을 제공하며, 상기 분주된 클럭에 따라 차지펌프에서 발생하는 펌핑 신호를 지연시켜 지연신호를 출력하는 지연부를 포함하는 것을 특징으로 하는 위상 고정 루프.
  7. 제6 항에 있어서, 기준신호와 피드백신호 사이의 위상을 비교하여, 기준 신 호의 위상이 피드백 신호의 위상보다 지상인지 또는 진상인지에 따라 업 신호 또는 다운 신호를 발생시키는 위상 주파수 검출기를 더 포함하는 것을 특징으로 하는 위상 고정 루프.
  8. 제 7 항에 있어서, 상기 위상 주파수 검출기에서 발생되는 상기 업 신호 또는 다운 신호의 상태에 따라 각각 제1 펌핑 신호를 출력하는 제1 차지펌프및 제2 펌핑 신호를 출력하는 제2 차지 펌프를 더 포함하고, 제2 차지펌프에서 발생되는 제2 펌핑 신호를 상기 지연부가 지연시켜 지연신호를 출력하는 것을 특징으로 하는 위상 고정 루프.
  9. 제 8 항에 있어서, 제1 펌핑 신호와 상기 지연신호를 적분하여 제어전압을 출력하는 루프필터를 더 포함하는 것을 특징으로 하는 위상 고정 루프.
  10. 제 9 항에 있어서, 상기 제어 전압에 따라 출력 클록을 발생하는 전압제어 발진기를 더 포함하는 것을 특징으로 하는 위상 고정 루프.
  11. 제 10 항에 있어서, 전압제어 발진기의 출력을 분주하여 피드백 신호를 발생시키는 제2 분주회로를 더 포함하는 것을 특징으로 하는 위상 고정 루프.
  12. 제 6 항에 있어서, 상기 지연부는 이산 시간 아날로그 지연소자를 포함하는 것을 특징으로 하는 위상 고정 루프.
  13. 제 12 항에 있어서, 상기 이산 시간 아날로그 지연소자는 기준신호의 주파수의 1/2의 주파수에서 동작하는 인터리브드 샘플링 네트워크(interleaved sampling network)를 포함하는 것을 특징으로 하는 위상 고정 루프.
  14. 제 13 항에 있어서, 상기 인터리브드 샘플링 네트워크는 두개의 인터리 인터리브드 마스터-슬레이브 샘플-앤-홀드 소자를 포함하는 것을 특징으로 하는 위상 고정 루프.
  15. 제 14 항에 있어서, 상기 인터리브드 샘플링 네트워크는 기준신호의 한 주기만큼 지연시키는 것을 특징으로 하는 위상 고정 루프.
  16. 기준신호와 피드백신호 사이의 위상을 비교하여, 기준 신호의 위상이 피드백 신호의 위상보다 지상인지 또는 진상인지에 따라 업 신호 또는 다운 신호를 발생시키는 단계;
    상기 업 신호 또는 다운 신호의 상태에 따라 제1 펌핑 신호 및 제2 펌핑 신호를 각각 출력하는 단계;
    분주된 클록에 따라 상기 제2 펌핑 신호를 지연시켜 지연신호를 출력하는 단계;
    상기 제1 펌핑 신호와 상기 지연 신호를 적분하여 제어전압을 출력하는 단계;
    상기 제어전압에 따라 출력 클럭을 발생하는 단계;
    상기 출력 클럭을 분주하여 상기 분주된 클럭을 발생시키는 단계; 및
    상기 출력 클럭을 분주하여 상기 피드백 신호를 발생시키는 단계를 포함하는 것을 특징으로 하는 위상 고정 루프의 제어방법.
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