JP2004087922A - 半導体パッケージ用基板とその製造方法 - Google Patents
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Abstract
【課題】接続パッドのトップ径が小さく、かつ、ソルダーレジスト厚のばらつきによるソルダーレジスト高さと、接続パッド高さとの差が大きい場合においても、安定して半導体チップを実装することができる半導体パッケージ用基板の提供。
【解決手段】半導体チップを実装する半導体パッケージ用基板であって、当該各半導体チップの電極に対応してそれぞれ形成された断面台形状の接続パッドと、当該各接続パッドに対応してそれぞれ開口部が形成されたソルダーレジストとを備えており、かつ当該ソルダーレジストの各開口部のトップ側開口径が、当該接続パッドのトップ径よりも大きい径で形成されていると共に、当該ソルダーレジストの各開口部内が当該ソルダーレジストの表面より僅かに低い位置まで当該接続パッドの表面金属めっき層で充填されていることを特徴とする半導体パッケージ用基板。
【選択図】 図１
【解決手段】半導体チップを実装する半導体パッケージ用基板であって、当該各半導体チップの電極に対応してそれぞれ形成された断面台形状の接続パッドと、当該各接続パッドに対応してそれぞれ開口部が形成されたソルダーレジストとを備えており、かつ当該ソルダーレジストの各開口部のトップ側開口径が、当該接続パッドのトップ径よりも大きい径で形成されていると共に、当該ソルダーレジストの各開口部内が当該ソルダーレジストの表面より僅かに低い位置まで当該接続パッドの表面金属めっき層で充填されていることを特徴とする半導体パッケージ用基板。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は半導体チップを実装する半導体パッケージ用基板に関し、特に、半導体チップの実装性に優れた半導体パッケージ用基板、及びその製造方法に関する。
【０００２】
【従来の技術】
半導体チップをプリント配線板（マザーボード）に実装する際、殆どの場合、当該半導体チップとプリント配線板の熱膨張差により発生する応力を緩和したり、或いは、狭ピッチ電極からなる半導体チップをプリント配線板に実装できるように電極ピッチを広げたりする目的で、半導体パッケージ用基板（以降これを「パッケージ基板」と呼ぶ。）を介して実装するようにしている。
【０００３】
半導体チップとパッケージ基板の接続方法に関しては、従来、ワイヤーボンディングが主流であったが、配線長が長く、径が小さいため、周波数の上昇に伴い抵抗が増加し、高速信号化の妨げとなっていった。これにより近年では、このような不具合を回避できるフリップチップ接続の形態に移行してきている。
【０００４】
このようなフリップチップ接続について、図４を用いて簡単に説明する。尚、説明の便宜上、パッケージ基板の配線パターンとして、接続パッド部のみを示すことにした。
【０００５】
図４（ａ）は、パッケージ基板６ａにおける半導体チップ搭載面の一例を示した断面図で、図４（ｂ）に示した平面図のＢ−Ｂ線上でカットした状態を示したものであり、絶縁基材１上に半導体チップ７の電極８に対応して形成された接続パッド２と、当該接続パッド２の形成部に開口部３ｂを設けたソルダーレジスト３とからなり、当該半導体チップ７の電極８上に設けたはんだ等の接続バンプ９と当該接続パッド２とを、図示しないＡＣＦ（異方性導電フィルム）を介して接続する、あるいは両者をはんだ接続した後、当該半導体チップ７とパッケージ基板６ａの間にアンダーフィルを封入するというものである。
【０００６】
【発明が解決しようとする課題】
しかし、このようなパッケージ基板６ａの構成では、以下のような不具合を有していた。即ち、フリップチップ接続法では、パッケージ基板６ａにおける接続パッド２のパッドトップ径ｒ１の確保（具体的にはパッドトップ側の面積の確保）が非常に重要となってくるが、パッケージ基板の回路形成方法は、未だサブトラクティブ法が主流であるため、当該接続パッド２のパッドトップ径ｒ１が小さく、パッドボトム径ｒ２が大きい断面台形状になってしまう。そして、このような接続パッド２と半導体チップ７の電極８に形成された接続バンプ９とをＡＣＦを介して接続する場合、当該接続パッド２のパッドトップ径ｒ１が小さいため、当該接続パッド２と接続バンプ９間で接触するＡＣＦ中の導電粒子の数が少なくなり、両者の接続信頼性が低下するという不具合があった。また、最悪な場合には、当該接続パッド２上に当該接続バンプ９が載らず、外れてしまうということがあった。
【０００７】
また、パッケージ基板６ａに形成されるソルダーレジスト３は、通常液状インクを塗布しているため、膜厚にバラツキが生じ、ソルダーレジスト高さｈ１とパッド高さｈ２との差ｈ３が大きくなった箇所において、接続パッド２と接続バンプ９との間で導通不良が発生することがあった。
【０００８】
本発明は、上記不具合を解消すべくなされたもので、その目的とするところは、パッドトップ径が小さく、かつ、ソルダーレジスト高さとパッド高さとの差が大きい場合においても、安定して半導体チップをパッケージ基板に実装することができる半導体パッケージ用基板とその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成する請求項１に係る本発明は、半導体チップを実施する半導体パッケージ用基板であって、当該半導体チップの各電極に対応してそれぞれ形成された断面台形状の接続パッドと、当該各接続パッドに対応してそれぞれ開口部が形成されたソルダーレジストとを備えており、かつ当該ソルダーレジストの各開口部のトップ側開口径が、当該接続パッドのトップ径よりも大きい径で形成されていると共に、当該ソルダーレジストの各開口部内が当該ソルダーレジストの表面より僅かに低い位置まで当該接続パッドの表面金属めっき層で充填されていることを特徴とする半導体パッケージ用基板である。
【００１０】
また、請求項２に係る本発明は、当該ソルダーレジストの開口部は、トップ側開口径が、当該接続パッドの５０％の高さにおけるパッド径以上かつ当該接続パッドのボトム径以下に形成されていることを特徴とする請求項１に記載の半導体パッケージ用基板である。
【００１１】
また、請求項３に係る本発明は、当該ソルダーレジストの開口部は、ボトム側開口径が、当該接続パッドのトップ径の５０％以上かつ当該接続パッドの８０％の高さにおけるパッド径以下に形成されていることを特徴とする請求項１又は２に記載の半導体パッケージ用基板である。
【００１２】
また、請求項４に係る本発明は、当該ソルダーレジストが、フィルム状のソルダーレジストを加工したものであることを特徴とする請求項１〜３の何れか１項に記載の半導体パッケージ用基板である。
【００１３】
また、請求項５に係る本発明は、半導体チップを実装する半導体パッケージ用基板の製造方法であって、絶縁層上に積層された金属箔にエッチング加工を行うことによって、半導体チップの各電極に対応する断面台形状の接続パッドを形成する工程と、当該接続パッド形成面にソルダーレジストを形成する工程と、当該接続パッド上のソルダーレジストに当該接続パッドのトップ径よりも大きい径のトップ側開口径を有する開口部を形成する工程と、当該ソルダーレジスト開口部内に当該ソルダーレジストの表面よりも僅かに低い位置まで当該接続パッドの表面金属めっき層を形成する工程とを含むことを特徴とする半導体パッケージ用基板の製造方法である。
【００１４】
また、請求項６に係る本発明は、当該ソルダーレジストの開口部を形成する工程として、トップ側開口径を、当該接続パッドの５０％の高さにおけるパッド径以上かつ当該接続パッドのボトム径以下に形成することを特徴とする請求項５に記載の半導体パッケージ用基板の製造方法である。
【００１５】
また、請求項７に係る本発明は、当該ソルダーレジストの開口部を形成する工程として、ボトム側開口径を、当該接続パッドのトップ径の５０％以上かつ当該接続パッドの８０％の高さにおけるパッド径以下に形成することを特徴とする請求項５又は６に記載の半導体パッケージ用基板の製造方法である。
【００１６】
また、請求項８に係る本発明は、当該ソルダーレジストを、フィルム状のソルダーレジストを積層して形成することを特徴とする請求項５〜７の何れか１項に記載の半導体パッケージ用基板の製造方法である。
【００１７】
【発明の実施の形態】
本発明のパッケージ基板とその製造工程を図１乃至図２を用いて説明する。尚、説明の便宜上、パッケージ基板の配線パターンとして、接続パッドのみを示した。
【００１８】
図１（ａ）は、パッケージ基板６における半導体チップ搭載面の一例を示した断面図で、図１（ｂ）に示した平面図のＡ−Ａ線上でカットした状態を示したものであり、絶縁基材１上に半導体チップ７の電極８に対応して形成された断面台形状の接続パッド２と、当該接続パッド２上にトップ側開口径ｒ３が当該接続パッド２のトップ径ｒ１よりも大きい径で形成されるとともにボトム側開口径ｒ４が当該接続パッド２のボトム径ｒ２よりも小さい径で開口された開口部３ａを設けたソルダーレジスト３と、当該開口部３ａ内であって当該ソルダーレジスト３の表面より僅かに低い状態で充填された当該接続パッド２の表面金属めっき層５とからなるものである。
【００１９】
続いて、図２を用いて上記図１のパッケージ基板６の製造工程を説明する。
【００２０】
まず、絶縁基材１上の金属箔（スルーホール形成用のめっきも含む）に一般的な写真法によってエッチングレジストパターンを形成し、次いで、エッチングにより回路形成を行った後、当該エッチングレジストを剥離することによって、断面台形状の接続パッド２を含んだ配線パターンを形成する（図２（ａ）参照）。次に、図２（ｂ）に示したように、配線パターン形成面にソルダーレジスト３を形成し、次いで、当該接続パッド２上にトップ側開口径ｒ３が当該接続パッド２のトップ径ｒ１よりも大きい径で形成されるとともにボトム側開口径ｒ４が当該接続パッド２のボトム径ｒ２よりも小さい径で開口された開口部３ａを形成する（図２（ｃ）参照）。
【００２１】
ここで、ソルダーレジスト３における開口部３ａの形成条件としては、特に限定されるものではないが、トップ側開口径ｒ３が接続パッド２の５０％の高さにおけるパッド径以上かつ当該接続パッド２のボトム径ｒ２以下とすることが好ましく、また、ボトム側開口径ｒ４が接続パッド２のトップ径ｒ１の５０％以上かつ当該接続パッド２の８０％の高さにおけるパッド径以下とすることが好ましい。
【００２２】
その理由として、ソルダーレジスト３における開口部３ａのトップ側開口径ｒ３を、接続パッド２の５０％の高さにおけるパッド径未満とすると、当該接続パッド２と接続バンプ９とを、例えば、ＡＣＦを介して接続した場合に、当該接続パッド２と接続バンプ９間での接続信頼性が得られ難く、また、接続パッド２のボトム径ｒ２以上とすると、例えば、Ｃ４接続（ｃｏｎｔｒｏｌｌｅｄ ｃｏｌｌａｐｓｅ ｂｏｎｄｉｎｇ ｃｏｎｎｅｃｔｉｏｎ）の場合のリフロー時に、隣接するパッド間（当該パッドとは接続パッド２の表面処理層５に該当）ではんだブリッジが発生し易くなるとともに、当該ソルダーレジスト３の開口部３ａ内に充填するめっきの充填量も多くなるため、コスト高となってしまうからである。また、ソルダーレジスト３における開口部３ａのボトム側開口径ｒ４については、接続パッド２のトップ径ｒ１の５０％以下とすると、当該接続パッド２と接続バンプ９間での抵抗値が高くなり、また、当該接続パッド２の８０％の高さにおけるパッド径以上とすると、上記トップ側開口径ｒ３の形成条件の場合と同様、当該ソルダーレジスト３の開口部３ａ内に充填するめっきの充填量が多くなることによって、コスト高となってしまうからである。
【００２３】
また、ソルダーレジスト３の形成方法としては、液状のものを塗布する方法、あるいはフィルム状のものを積層する方法のいずれでも構わないが、半導体チップの実装性をより向上させる上で、表面平滑性に優れるフィルム状のものを積層するのが好ましい。
【００２４】
また、当該ソルダーレジストとしては、感光性、あるいは熱硬化性のいずれでもよいが、レーザによりファインな開口部を形成することができ、かつ、耐熱性等の樹脂特性にも優れる熱硬化性のものを用いるのが好ましい。
【００２５】
続いて、めっき処理により、当該ソルダーレジスト３の開口部３ａ内であって、かつ、当該ソルダーレジスト３の表面よりも僅かに低い高さで当該接続パッド２の表面金属めっき層５を形成する（例えば、ニッケルめっき４ａをある程度厚く充填した後、当該ニッケルめっき４ａの表面に薄い金めっき４ｂを形成する）ことによって、本発明のパッケージ基板６を得る（図２（ｄ）参照）。
【００２６】
このように、接続パッドのトップ径が小さく、また、ソルダーレジスト高さと接続パッド高さの差が大きい場合においても、上記のようにソルダーレジストのトップ側開口径を当該接続パッドのトップ径より大きくし、また、ソルダーレジスト開口部内に当該ソルダーレジストの表面より僅かに低い位置まで当該接続パッドの表面金属めっき層を充填することによって、半導体チップの実装性低下を容易に補うことができる。
【００２７】
本発明を説明するにあたって、図１の構成のパッケージ基板を用いて説明したが、本発明の構成はこの限りでなく、図３（ａ）乃至（ｂ）に示したような構成としても構わない。また、電極が格子状に配列された半導体チップを実装するパッケージ基板においても、本発明を用いることによって同様の効果を得ることができる。
【００２８】
また、図１においては、長方形の接続パッドを例として挙げ、長手方向のパッドトップ径に対して、ソルダーレジストのトップ側開口径を小さく形成するようにしたが、これは、接続領域を確保できていれば必要以上にソルダーレジスト開口部を広げる必要はなく、むしろ接続パッドのソルダーレジスト被覆領域を大きくすることによって、当該接続パッドの剥離強度を上げる方が好ましいと考えたためであって、もちろん長手方向のパッドトップ径よりもソルダーレジストのトップ側開口径を大きくすることも可能である。
【００２９】
【実施例】
実施例１
まず、絶縁基材上の金属箔（スルーホール形成用のめっきも含む）に一般的な写真法によってエッチングレジストパターン（パッド幅／パッド間隙＝６０μｍ／４０μｍ）を形成し、次いで、エッチング及び当該エッチングレジストを剥離することによって、接続パッドを含んだ配線パターンを形成した。ここで仕上がった接続パッドは、トップ径＝３５μｍ、ボトム径＝５５μｍの断面台形状であった。次に、ソルダーレジストと導体間との密着性向上処理としてメック（株）製ＣＺ８１００で１μｍ処理した。当該接続パッド形成面に、厚さ４０μｍのフィルム状のソルダーレジストを、真空ラミネーター及びホットプレスにより積層した。このとき、接続パッド上のソルダーレジスト厚は２０μｍであった。次に、ＵＶ−ＹＡＧレーザを０．２３ｍｊ、６０ショット照射し、当該接続パッド上にトップ側開口径が５０μｍ、ボトム側開口径が２５μｍの開口部を形成した。次に、当該ソルダーレジスト開口部内に、当該ソルダーレジストの表面より５μｍ程度低い高さまで電解ニッケルめっきを析出し、次いで、当該ニッケルめっきの表面に、膜厚０．５μｍの金めっきを形成することによって、接続パッドの表面金属めっき層を充填形成したパッケージ基板を得た。この時の表面金属めっき層のトップ径は、４６μｍであった。
【００３０】
試験例１
従来品（ソルダーレジスト：インク、接続パッド径：３５μｍ）と本発明品（ソルダーレジスト：ドライフィルム、接続パッド径：４６μｍ）のそれぞれに、ＡＣＦフリップチップ実装試験を行った。その結果、従来品では良品率９３％（不良の内訳としては、▲１▼接続バンプが接続パッド上から外れる不良が４％、▲２▼ソルダーレジスト厚のばらつきが大きいことによる接続バンプと接続パッドの接触不良が３％であった。）であったのに対し、本発明品では良品率１００％であった。従って、今回の試験では、７％の不良削減を確認することができた。
【００３１】
【発明の効果】
フリップチップ実装用のパッケージ基板を本発明の構成とすることによって、接続パッド上部に広面積の接触面が確保されるので、接続パッドのトップ径が小さく、かつ、ソルダーレジスト厚のばらつきによるソルダーレジスト高さと、接続パッド高さとの差が大きい場合においても、安定して半導体チップを実装することができる。
【図面の簡単な説明】
【図１】（ａ）は本発明パッケージ基板の構成を説明するための概略断面説明図、（ｂ）は（ａ）の概略表面説明図。
【図２】本発明パッケージ基板を製造するための概略断面工程図。
【図３】本発明のその他のパッケージ基板の概略断面図。
【図４】（ａ）は従来のパッケージ基板の構成を説明するための概略断面説明図、（ｂ）は（ａ）の概略表面説明図。
【符号の説明】
１：絶縁基材
２：接続パッド
３：ソルダーレジスト
３ａ、３ｂ：ソルダーレジスト開口部
４ａ：ニッケルめっき
４ｂ：金めっき
５：表面金属めっき層
６、６ａ：パッケージ基板
７：半導体チップ
８：電極
９：接続バンプ
ｒ１：パッドトップ径
ｒ２：パッドボトム径
ｒ３：ソルダーレジストトップ側開口径
ｒ４：ソルダーレジストボトム側開口径
ｈ１：ソルダーレジスト高さ
ｈ２：パッド高さ
ｈ３：ソルダーレジスト高さとパッド高さの差
【発明の属する技術分野】
本発明は半導体チップを実装する半導体パッケージ用基板に関し、特に、半導体チップの実装性に優れた半導体パッケージ用基板、及びその製造方法に関する。
【０００２】
【従来の技術】
半導体チップをプリント配線板（マザーボード）に実装する際、殆どの場合、当該半導体チップとプリント配線板の熱膨張差により発生する応力を緩和したり、或いは、狭ピッチ電極からなる半導体チップをプリント配線板に実装できるように電極ピッチを広げたりする目的で、半導体パッケージ用基板（以降これを「パッケージ基板」と呼ぶ。）を介して実装するようにしている。
【０００３】
半導体チップとパッケージ基板の接続方法に関しては、従来、ワイヤーボンディングが主流であったが、配線長が長く、径が小さいため、周波数の上昇に伴い抵抗が増加し、高速信号化の妨げとなっていった。これにより近年では、このような不具合を回避できるフリップチップ接続の形態に移行してきている。
【０００４】
このようなフリップチップ接続について、図４を用いて簡単に説明する。尚、説明の便宜上、パッケージ基板の配線パターンとして、接続パッド部のみを示すことにした。
【０００５】
図４（ａ）は、パッケージ基板６ａにおける半導体チップ搭載面の一例を示した断面図で、図４（ｂ）に示した平面図のＢ−Ｂ線上でカットした状態を示したものであり、絶縁基材１上に半導体チップ７の電極８に対応して形成された接続パッド２と、当該接続パッド２の形成部に開口部３ｂを設けたソルダーレジスト３とからなり、当該半導体チップ７の電極８上に設けたはんだ等の接続バンプ９と当該接続パッド２とを、図示しないＡＣＦ（異方性導電フィルム）を介して接続する、あるいは両者をはんだ接続した後、当該半導体チップ７とパッケージ基板６ａの間にアンダーフィルを封入するというものである。
【０００６】
【発明が解決しようとする課題】
しかし、このようなパッケージ基板６ａの構成では、以下のような不具合を有していた。即ち、フリップチップ接続法では、パッケージ基板６ａにおける接続パッド２のパッドトップ径ｒ１の確保（具体的にはパッドトップ側の面積の確保）が非常に重要となってくるが、パッケージ基板の回路形成方法は、未だサブトラクティブ法が主流であるため、当該接続パッド２のパッドトップ径ｒ１が小さく、パッドボトム径ｒ２が大きい断面台形状になってしまう。そして、このような接続パッド２と半導体チップ７の電極８に形成された接続バンプ９とをＡＣＦを介して接続する場合、当該接続パッド２のパッドトップ径ｒ１が小さいため、当該接続パッド２と接続バンプ９間で接触するＡＣＦ中の導電粒子の数が少なくなり、両者の接続信頼性が低下するという不具合があった。また、最悪な場合には、当該接続パッド２上に当該接続バンプ９が載らず、外れてしまうということがあった。
【０００７】
また、パッケージ基板６ａに形成されるソルダーレジスト３は、通常液状インクを塗布しているため、膜厚にバラツキが生じ、ソルダーレジスト高さｈ１とパッド高さｈ２との差ｈ３が大きくなった箇所において、接続パッド２と接続バンプ９との間で導通不良が発生することがあった。
【０００８】
本発明は、上記不具合を解消すべくなされたもので、その目的とするところは、パッドトップ径が小さく、かつ、ソルダーレジスト高さとパッド高さとの差が大きい場合においても、安定して半導体チップをパッケージ基板に実装することができる半導体パッケージ用基板とその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成する請求項１に係る本発明は、半導体チップを実施する半導体パッケージ用基板であって、当該半導体チップの各電極に対応してそれぞれ形成された断面台形状の接続パッドと、当該各接続パッドに対応してそれぞれ開口部が形成されたソルダーレジストとを備えており、かつ当該ソルダーレジストの各開口部のトップ側開口径が、当該接続パッドのトップ径よりも大きい径で形成されていると共に、当該ソルダーレジストの各開口部内が当該ソルダーレジストの表面より僅かに低い位置まで当該接続パッドの表面金属めっき層で充填されていることを特徴とする半導体パッケージ用基板である。
【００１０】
また、請求項２に係る本発明は、当該ソルダーレジストの開口部は、トップ側開口径が、当該接続パッドの５０％の高さにおけるパッド径以上かつ当該接続パッドのボトム径以下に形成されていることを特徴とする請求項１に記載の半導体パッケージ用基板である。
【００１１】
また、請求項３に係る本発明は、当該ソルダーレジストの開口部は、ボトム側開口径が、当該接続パッドのトップ径の５０％以上かつ当該接続パッドの８０％の高さにおけるパッド径以下に形成されていることを特徴とする請求項１又は２に記載の半導体パッケージ用基板である。
【００１２】
また、請求項４に係る本発明は、当該ソルダーレジストが、フィルム状のソルダーレジストを加工したものであることを特徴とする請求項１〜３の何れか１項に記載の半導体パッケージ用基板である。
【００１３】
また、請求項５に係る本発明は、半導体チップを実装する半導体パッケージ用基板の製造方法であって、絶縁層上に積層された金属箔にエッチング加工を行うことによって、半導体チップの各電極に対応する断面台形状の接続パッドを形成する工程と、当該接続パッド形成面にソルダーレジストを形成する工程と、当該接続パッド上のソルダーレジストに当該接続パッドのトップ径よりも大きい径のトップ側開口径を有する開口部を形成する工程と、当該ソルダーレジスト開口部内に当該ソルダーレジストの表面よりも僅かに低い位置まで当該接続パッドの表面金属めっき層を形成する工程とを含むことを特徴とする半導体パッケージ用基板の製造方法である。
【００１４】
また、請求項６に係る本発明は、当該ソルダーレジストの開口部を形成する工程として、トップ側開口径を、当該接続パッドの５０％の高さにおけるパッド径以上かつ当該接続パッドのボトム径以下に形成することを特徴とする請求項５に記載の半導体パッケージ用基板の製造方法である。
【００１５】
また、請求項７に係る本発明は、当該ソルダーレジストの開口部を形成する工程として、ボトム側開口径を、当該接続パッドのトップ径の５０％以上かつ当該接続パッドの８０％の高さにおけるパッド径以下に形成することを特徴とする請求項５又は６に記載の半導体パッケージ用基板の製造方法である。
【００１６】
また、請求項８に係る本発明は、当該ソルダーレジストを、フィルム状のソルダーレジストを積層して形成することを特徴とする請求項５〜７の何れか１項に記載の半導体パッケージ用基板の製造方法である。
【００１７】
【発明の実施の形態】
本発明のパッケージ基板とその製造工程を図１乃至図２を用いて説明する。尚、説明の便宜上、パッケージ基板の配線パターンとして、接続パッドのみを示した。
【００１８】
図１（ａ）は、パッケージ基板６における半導体チップ搭載面の一例を示した断面図で、図１（ｂ）に示した平面図のＡ−Ａ線上でカットした状態を示したものであり、絶縁基材１上に半導体チップ７の電極８に対応して形成された断面台形状の接続パッド２と、当該接続パッド２上にトップ側開口径ｒ３が当該接続パッド２のトップ径ｒ１よりも大きい径で形成されるとともにボトム側開口径ｒ４が当該接続パッド２のボトム径ｒ２よりも小さい径で開口された開口部３ａを設けたソルダーレジスト３と、当該開口部３ａ内であって当該ソルダーレジスト３の表面より僅かに低い状態で充填された当該接続パッド２の表面金属めっき層５とからなるものである。
【００１９】
続いて、図２を用いて上記図１のパッケージ基板６の製造工程を説明する。
【００２０】
まず、絶縁基材１上の金属箔（スルーホール形成用のめっきも含む）に一般的な写真法によってエッチングレジストパターンを形成し、次いで、エッチングにより回路形成を行った後、当該エッチングレジストを剥離することによって、断面台形状の接続パッド２を含んだ配線パターンを形成する（図２（ａ）参照）。次に、図２（ｂ）に示したように、配線パターン形成面にソルダーレジスト３を形成し、次いで、当該接続パッド２上にトップ側開口径ｒ３が当該接続パッド２のトップ径ｒ１よりも大きい径で形成されるとともにボトム側開口径ｒ４が当該接続パッド２のボトム径ｒ２よりも小さい径で開口された開口部３ａを形成する（図２（ｃ）参照）。
【００２１】
ここで、ソルダーレジスト３における開口部３ａの形成条件としては、特に限定されるものではないが、トップ側開口径ｒ３が接続パッド２の５０％の高さにおけるパッド径以上かつ当該接続パッド２のボトム径ｒ２以下とすることが好ましく、また、ボトム側開口径ｒ４が接続パッド２のトップ径ｒ１の５０％以上かつ当該接続パッド２の８０％の高さにおけるパッド径以下とすることが好ましい。
【００２２】
その理由として、ソルダーレジスト３における開口部３ａのトップ側開口径ｒ３を、接続パッド２の５０％の高さにおけるパッド径未満とすると、当該接続パッド２と接続バンプ９とを、例えば、ＡＣＦを介して接続した場合に、当該接続パッド２と接続バンプ９間での接続信頼性が得られ難く、また、接続パッド２のボトム径ｒ２以上とすると、例えば、Ｃ４接続（ｃｏｎｔｒｏｌｌｅｄ ｃｏｌｌａｐｓｅ ｂｏｎｄｉｎｇ ｃｏｎｎｅｃｔｉｏｎ）の場合のリフロー時に、隣接するパッド間（当該パッドとは接続パッド２の表面処理層５に該当）ではんだブリッジが発生し易くなるとともに、当該ソルダーレジスト３の開口部３ａ内に充填するめっきの充填量も多くなるため、コスト高となってしまうからである。また、ソルダーレジスト３における開口部３ａのボトム側開口径ｒ４については、接続パッド２のトップ径ｒ１の５０％以下とすると、当該接続パッド２と接続バンプ９間での抵抗値が高くなり、また、当該接続パッド２の８０％の高さにおけるパッド径以上とすると、上記トップ側開口径ｒ３の形成条件の場合と同様、当該ソルダーレジスト３の開口部３ａ内に充填するめっきの充填量が多くなることによって、コスト高となってしまうからである。
【００２３】
また、ソルダーレジスト３の形成方法としては、液状のものを塗布する方法、あるいはフィルム状のものを積層する方法のいずれでも構わないが、半導体チップの実装性をより向上させる上で、表面平滑性に優れるフィルム状のものを積層するのが好ましい。
【００２４】
また、当該ソルダーレジストとしては、感光性、あるいは熱硬化性のいずれでもよいが、レーザによりファインな開口部を形成することができ、かつ、耐熱性等の樹脂特性にも優れる熱硬化性のものを用いるのが好ましい。
【００２５】
続いて、めっき処理により、当該ソルダーレジスト３の開口部３ａ内であって、かつ、当該ソルダーレジスト３の表面よりも僅かに低い高さで当該接続パッド２の表面金属めっき層５を形成する（例えば、ニッケルめっき４ａをある程度厚く充填した後、当該ニッケルめっき４ａの表面に薄い金めっき４ｂを形成する）ことによって、本発明のパッケージ基板６を得る（図２（ｄ）参照）。
【００２６】
このように、接続パッドのトップ径が小さく、また、ソルダーレジスト高さと接続パッド高さの差が大きい場合においても、上記のようにソルダーレジストのトップ側開口径を当該接続パッドのトップ径より大きくし、また、ソルダーレジスト開口部内に当該ソルダーレジストの表面より僅かに低い位置まで当該接続パッドの表面金属めっき層を充填することによって、半導体チップの実装性低下を容易に補うことができる。
【００２７】
本発明を説明するにあたって、図１の構成のパッケージ基板を用いて説明したが、本発明の構成はこの限りでなく、図３（ａ）乃至（ｂ）に示したような構成としても構わない。また、電極が格子状に配列された半導体チップを実装するパッケージ基板においても、本発明を用いることによって同様の効果を得ることができる。
【００２８】
また、図１においては、長方形の接続パッドを例として挙げ、長手方向のパッドトップ径に対して、ソルダーレジストのトップ側開口径を小さく形成するようにしたが、これは、接続領域を確保できていれば必要以上にソルダーレジスト開口部を広げる必要はなく、むしろ接続パッドのソルダーレジスト被覆領域を大きくすることによって、当該接続パッドの剥離強度を上げる方が好ましいと考えたためであって、もちろん長手方向のパッドトップ径よりもソルダーレジストのトップ側開口径を大きくすることも可能である。
【００２９】
【実施例】
実施例１
まず、絶縁基材上の金属箔（スルーホール形成用のめっきも含む）に一般的な写真法によってエッチングレジストパターン（パッド幅／パッド間隙＝６０μｍ／４０μｍ）を形成し、次いで、エッチング及び当該エッチングレジストを剥離することによって、接続パッドを含んだ配線パターンを形成した。ここで仕上がった接続パッドは、トップ径＝３５μｍ、ボトム径＝５５μｍの断面台形状であった。次に、ソルダーレジストと導体間との密着性向上処理としてメック（株）製ＣＺ８１００で１μｍ処理した。当該接続パッド形成面に、厚さ４０μｍのフィルム状のソルダーレジストを、真空ラミネーター及びホットプレスにより積層した。このとき、接続パッド上のソルダーレジスト厚は２０μｍであった。次に、ＵＶ−ＹＡＧレーザを０．２３ｍｊ、６０ショット照射し、当該接続パッド上にトップ側開口径が５０μｍ、ボトム側開口径が２５μｍの開口部を形成した。次に、当該ソルダーレジスト開口部内に、当該ソルダーレジストの表面より５μｍ程度低い高さまで電解ニッケルめっきを析出し、次いで、当該ニッケルめっきの表面に、膜厚０．５μｍの金めっきを形成することによって、接続パッドの表面金属めっき層を充填形成したパッケージ基板を得た。この時の表面金属めっき層のトップ径は、４６μｍであった。
【００３０】
試験例１
従来品（ソルダーレジスト：インク、接続パッド径：３５μｍ）と本発明品（ソルダーレジスト：ドライフィルム、接続パッド径：４６μｍ）のそれぞれに、ＡＣＦフリップチップ実装試験を行った。その結果、従来品では良品率９３％（不良の内訳としては、▲１▼接続バンプが接続パッド上から外れる不良が４％、▲２▼ソルダーレジスト厚のばらつきが大きいことによる接続バンプと接続パッドの接触不良が３％であった。）であったのに対し、本発明品では良品率１００％であった。従って、今回の試験では、７％の不良削減を確認することができた。
【００３１】
【発明の効果】
フリップチップ実装用のパッケージ基板を本発明の構成とすることによって、接続パッド上部に広面積の接触面が確保されるので、接続パッドのトップ径が小さく、かつ、ソルダーレジスト厚のばらつきによるソルダーレジスト高さと、接続パッド高さとの差が大きい場合においても、安定して半導体チップを実装することができる。
【図面の簡単な説明】
【図１】（ａ）は本発明パッケージ基板の構成を説明するための概略断面説明図、（ｂ）は（ａ）の概略表面説明図。
【図２】本発明パッケージ基板を製造するための概略断面工程図。
【図３】本発明のその他のパッケージ基板の概略断面図。
【図４】（ａ）は従来のパッケージ基板の構成を説明するための概略断面説明図、（ｂ）は（ａ）の概略表面説明図。
【符号の説明】
１：絶縁基材
２：接続パッド
３：ソルダーレジスト
３ａ、３ｂ：ソルダーレジスト開口部
４ａ：ニッケルめっき
４ｂ：金めっき
５：表面金属めっき層
６、６ａ：パッケージ基板
７：半導体チップ
８：電極
９：接続バンプ
ｒ１：パッドトップ径
ｒ２：パッドボトム径
ｒ３：ソルダーレジストトップ側開口径
ｒ４：ソルダーレジストボトム側開口径
ｈ１：ソルダーレジスト高さ
ｈ２：パッド高さ
ｈ３：ソルダーレジスト高さとパッド高さの差
Claims (8)
- 半導体チップを実装する半導体パッケージ用基板であって、当該半導体チップの各電極に対応してそれぞれ形成された断面台形状の接続パッドと、当該各接続パッドに対応してそれぞれ開口部が形成されたソルダーレジストとを備えており、かつ当該ソルダーレジストの各開口部のトップ側開口径が、当該接続パッドのトップ径よりも大きい径で形成されていると共に、当該ソルダーレジストの各開口部内が当該ソルダーレジストの表面より僅かに低い位置まで当該接続パッドの表面金属めっき層で充填されていることを特徴とする半導体パッケージ用基板。
- 当該ソルダーレジストの開口部は、トップ側開口径が、当該接続パッドの５０％の高さにおけるパッド径以上かつ当該接続パッドのボトム径以下に形成されていることを特徴とする請求項１に記載の半導体パッケージ用基板。
- 当該ソルダーレジストの開口部は、ボトム側開口径が、当該接続パッドのトップ径の５０％以上かつ当該接続パッドの８０％の高さにおけるパッド径以下に形成されていることを特徴とする請求項１又は２に記載の半導体パッケージ用基板。
- 当該ソルダーレジストが、フィルム状のソルダーレジストを加工したものであることを特徴とする請求項１〜３の何れか１項に記載の半導体パッケージ用基板。
- 半導体チップを実装する半導体パッケージ用基板の製造方法であって、絶縁層上に積層された金属箔にエッチング加工を行うことによって、半導体チップの各電極に対応する断面台形状の接続パッドを形成する工程と、当該接続パッド形成面にソルダーレジストを形成する工程と、当該接続パッド上のソルダーレジストに当該接続パッドのトップ径よりも大きい径のトップ側開口径を有する開口部を形成する工程と、当該ソルダーレジスト開口部内に当該ソルダーレジストの表面よりも僅かに低い位置まで当該接続パッドの表面金属めっき層を形成する工程とを含むことを特徴とする半導体パッケージ用基板の製造方法。
- 当該ソルダーレジストの開口部を形成する工程として、トップ側開口径を、当該接続パッドの５０％の高さにおけるパッド径以上かつ当該接続パッドのボトム径以下に形成することを特徴とする請求項５に記載の半導体パッケージ用基板の製造方法。
- 当該ソルダーレジストの開口部を形成する工程として、ボトム側開口径を、当該接続パッドのトップ径の５０％以上かつ当該接続パッドの８０％の高さにおけるパッド径以下に形成することを特徴とする請求項５又は６に記載の半導体パッケージ用基板。
- 当該ソルダーレジストを、フィルム状のソルダーレジストを積層して形成することを特徴とする請求項５〜７の何れか１項に記載の半導体パッケージ用基板の製造方法。
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|---|---|---|---|---|
| WO2008017232A1 (en) * | 2006-07-31 | 2008-02-14 | Intellectual Ventures Fund 27 Llc | Substrate and process for semiconductor flip chip package |
| US7652374B2 (en) | 2006-07-31 | 2010-01-26 | Chi Wah Kok | Substrate and process for semiconductor flip chip package |
| JP2008085308A (ja) * | 2006-08-30 | 2008-04-10 | Sanyo Electric Co Ltd | 素子搭載用基板、半導体モジュールおよび携帯機器 |
| US8115316B2 (en) | 2006-08-30 | 2012-02-14 | Sanyo Electric Co., Ltd. | Packaging board, semiconductor module, and portable apparatus |
| JP2010040936A (ja) * | 2008-08-07 | 2010-02-18 | Kyocer Slc Technologies Corp | 配線基板およびその製造方法 |
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