JP2004087818A - Method for manufacturing nonvolatile semiconductor memory - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method for manufacturing a nonvolatile semiconductor memory for avoiding variations in the drain voltage of a nonvolatile memory by machining variations. <P>SOLUTION: A first gate film 8a is formed at an EPROM region, and a gate insulating film 8b is formed at a load transistor region. Then, channel dope ion implantation is made simultaneously at the EPROM region and the load transistor region. Then, a floating gate 10 is formed at the EPROM region, and a gate electrode 12 is formed at the load transistor region, thus making equal the gate insulating film capacity Cox in each region, impurity concentration Na in a channel region, and a variation width in a channel length L, hence making constant the ratio of the ON resistance of the EPROM to that of the load transistor and avoiding a variation in a drain voltage value. <P>COPYRIGHT: (C)2004,JPO

Description

【００１１】
【数２】

【００１２】
数式１より、オン抵抗Ｒｏｎは次のように導かれる。
【００１３】
【数３】

【００１４】
なお、ＬはＬ幅、Ｗはチャネル幅、μは表面における電子の実効的な移動度、Ｃｏｘはゲート酸化膜容量、Ｖｔｈはしきい値電圧、Ｖｇはゲート電圧、Ｖｄはドレイン電圧、Ｎａはチャネル領域の不純物濃度を示している。
【００１５】
数式２、３より、オン抵抗Ｒｏｎは、Ｎａ、Ｌ、Ｃｏｘの関数であり、Ｒｏｎ＝ｆ（Ｎａ、Ｌ、Ｃｏｘ）と示すことができる。このことから、Ｎａ、Ｌ、Ｃｏｘに加工ばらつきが発生すると、各トランジスタのオン抵抗にばらつきが発生してしまう。
【００１６】
次に、不揮発性メモリ、負荷トランジスタに流れる電流をｉ、不揮発性メモリ、負荷トランジスタのオン抵抗をそれぞれ、Ｒｏｎ１、Ｒｏｎ２、電源電圧をＶｄｄとすると、電流ｉは数式４にて示され、不揮発性メモリのドレイン電圧Ｖｄは数式５にて示される。
【００１７】
【数４】

【００１８】
【数５】

【００１９】
数式５に示されるように、不揮発性メモリに書き込み用負荷トランジスタが直列に接続されている場合、ドレイン電圧Ｖｄは各トランジスタのオン抵抗の比によって決められる。このことから、不揮発性メモリと負荷トランジスタ、それぞれのオン抵抗のばらつきにより、不揮発性メモリのドレイン電圧Ｖｄの電圧値にばらつきが発生する。
【００２０】
次に、書き込み動作時における不揮発性メモリのしきい値電圧の変化ΔＶｔｈは、一般に次の式により示される。
【００２１】
【数６】

【００２２】
このように、しきい値電圧の変化ΔＶｔｈは、ホットエレクトロンによるフローティングゲートへの注入電流密度Ｊｇによって与えられる。なお、ΔＱは蓄積電荷の変化量、Ｃｆｇはフローティングゲートとコントロールゲート間の容量を示している。
【００２３】
ここで、メモリ素子の書き込み及び読み出し時の動作を説明する。書き込みは、コントロールゲート、ドレインに同時に電圧を印加し、ホットエレクトロンを発生させてフローティングゲートへの電子の注入を行うことで行われる。
【００２４】
読み出し時において、フローティングゲートに電子が注入されている状態であれば、そのしきい値電圧が高く、コントロールゲートに高レベルの電圧を印加しても、メモリ素子は導通しない。これに対して、書き込まれていない状態、すなわち、フローティングゲートに電子が注入されていない状態であれば、しきい値電圧はもとの低い値のままであり、コントロールゲートに高レベルの電圧を印加するとメモリ素子は導通する。
【００２５】
このように、コントロールゲートに高レベルの電圧を印加したときのメモリ素子の導通、非導通状態をデータの１、０に対応させることで、データの記憶がなされる。
【００２６】
一般に、書き込み動作時においては、フローティングゲート電圧が大きくなるに従って、発生したホットエレクトロンがフローティングゲートへ注入されるようになることから、フローティングゲートへの注入電流は増大する。
【００２７】
また、不揮発性メモリに印加されるフローティングゲート電圧、ドレイン電圧Ｖｄがわずかに変化すると、フローティングゲートへの注入電流は大きく変化する。このとき、数式６より、しきい値電圧の変化ΔＶｔｈも変わる。つまり、ドレイン電圧Ｖｄのばらつきが大きくなると、しきい値電圧の変化ΔＶｔｈもばらつきが大きくなることになる。
【００２８】
不揮発性メモリの書き込みでは、ある程度のばらつきを考慮して、書き込み→読み出しを１サイクルとして、数回のサイクルを経て、書き込み後の電圧値をある決められた値まで変化させている。このため、しきい値電圧の変化のばらつきが大きい場合、書き込み→読み出しのサイクル数がセルによって大きく変動する。
【００２９】
例えば、フラッシュメモリ等の書き換え可能な不揮発性メモリの場合、このサイクル数が多くなることで、書き込み時間が増大してしまう。また、不揮発性メモリの読み出しのときのダメージが大きく、信頼性が低下してしまう。また、ＯＴＰ（Ｏｎｅ　Ｔｉｍｅ　Ｐｒｏｇｒａｍ）版のような出荷前に書き込みを行うメモリであれば、検査工程のスループットが低下する（検査時間が長くなる）という問題が発生する。このような問題は、上記したように、ドレイン電圧Ｖｄのばらつきにより発生する。
【００３０】
本発明は上記点に鑑みて、不揮発性メモリのドレイン電圧値のばらつきを抑制できる不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【００３１】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、半導体基板（１）のうち、不揮発性メモリの形成予定領域にて第１のゲート絶縁膜（８ａ）を形成すると同時に、負荷トランジスタの形成予定領域にて第２のゲート絶縁膜（８ｂ）を形成することを特徴としている。
【００３２】
これにより、第１のゲート絶縁膜（８ａ）と第２のゲート絶縁膜（８ｂ）とを別々に形成したときと比較して、不揮発性メモリにおけるゲート絶縁膜容量Ｃｏｘのばらつき幅と負荷トランジスタにおけるゲート絶縁膜容量Ｃｏｘのばらつき幅を近づけることができる。このため、不揮発性メモリのオン抵抗のばらつき幅と、負荷トランジスタのオン抵抗のばらつき幅を近づけることができる。
【００３３】
この結果、不揮発性メモリのオン抵抗と、負荷トランジスタのオン抵抗との比を一定に近づけることができる。したがって、ドレイン電圧は、これらの比により定まることから、複数の不揮発性メモリを有している不揮発性半導体記憶装置において、不揮発性メモリにおけるドレイン電圧のばらつきを抑制することができる。
【００３４】
請求項２に記載の発明では、半導体基板（１）のうち、不揮発性メモリの形成予定領域と、負荷トランジスタの形成予定領域にて、同時にチャネルドープイオン注入を行うことを特徴としている。
【００３５】
これにより、不揮発性メモリの形成予定領域と、負荷トランジスタの形成予定領域にて、別々にチャネルドープイオン注入を行うときと比較して、不揮発性メモリと負荷トランジスタのそれぞれにおけるチャネル領域の不純物濃度Ｎａのばらつき幅を近づけることができる。このため、不揮発性メモリのオン抵抗のばらつき幅と、負荷トランジスタのオン抵抗のばらつき幅を近づけることができる。
【００３６】
この結果、不揮発性メモリのオン抵抗と、負荷トランジスタのオン抵抗との比を一定に近づけることができる。したがって、ドレイン電圧は、これらの比により定まることから、複数の不揮発性メモリを有している不揮発性半導体記憶装置において、不揮発性メモリにおけるドレイン電圧のばらつきを抑制することができる。
【００３７】
また、請求項３に記載の発明では、半導体基板（１）のうち、不揮発性メモリの形成予定領域にて第１のゲート絶縁膜（８ａ）を形成すると同時に、負荷トランジスタの形成予定領域にて第２のゲート絶縁膜（８ｂ）を形成する工程と、不揮発性メモリの形成予定領域と、負荷トランジスタの形成予定領域にて、同時にチャネルドープイオン注入を行う工程とを有することを特徴としている。
【００３８】
本発明は、請求項１と請求項２を組み合わせたものであり、請求項１のみ、又は請求項２のみの場合と比較して、不揮発性メモリのオン抵抗のばらつき幅と、負荷トランジスタのオン抵抗のばらつき幅をより近づけることができる。この結果、複数の不揮発性メモリを有している不揮発性半導体記憶装置において、不揮発性メモリにおけるドレイン電圧のばらつきをより抑制することができる。
【００３９】
また、請求項４に記載の発明では、キャパシタ部はコントロールゲート（５）とフローティングゲート（１０）とを備え、トランジスタ部は、第１のゲート絶縁膜（８ａ）上にフローティングゲート（１０）を備える構造の不揮発性メモリを形成している。このとき、半導体基板上に成膜された電極層をパターニングすることで、フローティングゲート（１０）と負荷トランジスタのゲート電極（１２）とを同時に形成することができる。
【００４０】
これにより、２層ゲート電極構造のように、不揮発性メモリと負荷トランジスタにおける電極を別々に形成したときと比較して、不揮発性メモリと負荷トランジスタにおけるそれぞれのチャネル長（Ｌ幅）のばらつき幅を近づけることができる。このため、不揮発性メモリのオン抵抗のばらつき幅と、負荷トランジスタのオン抵抗のばらつき幅を近づけることができる。
【００４１】
この結果、不揮発性メモリのオン抵抗と、負荷トランジスタのオン抵抗との比を一定に近づけることができる。したがって、ドレイン電圧は、これらの比により定まることから、複数の不揮発性メモリを有している不揮発性半導体記憶装置において、不揮発性メモリにおけるドレイン電圧のばらつきを抑制することができる。
【００４２】
なお、請求項５に示すように、容量的に結合されたフローティングゲート（１０）とコントロールゲート（５）とを形成する工程では、キャパシタ部にて、フィールド絶縁膜（２）上にコントロールゲート（５）を形成した後、コントロールゲート（５）上にフローティングゲート（１０）を形成することができる。
【００４３】
さらに、請求項６に示すように、トランジスタ部の表面上に第１のゲート絶縁膜（８ａ）を形成すると同時に、負荷トランジスタ部の表面上に第２のゲート絶縁膜（８ｂ）を形成することもできる。
【００４４】
これにより、第１のゲート絶縁膜（８ａ）と第２のゲート絶縁膜（８ｂ）とを別々に形成したときと比較して、不揮発性メモリにおけるゲート絶縁膜容量Ｃｏｘのばらつき幅と負荷トランジスタにおけるゲート絶縁膜容量Ｃｏｘのばらつき幅とをお互いに近づけることができる。
【００４５】
また、さらに、請求項７に示すように、不揮発性メモリの形成予定領域と、負荷トランジスタの形成予定領域にて、同時にチャネルドープイオン注入を行うこともできる。
【００４６】
これにより、不揮発性メモリの形成予定領域と、負荷トランジスタの形成予定領域にて、別々にチャネルドープイオン注入を行うときと比較して、不揮発性メモリと負荷トランジスタのそれぞれにおけるチャネル領域の不純物濃度Ｎａのばらつき幅を近づけることができる。
【００４７】
したがって、請求項４に示す発明に、請求項５及び請求項６を組み合わせることで、不揮発性メモリのオン抵抗のばらつき幅と、負荷トランジスタのオン抵抗のばらつき幅とをより近づけることができる。この結果、請求項４に示す発明と比較して、複数の不揮発性メモリを有している不揮発性半導体記憶装置において、不揮発性メモリにおけるドレイン電圧のばらつきをより抑制することができる。
【００４８】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００４９】
【発明の実施の形態】
図１（ａ）に、本発明の一実施形態における不揮発性メモリとしてのＥＰＲＯＭの平面図を示し、図１（ｂ）に、（ａ）中のＸ−Ｘ矢視断面図を示す。但し、図１（ａ）においては電極や配線等のみを示しており、電極を斜線で示している。
【００５０】
図１（ａ）、（ｂ）に示すように、半導体基板としてのＳｉ基板１の上には、フィールド酸化膜２が形成されている。このフィールド酸化膜２は部分的に開口した構成となっており、この開口した部分において、Ｓｉ基板１の上には、ＥＰＲＯＭの第１ゲート膜８ａが形成されている。
【００５１】
フィールド酸化膜２の上には、１層目のポリシリコン膜４で構成したコントロールゲート５が形成されている。そして、コントロールゲート５の上には、第２ゲート膜を介して２層目のポリシリコン膜９で構成したフローティングゲート１０が形成されている。このフローティングゲート１０は、コントロールゲート５の上から第１ゲート膜８ａの上まで延設された構成となっている。
【００５２】
具体的には、図１（ａ）に示すように、略４角形形状で構成されたコントロールゲート５の上に、コントロールゲート５よりも小さい面積となるフローティングゲート１０が配設されたキャパシタを構成する領域Ａと、フローティングゲート１０の一部がコントロールゲート５の外部に引き延ばされて、第１ゲート膜８ａの上まで至ったＮＭＯＳトランジスタを構成する領域Ｂから構成されている。なお、領域Ａ、領域Ｂはそれぞれ特許請求の範囲に記載のキャパシタ部、トランジスタ部に相当する。
【００５３】
そして、第１ゲート膜８ａの上に位置するフローティングゲート１０の両側には、ソース領域１５、ドレイン領域１６が配置されている。これらソース領域１５、ドレイン領域１６は、図１（ｂ）には図示されていないが、図１（ｂ）の紙面手前側及び紙面向こう側にそれぞれ配設された構成となっている。また、半導体基板の表層のうち、ソース領域１５とドレイン領域１６の間がチャネル領域である。チャネル領域は、図１（ｂ）に図示していないが、第１ゲート膜８ａの下側近傍の領域である。
【００５４】
また、図１（ｂ）に示すように、コントロールゲート５及びフローティングゲート１０の上には、層間絶縁膜１７が形成されている。そして、この層間絶縁膜１７にはコントロールゲート５に連通されるコンタクトホール１７ａが形成されており、このコンタクトホール１７ａを介して電気配線１８がコントロールゲート５に電気的に接続された構成となっている。
【００５５】
このように、本実施形態におけるＥＰＲＯＭでは、１層目のポリシリコン膜４でコントロールゲート５を構成すると共に、２層目のポリシリコン膜９でフローティングゲート１０を構成し、コントロールゲート５の上にフローティングゲート１０が配置される構成としている。このＥＰＲＯＭの書き込み、読み出し動作は、一般のホットチャネルエレクトロン注入を用いた２層ゲート電極構造のＥＰＲＯＭと同様の動作で行うことができる。
【００５６】
本実施形態においても、従来と同じく図６に示すように、不揮発性メモリと書き込み用負荷トランジスタとは直列に接続されている。図２にこのＥＰＲＯＭと負荷トランジスタとの接続状態の概略図を示す。図２に示すように、負荷トランジスタは、電源とＥＰＲＯＭのドレイン領域１６との間に配置されている。負荷トランジスタは半導体基板上に形成されたゲート電極１２と、半導体基板の表層のうち、ゲート電極の両側に形成されたソース領域２０と、ドレイン領域２１とを備えるＭＯＳトランジスタである。
【００５７】
本実施形態では、ＥＰＲＯＭのゲート酸化膜８ａの膜厚及びチャネル領域の濃度は、負荷トランジスタのそれらと同じ膜厚及び濃度に設定されている。
【００５８】
次にＥＰＲＯＭと負荷トランジスタとを同一の半導体基板に形成するときの製造方法を説明する。図３、図４に製造工程を示す。但し、ここではＥＰＲＯＭと共にシリコン基板の上に形成される他の回路を構成するキャパシタ及び抵抗の製造工程と共に説明を行い、以下の図中にＥＰＲＯＭが形成されるＥＰＲＯＭ領域、キャパシタが形成されるキャパシタ領域、及び負荷トランジスタが形成される負荷トランジスタ領域を示す。
【００５９】
まず、図３（ａ）に示す工程にて、Ｓｉ基板１にＰウェル１ａ及びＮウェル１ｂを形成する。そして、ＬＯＣＯＳ酸化法によりフィールド酸化膜２を形成して、各領域に形成される素子の分離を行う。
【００６０】
次に図３（ｂ）に示す工程にて、Ｓｉ基板１の上にダミー酸化膜３を形成した後、ウェハ全面に第１層目のポリシリコン膜４を成長させる。
【００６１】
図３（ｃ）に示す工程にて、ポリシリコン膜４の上に、フォトリソグラフィ工程により、所定領域が開口したフォトレジストを形成する。そして、フォトレジストをマスクとしてポリシリコン膜４をパターニングする。これにより、ＥＰＲＯＭ領域にコントロールゲート５を形成すると同時に、キャパシタ領域に下部電極６を残す。
【００６２】
その後、コントロールゲート５及び下部電極６を酸化することで、これらの表面にゲート絶縁膜７を形成する。このゲート絶縁膜７は、キャパシタ領域の領域Ａにおいて、後に形成される上部電極と下部電極６との間に配置される第２ゲート膜として機能する。
【００６３】
続いて、熱酸化により、Ｓｉ基板１のうち、ＥＰＲＯＭ領域における第１ゲート膜８ａと、負荷トランジスタ領域におけるゲート酸化膜８ｂとを同時に形成する。
【００６４】
このように第１ゲート膜８ａとゲート酸化膜８ｂとを同時に形成することで、ＥＰＲＯＭと負荷トランジスタそれぞれのゲート酸化膜容量Ｃｏｘのばらつき幅を同程度とすることができる。
【００６５】
なお、ＥＰＲＯＭにおいて、ゲート酸化膜容量Ｃｏｘは、第１ゲート膜８ａと第２ゲート膜でのゲート酸化膜容量の合計である。したがって、ゲート酸化膜容量Ｃｏｘのばらつき幅は、第１ゲート膜８ａ、第２ゲート膜それぞれの形成において発生するばらつき幅の合計であるが、本実施形態では、第１ゲート膜８ａの形成時に発生するばらつき幅と、ゲート酸化膜８ｂの形成時に発生するばらつき幅とが同一となるようにしている。
【００６６】
このようにすることでも、第１ゲート膜８ａとゲート酸化膜８ｂとを別々に形成する場合と比較して、ゲート酸化膜容量Ｃｏｘのばらつき幅を近づけることができる。
【００６７】
第１ゲート膜８ａとゲート酸化膜８ｂとを形成した後、ＥＰＲＯＭ領域と負荷トランジスタ領域とにおいて、同時にチャネル領域となる領域にイオン注入を行う。これは、Ｖｔを調整するためのものであり、いわゆるチャネルドープイオン注入と呼ばれるものである。このように同時にチャネルドープイオン注入を行うことで、ＥＰＲＯＭ領域と負荷トランジスタ領域とにおけるチャネル領域の不純物濃度Ｎａのばらつき幅を同じ幅とすることができる。
【００６８】
図４（ａ）に示す工程にて、ゲート酸化膜８ｂ及び第１ゲート膜８ａを含むウェハ全面に２層目のポリシリコン膜９を形成する。
【００６９】
図４（ｂ）に示す工程にて、フォトリソグラフィ及びエッチング工程によってポリシリコン膜９をパターニングする。これにより、ＥＰＲＯＭ領域にフローティングゲート１０を、キャパシタ領域に上部電極１１を、負荷トランジスタ領域にゲート電極１２を同時に形成する。また、同時にキャパシタ領域とＥＰＲＯＭ領域との間にポリシリコン抵抗１３を形成する。
【００７０】
ゲート電極形成のためのエッチング工程において、従来の２層ゲート構造のＥＰＲＯＭでは、２層分のポリシリコンをエッチングしなければならず、一方、負荷トランジスタでは、１層のポリシリコンをエッチングすることから、エッチング方法が異なっていた。このため、従来では、ＥＰＲＯＭと負荷トランジスタとのゲート電極形成のためのエッチングは同時に行うことができなかった。
【００７１】
これに対して、本実施形態では、領域Ｂでは、フローティングゲート１０の１層にて構成され、領域Ａでは、コントロールゲート５とフローティングゲート１０の２層により構成され、コントロールゲート５とフローティングゲート１０とが容量的に結合された構造となるようにＥＰＲＯＭを形成している。領域Ｂでは、ポリシリコンを１層のみ成膜することから、フローティングゲート１０を形成するためのポリシリコン膜のエッチング工程とゲート電極１２を形成するためのポリシリコン膜のエッチング工程とを同時に行うことができる。
【００７２】
このように、フローティングゲート１０と、ゲート電極１２とを同時に形成することで、ＥＰＲＯＭと負荷トランジスタのＬ幅のばらつき幅を同じ幅とすることができる。なお、ＥＰＲＯＭのＬ幅は、図４（ｂ）にて紙面に対して、垂直な方向での領域Ａにおけるフローティングゲート１０の長さである。また、負荷トランジスタのＬ幅は、図４（ｂ）にて左右方向のゲート電極１２の長さである。
【００７３】
フローティングゲート１０、ゲート電極１２を形成した後、熱酸化を施し、フローティングゲート１０、上部電極１１、ゲート１２、及びポリシリコン抵抗１３の表面に保護酸化膜１４を形成する。
【００７４】
図４（ｃ）に示す工程にて、イオン注入により、ＥＰＲＯＭ領域にて、フローティングゲート１０の両側に、ソース領域１５、ドレイン領域１６を形成する（図１参照）。また、同様に、負荷トランジスタ領域にて、ソース領域２０、ドレイン領域２１を形成する。
【００７５】
続いて、ＣＶＤ法によってウェハ全面に層間絶縁膜１７を形成した後、層間絶縁膜１７を平坦化する処理を施す。そして、フォトエッチングにより、層間絶縁膜１７にコンタクトホール１７ａ、１７ｂ、１７ｃを形成した後、電気配線１８をパターニングする。
【００７６】
これにより、コンタクトホール１７ａ、１７ｂ、１７ｃを通じて各電気配線１８ａ、１８ｂ、１８ｃがフローティングゲート１０や上部電極１１等と電気的に接続される。なお、複数の配線層を形成する多層配線構造にする場合には、さらに層間絶縁膜形成、配線層パターニング工程等を施す。その後、ウェハ全面を保護膜１９で覆うことにより、ＥＰＲＯＭと負荷トランジスタとを有する不揮発性半導体記憶装置が完成する。
【００７７】
このように、本実施形態では、ＥＰＲＯＭと負荷トランジスタとを同時に形成している。具体的には、両者のゲート酸化膜８ａ、８ｂの形成を同時に行っており、また、両者のチャネルドープイオン注入も同時に行っている。また、ＥＰＲＯＭのフローティングゲート１０と負荷トランジスタのゲート電極１２とを形成するためのポリシリコン膜のエッチングも同時に行っている。
【００７８】
これにより、ＥＰＲＯＭと負荷トランジスタとを別々に形成した場合と比較して、ゲート酸化膜容量Ｃｏｘのばらつき幅、チャネル領域の濃度Ｎａばらつき幅、及びＬ幅のばらつき幅をＥＰＲＯＭと負荷トランジスタとにおいて同じ幅に近づけることができる。言い換えると、生じる誤差の大きさを近づけることができる。
【００７９】
このため、ＥＰＲＯＭのオン抵抗のばらつき幅と、負荷トランジスタのオン抵抗のばらつき幅をより近づけることができる。このことから、複数のＥＰＲＯＭ領域を有している不揮発性半導体記憶装置において、ＥＰＲＯＭにおけるドレイン電圧のばらつきを抑制することができる。この結果、書き込み速度のばらつきを抑制することができ、ＥＰＲＯＭの書き込み時間が長くなるのを抑制することができる。
【００８０】
なお、参考として、図５にＥＰＲＯＭの第１ゲート膜８ａと負荷トランジスタのゲート酸化膜８ｂとを同時に形成したとき（Ｂ）と、これらを別々に形成したとき（Ａ）のドレイン電圧値のばらつき幅を調べた結果を示す。なお、Ａ、Ｂ共に、フローティングゲート１０とゲート電極１２とを同時に形成し、ＥＰＲＯＭと負荷トランジスタとにおけるチャネルドープイオン注入工程を同時に行っているときの結果である。また、この結果は、ドレイン電圧値のばらつき幅をドレイン電圧の最大値と最小値の差として示している。
【００８１】
この結果より、第１ゲート膜８ａとゲート酸化膜８ｂとを同時に形成したとき（Ｂ）の方が、別々に形成したとき（Ａ）と比較して、ドレイン電圧値のばらつき幅が低減されていることがわかる。
【００８２】
なお、上記にて説明したように、ＥＰＲＯＭでのＣｏｘは、第１ゲート膜と第２ゲート膜でのゲート酸化膜容量の合計である。図５の結果から、本実施形態のように、第１ゲート膜８ａとゲート酸化膜８ｂとを同時に形成することで、ＥＰＲＯＭと負荷トランジスタとのゲート酸化膜容量Ｃｏｘのばらつき幅を同程度にすることができると言える。
【００８３】
また、チップが形成されたウェハ面内では、位置によって、製造工程による加工ばらつきが発生する。すなわち、同一のウェハ面上であっても、互いに離れた位置にある複数のチップ間では、ばらつきの幅が異なる可能性がある。
【００８４】
本実施形態では、Ｌ幅、ゲート酸化膜容量、濃度などのパラメータに影響する製造工程をＥＰＲＯＭと負荷トランジスタとにおいて、同一の工程にて行っている。このため、同一チップ内の同一回路に使用しているトランジスタ同士であれば、互いの位置は近いことから、各パラメータのばらつき傾向はほぼ同じとなる。したがって、ウェハ面内での製造工程のばらつきが発生しても、ドレイン電圧のばらつきを抑制することができる。
【００８５】
また、書き込み後の電圧値を複数設定する多値化技術においても、書き込み後の電圧値を正確に合わせる必要がある。そのため、書き込み後の電圧値のばらつきが大きいと、電圧値を読み出し回数を減らして正確に合わせるのが困難となる。しかしながら、本実施形態によれば、書き込み後の電圧値のばらつきを抑制することができるので、多値化技術における問題も解決することができる。
【００８６】
また、ドレイン電圧値のばらつきを改善する方法として、特公平６−４２５５１号公報にて提案されている方法がある。これは、不揮発性メモリと負荷トランジスタとが接続されている回路において、負荷トランジスタのところに、負荷トランジスタよりも大きな抵抗値を持たせることで、ドレイン電圧の安定化を図るものである。
【００８７】
しかしながら、負荷トランジスタよりも大きな抵抗値を持たせるため、不揮発性メモリと負荷トランジスタの他に、抵抗体や回路が必要となる。このため、回路サイズが大きく、複雑化してしまう。
【００８８】
これに対して、本実施形態では、製造方法を工夫することで、ドレイン電圧のばらつきを抑制していることから、回路サイズが大きくなったり、複雑化してしまうことを回避することができる。
【００８９】
なお、上記した実施形態では、Ｌ幅、ゲート酸化膜容量、濃度の３つのパラメータに影響する製造工程をＥＰＲＯＭと負荷トランジスタとにおいて、同一の工程にて行っている場合を説明したが、３つのパラメータのうち、少なくとも１つに影響する製造工程をＥＰＲＯＭと負荷トランジスタとにおいて同一に行えば良い。
【００９０】
具体的には、両者のゲート酸化膜８ａ、８ｂの形成を同時に行うだけでも良い。また、両者のチャネルドープイオン注入を同時に行うだけでも良い。また、ＥＰＲＯＭのフローティングゲート１０と負荷トランジスタのゲート電極１２とを形成するためのポリシリコン膜のエッチングを同時に行うだけでも良い。また、これらのうち、２つを行っても良い。
【００９１】
これにより、３つのパラメータに影響する製造工程をＥＰＲＯＭと負荷トランジスタとにおいて、別々に行う場合と比較して、ＥＰＲＯＭのオン抵抗のばらつき幅と、負荷トランジスタのオン抵抗のばらつき幅を近づけることができる。この結果、ＥＰＲＯＭにおけるドレイン電圧のばらつきを抑制することができる。
【００９２】
また、上記した実施形態では、ＥＰＲＯＭのキャパシタを構成する領域Ａは、フィールド酸化膜２の上にて、コントロールゲート５の上にフローティングゲート１０が形成された構造となっている。そして、製造工程では、コントロールゲート５を形成した後に、フローティングゲート１０をコントロールゲート５の上に形成している場合を説明してきたが、フローティングゲートを下側に形成し、その後、コントロールゲートを上側に形成する場合においても、本発明を適用することができる。
【００９３】
また、上記した実施形態では、不揮発性記憶半導体装置としてＥＰＲＯＭを例として説明してきたが、不揮発性メモリ領域のトランジスタ部にて、単層ゲート電極構造となっているものであれば、書き込み、消去が電気的に可能なＥＥＰＲＯＭの製造方法においても、本発明を適用することができる。
【図面の簡単な説明】
【図１】本発明を適用した一実施形態における不揮発性半導体記憶装置の製造方法により製造されたＥＰＲＯＭであり、（ａ）はＥＰＲＯＭのレイアウトを示す図、（ｂ）は（ａ）のＸ−Ｘ矢視断面図である。
【図２】不揮発性メモリと書き込み用負荷トランジスタの接続状態を示した図である。
【図３】本発明を適用した一実施形態における不揮発性半導体記憶装置の製造工程を示す図である。
【図４】図３に続く不揮発性半導体記憶装置の製造工程を示す図である。
【図５】２つの製造方法によって、不揮発性半導体記憶装置を製造したときのドレイン電圧値Ｖｄのばらつき幅を調べた結果を示す図である。
【図６】不揮発性メモリと書き込み用負荷トランジスタとの接続状態を示す回路図である。
【符号の説明】
１…Ｓｉ基板、２…フィールド酸化膜、３…ダミー酸化膜、
４、９…ポリシリコン膜、５…コントロールゲート、６…下部電極、
７…ゲート絶縁膜、８ａ…第１ゲート膜、８ｂ…ゲート酸化膜、
１０…フローティングゲート、１１…上部電極、１２…ゲート電極、
１３…ポリシリコン抵抗、１４…保護酸化膜、１５、２０…ソース領域、
１６、２１…ドレイン領域、１７…層間絶縁膜、１８…電気配線。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing an electrically writable nonvolatile semiconductor memory device.
[0002]
[Prior art]
FIG. 6 shows a circuit diagram of a nonvolatile memory semiconductor device having a nonvolatile memory and a load transistor. Conventionally, as shown in FIG. 6, there is a nonvolatile semiconductor memory device in which a nonvolatile memory and a load transistor are connected in series. The load transistor is for controlling a drain voltage applied to the nonvolatile memory to be a voltage for writing.
[0003]
A non-volatile memory is required to have a small L width (channel length), a thin gate oxide film, and the like from the viewpoint of miniaturization and operation speed of elements. On the other hand, the load transistor is required to have a larger L width and a thicker gate oxide film than the nonvolatile memory from the viewpoint of applying a high voltage during writing.
[0004]
Therefore, when the nonvolatile memory and the load transistor are formed on the same substrate, it is necessary to form them so as to satisfy the respective requirements.
[0005]
Specifically, since the thickness of the gate oxide film has different set values, the gate oxide film must be formed in separate steps. Also in the channel region, a dedicated ion implantation step is required because the concentration setting or the structure of the channel region is different.
[0006]
In addition, it is necessary to separately process the gate electrodes of a nonvolatile memory such as an EPROM and an EEPROM composed of a two-layer gate having a control gate formed on a floating gate and a load transistor. This is because in a nonvolatile memory, two electrode layers need to be etched, and in a load transistor, one electrode layer is etched.
[0007]
[Problems to be solved by the invention]
In the case where a plurality of nonvolatile memories and load transistors are formed, as described above, since the steps of forming the gate oxide film are separate, the width of the variation in the gate oxide film capacitance is different between the nonvolatile memory and the load transistors. Will be different. Similarly, since the step of forming the channel region is different, the variation in the concentration of the channel region differs between the nonvolatile memory and the load transistor. Further, since the processing steps of the gate electrode are different, the width of the variation of the L width differs between the nonvolatile memory and the load transistor.
[0008]
As described above, processing variations occur due to differences in manufacturing processes. For this reason, a difference occurs in the variation width of the on-resistance of each of the nonvolatile memory and the load transistor. For this reason, in the plurality of nonvolatile memories, the voltage value of the drain voltage Vd varies. As a result, the writing speed varies and the writing time of the nonvolatile memory becomes longer.
[0009]
Here, the reason why the writing time of the non-volatile memory becomes longer due to processing variations will be described using the following mathematical formula. First, the drain current Id and the threshold voltage Vth of the transistor are respectively expressed by the following general formulas.
[0010]
(Equation 1)

[0011]
(Equation 2)

[0012]
From Equation 1, the on-resistance Ron is derived as follows.
[0013]
[Equation 3]

[0014]
Here, L is the L width, W is the channel width, μ is the effective mobility of electrons on the surface, Cox is the gate oxide film capacity, Vth is the threshold voltage, Vg is the gate voltage, Vd is the drain voltage, and Na is This shows the impurity concentration of the channel region.
[0015]
From Expressions 2 and 3, the on-resistance Ron is a function of Na, L, and Cox, and can be expressed as Ron = f (Na, L, Cox). For this reason, when processing variations occur in Na, L, and Cox, variations occur in the on-resistance of each transistor.
[0016]
Next, assuming that the current flowing through the nonvolatile memory and the load transistor is i, the on-resistances of the nonvolatile memory and the load transistor are Ron1 and Ron2, and the power supply voltage is Vdd, the current i is expressed by Expression 4, and The drain voltage Vd of the memory is represented by Expression 5.
[0017]
(Equation 4)

[0018]
(Equation 5)

[0019]
As shown in Expression 5, when a write load transistor is connected in series to the nonvolatile memory, the drain voltage Vd is determined by the ratio of the on-resistance of each transistor. For this reason, the voltage value of the drain voltage Vd of the nonvolatile memory varies due to the variation in the on-resistance of the nonvolatile memory and the load transistor.
[0020]
Next, the change ΔVth in the threshold voltage of the nonvolatile memory during the write operation is generally represented by the following equation.
[0021]
(Equation 6)

[0022]
As described above, the change ΔVth in the threshold voltage is given by the current density Jg injected into the floating gate by hot electrons. Note that ΔQ indicates the amount of change in the accumulated charge, and Cfg indicates the capacitance between the floating gate and the control gate.
[0023]
Here, the operation at the time of writing and reading of the memory element will be described. Writing is performed by simultaneously applying a voltage to the control gate and the drain, generating hot electrons, and injecting electrons into the floating gate.
[0024]
At the time of reading, if electrons are injected into the floating gate, its threshold voltage is high, and even if a high-level voltage is applied to the control gate, the memory element does not conduct. On the other hand, if no data is written, that is, if electrons are not injected into the floating gate, the threshold voltage remains at the original low value, and a high-level voltage is applied to the control gate. When applied, the memory element conducts.
[0025]
As described above, data is stored by associating the conductive and non-conductive states of the memory element when a high-level voltage is applied to the control gate with data 1 and 0.
[0026]
Generally, during a write operation, generated hot electrons are injected into the floating gate as the floating gate voltage increases, so that the injection current into the floating gate increases.
[0027]
Also, when the floating gate voltage and the drain voltage Vd applied to the nonvolatile memory slightly change, the current injected into the floating gate changes greatly. At this time, the change ΔVth of the threshold voltage also changes according to Expression 6. That is, as the variation in the drain voltage Vd increases, the variation ΔVth in the threshold voltage also increases.
[0028]
In the writing of the nonvolatile memory, the voltage value after the writing is changed to a predetermined value through several cycles, with writing to reading as one cycle, in consideration of a certain degree of variation. For this reason, when the variation in the change in the threshold voltage is large, the number of write-to-read cycles greatly varies from cell to cell.
[0029]
For example, in the case of a rewritable nonvolatile memory such as a flash memory, the number of cycles increases, and the writing time increases. Further, the damage at the time of reading the nonvolatile memory is large, and the reliability is reduced. Further, in the case of a memory such as an OTP (One Time Program) that performs writing before shipment, there is a problem that the throughput of the inspection process is reduced (the inspection time is increased). Such a problem is caused by the variation of the drain voltage Vd as described above.
[0030]
In view of the above, it is an object of the present invention to provide a method of manufacturing a nonvolatile semiconductor memory device that can suppress a variation in a drain voltage value of a nonvolatile memory.
[0031]
[Means for Solving the Problems]
In order to achieve the above object, according to the first aspect of the present invention, a first gate insulating film (8a) is formed in a region of a semiconductor substrate (1) where a nonvolatile memory is to be formed, and at the same time, a load transistor is formed. A second gate insulating film (8b) is formed in a region to be formed.
[0032]
Thus, as compared with the case where the first gate insulating film (8a) and the second gate insulating film (8b) are separately formed, the variation width of the gate insulating film capacitance Cox in the nonvolatile memory and the load transistor in the load transistor are different. The variation width of the gate insulating film capacitance Cox can be reduced. Therefore, the variation width of the on-resistance of the nonvolatile memory can be made closer to the variation width of the on-resistance of the load transistor.
[0033]
As a result, the ratio between the on-resistance of the nonvolatile memory and the on-resistance of the load transistor can be made close to a constant. Therefore, since the drain voltage is determined by these ratios, in a nonvolatile semiconductor memory device having a plurality of nonvolatile memories, it is possible to suppress variations in drain voltage in the nonvolatile memories.
[0034]
According to a second aspect of the present invention, in the semiconductor substrate (1), channel doping ion implantation is simultaneously performed in a region where a nonvolatile memory is to be formed and a region where a load transistor is to be formed.
[0035]
As a result, the impurity concentration Na of the channel region in each of the nonvolatile memory and the load transistor is smaller than in the case where the channel doping ion implantation is separately performed in the region where the nonvolatile memory is to be formed and the region where the load transistor is to be formed. Can be made closer to each other. Therefore, the variation width of the on-resistance of the nonvolatile memory can be made closer to the variation width of the on-resistance of the load transistor.
[0036]
As a result, the ratio between the on-resistance of the nonvolatile memory and the on-resistance of the load transistor can be made close to a constant. Therefore, since the drain voltage is determined by these ratios, in a nonvolatile semiconductor memory device having a plurality of nonvolatile memories, it is possible to suppress variations in drain voltage in the nonvolatile memories.
[0037]
According to the third aspect of the present invention, in the semiconductor substrate (1), the first gate insulating film (8a) is formed in a region where a nonvolatile memory is to be formed, and at the same time, the first transistor is formed in a region where a load transistor is to be formed. The method is characterized by including a step of forming a second gate insulating film (8b) and a step of simultaneously performing channel doping ion implantation in a region where a nonvolatile memory is to be formed and a region where a load transistor is to be formed.
[0038]
The present invention is a combination of the first and second aspects. Compared with the case of only the first aspect or only the second aspect, the variation width of the on-resistance of the nonvolatile memory and the on-state of the load transistor are reduced. The variation width of the resistance can be made closer. As a result, in a nonvolatile semiconductor memory device having a plurality of nonvolatile memories, variation in drain voltage in the nonvolatile memory can be further suppressed.
[0039]
According to the fourth aspect of the present invention, the capacitor unit includes the control gate (5) and the floating gate (10), and the transistor unit includes the floating gate (10) on the first gate insulating film (8a). The nonvolatile memory having the structure provided is formed. At this time, by patterning the electrode layer formed on the semiconductor substrate, the floating gate (10) and the gate electrode (12) of the load transistor can be simultaneously formed.
[0040]
Thus, the variation width of the channel length (L width) of each of the nonvolatile memory and the load transistor can be reduced as compared with the case where the electrodes of the nonvolatile memory and the load transistor are separately formed as in the two-layer gate electrode structure. You can get closer. Therefore, the variation width of the on-resistance of the nonvolatile memory can be made closer to the variation width of the on-resistance of the load transistor.
[0041]
As a result, the ratio between the on-resistance of the nonvolatile memory and the on-resistance of the load transistor can be made close to a constant. Therefore, since the drain voltage is determined by these ratios, in a nonvolatile semiconductor memory device having a plurality of nonvolatile memories, it is possible to suppress variations in drain voltage in the nonvolatile memories.
[0042]
According to a fifth aspect of the present invention, in the step of forming the floating gate (10) and the control gate (5) which are capacitively coupled, the control gate (5) is formed on the field insulating film (2) in the capacitor portion. After forming 5), a floating gate (10) can be formed on the control gate (5).
[0043]
Further, as described in claim 6, forming the first gate insulating film (8a) on the surface of the transistor portion and simultaneously forming the second gate insulating film (8b) on the surface of the load transistor portion. You can also.
[0044]
Thus, as compared with the case where the first gate insulating film (8a) and the second gate insulating film (8b) are separately formed, the variation width of the gate insulating film capacitance Cox in the nonvolatile memory and the load transistor in the load transistor are different. The variation width of the gate insulating film capacitance Cox can be made closer to each other.
[0045]
Further, as described in claim 7, channel-doped ion implantation can be simultaneously performed in a region where a nonvolatile memory is to be formed and a region where a load transistor is to be formed.
[0046]
As a result, the impurity concentration Na of the channel region in each of the nonvolatile memory and the load transistor is smaller than in the case where the channel doping ion implantation is separately performed in the region where the nonvolatile memory is to be formed and the region where the load transistor is to be formed. Can be made closer to each other.
[0047]
Therefore, by combining the invention described in claim 4 with claims 5 and 6, the variation width of the on-resistance of the nonvolatile memory and the variation width of the on-resistance of the load transistor can be made closer. As a result, in the nonvolatile semiconductor memory device having the plurality of nonvolatile memories, the variation in the drain voltage in the nonvolatile memory can be further suppressed as compared with the invention described in claim 4.
[0048]
In addition, the code | symbol in the parenthesis of each said means shows the correspondence with the concrete means described in embodiment mentioned later.
[0049]
BEST MODE FOR CARRYING OUT THE INVENTION
FIG. 1A is a plan view of an EPROM as a nonvolatile memory according to an embodiment of the present invention, and FIG. 1B is a cross-sectional view taken along the line XX in FIG. However, in FIG. 1A, only electrodes, wirings, and the like are shown, and the electrodes are indicated by oblique lines.
[0050]
As shown in FIGS. 1A and 1B, a field oxide film 2 is formed on a Si substrate 1 as a semiconductor substrate. The field oxide film 2 has a partially opened structure, and a first gate film 8a of an EPROM is formed on the Si substrate 1 in the opening.
[0051]
On the field oxide film 2, a control gate 5 composed of a first polysilicon film 4 is formed. On the control gate 5, a floating gate 10 composed of a second-layer polysilicon film 9 is formed via a second gate film. The floating gate 10 extends from above the control gate 5 to above the first gate film 8a.
[0052]
Specifically, as shown in FIG. 1A, a capacitor in which a floating gate 10 having an area smaller than that of the control gate 5 is disposed on a control gate 5 having a substantially rectangular shape is formed. And a region B which constitutes an NMOS transistor in which a part of the floating gate 10 is extended outside the control gate 5 and reaches the first gate film 8a. Note that the region A and the region B correspond to the capacitor portion and the transistor portion, respectively, described in the claims.
[0053]
The source region 15 and the drain region 16 are disposed on both sides of the floating gate 10 located on the first gate film 8a. Although not shown in FIG. 1B, the source region 15 and the drain region 16 are arranged on the near side of FIG. 1B and on the other side of FIG. In the surface layer of the semiconductor substrate, a region between the source region 15 and the drain region 16 is a channel region. Although not shown in FIG. 1B, the channel region is a region near the lower side of the first gate film 8a.
[0054]
1B, an interlayer insulating film 17 is formed on the control gate 5 and the floating gate 10. In the interlayer insulating film 17, a contact hole 17a communicating with the control gate 5 is formed, and an electric wiring 18 is electrically connected to the control gate 5 via the contact hole 17a. I have.
[0055]
As described above, in the EPROM of the present embodiment, the control gate 5 is constituted by the first polysilicon film 4 and the floating gate 10 is constituted by the second polysilicon film 9. The configuration is such that the floating gate 10 is arranged. The writing and reading operations of this EPROM can be performed by the same operation as that of an EPROM having a two-layer gate electrode structure using general hot channel electron injection.
[0056]
Also in the present embodiment, the nonvolatile memory and the write load transistor are connected in series as shown in FIG. FIG. 2 is a schematic diagram showing a connection state between the EPROM and the load transistor. As shown in FIG. 2, the load transistor is arranged between the power supply and the drain region 16 of the EPROM. The load transistor is a MOS transistor including a gate electrode 12 formed on a semiconductor substrate, and a source region 20 and a drain region 21 formed on both sides of the gate electrode in a surface layer of the semiconductor substrate.
[0057]
In the present embodiment, the thickness of the gate oxide film 8a of the EPROM and the concentration of the channel region are set to the same thickness and concentration as those of the load transistor.
[0058]
Next, a manufacturing method when the EPROM and the load transistor are formed on the same semiconductor substrate will be described. 3 and 4 show a manufacturing process. However, here, a description will be given together with a manufacturing process of a capacitor and a resistor constituting another circuit formed on a silicon substrate together with the EPROM, and in the following figures, an EPROM area where an EPROM is formed, a capacitor where a capacitor is formed 2 shows a region and a load transistor region where a load transistor is formed.
[0059]
First, in the step shown in FIG. 3A, a P well 1a and an N well 1b are formed in a Si substrate 1. Then, the field oxide film 2 is formed by the LOCOS oxidation method, and the elements formed in each region are separated.
[0060]
Next, in a step shown in FIG. 3B, after forming a dummy oxide film 3 on the Si substrate 1, a first-layer polysilicon film 4 is grown on the entire surface of the wafer.
[0061]
In a step shown in FIG. 3C, a photoresist having a predetermined region opened is formed on the polysilicon film 4 by a photolithography step. Then, the polysilicon film 4 is patterned using the photoresist as a mask. As a result, the control gate 5 is formed in the EPROM region and the lower electrode 6 is left in the capacitor region.
[0062]
Thereafter, the control gate 5 and the lower electrode 6 are oxidized to form a gate insulating film 7 on these surfaces. This gate insulating film 7 functions as a second gate film disposed between the upper electrode and the lower electrode 6 to be formed later in the region A of the capacitor region.
[0063]
Subsequently, the first gate film 8a in the EPROM region and the gate oxide film 8b in the load transistor region of the Si substrate 1 are simultaneously formed by thermal oxidation.
[0064]
By simultaneously forming the first gate film 8a and the gate oxide film 8b in this manner, the variation width of the gate oxide film capacitance Cox of each of the EPROM and the load transistor can be made substantially equal.
[0065]
In the EPROM, the gate oxide film capacitance Cox is the sum of the gate oxide film capacitances of the first gate film 8a and the second gate film. Therefore, the variation width of the gate oxide film capacitance Cox is the sum of the variation widths generated in forming the first gate film 8a and the second gate film. In the present embodiment, the variation width occurs when the first gate film 8a is formed. And the width of the variation occurring when the gate oxide film 8b is formed is the same.
[0066]
By doing so, the variation width of the gate oxide film capacitance Cox can be reduced as compared with the case where the first gate film 8a and the gate oxide film 8b are separately formed.
[0067]
After the formation of the first gate film 8a and the gate oxide film 8b, ion implantation is performed simultaneously in the EPROM region and the load transistor region in the region that will be the channel region. This is for adjusting Vt, and is what is called channel-doped ion implantation. By simultaneously performing the channel doping ion implantation in this manner, the variation width of the impurity concentration Na of the channel region in the EPROM region and the load transistor region can be made equal.
[0068]
In the step shown in FIG. 4A, a second-layer polysilicon film 9 is formed on the entire surface of the wafer including the gate oxide film 8b and the first gate film 8a.
[0069]
In the step shown in FIG. 4B, the polysilicon film 9 is patterned by a photolithography and etching step. Thereby, the floating gate 10 is formed in the EPROM region, the upper electrode 11 is formed in the capacitor region, and the gate electrode 12 is formed in the load transistor region. At the same time, a polysilicon resistor 13 is formed between the capacitor region and the EPROM region.
[0070]
In an etching process for forming a gate electrode, in a conventional EPROM having a two-layer gate structure, two layers of polysilicon must be etched, while in a load transistor, one layer of polysilicon is etched. And the etching method was different. For this reason, conventionally, etching for forming the gate electrodes of the EPROM and the load transistor cannot be performed at the same time.
[0071]
On the other hand, in the present embodiment, the region B is constituted by one layer of the floating gate 10, and the region A is constituted by two layers of the control gate 5 and the floating gate 10. The EPROM is formed so as to be capacitively coupled to the EPROM. In region B, since only one layer of polysilicon is formed, the step of etching the polysilicon film for forming the floating gate 10 and the step of etching the polysilicon film for forming the gate electrode 12 must be performed simultaneously. Can be.
[0072]
As described above, by forming the floating gate 10 and the gate electrode 12 at the same time, the variation width of the L width of the EPROM and the load transistor can be made the same. Note that the L width of the EPROM is the length of the floating gate 10 in the region A in a direction perpendicular to the paper surface in FIG. 4B. The L width of the load transistor is the length of the gate electrode 12 in the left-right direction in FIG.
[0073]
After forming the floating gate 10 and the gate electrode 12, thermal oxidation is performed to form a protective oxide film 14 on the surfaces of the floating gate 10, the upper electrode 11, the gate 12, and the polysilicon resistor 13.
[0074]
In the step shown in FIG. 4C, a source region 15 and a drain region 16 are formed on both sides of the floating gate 10 in the EPROM region by ion implantation (see FIG. 1). Similarly, a source region 20 and a drain region 21 are formed in the load transistor region.
[0075]
Subsequently, after an interlayer insulating film 17 is formed on the entire surface of the wafer by the CVD method, a process of flattening the interlayer insulating film 17 is performed. Then, after forming contact holes 17a, 17b, and 17c in the interlayer insulating film 17 by photoetching, the electric wiring 18 is patterned.
[0076]
Thus, the electric wires 18a, 18b, 18c are electrically connected to the floating gate 10, the upper electrode 11, and the like through the contact holes 17a, 17b, 17c. In the case of forming a multilayer wiring structure in which a plurality of wiring layers are formed, an interlayer insulating film formation, a wiring layer patterning step, and the like are further performed. Thereafter, by covering the entire surface of the wafer with the protective film 19, a nonvolatile semiconductor memory device having an EPROM and a load transistor is completed.
[0077]
Thus, in this embodiment, the EPROM and the load transistor are formed simultaneously. Specifically, the formation of both gate oxide films 8a and 8b is performed simultaneously, and the channel doping ion implantation of both is performed simultaneously. In addition, the polysilicon film for forming the floating gate 10 of the EPROM and the gate electrode 12 of the load transistor is simultaneously etched.
[0078]
As a result, the variation width of the gate oxide film capacitance Cox, the variation width of the concentration Na of the channel region, and the variation width of the L width are the same in the EPROM and the load transistor as compared with the case where the EPROM and the load transistor are formed separately. It can approach the width. In other words, the magnitude of the generated error can be reduced.
[0079]
Therefore, the variation width of the on-resistance of the EPROM can be made closer to the variation width of the on-resistance of the load transistor. Thus, in a nonvolatile semiconductor memory device having a plurality of EPROM areas, it is possible to suppress variations in drain voltage in the EPROM. As a result, variations in the writing speed can be suppressed, and the increase in the writing time of the EPROM can be suppressed.
[0080]
For reference, FIG. 5 shows the variation in the drain voltage values when the first gate film 8a of the EPROM and the gate oxide film 8b of the load transistor are formed simultaneously (B) and when they are formed separately (A). The result of examining the width is shown. Both A and B are the results when the floating gate 10 and the gate electrode 12 are formed at the same time, and the channel doping ion implantation process is simultaneously performed in the EPROM and the load transistor. In addition, this result shows the variation width of the drain voltage value as a difference between the maximum value and the minimum value of the drain voltage.
[0081]
From this result, the variation width of the drain voltage value is reduced when the first gate film 8a and the gate oxide film 8b are formed simultaneously (B) as compared with when the first gate film 8a and the gate oxide film 8b are formed separately (A). You can see that there is.
[0082]
As described above, Cox in the EPROM is the sum of the capacitances of the gate oxide films in the first gate film and the second gate film. From the results of FIG. 5, as in the present embodiment, by forming the first gate film 8a and the gate oxide film 8b simultaneously, the variation width of the gate oxide film capacitance Cox between the EPROM and the load transistor is made substantially equal. You can say that you can.
[0083]
Further, within the wafer surface on which the chips are formed, processing variations due to the manufacturing process occur depending on the position. That is, even on the same wafer surface, there is a possibility that a plurality of chips located at positions separated from each other have different variations.
[0084]
In the present embodiment, the manufacturing process that affects parameters such as the L width, gate oxide film capacity, and concentration is performed in the same process for the EPROM and the load transistor. For this reason, if the transistors used in the same circuit in the same chip are located close to each other, the variation tendency of each parameter is substantially the same. Therefore, even if the manufacturing process varies in the wafer plane, the variation in the drain voltage can be suppressed.
[0085]
Also, in a multi-level technology for setting a plurality of voltage values after writing, it is necessary to accurately match the voltage values after writing. Therefore, if the variation in the voltage value after writing is large, it becomes difficult to reduce the number of times of reading and accurately match the voltage value. However, according to the present embodiment, the variation in the voltage value after writing can be suppressed, so that the problem in the multilevel technology can also be solved.
[0086]
As a method of improving the variation of the drain voltage value, there is a method proposed in Japanese Patent Publication No. 6-42551. This is to stabilize the drain voltage by giving the load transistor a larger resistance value than the load transistor in a circuit in which the nonvolatile memory and the load transistor are connected.
[0087]
However, in order to have a larger resistance value than the load transistor, a resistor and a circuit are required in addition to the nonvolatile memory and the load transistor. Therefore, the circuit size is large and complicated.
[0088]
On the other hand, in the present embodiment, since the variation of the drain voltage is suppressed by devising the manufacturing method, it is possible to prevent the circuit size from becoming large or complicated.
[0089]
In the above-described embodiment, the case where the manufacturing process affecting the three parameters of the L width, the gate oxide film capacitance, and the concentration are performed in the same process in the EPROM and the load transistor has been described. A manufacturing process that affects at least one of the parameters may be the same for the EPROM and the load transistor.
[0090]
Specifically, the formation of both gate oxide films 8a and 8b may be performed simultaneously. In addition, it is only necessary to perform both channel doping ion implantations simultaneously. Also, the etching of the polysilicon film for forming the floating gate 10 of the EPROM and the gate electrode 12 of the load transistor may be performed simultaneously. In addition, two of these may be performed.
[0091]
Thereby, the variation width of the on-resistance of the EPROM and the variation width of the on-resistance of the load transistor can be made closer to each other as compared with the case where the manufacturing process affecting the three parameters is separately performed in the EPROM and the load transistor. . As a result, variations in drain voltage in the EPROM can be suppressed.
[0092]
In the above-described embodiment, the region A constituting the capacitor of the EPROM has a structure in which the floating gate 10 is formed on the control gate 5 on the field oxide film 2. In the manufacturing process, the case where the floating gate 10 is formed on the control gate 5 after forming the control gate 5 has been described. However, the floating gate is formed on the lower side, and then the control gate is placed on the upper side. The present invention can also be applied to the case where the second embodiment is formed.
[0093]
In the above-described embodiment, an EPROM has been described as an example of the nonvolatile storage semiconductor device. However, if the transistor portion in the nonvolatile memory region has a single-layer gate electrode structure, writing, erasing, and the like can be performed. The present invention can also be applied to a method of manufacturing an EEPROM that is electrically possible.
[Brief description of the drawings]
1A and 1B are EPROMs manufactured by a method for manufacturing a nonvolatile semiconductor memory device according to an embodiment to which the present invention is applied, wherein FIG. 1A is a diagram showing a layout of the EPROM, and FIG. It is X sectional drawing.
FIG. 2 is a diagram showing a connection state between a nonvolatile memory and a load transistor for writing.
FIG. 3 is a diagram illustrating a manufacturing process of the nonvolatile semiconductor memory device according to the embodiment to which the present invention is applied;
FIG. 4 is a view illustrating a manufacturing step of the nonvolatile semiconductor memory device following FIG. 3;
FIG. 5 is a diagram showing a result of examining a variation width of a drain voltage value Vd when a nonvolatile semiconductor memory device is manufactured by two manufacturing methods.
FIG. 6 is a circuit diagram showing a connection state between a nonvolatile memory and a load transistor for writing.
[Explanation of symbols]
1. Si substrate, 2. Field oxide film, 3. Dummy oxide film,
4, 9: polysilicon film, 5: control gate, 6: lower electrode,
7: gate insulating film, 8a: first gate film, 8b: gate oxide film,
10 floating gate, 11 upper electrode, 12 gate electrode
13: polysilicon resistance, 14: protective oxide film, 15, 20: source region,
16, 21: drain region, 17: interlayer insulating film, 18: electric wiring.

Claims (7)

In a method for manufacturing a nonvolatile semiconductor memory device, a nonvolatile memory and a load transistor connected in series to the nonvolatile memory are formed on a semiconductor substrate.
In the semiconductor substrate (1), a first gate insulating film (8a) is formed in a region where the nonvolatile memory is to be formed, and at the same time, a second gate insulating film (8b) is formed in the region where the load transistor is to be formed. A) a method of manufacturing a nonvolatile semiconductor memory device. In a method for manufacturing a nonvolatile semiconductor memory device, a nonvolatile memory and a load transistor connected in series to the nonvolatile memory are formed on a semiconductor substrate.
A method for manufacturing a nonvolatile semiconductor memory device, comprising simultaneously performing channel-doped ion implantation in a region where a nonvolatile memory is to be formed and a region where a load transistor is to be formed in a semiconductor substrate (1). In a method for manufacturing a nonvolatile semiconductor memory device, a nonvolatile memory and a load transistor connected in series to the nonvolatile memory are formed on a semiconductor substrate.
In the semiconductor substrate (1), a first gate insulating film (8a) is formed in a region where the nonvolatile memory is to be formed, and at the same time, a second gate insulating film (8b) is formed in a region where the load transistor is to be formed. Performing the forming of
A method for manufacturing a non-volatile semiconductor memory device, comprising a step of simultaneously performing channel doping ion implantation in a region where a non-volatile memory is to be formed and a region where a load transistor is to be formed. In a method for manufacturing a nonvolatile semiconductor memory device, a nonvolatile memory and a load transistor connected in series to the nonvolatile memory are formed on a semiconductor substrate.
By forming a field insulating film (2) on a semiconductor substrate (1), a transistor portion for forming a transistor and a region for forming the load transistor in a region for forming a non-volatile memory are formed as elements. Separating,
In the semiconductor substrate (1), a first gate insulating film (8a) is formed on a surface of the transistor section, and a second gate insulating film (8b) is formed on a surface of a region where the load transistor is to be formed. Forming,
By forming an electrode layer (9) on the semiconductor substrate (1) and patterning the electrode layer (9), the electrode layer (9) is formed on the second gate insulating film (8b) in a region where the load transistor is to be formed. At the same time as forming the gate electrode (12), in the area where the non-volatile memory is to be formed, from the capacitor section for forming the capacitor to the first gate insulating film (8a) in the transistor section, floating Forming a gate (10) and forming the floating gate (10) and the control gate (5), which are capacitively coupled in the capacitor section. Manufacturing method. The step of forming the capacitively coupled floating gate (10) and the control gate (5) includes forming the control gate (5) on the field insulating film (2) in the capacitor section. The method according to claim 4, wherein the floating gate (10) is formed on the control gate (5). 5. The method according to claim 4, wherein a first gate insulating film is formed on a surface of the transistor portion, and simultaneously, a second gate insulating film is formed on a surface of the load transistor portion. 6. The method for manufacturing a nonvolatile semiconductor memory device according to item 5. After the step of forming the first gate insulating film (8a) and the step of forming the second gate insulating film (8b), and before the step of forming the floating gate (10) and the gate electrode (12). 7. The method according to claim 4, wherein channel doping ion implantation is simultaneously performed in a region where the nonvolatile memory is to be formed and a region where the load transistor is to be formed in the semiconductor substrate. The method for manufacturing a nonvolatile semiconductor memory device according to any one of the first to third aspects.

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