JP2004086763A - 半導体集積回路の設計方法および半導体集積回路の設計プログラム - Google Patents
半導体集積回路の設計方法および半導体集積回路の設計プログラム Download PDFInfo
- Publication number
- JP2004086763A JP2004086763A JP2002249467A JP2002249467A JP2004086763A JP 2004086763 A JP2004086763 A JP 2004086763A JP 2002249467 A JP2002249467 A JP 2002249467A JP 2002249467 A JP2002249467 A JP 2002249467A JP 2004086763 A JP2004086763 A JP 2004086763A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- replacement
- integrated circuit
- semiconductor integrated
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 claims abstract 12
- 238000004519 manufacturing process Methods 0.000 claims abstract 3
- 238000005457 optimization Methods 0.000 claims 5
- 238000000034 method Methods 0.000 claims 4
- 230000003068 static effect Effects 0.000 claims 3
- 238000005259 measurement Methods 0.000 claims 2
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 abstract 1
- 238000003786 synthesis reaction Methods 0.000 abstract 1
Images
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
【課題】半導体集積回路の配置配線工程後に性能最適化のためのセルの置換を容易に行え、配置配線工程のやり直しを不要にできること。
【解決手段】論理合成手段１は、ＲＴＬ１０に基づきネットリスト１１を生成する。配置配線手段２は、ネットリスト１１に基づき製造工程用のレイアウトデータ１２を生成する。置換処置手段３は、配置配線手段２により得たレイアウトデータ１２に対し性能最適化によりセルを置き換える必要性があるとき、配置配線の情報を変更せずに、論理および振舞が等価であるセルに置き換える。この際、置換個所の情報１３を参照して修正後のレイアウトデータ１４を得て製造工程に供給する。
【選択図】 図１
【解決手段】論理合成手段１は、ＲＴＬ１０に基づきネットリスト１１を生成する。配置配線手段２は、ネットリスト１１に基づき製造工程用のレイアウトデータ１２を生成する。置換処置手段３は、配置配線手段２により得たレイアウトデータ１２に対し性能最適化によりセルを置き換える必要性があるとき、配置配線の情報を変更せずに、論理および振舞が等価であるセルに置き換える。この際、置換個所の情報１３を参照して修正後のレイアウトデータ１４を得て製造工程に供給する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路の配置配線工程後に信頼性向上や不具合対策等の性能最適化する際に配置配線工程のやり直しを不要にできる半導体集積回路の設計方法、半導体集積回路の設計プログラムおよび半導体集積回路の設計装置に関する。
【０００２】
【従来の技術】
図１１は、従来の半導体集積回路の設計工程を示すフローチャートである。ＲＴＬ（Ｒｅｇｉｓｔｅｒ Ｔｒａｎｓｆｅｒ Ｌｅｖｅｌ）９０で記述されたハードウェア記述（ＲＴＬ記述とは実現する論理をレジスタとレジスタ間の論理機能で表現したハードウェア記述言語（ＨＤＬ）の記述を言う。）に基づき、論理合成（ステップＳ９１）しネットリスト９２を得て、配置配線の工程（ステップＳ９３）を経て、製造工程用のレイアウトデータ９４が生成される。
【０００３】
従来、配置配線の工程（ステップＳ９３）後に性能最適化（あるいは不具合対策）が必要である場合（ステップＳ９５：Ｙｅｓ）、配置配線（ステップＳ９３）、または論理合成（ステップＳ９１）のやり直しが発生し、設計時間が長期化する傾向があった。これらを回避するために、従来、二つの手法が考案されている。
【０００４】
・従来手法（その１）…米国特許第６０９９５８４号， Ｇ．Ａｒｎｏｌｄ， ｅｔａｌ， ”ＳＹＳＴＥＭ ＴＯ ＦＩＸ ＰＯＳＴ−ＬＡＹＯＵＴ ＴＩＭＩＮＧ ＡＮＤ ＤＥＳＩＧＮ ＲＵＬＥＳ ＶＩＯＬＡＴＩＮＳ”（以下「ＩＰＯ手法」と呼ぶ）。
【０００５】
このＩＰＯ手法では、配置配線の工程（ステップＳ９３）後に判明した遅延情報を用いて、駆動能力が異なる機能および振舞（入出力論理）が等価なゲートに置き換えることで、性能最適化を行うものである。この際、ゲートの大きさ、機能、配線について適宜組み合わせて変更する。
【０００６】
・従来手法（その２）…米国特許第５６１９４２０号， Ｄ．Ｇ．Ｂｒｅｉｄ，ｅｔ ａｌ， ”ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＣＥＬＬ ＨＡＶＩＮＧ ＡＶＡＲＩＡＢＬＥ ＴＲＡＮＳＩＳＴＯＲ ＷＩＤＴＨ”（以下、「オンデマンドセル手法」と呼ぶ）。
【０００７】
オンデマンドセル手法では、大きな特長として、セル内のトランジスタのゲート幅を可変にできるようなセル構造を採用している。配置配線の工程（ステップＳ９３）後に判明した遅延情報を用いて、セル内のトランジスタのゲート幅のサイズを異なるもの（トランジスタのサイズのみ）に変更する。但し、配線、端子、サイズは変更しない。これにより、セルの駆動力が可変になるため配置配線の工程（ステップＳ９３）後に性能最適化が行える。
【０００８】
この他、オンデマンドセル手法に同様な技術として下記の学会論文がある。「Ａ Ｐｅｒｆｏｒｍａｎｃｅ Ｏｐｔｉｍｉｚａｔｉｏｎ Ｍｅｔｈｏｄ ｂｙＧａｔｅ Ｒｅｓｉｚｉｎｇ Ｂａｓｅｄ ｏｎ Ｓｔａｔｉｓｔｉｃａｌ Ｓｔａｔｉｃ Ｔｉｍｉｎｇ Ａｎａｌｙｓｉｓ」 Ｍ．Ｈａｓｈｉｍｏｔｏ，Ｈ．Ｏｎｏｄｅｒａ， ＩＥＩＣＥ Ｔｒａｎｓａｃｔｉｏｎ Ｆｕｎｄａｍｅｎｔａｌｓ， ｖｏｌ Ｅ８３−Ａ， ｎｏ １２， ｐｐ． ２５５８−２５６８， ２０００／１２
【０００９】
【発明が解決しようとする課題】
しかしながら、上記のＩＰＯ手法は、駆動力が異なるセルに置換する場合、セルの数やサイズや端子位置が変わってしまう場合があり、該当セルを含む配置配線をやり直す必要が生じる点が挙げられる。セルの数が増加する場合の一例としては、リビータ（信号レベルを高める中継装置）の挿入がある。
【００１０】
また、オンデマンドセル手法では、（１）セル構造のためセルサイズが冗長（予め余裕をもたせる）であるためチップ全体のサイズが大きくなる。（２）セルの駆動力選択がセル内のトランジスタの高さ（ゲート長Ｌとゲート幅Ｗのうち、ゲート幅Ｗに相当）に依存しているため、例えばトランジスタの閾値を変更して、低リークに変更したセルや、高速スイッチングに変更したセルに置き換えることができない。
【００１１】
この発明は、上記問題点に鑑みてなされたものであって、半導体集積回路の配置配線工程後に性能最適化のためのセルの置換を容易に行え、配置配線工程のやり直しを不要にできる半導体集積回路の設計方法、半導体集積回路の設計プログラムおよび半導体集積回路の設計装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明は、配置配線後に性能最適化のためにセルを置き換える必要性が生じたときに、必要な性能最適化の情報と置換個所の情報とに基づき入出力論理が等価なセルのタグ名を選択して置き換えることを特徴とする。
【００１３】
この発明によれば、セルのタグ名を変更するだけであるため、配置配線情報を変更せずとも必要な性能最適化を図ることができるようになる。性能最適化により信頼性向上および不具合対策への対応を迅速に行え、かつ設計作業における工程の手戻りが発生せず設計の効率化が図れる。
【００１４】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかる半導体集積回路の設計方法、半導体集積回路の設計プログラムおよび半導体集積回路の設計装置の好適な実施の形態を詳細に説明する。
【００１５】
図１は、この発明の半導体集積回路の設計装置を示すブロック図である。論理合成手段１は、ＲＴＬ１０に基づきネットリスト１１を生成する。配置配線手段２は、ネットリスト１１に基づき製造工程用のレイアウト情報（レイアウトデータ）１２を生成する。以上のネットリスト１１およびレイアウトデータ１２は、既存のシミュレーションプログラムの実行に基づき自動作成することができる。
【００１６】
そして、この発明では置換処置手段３を備える。置換処置手段３は、配置配線手段２により得たレイアウトデータ１２に対し何らかの理由（例えば性能最適化）によってセルを置き換える必要性があるとき、配置配線の情報を変更せずに、論理および振舞が等価であるセルに置き換える。この際、置換個所の情報１３を参照して修正後レイアウトデータ１４を得て製造工程に供給する。なお、図１に示すブロック図は、図中上方から下方に向けて順次処理が実行されるものである。この処理手順はこの発明の設計方法のフローチャートに相当している。
【００１７】
この発明では、配置配線手段２により生成されるレイアウトデータ１２そのものは変更／補正をしない。この点は従来のＩＰＯ手法と異なっている。このレイアウトデータ１２とは以下の６種類のデータを含む。
【００１８】
（１）セルのタグ名（例として、連結固有名）
（２）セルの位置（原点）
（３）セルの形状および大きさ
（４）配線のタグ名（例として、連結固有名）
（５）配線の位置（原点）情報方法
（６）配線の形状および大きさ
但し、（４）〜（６）の各配線とは、セル内のローカル配線を含まない。
【００１９】
図２は、レイアウトデータ１２を示す図である。図には、あるセルに関するレイアウトデータが示されている。このセル２０に関するセルデータは、タグ名と、位置と、形状／大きさに関する情報からなる。ここで、タグ見本を用いてタグ名の意味を説明する。
【００２０】
ＳＣＹＡＤ２００１０
【００２１】
上記例は、１０桁のタグ名であり、１文字目（１０桁位置：Ｓ）は標準品であることを示し、２文字目（Ｃ）はＣＭＯＳであることを示し、３文字目（Ｙ）はセル品種・トランジスタの駆動能力を示し、４，５文字目（ＡＤ）はファンクション（機能）がＡＮＤゲートであることを示し、６文字目（２）は入力数が２入力であることを示し、９文字目（２桁位置：１）は駆動能力がＸ１駆動であることを示している。その他の文字（桁）は予備用である。
【００２２】
３文字目（Ｙ）は、トランジスタの駆動力（速度や電力）を示している。例えば、Ｘは、ＨｉｇｈＳｐｅｅｄ，上記のようにＹであればＮｏｒｍａｌＳｐｅｅｄ，ＺであればＬｏｗＬｅａｋ（ＳｌｏｗＳｐｅｅｄ）を示す。また、バグフィックスあるいはマイナーチェンジの修正品であることを示す場合があり、ＳであればＨｉｇｈＳｐｅｅｄ（ｂａｇｆｉｘｅｄ）であり、ＴであればＮｏｒｍａｌＳｐｅｅｄ（ｂａｇｆｉｘｅｄ）であり、ＵであればＬｏｗＬｅａｋ（ｂａｇｆｉｘｅｄ）である。例えば、ＳＣＸＡＤ２００１０であれば高速版への変更を意味し、ＳＣＴＤ２００１０であればバグフィックス版への変更を意味している。
【００２３】
そして、この発明では、上記（２）〜（６）の変更を行わず、（１）セルのタグ名のみを変更する。これにより、置換処置手段３によるセルの置換処置を行っても配置配線を実行不要にする。具体的には、セルの置き換えのため、機能および振舞が同一である差し替え可能なセルを用意しておく。差し替えが可能なセルは以下の構造を条件とする。
【００２４】
（ａ）セルの機能および振舞が同一である。
（ｂ）セルのサイズが同一である。
（ｃ）セルの端子の位置、数およびサイズが同一である。
（ｄ）セル内に含まれるトランジスタのゲート長Ｌ、ゲート幅Ｗが同一である。
（ｅ）セル内の配線（ローカル配線）情報は異なってもよい。
（ｆ）セルのテクノロジ（プロセスパラメータは）異なってもよい。
【００２５】
ちなみに、上記（ｄ）〜（ｆ）の各点が前述した従来技術のオンデマンドセル手法と相違している。図２のレイアウトデータを修正する場合、セル２０のセルデータのタグ名のみを他のタグ名のセルに置換する。
【００２６】
（実施の形態１）
図３は、本発明の実施の形態１による処理手順を示すフローチャートである。以下に説明する各実施の形態では共通する構成部に同一の符号を附すものとする。実施の形態１では、配置配線後のレイアウトデータ１２に基づき、ＳＴＡ（ＳｔａｔｉｃＴｉｍｉｎｇＡｎａｌｙｚｅｒ：静的タイミング解析ツール）を用いて静的タイミング解析を実行する（ステップＳ３０）。この解析結果３１に基づき、置換個所の生成工程（ステップＳ３２）では、例えば、タイミングバイオレーションが発生しているパスに含まれている全てまたは一部の置換が必要なセルのリスト（置換個所の情報）１３を得る。
【００２７】
ここで、具体的には、高速（例えば１０％）なセル（トランジスタ）に置換する必要性や、より低消費電力のトランジスタに置換する必要性が生じたものとする。この場合、置換処置手段３は、前述したタグ見本のなかからこの要求を満たす新たなセルのタグ名を抽出し、レイアウトデータ１２に含まれる置換個所のセルのタグ名を同等の機能および振舞を有する新たなセルのタグ名に変更する（ステップＳ３３）。同等の機能および振舞とは、トランジスタ等ゲートの入出力論理が等価なことを指している。そして、具体的には、図示しないライブラリを参照し、レイアウトデータ１２に含まれる置換個所のセルのタグ名をトランジスタの閾値を変更して要求に適合したトランジスタを選択する。
【００２８】
これにより、コストがかかる配置配線の工程を再度実行せずとも、必要な要求を満たしたセルを配置させ、修正後レイアウトデータ１４を作成し、製造工程に渡すことができ、性能の最適化および設計時間の短縮化が図れるようになる。
【００２９】
（実施の形態２）
図４は、本発明の実施の形態２による処理手順を示すフローチャートである。実施の形態２では、配置配線後のレイアウトデータ１２に基づき、回路シミュレータによる解析を実行する（ステップＳ４０）。この解析結果４１に基づき、置換個所の生成工程（ステップＳ４２）では、例えば、タイミングバイオレーションが発生しているパスに含まれている全てまたは一部の置換が必要なセルのリスト（置換個所の情報）１３を得るものである。
【００３０】
以降、実施の形態１と同様に、置換処置手段３は、前述したタグ見本のなかから要求を満たす新たなセルのタグ名を抽出し、レイアウトデータ１２に含まれる置換個所のセルのタグ名を同等の機能および振舞を有する新たなセルのタグ名に変更し、修正後レイアウトデータ１４を作成する（ステップＳ４３）。
【００３１】
（実施の形態３）
図５は、本発明の実施の形態３による処理手順を示すフローチャートである。実施の形態３では、設計された回路が製造工程を経て作成されたＬＳＩ（実チップ）を用いて実際の計測を行う（ステップＳ５０）。この計測結果５１に基づき、置換個所の生成工程（ステップＳ５２）では、例えば、タイミングバイオレーションが発生しているパスに含まれている全てまたは一部の置換が必要なセルのリスト（置換個所の情報）１３を得るものである。
【００３２】
以降、実施の形態１と同様に、置換処置手段３は、前述したタグ見本のなかから要求を満たす新たなセルのタグ名を抽出し、レイアウトデータ１２に含まれる置換個所のセルのタグ名を同等の機能および振舞を有する新たなセルのタグ名に変更し、修正後レイアウトデータ１４を作成する（ステップＳ５３）。
【００３３】
（実施の形態４）
図６は、本発明の実施の形態４による処理手順を示すフローチャートである。実施の形態４は、前述した実施の形態１〜３により得た修正後レイアウトデータ１４に対する再度の修正を行う構成である。再度の修正は、物性パタメータ、例えばトランジスタの閾値が異なるセルに代替する場合に必要となる。代替のセルの情報が予め代替ライブラリ６０として用意され、要求に応じた最適なセルを自動選択する構成である。
【００３４】
これにより、置換個所の選択／修正工程（ステップＳ６２）では、置換個所の情報１３に基づき、必要な置換個所に対して要求に応じたセルを代替ライブラリ６０の中から選択し、新たな置換個所の情報１３ａとして置換処置の工程に渡し置換処置を実行し（ステップＳ６３）、修正後レイアウトデータ１４ａを得ることができるようになる。代替ライブラリ６０を用いることによって、例えば、消費電力を小さくしたい要求と、性能向上とを同時に満たす、という要求に応えて置換個所を修正できるようになる。また、既存する自社のライブラリ以外の他社のライブラリを利用できるようになる等、各種物性パタメータのセルを自由に選択できるようになる。
【００３５】
（実施の形態５）
図７は、本発明の実施の形態５による処理手順を示すフローチャートである。実施の形態５は、実施の形態４同様に前述した実施の形態１〜３により得た修正後レイアウトデータ１４に対する再度の修正を行う構成である。代替のセルの情報が予め代替ライブラリ６０として用意され、要求に応じた最適なセルを自動選択する構成である。
【００３６】
置換個所の選択／修正工程（ステップＳ７１）では、置換個所の情報１３に基づき、必要な置換個所に対して要求に応じたセルを代替ライブラリ６０の中から選択する。この際、代替ライブラリ６０が有するデータで要求を満足できない場合には、動的に新たな代替ライブラリを作成し格納しておく。
【００３７】
このような代替ライブラリ６０が有するデータで要求を満足できない場合、セル内の配線（ローカル配線）情報を異なるセルに替えてもよい。但し、ローカル配線が異なるセルを選択した場合には、セル内の配線に関してデザインルールチェック（ＤＲＣ）を実行し、配線レイアウトに問題が生じないことを確認してから新たな置換個所の情報１３ａとして置換処置の工程に渡し置換処置を実行し（ステップＳ７２）、修正後レイアウトデータ１４ａを得る。
【００３８】
図８は、一般的なセルの配置構成を示す図である。図示のように平面の一方は高さ（ｙ），他方は幅（ｘ）である。このような大きさ（ｘ，ｙ）を有するセル２０は、図示のように、電源（ＶＤＤ，ＧＮＤ）と、端子Ａ，Ｂ，Ｙが所定のレイアウトで配置されている。
【００３９】
図９は、セル内の異なるローカル配線状態を説明するための図である。セル内における配線は、各端子Ａ，Ｂ，Ｙを外部に導出する配線７６（７６ａ〜７６ｃ）と、セル内部に配置されるローカル配線７７（７７ａ，７７ｂ）がある。
【００４０】
図９（ａ）は、問題なく適切に行えるレイアウトのローカル配線７７ａを選択した例である。これに対し、ローカル配線情報が異なるセルに替えた場合、図９（ｂ）に示す如く、選択したセルのローカル配線７７ｂが個所Ｐにて配線７６ａにショートするレイアウトである場合が生じる。ステップＳ７１にて実行するデザインルールチェックでは、このようなショート（所定距離以下の接近を含む）状態を検出する。この検出結果に基づいてローカル配線７７が配線７６にショートしないセルを選択する。
【００４１】
（実施の形態６）
図１０は、本発明の実施の形態６による処理手順を示すフローチャートである。実施の形態６は、実施の形態５の変形例であり、代替ライブラリ６０を用い、動的に代替ライブラリを作成する構成である。
【００４２】
即ち、置換個所の選択／修正の工程（ステップＳ８１）では、代替ライブラリの作成時に、予めレイアウト情報（修正後レイアウトデータ）１４に含まれる配線７６の情報を読み取り、この配線７６の配線状態によってローカル配線７７の配線禁止領域を設定する。そして、この配線禁止領域を除く制約を満たすローカル配線７７を有するセルを選択し動的に新たな代替ライブラリ６０を作成し格納する。これにより、この実施の形態６ではデザインルールチェックの処理を省くことができる。
【００４３】
上記実施の形態１〜６で説明した各処理は、いずれも設計装置上で動作する設計プログラムが自動実行するものであるため、セルの置換処理を簡単に行えるようになる。特に、チップの不具合対策や、動作周波数の改善を容易に行えるようになる。
【００４４】
始めに、不具合対策の具体例を説明する。スタンダードセル内のトランジスタのゲートは、Ｃｏｓｉ（コバルトシリサイド）を用いて形成されている。このＣｏｓｉを用いたトランジスタのゲートは、ポリゴンデータが示す形状によって低温時にひび割れを起こすことが知られている。その結果、Ｃｏｓｉ対策を行っていないライブラリを用いて設計したＡＳＩＣでは、通常より低温時の動作マージンが狭くなり、組み込み機器に対する搭載の制約条件が生じる。この発明によれば、スタンダードセルの入出力論理は変えることなくＣｏｓｉ対策を行ったライブラリを用いて全レイアウトのセルを置換することができるようになり、低温時におけるＡＳＩＣの動作障害を回避することができるようになる。
【００４５】
次に、動作周波数の改善の具体例を説明する。従来は、設計後、動作周波数を測定したところ、目標周波数より低い場合には、設計をやり直す必要があった。設計の全ての工程をやり直すことは工程に無駄が生じるほかに、既に上流の設計データが失われた場合はやり直すことができない。この発明によれば、レイアウトの最終データ（例えばＧＤＳＩＩフォーマット）に含まれる一部のセルのデータを高速セルに置換するだけで動作周波数を高速化できるようになる。
【００４６】
以上説明した半導体集積回路の設計方法は、予め用意されたプログラムをパーソナル・コンピュータやワークステーション等のコンピュータで実行することにより実現することができる。このプログラムは、各種記録媒体に記録され、コンピュータによって記録媒体から読み出されることによって実行される。またこのプログラムは、インターネット等のネットワークを介して配布することが可能な伝送媒体であってもよい。
【００４７】
（付記１）半導体集積回路の各セルを配置配線した後のレイアウト情報と、該レイアウト情報に必要な性能最適化のためのセルの置換個所の情報とに基づき、前記レイアウト情報に含まれる置換個所の前記セルのタグ名を入出力論理が等価で前記性能最適化に適した他のセルのタグ名に置換する置換処置工程を含むことを特徴とする半導体集積回路の設計方法。
【００４８】
（付記２）半導体集積回路の各セルを配置配線した後のレイアウト情報を用いてスタティックタイミング解析を行うスタティックタイミング解析工程と、
前記スタティックタイミング解析工程による解析結果を参照してタイミングバイオレーションが発生しているパスに含まれている全てまたは一部のセルの置換個所の情報を生成する置換個所生成工程と、
前記置換個所生成工程で生成された置換個所の情報と前記レイアウト情報とに基づき、前記レイアウト情報に含まれる置換個所の前記セルのタグ名を入出力論理が等価で性能最適化に適した他のセルのタグ名に置換する置換処置工程と、
を含むことを特徴とする半導体集積回路の設計方法。
【００４９】
（付記３）半導体集積回路の各セルを配置配線した後のレイアウト情報を用いて回路シミュレータによる解析を行う回路シミュレータ実行工程と、
前記回路シミュレータ実行工程による解析結果を参照してタイミングバイオレーションが発生しているパスに含まれている全てまたは一部のセルの置換個所の情報を生成する置換個所生成工程と、
前記置換個所生成工程で生成された置換個所の情報と前記レイアウト情報とに基づき、前記レイアウト情報に含まれる置換個所の前記セルのタグ名を入出力論理が等価で性能最適化に適した他のセルのタグ名に置換する置換処置工程と、
を含むことを特徴とする半導体集積回路の設計方法。
【００５０】
（付記４）半導体集積回路の各セルを配置配線した後のレイアウト情報に基づき製造工程を経て作成された実チップの特性計測を行うチップ特性計測工程と、
前記チップ特性計測工程による計測結果を参照してタイミングバイオレーションが発生しているパスに含まれている全てまたは一部のセルの置換個所の情報を生成する置換個所生成工程と、
前記置換個所生成工程で生成された置換個所の情報と前記レイアウト情報とに基づき、前記レイアウト情報に含まれる置換個所の前記セルのタグ名を入出力論理が等価で性能最適化に適した他のセルのタグ名に置換する置換処置工程と、
を含むことを特徴とする半導体集積回路の設計方法。
【００５１】
（付記５）前記各工程の実行後、再度性能最適化が必要なセルの置換個所が生じた場合には、該セルの代替情報を予め用意された代替ライブラリから選択し、該選択後の置換個所の情報を前記置換処置工程に出力する置換個所の選択工程を含むことを特徴とする付記１〜４のいずれか一つに記載の半導体集積回路の設計方法。
【００５２】
（付記６）前記置換個所の選択工程は、
前記代替ライブラリの代替情報を用いることができない場合には、入出力論理が等価で性能最適化に適した他のセルの代替情報を生成し、前記代替ライブラリに格納する代替ライブラリ作成工程を含むことを特徴とする付記５に記載の半導体集積回路の設計方法。
【００５３】
（付記７）前記置換個所の選択工程は、
前記代替ライブラリの代替情報を用いることができず、入出力論理が等価で性能最適化に適した他のセルの代替情報を生成した場合には、前記レイアウト情報が有するデザインルールに対し、前記生成したセルのデザインが所定のデザインルールチェックに違反するか否か検出するデザインルールチェック工程を含むことを特徴とする付記６に記載の半導体集積回路の設計方法。
【００５４】
（付記８）前記置換個所の選択工程は、
予め前記レイアウト情報内に配線禁止領域を設定する配線禁止領域設定工程を含み、
前記ライブラリ作成工程は、
前記配線禁止領域設定工程により該配線禁止領域とされた領域以外の領域内で前記入出力論理が等価で性能最適化に適した他のセルの代替情報を生成することを特徴とする付記６に記載の半導体集積回路の設計方法。
【００５５】
（付記９）前記置換処置工程は、
前記セルの選択を、前記デザインルールチェック工程によるデザインルールチェックの検出状態に基づき選択または修正が可能なセルが生成されるまで繰り返し、前記レイアウト情報により選択されたセルのタグ情報を前記生成したセルのタグ情報に修正することを特徴とする付記７または８に記載の半導体集積回路の設計方法。
【００５６】
（付記１０）半導体集積回路の配置配線後の性能最適化を図る設計プログラムであって、該設計プログラムはコンピュータに、
半導体集積回路の各セルを配置配線した後のレイアウト情報と、該レイアウト情報に必要な性能最適化のためのセルの置換個所の情報とに基づき、前記レイアウト情報に含まれる置換個所の前記セルのタグ名を入出力論理が等価で前記性能最適化に適した他のセルのタグ名に置換させることを特徴とする半導体集積回路の設計プログラム。
【００５７】
（付記１１）半導体集積回路の配置配線後の性能最適化を図る設計プログラムであって、該設計プログラムはコンピュータに、
半導体集積回路の各セルを配置配線した後のレイアウト情報を用いてスタティックタイミング解析を行わせ、
前記スタティックタイミング解析による解析結果を参照してタイミングバイオレーションが発生しているパスに含まれている全てまたは一部のセルの置換個所の情報を生成させ、
前記生成された置換個所の情報と前記レイアウト情報とに基づき、前記レイアウト情報に含まれる置換個所の前記セルのタグ名を入出力論理が等価で性能最適化に適した他のセルのタグ名に置換させることを特徴とする半導体集積回路の設計プログラム。
【００５８】
（付記１２）半導体集積回路の配置配線後の性能最適化を図る設計プログラムであって、該設計プログラムはコンピュータに、
半導体集積回路の各セルを配置配線した後のレイアウト情報を用いて回路シミュレータによる解析を行わせ、
前記回路シミュレータ実行による解析結果を参照してタイミングバイオレーションが発生しているパスに含まれている全てまたは一部のセルの置換個所の情報を生成させ、
前記生成された置換個所の情報と前記レイアウト情報とに基づき、前記レイアウト情報に含まれる置換個所の前記セルのタグ名を入出力論理が等価で性能最適化に適した他のセルのタグ名に置換させることを特徴とする半導体集積回路の設計プログラム。
【００５９】
（付記１３）半導体集積回路の配置配線後の性能最適化を図る設計プログラムであって、該設計プログラムはコンピュータに、
半導体集積回路の各セルを配置配線した後のレイアウト情報に基づき製造工程を経て作成された実チップの特性計測を行わせ、
前記チップ特性計測による計測結果を参照してタイミングバイオレーションが発生しているパスに含まれている全てまたは一部のセルの置換個所の情報を生成させ、
前記生成された置換個所の情報と前記レイアウト情報とに基づき、前記レイアウト情報に含まれる置換個所の前記セルのタグ名を入出力論理が等価で性能最適化に適した他のセルのタグ名に置換させることを特徴とする半導体集積回路の設計プログラム。
【００６０】
（付記１４）半導体集積回路の各セルを配置配線した後のレイアウト情報と、該レイアウト情報に必要な性能最適化のためのセルの置換個所の情報とが入力され、前記レイアウト情報に含まれる置換個所の前記セルのタグ名を入出力論理が等価な他のセルのタグ名に置換する置換処置手段を備えたことを特徴とする半導体集積回路の設計装置。
【００６１】
【発明の効果】
本発明によれば、半導体集積回路の配置配線工程後に信頼性向上や不具合対策のために性能最適化する際、セルのタグ名のみを置換するため、セルの個数増加が生じることなく、また、配置配線をやり直さずに信頼性向上を図ることができ、併せて設計時間を短縮できるようになる。
【図面の簡単な説明】
【図１】この発明の半導体集積回路の設計装置を示すブロック図である。
【図２】レイアウトデータを示す図である。
【図３】本発明の実施の形態１による処理手順を示すフローチャートである。
【図４】本発明の実施の形態２による処理手順を示すフローチャートである。
【図５】本発明の実施の形態３による処理手順を示すフローチャートである。
【図６】本発明の実施の形態４による処理手順を示すフローチャートである。
【図７】本発明の実施の形態５による処理手順を示すフローチャートである。
【図８】一般的なセルの配置構成を示す図である。
【図９】セル内の異なるローカル配線状態を説明するための図である。
【図１０】本発明の実施の形態６による処理手順を示すフローチャートである。
【図１１】従来の半導体集積回路の設計工程を示すフローチャートである。
【符号の説明】
１ 論理合成手段
２ 配置配線手段
３ 置換処置手段
１０ ＲＴＬ
１１ ネットリスト
１２ レイアウトデータ
１３，１３ａ 置換個所の情報
１４，１４ａ 修正後レイアウトデータ
２０ セル
２１ 配線
３１，４１ 解析結果
５１ 計測結果
６０ 代替ライブラリ
Ａ，Ｂ，Ｙ 端子
７６（７６ａ〜７６ｃ） 配線
７７（７７ａ，７７ｂ） ローカル配線
【発明の属する技術分野】
この発明は、半導体集積回路の配置配線工程後に信頼性向上や不具合対策等の性能最適化する際に配置配線工程のやり直しを不要にできる半導体集積回路の設計方法、半導体集積回路の設計プログラムおよび半導体集積回路の設計装置に関する。
【０００２】
【従来の技術】
図１１は、従来の半導体集積回路の設計工程を示すフローチャートである。ＲＴＬ（Ｒｅｇｉｓｔｅｒ Ｔｒａｎｓｆｅｒ Ｌｅｖｅｌ）９０で記述されたハードウェア記述（ＲＴＬ記述とは実現する論理をレジスタとレジスタ間の論理機能で表現したハードウェア記述言語（ＨＤＬ）の記述を言う。）に基づき、論理合成（ステップＳ９１）しネットリスト９２を得て、配置配線の工程（ステップＳ９３）を経て、製造工程用のレイアウトデータ９４が生成される。
【０００３】
従来、配置配線の工程（ステップＳ９３）後に性能最適化（あるいは不具合対策）が必要である場合（ステップＳ９５：Ｙｅｓ）、配置配線（ステップＳ９３）、または論理合成（ステップＳ９１）のやり直しが発生し、設計時間が長期化する傾向があった。これらを回避するために、従来、二つの手法が考案されている。
【０００４】
・従来手法（その１）…米国特許第６０９９５８４号， Ｇ．Ａｒｎｏｌｄ， ｅｔａｌ， ”ＳＹＳＴＥＭ ＴＯ ＦＩＸ ＰＯＳＴ−ＬＡＹＯＵＴ ＴＩＭＩＮＧ ＡＮＤ ＤＥＳＩＧＮ ＲＵＬＥＳ ＶＩＯＬＡＴＩＮＳ”（以下「ＩＰＯ手法」と呼ぶ）。
【０００５】
このＩＰＯ手法では、配置配線の工程（ステップＳ９３）後に判明した遅延情報を用いて、駆動能力が異なる機能および振舞（入出力論理）が等価なゲートに置き換えることで、性能最適化を行うものである。この際、ゲートの大きさ、機能、配線について適宜組み合わせて変更する。
【０００６】
・従来手法（その２）…米国特許第５６１９４２０号， Ｄ．Ｇ．Ｂｒｅｉｄ，ｅｔ ａｌ， ”ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＣＥＬＬ ＨＡＶＩＮＧ ＡＶＡＲＩＡＢＬＥ ＴＲＡＮＳＩＳＴＯＲ ＷＩＤＴＨ”（以下、「オンデマンドセル手法」と呼ぶ）。
【０００７】
オンデマンドセル手法では、大きな特長として、セル内のトランジスタのゲート幅を可変にできるようなセル構造を採用している。配置配線の工程（ステップＳ９３）後に判明した遅延情報を用いて、セル内のトランジスタのゲート幅のサイズを異なるもの（トランジスタのサイズのみ）に変更する。但し、配線、端子、サイズは変更しない。これにより、セルの駆動力が可変になるため配置配線の工程（ステップＳ９３）後に性能最適化が行える。
【０００８】
この他、オンデマンドセル手法に同様な技術として下記の学会論文がある。「Ａ Ｐｅｒｆｏｒｍａｎｃｅ Ｏｐｔｉｍｉｚａｔｉｏｎ Ｍｅｔｈｏｄ ｂｙＧａｔｅ Ｒｅｓｉｚｉｎｇ Ｂａｓｅｄ ｏｎ Ｓｔａｔｉｓｔｉｃａｌ Ｓｔａｔｉｃ Ｔｉｍｉｎｇ Ａｎａｌｙｓｉｓ」 Ｍ．Ｈａｓｈｉｍｏｔｏ，Ｈ．Ｏｎｏｄｅｒａ， ＩＥＩＣＥ Ｔｒａｎｓａｃｔｉｏｎ Ｆｕｎｄａｍｅｎｔａｌｓ， ｖｏｌ Ｅ８３−Ａ， ｎｏ １２， ｐｐ． ２５５８−２５６８， ２０００／１２
【０００９】
【発明が解決しようとする課題】
しかしながら、上記のＩＰＯ手法は、駆動力が異なるセルに置換する場合、セルの数やサイズや端子位置が変わってしまう場合があり、該当セルを含む配置配線をやり直す必要が生じる点が挙げられる。セルの数が増加する場合の一例としては、リビータ（信号レベルを高める中継装置）の挿入がある。
【００１０】
また、オンデマンドセル手法では、（１）セル構造のためセルサイズが冗長（予め余裕をもたせる）であるためチップ全体のサイズが大きくなる。（２）セルの駆動力選択がセル内のトランジスタの高さ（ゲート長Ｌとゲート幅Ｗのうち、ゲート幅Ｗに相当）に依存しているため、例えばトランジスタの閾値を変更して、低リークに変更したセルや、高速スイッチングに変更したセルに置き換えることができない。
【００１１】
この発明は、上記問題点に鑑みてなされたものであって、半導体集積回路の配置配線工程後に性能最適化のためのセルの置換を容易に行え、配置配線工程のやり直しを不要にできる半導体集積回路の設計方法、半導体集積回路の設計プログラムおよび半導体集積回路の設計装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明は、配置配線後に性能最適化のためにセルを置き換える必要性が生じたときに、必要な性能最適化の情報と置換個所の情報とに基づき入出力論理が等価なセルのタグ名を選択して置き換えることを特徴とする。
【００１３】
この発明によれば、セルのタグ名を変更するだけであるため、配置配線情報を変更せずとも必要な性能最適化を図ることができるようになる。性能最適化により信頼性向上および不具合対策への対応を迅速に行え、かつ設計作業における工程の手戻りが発生せず設計の効率化が図れる。
【００１４】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかる半導体集積回路の設計方法、半導体集積回路の設計プログラムおよび半導体集積回路の設計装置の好適な実施の形態を詳細に説明する。
【００１５】
図１は、この発明の半導体集積回路の設計装置を示すブロック図である。論理合成手段１は、ＲＴＬ１０に基づきネットリスト１１を生成する。配置配線手段２は、ネットリスト１１に基づき製造工程用のレイアウト情報（レイアウトデータ）１２を生成する。以上のネットリスト１１およびレイアウトデータ１２は、既存のシミュレーションプログラムの実行に基づき自動作成することができる。
【００１６】
そして、この発明では置換処置手段３を備える。置換処置手段３は、配置配線手段２により得たレイアウトデータ１２に対し何らかの理由（例えば性能最適化）によってセルを置き換える必要性があるとき、配置配線の情報を変更せずに、論理および振舞が等価であるセルに置き換える。この際、置換個所の情報１３を参照して修正後レイアウトデータ１４を得て製造工程に供給する。なお、図１に示すブロック図は、図中上方から下方に向けて順次処理が実行されるものである。この処理手順はこの発明の設計方法のフローチャートに相当している。
【００１７】
この発明では、配置配線手段２により生成されるレイアウトデータ１２そのものは変更／補正をしない。この点は従来のＩＰＯ手法と異なっている。このレイアウトデータ１２とは以下の６種類のデータを含む。
【００１８】
（１）セルのタグ名（例として、連結固有名）
（２）セルの位置（原点）
（３）セルの形状および大きさ
（４）配線のタグ名（例として、連結固有名）
（５）配線の位置（原点）情報方法
（６）配線の形状および大きさ
但し、（４）〜（６）の各配線とは、セル内のローカル配線を含まない。
【００１９】
図２は、レイアウトデータ１２を示す図である。図には、あるセルに関するレイアウトデータが示されている。このセル２０に関するセルデータは、タグ名と、位置と、形状／大きさに関する情報からなる。ここで、タグ見本を用いてタグ名の意味を説明する。
【００２０】
ＳＣＹＡＤ２００１０
【００２１】
上記例は、１０桁のタグ名であり、１文字目（１０桁位置：Ｓ）は標準品であることを示し、２文字目（Ｃ）はＣＭＯＳであることを示し、３文字目（Ｙ）はセル品種・トランジスタの駆動能力を示し、４，５文字目（ＡＤ）はファンクション（機能）がＡＮＤゲートであることを示し、６文字目（２）は入力数が２入力であることを示し、９文字目（２桁位置：１）は駆動能力がＸ１駆動であることを示している。その他の文字（桁）は予備用である。
【００２２】
３文字目（Ｙ）は、トランジスタの駆動力（速度や電力）を示している。例えば、Ｘは、ＨｉｇｈＳｐｅｅｄ，上記のようにＹであればＮｏｒｍａｌＳｐｅｅｄ，ＺであればＬｏｗＬｅａｋ（ＳｌｏｗＳｐｅｅｄ）を示す。また、バグフィックスあるいはマイナーチェンジの修正品であることを示す場合があり、ＳであればＨｉｇｈＳｐｅｅｄ（ｂａｇｆｉｘｅｄ）であり、ＴであればＮｏｒｍａｌＳｐｅｅｄ（ｂａｇｆｉｘｅｄ）であり、ＵであればＬｏｗＬｅａｋ（ｂａｇｆｉｘｅｄ）である。例えば、ＳＣＸＡＤ２００１０であれば高速版への変更を意味し、ＳＣＴＤ２００１０であればバグフィックス版への変更を意味している。
【００２３】
そして、この発明では、上記（２）〜（６）の変更を行わず、（１）セルのタグ名のみを変更する。これにより、置換処置手段３によるセルの置換処置を行っても配置配線を実行不要にする。具体的には、セルの置き換えのため、機能および振舞が同一である差し替え可能なセルを用意しておく。差し替えが可能なセルは以下の構造を条件とする。
【００２４】
（ａ）セルの機能および振舞が同一である。
（ｂ）セルのサイズが同一である。
（ｃ）セルの端子の位置、数およびサイズが同一である。
（ｄ）セル内に含まれるトランジスタのゲート長Ｌ、ゲート幅Ｗが同一である。
（ｅ）セル内の配線（ローカル配線）情報は異なってもよい。
（ｆ）セルのテクノロジ（プロセスパラメータは）異なってもよい。
【００２５】
ちなみに、上記（ｄ）〜（ｆ）の各点が前述した従来技術のオンデマンドセル手法と相違している。図２のレイアウトデータを修正する場合、セル２０のセルデータのタグ名のみを他のタグ名のセルに置換する。
【００２６】
（実施の形態１）
図３は、本発明の実施の形態１による処理手順を示すフローチャートである。以下に説明する各実施の形態では共通する構成部に同一の符号を附すものとする。実施の形態１では、配置配線後のレイアウトデータ１２に基づき、ＳＴＡ（ＳｔａｔｉｃＴｉｍｉｎｇＡｎａｌｙｚｅｒ：静的タイミング解析ツール）を用いて静的タイミング解析を実行する（ステップＳ３０）。この解析結果３１に基づき、置換個所の生成工程（ステップＳ３２）では、例えば、タイミングバイオレーションが発生しているパスに含まれている全てまたは一部の置換が必要なセルのリスト（置換個所の情報）１３を得る。
【００２７】
ここで、具体的には、高速（例えば１０％）なセル（トランジスタ）に置換する必要性や、より低消費電力のトランジスタに置換する必要性が生じたものとする。この場合、置換処置手段３は、前述したタグ見本のなかからこの要求を満たす新たなセルのタグ名を抽出し、レイアウトデータ１２に含まれる置換個所のセルのタグ名を同等の機能および振舞を有する新たなセルのタグ名に変更する（ステップＳ３３）。同等の機能および振舞とは、トランジスタ等ゲートの入出力論理が等価なことを指している。そして、具体的には、図示しないライブラリを参照し、レイアウトデータ１２に含まれる置換個所のセルのタグ名をトランジスタの閾値を変更して要求に適合したトランジスタを選択する。
【００２８】
これにより、コストがかかる配置配線の工程を再度実行せずとも、必要な要求を満たしたセルを配置させ、修正後レイアウトデータ１４を作成し、製造工程に渡すことができ、性能の最適化および設計時間の短縮化が図れるようになる。
【００２９】
（実施の形態２）
図４は、本発明の実施の形態２による処理手順を示すフローチャートである。実施の形態２では、配置配線後のレイアウトデータ１２に基づき、回路シミュレータによる解析を実行する（ステップＳ４０）。この解析結果４１に基づき、置換個所の生成工程（ステップＳ４２）では、例えば、タイミングバイオレーションが発生しているパスに含まれている全てまたは一部の置換が必要なセルのリスト（置換個所の情報）１３を得るものである。
【００３０】
以降、実施の形態１と同様に、置換処置手段３は、前述したタグ見本のなかから要求を満たす新たなセルのタグ名を抽出し、レイアウトデータ１２に含まれる置換個所のセルのタグ名を同等の機能および振舞を有する新たなセルのタグ名に変更し、修正後レイアウトデータ１４を作成する（ステップＳ４３）。
【００３１】
（実施の形態３）
図５は、本発明の実施の形態３による処理手順を示すフローチャートである。実施の形態３では、設計された回路が製造工程を経て作成されたＬＳＩ（実チップ）を用いて実際の計測を行う（ステップＳ５０）。この計測結果５１に基づき、置換個所の生成工程（ステップＳ５２）では、例えば、タイミングバイオレーションが発生しているパスに含まれている全てまたは一部の置換が必要なセルのリスト（置換個所の情報）１３を得るものである。
【００３２】
以降、実施の形態１と同様に、置換処置手段３は、前述したタグ見本のなかから要求を満たす新たなセルのタグ名を抽出し、レイアウトデータ１２に含まれる置換個所のセルのタグ名を同等の機能および振舞を有する新たなセルのタグ名に変更し、修正後レイアウトデータ１４を作成する（ステップＳ５３）。
【００３３】
（実施の形態４）
図６は、本発明の実施の形態４による処理手順を示すフローチャートである。実施の形態４は、前述した実施の形態１〜３により得た修正後レイアウトデータ１４に対する再度の修正を行う構成である。再度の修正は、物性パタメータ、例えばトランジスタの閾値が異なるセルに代替する場合に必要となる。代替のセルの情報が予め代替ライブラリ６０として用意され、要求に応じた最適なセルを自動選択する構成である。
【００３４】
これにより、置換個所の選択／修正工程（ステップＳ６２）では、置換個所の情報１３に基づき、必要な置換個所に対して要求に応じたセルを代替ライブラリ６０の中から選択し、新たな置換個所の情報１３ａとして置換処置の工程に渡し置換処置を実行し（ステップＳ６３）、修正後レイアウトデータ１４ａを得ることができるようになる。代替ライブラリ６０を用いることによって、例えば、消費電力を小さくしたい要求と、性能向上とを同時に満たす、という要求に応えて置換個所を修正できるようになる。また、既存する自社のライブラリ以外の他社のライブラリを利用できるようになる等、各種物性パタメータのセルを自由に選択できるようになる。
【００３５】
（実施の形態５）
図７は、本発明の実施の形態５による処理手順を示すフローチャートである。実施の形態５は、実施の形態４同様に前述した実施の形態１〜３により得た修正後レイアウトデータ１４に対する再度の修正を行う構成である。代替のセルの情報が予め代替ライブラリ６０として用意され、要求に応じた最適なセルを自動選択する構成である。
【００３６】
置換個所の選択／修正工程（ステップＳ７１）では、置換個所の情報１３に基づき、必要な置換個所に対して要求に応じたセルを代替ライブラリ６０の中から選択する。この際、代替ライブラリ６０が有するデータで要求を満足できない場合には、動的に新たな代替ライブラリを作成し格納しておく。
【００３７】
このような代替ライブラリ６０が有するデータで要求を満足できない場合、セル内の配線（ローカル配線）情報を異なるセルに替えてもよい。但し、ローカル配線が異なるセルを選択した場合には、セル内の配線に関してデザインルールチェック（ＤＲＣ）を実行し、配線レイアウトに問題が生じないことを確認してから新たな置換個所の情報１３ａとして置換処置の工程に渡し置換処置を実行し（ステップＳ７２）、修正後レイアウトデータ１４ａを得る。
【００３８】
図８は、一般的なセルの配置構成を示す図である。図示のように平面の一方は高さ（ｙ），他方は幅（ｘ）である。このような大きさ（ｘ，ｙ）を有するセル２０は、図示のように、電源（ＶＤＤ，ＧＮＤ）と、端子Ａ，Ｂ，Ｙが所定のレイアウトで配置されている。
【００３９】
図９は、セル内の異なるローカル配線状態を説明するための図である。セル内における配線は、各端子Ａ，Ｂ，Ｙを外部に導出する配線７６（７６ａ〜７６ｃ）と、セル内部に配置されるローカル配線７７（７７ａ，７７ｂ）がある。
【００４０】
図９（ａ）は、問題なく適切に行えるレイアウトのローカル配線７７ａを選択した例である。これに対し、ローカル配線情報が異なるセルに替えた場合、図９（ｂ）に示す如く、選択したセルのローカル配線７７ｂが個所Ｐにて配線７６ａにショートするレイアウトである場合が生じる。ステップＳ７１にて実行するデザインルールチェックでは、このようなショート（所定距離以下の接近を含む）状態を検出する。この検出結果に基づいてローカル配線７７が配線７６にショートしないセルを選択する。
【００４１】
（実施の形態６）
図１０は、本発明の実施の形態６による処理手順を示すフローチャートである。実施の形態６は、実施の形態５の変形例であり、代替ライブラリ６０を用い、動的に代替ライブラリを作成する構成である。
【００４２】
即ち、置換個所の選択／修正の工程（ステップＳ８１）では、代替ライブラリの作成時に、予めレイアウト情報（修正後レイアウトデータ）１４に含まれる配線７６の情報を読み取り、この配線７６の配線状態によってローカル配線７７の配線禁止領域を設定する。そして、この配線禁止領域を除く制約を満たすローカル配線７７を有するセルを選択し動的に新たな代替ライブラリ６０を作成し格納する。これにより、この実施の形態６ではデザインルールチェックの処理を省くことができる。
【００４３】
上記実施の形態１〜６で説明した各処理は、いずれも設計装置上で動作する設計プログラムが自動実行するものであるため、セルの置換処理を簡単に行えるようになる。特に、チップの不具合対策や、動作周波数の改善を容易に行えるようになる。
【００４４】
始めに、不具合対策の具体例を説明する。スタンダードセル内のトランジスタのゲートは、Ｃｏｓｉ（コバルトシリサイド）を用いて形成されている。このＣｏｓｉを用いたトランジスタのゲートは、ポリゴンデータが示す形状によって低温時にひび割れを起こすことが知られている。その結果、Ｃｏｓｉ対策を行っていないライブラリを用いて設計したＡＳＩＣでは、通常より低温時の動作マージンが狭くなり、組み込み機器に対する搭載の制約条件が生じる。この発明によれば、スタンダードセルの入出力論理は変えることなくＣｏｓｉ対策を行ったライブラリを用いて全レイアウトのセルを置換することができるようになり、低温時におけるＡＳＩＣの動作障害を回避することができるようになる。
【００４５】
次に、動作周波数の改善の具体例を説明する。従来は、設計後、動作周波数を測定したところ、目標周波数より低い場合には、設計をやり直す必要があった。設計の全ての工程をやり直すことは工程に無駄が生じるほかに、既に上流の設計データが失われた場合はやり直すことができない。この発明によれば、レイアウトの最終データ（例えばＧＤＳＩＩフォーマット）に含まれる一部のセルのデータを高速セルに置換するだけで動作周波数を高速化できるようになる。
【００４６】
以上説明した半導体集積回路の設計方法は、予め用意されたプログラムをパーソナル・コンピュータやワークステーション等のコンピュータで実行することにより実現することができる。このプログラムは、各種記録媒体に記録され、コンピュータによって記録媒体から読み出されることによって実行される。またこのプログラムは、インターネット等のネットワークを介して配布することが可能な伝送媒体であってもよい。
【００４７】
（付記１）半導体集積回路の各セルを配置配線した後のレイアウト情報と、該レイアウト情報に必要な性能最適化のためのセルの置換個所の情報とに基づき、前記レイアウト情報に含まれる置換個所の前記セルのタグ名を入出力論理が等価で前記性能最適化に適した他のセルのタグ名に置換する置換処置工程を含むことを特徴とする半導体集積回路の設計方法。
【００４８】
（付記２）半導体集積回路の各セルを配置配線した後のレイアウト情報を用いてスタティックタイミング解析を行うスタティックタイミング解析工程と、
前記スタティックタイミング解析工程による解析結果を参照してタイミングバイオレーションが発生しているパスに含まれている全てまたは一部のセルの置換個所の情報を生成する置換個所生成工程と、
前記置換個所生成工程で生成された置換個所の情報と前記レイアウト情報とに基づき、前記レイアウト情報に含まれる置換個所の前記セルのタグ名を入出力論理が等価で性能最適化に適した他のセルのタグ名に置換する置換処置工程と、
を含むことを特徴とする半導体集積回路の設計方法。
【００４９】
（付記３）半導体集積回路の各セルを配置配線した後のレイアウト情報を用いて回路シミュレータによる解析を行う回路シミュレータ実行工程と、
前記回路シミュレータ実行工程による解析結果を参照してタイミングバイオレーションが発生しているパスに含まれている全てまたは一部のセルの置換個所の情報を生成する置換個所生成工程と、
前記置換個所生成工程で生成された置換個所の情報と前記レイアウト情報とに基づき、前記レイアウト情報に含まれる置換個所の前記セルのタグ名を入出力論理が等価で性能最適化に適した他のセルのタグ名に置換する置換処置工程と、
を含むことを特徴とする半導体集積回路の設計方法。
【００５０】
（付記４）半導体集積回路の各セルを配置配線した後のレイアウト情報に基づき製造工程を経て作成された実チップの特性計測を行うチップ特性計測工程と、
前記チップ特性計測工程による計測結果を参照してタイミングバイオレーションが発生しているパスに含まれている全てまたは一部のセルの置換個所の情報を生成する置換個所生成工程と、
前記置換個所生成工程で生成された置換個所の情報と前記レイアウト情報とに基づき、前記レイアウト情報に含まれる置換個所の前記セルのタグ名を入出力論理が等価で性能最適化に適した他のセルのタグ名に置換する置換処置工程と、
を含むことを特徴とする半導体集積回路の設計方法。
【００５１】
（付記５）前記各工程の実行後、再度性能最適化が必要なセルの置換個所が生じた場合には、該セルの代替情報を予め用意された代替ライブラリから選択し、該選択後の置換個所の情報を前記置換処置工程に出力する置換個所の選択工程を含むことを特徴とする付記１〜４のいずれか一つに記載の半導体集積回路の設計方法。
【００５２】
（付記６）前記置換個所の選択工程は、
前記代替ライブラリの代替情報を用いることができない場合には、入出力論理が等価で性能最適化に適した他のセルの代替情報を生成し、前記代替ライブラリに格納する代替ライブラリ作成工程を含むことを特徴とする付記５に記載の半導体集積回路の設計方法。
【００５３】
（付記７）前記置換個所の選択工程は、
前記代替ライブラリの代替情報を用いることができず、入出力論理が等価で性能最適化に適した他のセルの代替情報を生成した場合には、前記レイアウト情報が有するデザインルールに対し、前記生成したセルのデザインが所定のデザインルールチェックに違反するか否か検出するデザインルールチェック工程を含むことを特徴とする付記６に記載の半導体集積回路の設計方法。
【００５４】
（付記８）前記置換個所の選択工程は、
予め前記レイアウト情報内に配線禁止領域を設定する配線禁止領域設定工程を含み、
前記ライブラリ作成工程は、
前記配線禁止領域設定工程により該配線禁止領域とされた領域以外の領域内で前記入出力論理が等価で性能最適化に適した他のセルの代替情報を生成することを特徴とする付記６に記載の半導体集積回路の設計方法。
【００５５】
（付記９）前記置換処置工程は、
前記セルの選択を、前記デザインルールチェック工程によるデザインルールチェックの検出状態に基づき選択または修正が可能なセルが生成されるまで繰り返し、前記レイアウト情報により選択されたセルのタグ情報を前記生成したセルのタグ情報に修正することを特徴とする付記７または８に記載の半導体集積回路の設計方法。
【００５６】
（付記１０）半導体集積回路の配置配線後の性能最適化を図る設計プログラムであって、該設計プログラムはコンピュータに、
半導体集積回路の各セルを配置配線した後のレイアウト情報と、該レイアウト情報に必要な性能最適化のためのセルの置換個所の情報とに基づき、前記レイアウト情報に含まれる置換個所の前記セルのタグ名を入出力論理が等価で前記性能最適化に適した他のセルのタグ名に置換させることを特徴とする半導体集積回路の設計プログラム。
【００５７】
（付記１１）半導体集積回路の配置配線後の性能最適化を図る設計プログラムであって、該設計プログラムはコンピュータに、
半導体集積回路の各セルを配置配線した後のレイアウト情報を用いてスタティックタイミング解析を行わせ、
前記スタティックタイミング解析による解析結果を参照してタイミングバイオレーションが発生しているパスに含まれている全てまたは一部のセルの置換個所の情報を生成させ、
前記生成された置換個所の情報と前記レイアウト情報とに基づき、前記レイアウト情報に含まれる置換個所の前記セルのタグ名を入出力論理が等価で性能最適化に適した他のセルのタグ名に置換させることを特徴とする半導体集積回路の設計プログラム。
【００５８】
（付記１２）半導体集積回路の配置配線後の性能最適化を図る設計プログラムであって、該設計プログラムはコンピュータに、
半導体集積回路の各セルを配置配線した後のレイアウト情報を用いて回路シミュレータによる解析を行わせ、
前記回路シミュレータ実行による解析結果を参照してタイミングバイオレーションが発生しているパスに含まれている全てまたは一部のセルの置換個所の情報を生成させ、
前記生成された置換個所の情報と前記レイアウト情報とに基づき、前記レイアウト情報に含まれる置換個所の前記セルのタグ名を入出力論理が等価で性能最適化に適した他のセルのタグ名に置換させることを特徴とする半導体集積回路の設計プログラム。
【００５９】
（付記１３）半導体集積回路の配置配線後の性能最適化を図る設計プログラムであって、該設計プログラムはコンピュータに、
半導体集積回路の各セルを配置配線した後のレイアウト情報に基づき製造工程を経て作成された実チップの特性計測を行わせ、
前記チップ特性計測による計測結果を参照してタイミングバイオレーションが発生しているパスに含まれている全てまたは一部のセルの置換個所の情報を生成させ、
前記生成された置換個所の情報と前記レイアウト情報とに基づき、前記レイアウト情報に含まれる置換個所の前記セルのタグ名を入出力論理が等価で性能最適化に適した他のセルのタグ名に置換させることを特徴とする半導体集積回路の設計プログラム。
【００６０】
（付記１４）半導体集積回路の各セルを配置配線した後のレイアウト情報と、該レイアウト情報に必要な性能最適化のためのセルの置換個所の情報とが入力され、前記レイアウト情報に含まれる置換個所の前記セルのタグ名を入出力論理が等価な他のセルのタグ名に置換する置換処置手段を備えたことを特徴とする半導体集積回路の設計装置。
【００６１】
【発明の効果】
本発明によれば、半導体集積回路の配置配線工程後に信頼性向上や不具合対策のために性能最適化する際、セルのタグ名のみを置換するため、セルの個数増加が生じることなく、また、配置配線をやり直さずに信頼性向上を図ることができ、併せて設計時間を短縮できるようになる。
【図面の簡単な説明】
【図１】この発明の半導体集積回路の設計装置を示すブロック図である。
【図２】レイアウトデータを示す図である。
【図３】本発明の実施の形態１による処理手順を示すフローチャートである。
【図４】本発明の実施の形態２による処理手順を示すフローチャートである。
【図５】本発明の実施の形態３による処理手順を示すフローチャートである。
【図６】本発明の実施の形態４による処理手順を示すフローチャートである。
【図７】本発明の実施の形態５による処理手順を示すフローチャートである。
【図８】一般的なセルの配置構成を示す図である。
【図９】セル内の異なるローカル配線状態を説明するための図である。
【図１０】本発明の実施の形態６による処理手順を示すフローチャートである。
【図１１】従来の半導体集積回路の設計工程を示すフローチャートである。
【符号の説明】
１ 論理合成手段
２ 配置配線手段
３ 置換処置手段
１０ ＲＴＬ
１１ ネットリスト
１２ レイアウトデータ
１３，１３ａ 置換個所の情報
１４，１４ａ 修正後レイアウトデータ
２０ セル
２１ 配線
３１，４１ 解析結果
５１ 計測結果
６０ 代替ライブラリ
Ａ，Ｂ，Ｙ 端子
７６（７６ａ〜７６ｃ） 配線
７７（７７ａ，７７ｂ） ローカル配線
Claims (5)
- 半導体集積回路の各セルを配置配線した後のレイアウト情報と、該レイアウト情報に必要な性能最適化のためのセルの置換個所の情報とに基づき、前記レイアウト情報に含まれる置換個所の前記セルのタグ名を入出力論理が等価で前記性能最適化に適した他のセルのタグ名に置換する置換処置工程を含むことを特徴とする半導体集積回路の設計方法。
- 半導体集積回路の各セルを配置配線した後のレイアウト情報を用いてスタティックタイミング解析を行うスタティックタイミング解析工程と、
前記スタティックタイミング解析工程による解析結果を参照してタイミングバイオレーションが発生しているパスに含まれている全てまたは一部のセルの置換個所の情報を生成する置換個所生成工程と、
前記置換個所生成工程で生成された置換個所の情報と前記レイアウト情報とに基づき、前記レイアウト情報に含まれる置換個所の前記セルのタグ名を入出力論理が等価で性能最適化に適した他のセルのタグ名に置換する置換処置工程と、
を含むことを特徴とする半導体集積回路の設計方法。 - 半導体集積回路の各セルを配置配線した後のレイアウト情報を用いて回路シミュレータによる解析を行う回路シミュレータ実行工程と、
前記回路シミュレータ実行工程による解析結果を参照してタイミングバイオレーションが発生しているパスに含まれている全てまたは一部のセルの置換個所の情報を生成する置換個所生成工程と、
前記置換個所生成工程で生成された置換個所の情報と前記レイアウト情報とに基づき、前記レイアウト情報に含まれる置換個所の前記セルのタグ名を入出力論理が等価で性能最適化に適した他のセルのタグ名に置換する置換処置工程と、
を含むことを特徴とする半導体集積回路の設計方法。 - 半導体集積回路の各セルを配置配線した後のレイアウト情報に基づき製造工程を経て作成された実チップの特性計測を行うチップ特性計測工程と、
前記チップ特性計測工程による計測結果を参照してタイミングバイオレーションが発生しているパスに含まれている全てまたは一部のセルの置換個所の情報を生成する置換個所生成工程と、
前記置換個所生成工程で生成された置換個所の情報と前記レイアウト情報とに基づき、前記レイアウト情報に含まれる置換個所の前記セルのタグ名を入出力論理が等価で性能最適化に適した他のセルのタグ名に置換する置換処置工程と、
を含むことを特徴とする半導体集積回路の設計方法。 - 半導体集積回路の配置配線後の性能最適化を図る設計プログラムであって、該設計プログラムはコンピュータに、
半導体集積回路の各セルを配置配線した後のレイアウト情報と、該レイアウト情報に必要な性能最適化のためのセルの置換個所の情報とに基づき、前記レイアウト情報に含まれる置換個所の前記セルのタグ名を入出力論理が等価で前記性能最適化に適した他のセルのタグ名に置換させることを特徴とする半導体集積回路の設計プログラム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002249467A JP2004086763A (ja) | 2002-08-28 | 2002-08-28 | 半導体集積回路の設計方法および半導体集積回路の設計プログラム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002249467A JP2004086763A (ja) | 2002-08-28 | 2002-08-28 | 半導体集積回路の設計方法および半導体集積回路の設計プログラム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004086763A true JP2004086763A (ja) | 2004-03-18 |
Family
ID=32056572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002249467A Withdrawn JP2004086763A (ja) | 2002-08-28 | 2002-08-28 | 半導体集積回路の設計方法および半導体集積回路の設計プログラム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004086763A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005286277A (ja) * | 2004-03-31 | 2005-10-13 | Hitachi Ltd | 半導体集積回路及び半導体集積回路の開発方法 |
| JP2006260299A (ja) * | 2005-03-17 | 2006-09-28 | Fujitsu Ltd | 半導体集積回路のレイアウト方法、およびセル枠共通化プログラム。 |
| JP2013521585A (ja) * | 2010-03-09 | 2013-06-10 | クアルコム，インコーポレイテッド | 少なくとも２つの異なる接続を介してマスターデバイスに結合される相互接続 |
| US8656337B2 (en) | 2012-07-13 | 2014-02-18 | International Business Machines Corporation | Optimization method and device for netlist used in logic circuit design for semiconductor integrated circuit |
-
2002
- 2002-08-28 JP JP2002249467A patent/JP2004086763A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005286277A (ja) * | 2004-03-31 | 2005-10-13 | Hitachi Ltd | 半導体集積回路及び半導体集積回路の開発方法 |
| JP4566602B2 (ja) * | 2004-03-31 | 2010-10-20 | 株式会社日立製作所 | 半導体集積回路の開発方法 |
| JP2006260299A (ja) * | 2005-03-17 | 2006-09-28 | Fujitsu Ltd | 半導体集積回路のレイアウト方法、およびセル枠共通化プログラム。 |
| JP4536559B2 (ja) * | 2005-03-17 | 2010-09-01 | 富士通セミコンダクター株式会社 | 半導体集積回路のレイアウト方法、およびセル枠共通化プログラム。 |
| JP2013521585A (ja) * | 2010-03-09 | 2013-06-10 | クアルコム，インコーポレイテッド | 少なくとも２つの異なる接続を介してマスターデバイスに結合される相互接続 |
| US8656337B2 (en) | 2012-07-13 | 2014-02-18 | International Business Machines Corporation | Optimization method and device for netlist used in logic circuit design for semiconductor integrated circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5092752B2 (ja) | ノイズチェック方法および装置並びにノイズチェックプログラムを記録したコンピュータ読取可能な記録媒体 | |
| US20110307852A1 (en) | Systematic benchmarking system and method for standardized data creation, analysis and comparison of semiconductor technology node characteristics | |
| US20080127020A1 (en) | System and method for automatic elimination of voltage drop, also known as IR drop, violations of a mask layout block, maintaining the process design rules correctness | |
| CN112069763B (zh) | 修正电路的方法 | |
| US20170308639A1 (en) | Method for analyzing ir drop and electromigration of ic | |
| US12093625B2 (en) | Integrated circuit design method, system and computer program product | |
| KR20090115230A (ko) | 제조능력을 위한 디자인 | |
| WO2011094031A2 (en) | Zone-based leakage power optimization | |
| US7890900B2 (en) | Various methods and apparatuses for effective yield enhancement of good chip dies having memories per wafer | |
| US8281269B2 (en) | Method of semiconductor integrated circuit device and program | |
| US10796045B2 (en) | Efficient bi-directional property-based path tracing | |
| CN109992811A (zh) | 电路设计方法及相关的计算机程序产品 | |
| US8245166B2 (en) | Optimal correlated array abstraction | |
| JP2004086763A (ja) | 半導体集積回路の設計方法および半導体集積回路の設計プログラム | |
| US8418116B2 (en) | Zone-based optimization framework for performing timing and design rule optimization | |
| US20130263074A1 (en) | Analog Rule Check Waiver | |
| JP5151712B2 (ja) | ノイズ解析装置 | |
| US6813599B1 (en) | Efficient memory structure simulation for sequential circuit design verification | |
| US20110185335A1 (en) | Determining an order for visiting circuit blocks in a circuit design for fixing design requirement violations | |
| US10885243B1 (en) | Logic partition reporting for integrated circuit design | |
| WO2009002301A1 (en) | System and method for automatic elimination of voltage drop | |
| US8103989B2 (en) | Method and system for changing circuits in an integrated circuit | |
| JP4855283B2 (ja) | 半導体集積回路の設計装置 | |
| US6912701B2 (en) | Method and apparatus for power supply noise modeling and test pattern development | |
| US7934187B1 (en) | Method and apparatus for performing electrical rule checks on a circuit design |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20051101 |