JP2004079705A

JP2004079705A - Semiconductor integrated circuit device and its manufacturing method

Info

Publication number: JP2004079705A
Application number: JP2002236535A
Authority: JP
Inventors: Masaru Nakamichi; 中道　勝; Kazuhiko Sato; 佐藤　一彦; Akio Nishida; 西田　彰男; Munekatsu Nakagawa; 中川　宗克
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2002-08-14
Filing date: 2002-08-14
Publication date: 2004-03-11

Abstract

<P>PROBLEM TO BE SOLVED: To provide a technology which realizes high reliability of a memory cell unit and high-speed operation of a circumferential circuit unit, in an SRAM (static random access memory). <P>SOLUTION: An NMOS (n-pole metal insulator transistor) and a PMOS (p-pole metal insulator transistor), whose gate electrodes 10n, 10p are constituted of a conductive type silicon film reversed to the conductive type semiconductor region for source drain, are formed in a first circumferential circuit unit which requires low consumption operation and a memory unit. Further, the NMOS and the PMOS, whose gate electrodes 10n, 10p are constituted of the conductive type silicon film, same as the conductive type semiconductor region for the source drain, are formed in a second circumferential circuit unit which requires high-speed operation. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）を有する半導体集積回路装置およびその製造方法に適用して有効な技術に関する。
【０００２】
【従来の技術】
ＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのしきい値電圧を上げるためには、チャネル領域の不純物濃度を相対的に高くする必要がある。しかしながら、この場合、ソース・ドレイン用の半導体領域とチャネル領域との間で急峻なｐｎ接合が形成されて、接合リーク電流が増加し、また接合リーク電流の落ちこぼれ発生のポテンシャルが増加するという問題が生ずる。
【０００３】
そこで、電極とのコンタクトのための高濃度不純物添加領域を形成した後、この高濃度不純物添加領域の下部に、高濃度不純物添加領域と比して不純物濃度が相対的に低く、高濃度不純物添加領域と同じ導電型の電界緩和領域を形成することにより、高濃度不純物添加領域とチャネル領域との間にブロードなｐｎ接合を形成して接合リークを低減するなどの対策がなされている。
【０００４】
たとえばソース・ドレイン用の半導体領域の下部に電界緩和領域を備えたＭＩＳトランジスタについては、アイ・イー・イー・イー・トランザクション・エレクトロン・デバイシィズ（ＩＥＥＥ　Ｔｒａｎｓ．　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ，　”０．３μｍ　Ｍｉｘｅｄ　Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ　ＣＭＯＳ　Ｔｅｃｈｎｏｌｏｇｙ　ｆｏｒ　Ｌｏｗ　Ｖｏｌｔａｇｅ　Ｏｐｅｒａｔｉｏｎ”　ｖｏｌ．　ＥＤ−４１，　ｐｐ．１８３７〜１８４３，　１９９４）などに記載されている。
【０００５】
【発明が解決しようとする課題】
ところが、ＳＲＡＭを構成するＭＩＳトランジスタに上記電界緩和領域を備えたソース・ドレインを採用したところ、以下の問題があることを本発明者は見いだした。
【０００６】
ＭＩＳトランジスタのゲート電極の端部、素子分離部の端部、またはソース・ドレイン用の半導体領域の表面に形成されるシリサイド層とシリコン基板との界面などにおいて形状異常があった場合、電界緩和領域を設けていても、上記部分において大電流が流れ、特にメモリセル用ＭＩＳトランジスタにおいては、スタンバイ電流の大幅な増加が見られた。また、電界緩和領域はｐｎ接合の電界緩和に有効ではあるが、電界緩和領域を設ける事によってＭＩＳトランジスタの短チャネル効果が顕著となる。このため、ＭＩＳトランジスタの微細化が難しくなり、半導体装置の高集積化が困難となる。
【０００７】
本発明の目的は、ＳＲＡＭにおいて、メモリセル部の高信頼度化と周辺回路部の高速化とを実現することのできる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本発明は、低消費動作が要求されるメモリセル部に、ゲート電極をソース・ドレイン用の半導体領域の導電型とは逆の導電型の不純物が導入されたシリコン膜で構成する埋め込みチャネル型ＭＩＳトランジスタを形成し、高速動作が要求される一部の周辺回路部に、ゲート電極をソース・ドレイン用の半導体領域の導電型と同一の導電型の不純物が導入されたシリコン膜で構成する表面チャネル型ＭＩＳトランジスタを形成するものである。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１２】
（実施の形態１）
本発明の一実施の形態である半導体集積回路装置の回路図を図１および図２に示す。
【００１３】
半導体装置１００は、ｐチャネルＭＩＳトランジスタおよびｎチャネルＭＩＳトランジスタにより構成され、たとえばＭＩＳトランジスタのゲートに使用される絶縁膜の厚さが４ｎｍ以下、または電源電圧１．５Ｖでトンネルリーク電流が１０^−１２Ａ／μｍ^２以上である半導体集積回路製造技術を用いて単結晶シリコンのような半導体基板に形成される。
【００１４】
図１に示すように、半導体装置１００であるＳＲＡＭは、複数のマットＭＥＭＢＬＫ０〜７に分割されている。マット単位は、たとえば２Ｍビット毎であり、１６ＭのＳＲＡＭでは８マットに分割される。降圧回路ＰＷＲは、外部パッドより印加される電源電位ＶＤＤを基に、内部電源ＶＤＤＩ，ＶＳＳＳ，ＶＤＤＤを生成し各マットＭＥＭＢＬＫ０〜７へ分配する。インプットバッファＩＮＢＵＦからのデータ１０１は、プリデコーダ１０２および制御回路１０３を通してデコーダ信号および制御信号となり、各マットＭＥＭＢＬＫ０〜７に分配される。
【００１５】
図２に示すように、各々のマット１０４は、複数の基本ユニット１０５より構成される。基本ユニット１０５は２カラムのメモリセルＣＥＬＬ０，ＣＥＬＬ１で構成される。
【００１６】
メモリセルＣＥＬＬ０は、一対のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）インバータの入力と出力とが互いに接続されて構成されるフリップ・フロップ（負荷型ｐチャネルＭＩＳトランジスタＭＰ００，ＭＰ０１と駆動型ｎチャネルＭＩＳトランジスタＭＮ００，ＭＮ０１とで構成される）と、上記フリップ・フロップの記憶ノードＮＬ０と記憶ノードＮＲ０とをデータ線ＤＴ０，ＤＢ０に選択的に接続する転送型ｎチャネルＭＩＳトランジスタＭＮ０２，ＭＮ０３とで構成される。転送型ｎチャネルＭＩＳトランジスタＭＮ０２，ＭＮ０３のゲート電極には、サブワード線ＳＷＬ０が接続される。
【００１７】
また、基本ユニット１０５には、センスアンプ回路１０６、リードデータドライブ回路１０７、ライトアンプ回路１０８，イコライズ・プリチャージ回路１０９，１１０およびＹスイッチ回路１１１，１１２が含まれている。
【００１８】
センスアンプ回路１０６は、フリップ・フロップ（ｐチャネルＭＩＳトランジスタＭＰ２０，ＭＰ２１とｎチャネルＭＩＳトランジスタＭＮ２０，ＭＮ２１とで構成される）とセンスアンプを活性にするｎチャネルＭＩＳトランジスタＭＮ２２とからなるラッチ型センスアンプ回路、およびｐチャネルＭＩＳトランジスタＭＰ２２，ＭＰ２３からなるスイッチ回路から構成される。ＭＩＳトランジスタＭＮ２２，ＭＰ２２，ＭＰ２３のゲート電極には、活性化信号ＳＡが接続されている。
【００１９】
リードデータドライブ回路１０７は、２つのクロックドインバータＣＩＮＶ０，ＣＩＮＶ１により構成される。制御信号ＲＢＣ，ＲＢＣＢによってデータバス１１３に読み出しデータが伝播される。
【００２０】
ライトアンプ回路１０８は、２つのクロックドインバータＣＩＮＶ２，ＣＩＮＶ３およびインバータＩＮＶ０により構成される。制御信号ＷＢＣ，ＷＢＣＢによってデータバス１１３の信号がデータ線に伝播される。
【００２１】
イコライズ・プリチャージ回路１０９は、電源電位ＶＤＤとデータ線ＤＴ０とをつなぐｐチャネルＭＩＳトランジスタＭＰ０２、電源電位ＶＤＤとデータ線ＤＢ０とをつなぐｐチャネルＭＩＳトランジスタＭＰ０３、およびデータ線ＤＴ０とデータ線ＤＢ０とをつなぐｐチャネルＭＩＳトランジスタＭＰ０４により構成される。ｐチャネルＭＩＳトランジスタＭＰ０２，ＭＰ０３，ＭＰ０４のゲート電極には制御信号ＥＱが接続される。
【００２２】
Ｙスイッチ回路１１１は、データ線ＤＴ０，ＤＢ０とセンスアンプ回路１０６とをつなぐｐチャネルＭＩＳトランジスタＭＰ０５，ＭＰ０６とｎチャネルＭＩＳトランジスタＭＮ０４，ＭＮ０５とからなる。
【００２３】
制御信号ＹＳＷ，ＹＳＷＢは、センスアンプ回路１０６をデータ線ＤＴ０，ＤＢ０に接続するかデータ線ＤＴ１，ＤＢ１に接続するかを選択する信号である。
【００２４】
サブワード線ＳＷＬ０は、入力されたアドレスおよび制御信号１０１をプリデコーダ１０２でプリデコードし、ワードデコーダおよびワードドライバ１１４により生成される。
【００２５】
制御信号ＥＱは、チップ選択信号ＣＳ，マット選択信号ＭＡＴおよびリセットパルスＡＴＤを使ってナンド回路ＮＡＮＤ０によって生成される。
【００２６】
制御信号ＹＳＷ，ＹＳＷＢは、ＹアドレスＡＹを使ってインバータＩＮＶ２によって生成される。制御信号ＳＡは、チップ選択信号ＣＳ、マット選択信号ＭＡＴ、書き込み選択信号ＷＥおよびＦＳＥＮを使ってアンド回路ＡＮＤ２およびインバータ回路ＩＮＶ３，ＩＮＶ４によって生成される。ＦＳＥＮはリセットパルスＡＴＤより生成されるタイミングパルスである。
【００２７】
制御信号ＲＢＣ，ＲＢＣＢは、制御信号ＳＡを使ってインバータ回路ＩＮＶ５によって生成される。制御信号ＷＢＣ，ＷＢＣＢは、チップ選択信号ＣＳ、マット選択信号ＭＡＴおよび書き込み選択信号ＷＥを使ってアンド回路ＡＮＤ３およびインバータ回路ＩＮＶ６によって生成される。制御信号（チップ選択信号ＣＳ、書き込み選択信号ＷＥ、ＹアドレスＡＹ、マット選択信号ＭＡＴ、リセットパルスＡＴＤ）は、入力されたアドレスおよび制御信号によりコントロール回路１０３を用いて生成される。
【００２８】
本半導体装置１００のうち、メモリセル部や周辺回路の第１回路部（以下、第１の周辺回路部と記す）では、低消費動作が要求される。また周辺回路の第２回路部（以下、第２の周辺回路部と記す）ではメモリセルからの情報の読み出し、またはメモリセルへの情報の書き込みのために高速動作が要求される。本発明においては、それぞれの要求に合わせたデバイスを用いて半導体装置１００を形成する。
【００２９】
半導体装置１００のうち、第１の周辺回路部を構成する回路として、降圧回路ＰＷＲ等の電源回路、入力バッファＩＮＢＵＦ、入出力回路ＩＯが挙げられる。また第２の周辺回路部を構成する回路として、センスアンプ回路１０６、リードデータドライブ回路１０７、ライトアンプ回路１０８、イコライズ・プリチャージ回路１０９，１１０、Ｙスイッチ回路１１１，１１２、ワードデコーダおよびワードドライバ１１４、プリデコーダ１０２、制御回路１０３が挙げられる。
【００３０】
図３に、埋め込みチャネル型ＭＩＳトランジスタおよび表面チャネル型ＭＩＳトランジスタのしきい値電圧とチャネル領域へイオン注入される不純物のドーズ量との関係の一例を示す。埋め込みチャネル型ＭＩＳトランジスタとは、そのゲート電極を構成する導体膜の導電型がソース・ドレイン用の半導体領域の導電型とは逆のＭＩＳトランジスタを言い、表面チャネル型ＭＩＳトランジスタとは、そのゲート電極を構成する導体膜の導電型がソース・ドレイン用の半導体領域の導電型と同一のＭＩＳトランジスタを言う。
【００３１】
図３に示すように、チャネル領域にイオン注入される不純物のドーズ量が増加するに従って、埋め込みチャネル型ＭＩＳトランジスタおよび表面チャネル型ＭＩＳトランジスタのしきい値電圧は増加する。しかし、同じドーズ量がイオン注入された場合、埋め込みチャネル型ＭＩＳトランジスタのしきい値電圧は表面チャネル型ＭＩＳトランジスタのしきい値電圧よりも高くなり、埋め込みチャネル型ＭＩＳトランジスタでは、相対的に低いドーズ量でも相対的に高いしきい値電圧が得られることがわかる。
【００３２】
次に、実施の形態１であるＳＲＡＭの製造方法を図４〜図１３に示す基板の要部断面図を用いて工程順に説明する。これら図には、低消費動作が要求される第１の周辺回路部、高速動作が要求される第２の周辺回路部、低消費動作が要求されるメモリセル部を記載しており、各部には、それぞれｎチャネルＭＩＳトランジスタ（以下、ＮＭＯＳと記す）とｐチャネルＭＩＳトランジスタ（以下、ＰＭＯＳと記す）が形成される。
【００３３】
ここで、低消費動作が要求される第１の周辺回路部およびメモリセル部では、ＭＩＳトランジスタのテール電流がオフ電流となるため、相対的に高いしきい値電圧が要求される。従って、第１の周辺回路部およびメモリセル部には、ｐｎ接合の電界を緩和するためにチャネル領域の不純物濃度を相対的に低くしても、相対的に高いしきい値が得られる埋め込みチャネル型ＭＩＳトランジスタを適用する。
【００３４】
また、高速動作が要求される第２の周辺回路部では、相対的に低いしきい値電圧および相対的に高いドレイン電流が要求される。従って、第２の周辺回路部には、表面チャネル型ＭＩＳトランジスタを適用する。
【００３５】
まず、図４に示すように、たとえばｐ型のシリコン単結晶からなる基板１を用意し、その主面に深さ３００〜４００ｎｍ程度の溝型の素子分離部２を形成する。すなわち、基板１の所定箇所に分離溝を形成し、続いて基板１上にＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法でシリコン酸化膜を堆積した後、そのシリコン酸化膜が分離溝内にのみ残るようにシリコン酸化膜をＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で除去することによって素子分離部２を形成する。
【００３６】
次に、図５に示すように、ＰＭＯＳ形成領域をフォトレジストパターンで覆い、基板１の一部にｐ型不純物、たとえばボロンをイオン注入してＮＭＯＳ形成領域にｐウェル３を形成する。上記フォトレジストパターンは通常のフォトリソグラフィ技術によって形成することができる。すなわち、フォトレジストパターンは、フォトレジスト膜を基板１上に塗布した後、そのフォトレジスト膜に対して露光および現像処理を施すことにより形成されている。同様にＮＭＯＳ形成領域をフォトレジストパターンで覆い、基板１の他の一部にｎ型不純物、たとえばリンをイオン注入してｎウェル４を形成する。
【００３７】
その後、フォトレジストパターンをマスクとして、各部のｐウェル３およびｎウェル４のチャネル領域にＭＩＳトランジスタのしきい値を調整するための不純物のイオン注入を行う。この際、埋め込みチャネルＮＭＯＳ形成領域（第１の周辺回路部およびメモリセル部のＮＭＯＳ形成領域）、埋め込みチャネルＰＭＯＳ形成領域（第１の周辺回路部およびメモリセル部のＰＭＯＳ形成領域）、表面チャネルＮＭＯＳ形成領域（第２の周辺回路部のＮＭＯＳ形成領域）および表面チャネルＰＭＯＳ形成領域（第２の周辺回路部のＰＭＯＳ形成領域）に対して、たとえば前記図３に示したしきい値電圧と不純物のドーズ量との関係を参考にして、それぞれ所望するしきい値が得られるチャネルイオン注入条件（たとえばイオン種、ドーズ量等）を用いて、チャネル領域５ａ，５ｂ，５ｃ，５ｄを形成する。
【００３８】
次に、図６に示すように、基板１に洗浄処理を施した後、基板１を熱処理することにより、その表面に厚さ５〜１０ｎｍ程度のゲート絶縁膜６を形成する。続いて基板１上に厚さ２００ｎｍ程度のシリコン膜７をＣＶＤ法で堆積する。なお、ゲート絶縁膜の厚さは１種類としたが、互いに厚さの異なる複数種類のゲート絶縁膜を形成することができる。
【００３９】
次に、図７に示すように、第１の周辺回路部およびメモリセル部のＮＭＯＳ形成領域、ならびに第２の周辺回路部のＰＭＯＳ形成領域にフォトレジストパターン８を形成した後、このフォトレジストパターン８をマスクとして、第１の周辺回路部およびメモリセル部のＰＭＯＳ形成領域、ならびに第２の周辺回路部のＮＭＯＳ形成領域のシリコン膜７にｎ型不純物、たとえばリンまたはヒ素をイオン注入する。
【００４０】
次に、図８に示すように、フォトレジストパターン８を除去した後、第１の周辺回路部およびメモリセル部のＰＭＯＳ形成領域、ならびに第２の周辺回路部のＮＭＯＳ形成領域にフォトレジストパターン９を形成した後、このフォトレジストパターン９をマスクとして、第１の周辺回路部およびメモリセル部のＮＭＯＳ形成領域、ならびに第２の周辺回路部のＰＭＯＳ形成領域のシリコン膜７にｐ型不純物、たとえばボロンをイオン注入する。
【００４１】
次に、図９に示すように、フォトレジストパターン９を除去した後、基板１に熱処理を施して、シリコン膜７に注入された上記ｎ型不純物および上記ｐ型不純物を活性化させ、さらに第１の周辺回路部およびメモリセル部のＰＭＯＳ形成領域、ならびに第２の周辺回路部のＮＭＯＳ形成領域のシリコン膜７をｎ型シリコン多結晶膜７ｎに、第１の周辺回路部およびメモリセル部のＮＭＯＳ形成領域、ならびに第２の周辺回路部のＰＭＯＳ形成領域のシリコン膜７をｐ型シリコン多結晶膜７ｐに変える。
【００４２】
次に、図１０に示すように、フォトレジストパターンをマスクとしてシリコン多結晶膜７ｎ，７ｐをエッチングし、第１の周辺回路部およびメモリセル部のＰＭＯＳ形成領域、ならびに第２の周辺回路部のＮＭＯＳ形成領域にｎ型シリコン多結晶膜７ｎからなるゲート電極１０ｎ、第１の周辺回路部およびメモリセル部のＮＭＯＳ形成領域、ならびに第２の周辺回路部のＰＭＯＳ形成領域にｐ型シリコン多結晶膜７ｐからなるゲート電極１０ｐを形成する。その後、基板１に、たとえば８００度程度のドライ熱酸化処理を施す。
【００４３】
次いで、第１の周辺回路部およびメモリセル部のＮＭＯＳ形成領域のｐウェル３にｎ型不純物、たとえばリンをイオン注入して、ゲート電極１０ｐの両側のｐウェル３にｎ型エクステンション領域１１を形成し、さらに第２の周辺回路部のｐウェル３にｎ型不純物、たとえばヒ素をイオン注入して、ゲート電極１０ｎの両側のｐウェル３にｎ型エクステンション領域１２を形成する。さらに、第２の周辺回路部のｎウェル４にｐ型不純物、たとえばボロンをイオン注入して、ゲート電極１０ｐの両側のｎウェル４にｐ型エクステンション領域１３を形成する。
【００４４】
ここで、第１の周辺回路部およびメモリセル部のＰＭＯＳには、ＰＭＯＳのオフ電流を低減するためにｐ型エクステンション領域は形成しない。しかし、ｐ型エクステンション領域を形成しないことにより、ＰＭＯＳの寄生抵抗が増大してドレイン電流が減少するため、必要とする電流スペックを満たす範囲での適用が好ましい。
【００４５】
なお、パンチスルーストッパ層として機能するハロー（Ｈａｌｏ）層を形成することもできる。ハロー層は、ゲート電極の導電型と同一の導電型の不純物をイオン注入することにより形成される。その後、基板１に熱処理を施し、イオン注入された不純物を活性化する。
【００４６】
次に、図１１に示すように、基板１上にシリコン酸化膜をＣＶＤ法で堆積し、続いてそのシリコン酸化膜を異方性エッチングすることにより、ゲート電極１０ｎ，１０ｐの側壁にサイドウォール（側壁絶縁膜）１４を形成する。続いて第１の周辺回路部、第２の周辺回路部およびメモリセル部のＮＭＯＳ形成領域のｐウェル３にｎ型不純物、たとえばヒ素をイオン注入して、サイドウォール１４の両側のｐウェル３にｎ型拡散領域１５を形成する。ｎ型拡散領域１５は、ゲート電極１０ｎおよびサイドウォール１４に対して自己整合的に形成され、ＮＭＯＳのソース・ドレインとして機能する。
【００４７】
同様に、第１の周辺回路部、第２の周辺回路部およびメモリセル部のＰＭＯＳ形成領域のｎウェル４にｐ型不純物、たとえばフッ化ボロンをイオン注入して、サイドウォール１４の両側のｎウェル４にｐ型拡散領域１６を形成する。ｐ型拡散領域１６は、ゲート電極１０ｐおよびサイドウォール１４に対して自己整合的に形成され、ＰＭＯＳのソース・ドレインとして機能する。
【００４８】
次に、図１２に示すように、高融点金属膜、たとえばコバルト膜をスパッタ法で基板１上に堆積する。続いて５００〜６００度程度の熱処理を基板１に施して、ゲート電極１０ｎ，１０ｐの表面、ｎ型拡散領域１５の表面およびｐ型拡散領域１６の表面に選択的にシリサイド層１７を形成する。この後、未反応のコバルト膜をウェットエッチングで除去し、次いでシリサイド層１７の低抵抗化のための７００〜８００度程度の熱処理を基板１に施す。
【００４９】
次に、図１３に示すように、基板１上に厚さ５０ｎｍ程度のシリコン窒化膜１８を堆積し、続いて、たとえば厚さ５００ｎｍ程度のシリコン酸化膜を堆積した後、シリコン酸化膜をＣＭＰ法で研磨することにより、その表面が平坦化された層間絶縁膜１９を形成する。シリコン酸化膜は、たとえばＴＥＯＳ（Ｔｅｔｒａ　Ｅｔｈｙｌ　Ｏｒｔｈｏ　Ｓｉｌｉｃａｔｅ　：　Ｓｉ（ＯＣ_２Ｈ_５））とオゾン（Ｏ_３）とをソースガスに用いたプラズマＣＶＤ法で形成されたＴＥＯＳ酸化膜とすることができる。
【００５０】
次に、フォトレジストパターンをマスクとしたエッチングによって層間絶縁膜１９およびシリコン窒化膜１８を順次加工して接続孔２０を形成する。この接続孔２０は、ｎ型拡散領域１５およびｐ型拡散領域１６上などの必要部分に形成する。なお、層間絶縁膜１９をエッチングする際は、その下層のシリコン窒化膜１８をエッチングストッパ層として使用する。
【００５１】
次に、接続孔２０の内部を含む基板１の全面にバリアメタル層、たとえばチタン窒化膜を形成し、さらに接続孔２０を埋め込むタングステン膜をＣＶＤ法で形成する。その後、接続孔２０以外の領域のタングステン膜およびバリアメタル層をＣＭＰ法により除去して接続孔２０の内部にプラグ２１を形成する。
【００５２】
次に、基板１上にシリコン窒化膜２２および、たとえばシリコン酸化膜からなる層間絶縁膜２３を順次堆積した後、フォトレジストパターンをマスクとしたエッチングによって層間絶縁膜２３およびシリコン窒化膜２２を順次加工して必要部分に接続孔２４を形成する。シリコン窒化膜２２は、層間絶縁膜２３のエッチングストッパ層として機能する。その後、上記プラグ２１と同様にして、接続孔２４の内部にバリアメタル層およびタングステン膜を埋め込み、プラグ２５を形成する。
【００５３】
次に、基板１上にバリアメタル層、アルミニウム膜およびバリアメタル層を下層から順にスパッタリング法等によって堆積した後、フォトレジストパターンをマスクとしたエッチングによってこの積層膜を加工することにより、第１層目の配線２６を形成する。バリアメタル層としてチタン窒化膜を例示することができる。
【００５４】
次に、基板１上に、たとえばシリコン酸化膜からなる層間絶縁膜２７を堆積した後、その層間絶縁膜２７に第１層目の配線２６の一部が露出するようなスルーホール２８を穿孔する。続いて上記プラグ２１と同様にして、スルーホール２８の内部にバリアメタル層およびタングステン膜を埋め込み、プラグ２９を形成する。さらに、基板１上にバリアメタル層、アルミニウム膜およびバリアメタル層を下層から順にスパッタリング法等によって堆積した後、フォトレジストパターンをマスクとしたエッチングによってこの積層膜を加工することにより、第２層目の配線３０を形成する。バリアメタル層としてチタン窒化膜を例示することができる。
【００５５】
次に、基板１上に、たとえばシリコン酸化膜からなる層間絶縁膜３１を堆積した後、その層間絶縁膜３１に第２層目の配線３０の一部が露出するようなスルーホール３２を穿孔する。続いて上記プラグ２１と同様にして、スルーホール３２の内部にバリアメタル層およびタングステン膜を埋め込み、プラグ３３を形成する。さらに、基板１上にバリアメタル層、アルミニウム膜およびバリアメタル層を下層から順にスパッタリング法等によって堆積した後、フォトレジストパターンをマスクとしたエッチングによってこの積層膜を加工することにより、第３層目の配線３４を形成する。バリアメタル層としてチタン窒化膜を例示することができる。
【００５６】
この後、さらに上層の配線を形成し、続いて最上層配線の表面を表面保護膜で覆った後、その一部に最上層配線の一部が露出するような開口部を形成してボンディングパッドを形成することにより、ＳＲＡＭを製造する。
【００５７】
なお、本実施の形態１では、第１の周辺回路部のＮＭＯＳ，ＰＭＯＳおよびメモリセル部のＮＭＯＳ，ＰＭＯＳに埋め込みチャネル型ＭＩＳトランジスタを適用したが、第１の周辺回路部およびメモリセル部のＮＭＯＳをｐ型シリコン多結晶膜７ｐからなるゲート電極を有する埋め込みチャネル型ＭＩＳトランジスタとし、第１の周辺回路部およびメモリセル部のＰＭＯＳをｐ型シリコン多結晶膜７ｐからなるゲート電極を有する表面チャネル型ＭＩＳトランジスタとすることもできる。または、第１の周辺回路部およびメモリセル部のＰＭＯＳをｎ型シリコン多結晶膜７ｎからなるゲート電極を有する埋め込みチャネル型ＭＩＳトランジスタとし、第１の周辺回路部およびメモリセル部のＮＭＯＳをｎ型シリコン多結晶膜７ｎからなるゲート電極を有する表面チャネル型ＭＩＳトランジスタとすることもできる。
【００５８】
このように、本実施の形態１によれば、低消費動作（相対的に高いしきい値電圧）が要求される第１の周辺回路部およびメモリセル部に埋め込みチャネル型ＭＩＳデバイスを適用することにより、チャネル領域の不純物濃度を低減することができるので、接合リーク電流の増加が抑制されて、メモリセル部ではスタンバイ電流を相対的に低く抑えることができる。また、高速動作（相対的に低いしきい値電圧および相対的に高いドレイン電流）が要求される第２の周辺回路部に表面チャネル型ＭＩＳトランジスタを適用することにより、ドレイン電流を確保して高速性を実現することができる。
【００５９】
（実施の形態２）
実施の形態２であるＳＲＡＭの製造方法を説明する。図１４は、前記実施の形態１の図１０と同じ工程における半導体基板の要部断面図である。すなわち、前記実施の形態１の図４〜図９に示した工程と同様の方法で、基板１にシリコン多結晶膜７ｎ，７ｐを形成した後、ゲート電極１０ｎ，１０ｐに加工される。
【００６０】
次に、第１の周辺回路部、第２の周辺回路部およびメモリセル部のＮＭＯＳ形成領域のｐウェル３にｎ型不純物、たとえばヒ素をイオン注入して、ゲート電極１０ｎ，１０ｐの両側のｐウェル３にｎ型エクステンション領域３５を形成する。さらに、第１の周辺回路部、第２の周辺回路部およびメモリセル部のｎウェル４にｐ型不純物、たとえばフッ化ボロンをイオン注入して、ゲート電極１０ｎ，１０ｐの両側のｎウェル４にｐ型エクステンション領域３６を形成する。
【００６１】
このように、本実施の形態２によれば、各部のＮＭＯＳに全てヒ素のイオン注入によってｎ型エクステンション領域３５を形成することで、前記実施の形態１に比べて製造工程数を減らすことができる。また、第１の周辺回路部およびメモリセル部のＰＭＯＳにフッ化ボロンからなるｐ型エクステンション領域３６を形成することにより、前記実施の形態１に比べて第１の周辺回路部およびメモリセル部のＰＭＯＳの寄生抵抗が減少して、ドレイン電流を増加させることができる。
【００６２】
なお、第１の周辺回路部、第２の周辺回路部およびメモリセル部のＮＭＯＳは、前記実施の形態１のＮＭＯＳと同じｎ型エクステンション領域１１，１２で形成し、第１の周辺回路部、第２の周辺回路部およびメモリセル部のＰＭＯＳの全てに、ボロンからなるｐ型エクステンション領域１３を形成してもよい。
【００６３】
第１の周辺回路部およびメモリセル部のＰＭＯＳのｐ型エクステンション領域１３をボロンのイオン注入で形成することにより、フッ化ボロンをイオン注入した場合よりもＰＭＯＳのオフ電流を低減することができる。すなわち、ボロンのイオン注入は標準偏差が大きく、フッ化ボロンをイオン注入した場合と比べてシリコン中のボロンの分布をブロードにすることができるので、ドレイン端部での電界強度が緩和できて、ゲート電極が誘起するドレインリーク電流の低減が可能となる。
【００６４】
表１に、実施の形態１および実施の形態２に記載した第１の周辺回路部、第２の周辺回路部およびメモリセル部にそれぞれ形成されるＮＭＯＳ、ＰＭＯＳの特徴となるプロセスの一例をまとめる。
【００６５】
【表１】

（実施の形態３）
実施の形態３であるＳＲＡＭの製造方法を図１５および図１６に示す基板の要部断面図を用いて説明する。
【００６６】
まず、前記実施の形態１の図４〜図６に示した工程と同様な方法で、基板１にｐウェル３、ｎウェル４を形成した後、チャネル領域５ａ，５ｂ，５ｃ，５ｄが形成される。次いで、基板１の表面にゲート絶縁膜６を形成した後、基板１上に厚さ２００ｎｍ程度のシリコン膜７をＣＶＤ法で堆積する。
【００６７】
次に、第２の周辺回路部のＮＭＯＳ形成領域のシリコン膜７にｎ型不純物、たとえばリンまたはヒ素をイオン注入し、第２の周辺回路部のＰＭＯＳ形成領域のシリコン膜７にｐ型不純物、たとえばボロンをイオン注入する。続いて図１５に示すように、基板１に熱処理を施して、シリコン膜７に注入された上記ｎ型不純物および上記ｐ型不純物を活性化させ、さらに第２の周辺回路部のＮＭＯＳ形成領域のシリコン膜７をｎ型シリコン多結晶膜７ｎに、第２の周辺回路部のＰＭＯＳ形成領域のシリコン膜７をｐ型シリコン多結晶膜７ｐに変える。
【００６８】
次に、フォトレジストパターンをマスクとしたエッチングにより、第１の周辺回路部およびメモリセル部のシリコン膜７を除去した後、基板１上に厚さ２００ｎｍ程度の高融点金属膜３７、たとえばタングステンシリサイド膜などをスパッタ法で堆積する。次いで、フォトレジストパターンをマスクとしたエッチングにより、第２の周辺回路部の高融点金属膜３７を除去する。
【００６９】
次に、図１６に示すように、フォトレジストパターンをマスクとしてシリコン多結晶膜７ｎ，７ｐおよび高融点金属膜３７をエッチングし、第１の周辺回路部およびメモリセル部に高融点金属膜３７からなるゲート電極３８、ならびに第２の周辺回路部のＮＭＯＳ形成領域にｎ型シリコン多結晶膜７ｎからなるゲート電極１０ｎ、第２の周辺回路部のＰＭＯＳ形成領域にｐ型シリコン多結晶膜７ｐからなるゲート電極１０ｐを形成する。
【００７０】
次いで、第１の周辺回路部およびメモリセル部のＮＭＯＳ形成領域のｐウェル３にｎ型不純物、たとえばリンをイオン注入して、ゲート電極３８の両側のｐウェル３にｎ型エクステンション領域１１を形成し、さらに第２の周辺回路部のｐウェル３にｎ型不純物、たとえばヒ素をイオン注入して、ゲート電極１０ｎの両側のｐウェル３にｎ型エクステンション領域１２を形成する。さらに、第２の周辺回路部のｎウェル４にｐ型不純物、たとえばボロンをイオン注入して、ゲート電極１０ｐの両側のｎウェル４にｐ型エクステンション領域１３を形成する。
【００７１】
なお、本実施の形態３では、第１の周辺回路部およびメモリセル部のゲート電極３８を高融点金属膜３７で構成したが、シリコンゲルマニウム等の混晶を用いることもできる。
【００７２】
このように、本実施の形態３によれば、第１の周辺回路部およびメモリセル部のゲート電極３８を高融点金属膜３７で構成することにより、仕事関数の差からしきい値電圧を相対的に高くすることができる。
【００７３】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００７４】
たとえば、前記実施の形態では、本発明をＳＲＡＭに適用した場合について説明したが、同一基板上に低消費動作が要求される回路と高速動作が要求される回路とを有するいかなる半導体装置にも適用することができる。
【００７５】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００７６】
ＳＲＡＭにおいて、メモリセル部のＭＩＳトランジスタを埋め込みチャネル型とすることにより、接合リーク電流の増加が抑制できで、スタンバイ電流を相対的に低く抑えることができる。また、周辺回路部のＭＩＳトランジスタを表面チャネル型とすることにより、所定のドレイン電流を確保することができる。これにより、メモリセル部の高信頼度化と周辺回路部の高速化とを実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１であるＳＲＡＭの回路図である。
【図２】本発明の実施の形態１であるＳＲＡＭの回路図である。
【図３】ＭＩＳトランジスタのしきい値電圧とチャネル領域へイオン注入される不純物のドーズ量との関係の一例を示すグラフ図である。
【図４】本発明の実施の形態１であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図５】本発明の実施の形態１であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図６】本発明の実施の形態１であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図７】本発明の実施の形態１であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図８】本発明の実施の形態１であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図９】本発明の実施の形態１であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の実施の形態１であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の実施の形態１であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の実施の形態１であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の実施の形態１であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の実施の形態２であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の実施の形態３であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の実施の形態３であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。
【符号の説明】
１　基板
２　素子分離部
３　ｐウェル
４　ｎウェル
５ａ　チャネル領域
５ｂ　チャネル領域
５ｃ　チャネル領域
５ｄ　チャネル領域
６　ゲート絶縁膜
７　シリコン膜
７ｎ　シリコン多結晶膜
７ｐ　シリコン多結晶膜
８　フォトレジストパターン
９　フォトレジストパターン
１０ｎ　ゲート電極
１０ｐ　ゲート電極
１１　ｎ型エクステンション領域
１２　ｎ型エクステンション領域
１３　ｐ型エクステンション領域
１４　サイドウォール
１５　ｎ型拡散領域
１６　ｐ型拡散領域
１７　シリサイド層
１８　シリコン窒化膜
１９　層間絶縁膜
２０　接続孔
２１　プラグ
２２　シリコン窒化膜
２３　層間絶縁膜
２４　接続孔
２５　プラグ
２６　配線
２７　層間絶縁膜
２８　スルーホール
２９　プラグ
３０　配線
３１　層間絶縁膜
３２　スルーホール
３３　プラグ
３４　配線
３５　ｎ型エクステンション領域
３６　ｐ型エクステンション領域
３７　高融点金属膜
３８　ゲート電極
１００　半導体装置
１０１　データ（制御信号）
１０２　プリデコーダ
１０３　制御回路（コントロール回路）
１０４　マット
１０５　基本ユニット
１０６　センスアンプ回路
１０７　リードデータドライブ回路
１０８　ライトアンプ回路
１０９　イコライズ・プリチャージ回路
１１０　イコライズ・プリチャージ回路
１１１　Ｙスイッチ回路
１１２　Ｙスイッチ回路
１１３　データバス
１１４　ワードデコーダおよびワードドライバ
ＭＥＭＢＬＫ０　マット
ＭＥＭＢＬＫ１　マット
ＭＥＭＢＬＫ２　マット
ＭＥＭＢＬＫ３　マット
ＭＥＭＢＬＫ４　マット
ＭＥＭＢＬＫ５　マット
ＭＥＭＢＬＫ６　マット
ＭＥＭＢＬＫ７　マット
ＰＷＲ　降圧回路
ＶＤＤ　電源電位
ＶＤＤＩ　内部電源
ＶＳＳＳ　内部電源
ＶＤＤＤ　内部電源
ＩＮＢＵＦ　インプットバッファ（入力バッファ）
ＣＥＬＬ０　メモリセル
ＣＥＬＬ１　メモリセル
ＭＰ００　負荷型ｐチャネルＭＩＳトランジスタ
ＭＰ０１　負荷型ｐチャネルＭＩＳトランジスタ
ＭＰ０２　ｐチャネルＭＩＳトランジスタ
ＭＰ０３　ｐチャネルＭＩＳトランジスタ
ＭＰ０４　ｐチャネルＭＩＳトランジスタ
ＭＰ０５　ｐチャネルＭＩＳトランジスタ
ＭＰ０６　ｐチャネルＭＩＳトランジスタ
ＭＰ０７　ｐチャネルＭＩＳトランジスタ
ＭＰ０８　ｐチャネルＭＩＳトランジスタ
ＭＰ１０　ｐチャネルＭＩＳトランジスタ
ＭＰ１１　ｐチャネルＭＩＳトランジスタ
ＭＰ１２　ｐチャネルＭＩＳトランジスタ
ＭＰ１３　ｐチャネルＭＩＳトランジスタ
ＭＰ１４　ｐチャネルＭＩＳトランジスタ
ＭＰ１５　ｐチャネルＭＩＳトランジスタ
ＭＰ１６　ｐチャネルＭＩＳトランジスタ
ＭＰ１７　ｐチャネルＭＩＳトランジスタ
ＭＰ１８　ｐチャネルＭＩＳトランジスタ
ＭＰ２０　ｐチャネルＭＩＳトランジスタ
ＭＰ２１　ｐチャネルＭＩＳトランジスタ
ＭＰ２２　ｐチャネルＭＩＳトランジスタ
ＭＰ２３　ｐチャネルＭＩＳトランジスタ
ＭＮ００　駆動型ｎチャネルＭＩＳトランジスタ
ＭＮ０１　駆動型ｎチャネルＭＩＳトランジスタ
ＭＮ０２　転送型ｎチャネルＭＩＳトランジスタ
ＭＮ０３　転送型ｎチャネルＭＩＳトランジスタ
ＭＮ０４　ｎチャネルＭＩＳトランジスタ
ＭＮ０５　ｎチャネルＭＩＳトランジスタ
ＭＮ１０　ｎチャネルＭＩＳトランジスタ
ＭＮ１１　ｎチャネルＭＩＳトランジスタ
ＭＮ１２　ｎチャネルＭＩＳトランジスタ
ＭＮ１３　ｎチャネルＭＩＳトランジスタ
ＭＮ１４　ｎチャネルＭＩＳトランジスタ
ＭＮ１５　ｎチャネルＭＩＳトランジスタ
ＭＮ２０　ｎチャネルＭＩＳトランジスタ
ＭＮ２１　ｎチャネルＭＩＳトランジスタ
ＭＮ２２　ｎチャネルＭＩＳトランジスタ
ＮＬ０　記憶ノード
ＭＬ１　記憶ノード
ＮＲ０　記憶ノード
ＭＲ１　記憶ノード
ＤＴ０　データ線
ＤＴ１　データ線
ＤＢ０　データ線
ＤＢ１　データ線
ＳＷＬ０　サブワード線
ＳＡ　活性化信号（制御信号）
ＹＳＷ　制御信号
ＹＳＷＢ　制御信号
ＣＩＮＶ０　クロックインバータ
ＣＩＮＶ１　クロックインバータ
ＣＩＮＶ２　クロックインバータ
ＣＩＮＶ３　クロックインバータ
ＩＮＶ０　インバータ
ＩＮＶ２　インバータ回路
ＩＮＶ３　インバータ回路
ＩＮＶ４　インバータ回路
ＩＮＶ５　インバータ回路
ＩＮＶ６　インバータ回路
ＷＢＣ　制御信号
ＷＢＣＢ　制御信号
ＲＢＣ　制御信号
ＲＢＣＢ　制御信号
ＥＱ　制御信号
ＣＳ　チップ選択信号
ＭＡＴ　マット選択信号
ＭＡＴ０　マット選択信号
ＭＡＴ１　マット選択信号
ＭＡＴ２　マット選択信号
ＭＡＴ３　マット選択信号
ＭＡＴ４　マット選択信号
ＭＡＴ５　マット選択信号
ＭＡＴ６　マット選択信号
ＭＡＴ７　マット選択信号
ＡＴＤ　リセットパルス
ＮＡＮＤ０　ナンド回路
ＡＹ　Ｙアドレス
ＷＥ　書き込み選択信号
ＡＮＤ１　アンド回路
ＡＮＤ２　アンド回路
ＡＮＤ３　アンド回路
ＩＯ　入出力回路[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor integrated circuit device and a technology for manufacturing the same, and more particularly, to a technology effective when applied to a semiconductor integrated circuit device having an SRAM (Static Random Access Memory) and a method for manufacturing the same.
[0002]
[Prior art]
In order to increase the threshold voltage of a MIS (Metal Insulator Semiconductor) transistor, it is necessary to relatively increase the impurity concentration of the channel region. However, in this case, there is a problem that a steep pn junction is formed between the semiconductor region for source / drain and the channel region, so that the junction leakage current increases and the potential of the junction leakage current dropping increases. Occurs.
[0003]
Therefore, after forming a high-concentration impurity-added region for contact with an electrode, the impurity concentration is relatively lower than that of the high-concentration impurity-addition region below the high-concentration impurity-addition region. By forming an electric field relaxation region of the same conductivity type as the region, a measure is taken such as forming a broad pn junction between the high-concentration impurity added region and the channel region to reduce junction leakage.
[0004]
For example, as for a MIS transistor having an electric field relaxation region below a source / drain semiconductor region, an IEE Transaction Electron Devices ("IEE Trans. Electron Devices," 0.3 μm Mixed Analog / Digital) is used. CMOS Technology for Low Voltage Operation ", vol. ED-41, pp. 1837-1843, 1994) and the like.
[0005]
[Problems to be solved by the invention]
However, when the source / drain provided with the above-described electric field relaxation region is employed for the MIS transistor constituting the SRAM, the present inventor has found the following problems.
[0006]
If there is a shape abnormality at an end of a gate electrode of a MIS transistor, an end of an element isolation portion, or an interface between a silicide layer formed on a surface of a source / drain semiconductor region and a silicon substrate, an electric field relaxation region , A large current flows in the above-mentioned portion, and in the MIS transistor for a memory cell in particular, a large increase in the standby current was observed. Although the electric field relaxation region is effective for the electric field relaxation of the pn junction, the short channel effect of the MIS transistor becomes remarkable by providing the electric field relaxation region. Therefore, miniaturization of the MIS transistor becomes difficult, and high integration of the semiconductor device becomes difficult.
[0007]
An object of the present invention is to provide a technique capable of realizing high reliability of a memory cell portion and high speed of a peripheral circuit portion in an SRAM.
[0008]
The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
[0009]
[Means for Solving the Problems]
The following is a brief description of an outline of typical inventions disclosed in the present application.
[0010]
The present invention provides a buried channel type MIS in which a gate electrode is formed of a silicon film doped with an impurity having a conductivity type opposite to the conductivity type of a semiconductor region for source and drain in a memory cell portion requiring low power consumption operation. A surface channel in which a transistor is formed and a gate electrode is formed of a silicon film in which an impurity of the same conductivity type as that of a semiconductor region for source / drain is introduced in a part of a peripheral circuit portion where high-speed operation is required. This is to form a type MIS transistor.
[0011]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In all the drawings for describing the embodiments, members having the same functions are denoted by the same reference numerals, and repeated description thereof will be omitted.
[0012]
(Embodiment 1)
1 and 2 are circuit diagrams of a semiconductor integrated circuit device according to an embodiment of the present invention.
[0013]
The semiconductor device 100 includes a p-channel MIS transistor and an n-channel MIS transistor. For example, the thickness of an insulating film used for the gate of the MIS transistor is 4 nm or less, or the power supply voltage is 1.5 V and the tunnel leak current is 10 ^-12 A / μm ² The semiconductor integrated circuit is formed on a semiconductor substrate such as single crystal silicon by using the semiconductor integrated circuit manufacturing technology described above.
[0014]
As shown in FIG. 1, the SRAM as the semiconductor device 100 is divided into a plurality of mats MEMBLK0 to MEMBLK7. The mat unit is, for example, every 2M bits, and is divided into 8 mats in a 16M SRAM. The step-down circuit PWR generates internal power supplies VDDI, VSSS, and VDD based on the power supply potential VDD applied from an external pad, and distributes them to the mats MEMBLK0 to MEMBLK7. The data 101 from the input buffer INBUF becomes a decoder signal and a control signal through the predecoder 102 and the control circuit 103, and is distributed to each of the mats MEMBLK0 to 7.
[0015]
As shown in FIG. 2, each mat 104 includes a plurality of basic units 105. The basic unit 105 includes two columns of memory cells CELL0 and CELL1.
[0016]
The memory cell CELL0 includes a flip-flop (load-type p-channel MIS transistors MP00 and MP01 and a drive-type n-channel MIS transistor MN00, MN00, which are configured by connecting the input and the output of a pair of complementary metal oxide semiconductor (CMOS) inverters to each other. MN01) and transfer type n-channel MIS transistors MN02 and MN03 for selectively connecting the storage node NL0 and the storage node NR0 of the flip-flop to the data lines DT0 and DB0. The sub-word line SWL0 is connected to the gate electrodes of the transfer type n-channel MIS transistors MN02 and MN03.
[0017]
The basic unit 105 includes a sense amplifier circuit 106, a read data drive circuit 107, a write amplifier circuit 108, equalizing / precharging circuits 109 and 110, and Y switch circuits 111 and 112.
[0018]
The sense amplifier circuit 106 is a latch type sense amplifier including a flip-flop (consisting of p-channel MIS transistors MP20 and MP21 and n-channel MIS transistors MN20 and MN21) and an n-channel MIS transistor MN22 for activating the sense amplifier. And a switch circuit including p-channel MIS transistors MP22 and MP23. An activation signal SA is connected to gate electrodes of the MIS transistors MN22, MP22, and MP23.
[0019]
The read data drive circuit 107 includes two clocked inverters CINV0 and CINV1. Read data is transmitted to the data bus 113 by the control signals RBC and RBCB.
[0020]
The write amplifier circuit 108 includes two clocked inverters CINV2 and CINV3 and an inverter INV0. The signals on data bus 113 are propagated to the data lines by control signals WBC and WBCB.
[0021]
The equalizing / precharging circuit 109 includes a p-channel MIS transistor MP02 connecting the power supply potential VDD and the data line DT0, a p-channel MIS transistor MP03 connecting the power supply potential VDD and the data line DB0, and a data line DT0 and the data line DB0. It comprises a p-channel MIS transistor MP04 to be connected. A control signal EQ is connected to gate electrodes of the p-channel MIS transistors MP02, MP03, and MP04.
[0022]
Y switch circuit 111 includes p-channel MIS transistors MP05 and MP06 connecting data lines DT0 and DB0 and sense amplifier circuit 106, and n-channel MIS transistors MN04 and MN05.
[0023]
The control signals YSW and YSWB are signals for selecting whether to connect the sense amplifier circuit 106 to the data lines DT0 and DB0 or to the data lines DT1 and DB1.
[0024]
The sub-word line SWL0 is generated by pre-decoding the input address and control signal 101 by a pre-decoder 102 and by a word decoder and word driver 114.
[0025]
The control signal EQ is generated by the NAND circuit NAND0 using the chip selection signal CS, the mat selection signal MAT, and the reset pulse ATD.
[0026]
The control signals YSW and YSWB are generated by the inverter INV2 using the Y address AY. Control signal SA is generated by AND circuit AND2 and inverter circuits INV3 and INV4 using chip select signal CS, mat select signal MAT, write select signals WE and FSEN. FSEN is a timing pulse generated from the reset pulse ATD.
[0027]
The control signals RBC and RBCB are generated by the inverter circuit INV5 using the control signal SA. Control signals WBC and WBCB are generated by AND circuit AND3 and inverter circuit INV6 using chip select signal CS, mat select signal MAT, and write select signal WE. Control signals (chip select signal CS, write select signal WE, Y address AY, mat select signal MAT, reset pulse ATD) are generated using control circuit 103 according to the input address and control signal.
[0028]
In the semiconductor device 100, low power consumption operation is required in a memory cell portion and a first circuit portion of a peripheral circuit (hereinafter, referred to as a first peripheral circuit portion). In a second circuit portion of a peripheral circuit (hereinafter, referred to as a second peripheral circuit portion), high-speed operation is required for reading information from a memory cell or writing information to a memory cell. In the present invention, the semiconductor device 100 is formed using devices that meet each requirement.
[0029]
In the semiconductor device 100, a power supply circuit such as a step-down circuit PWR, an input buffer INBUF, and an input / output circuit IO are given as circuits constituting the first peripheral circuit portion. Circuits constituting the second peripheral circuit section include a sense amplifier circuit 106, a read data drive circuit 107, a write amplifier circuit 108, equalizing / precharge circuits 109 and 110, Y switch circuits 111 and 112, a word decoder and a word driver. 114, the predecoder 102, and the control circuit 103.
[0030]
FIG. 3 shows an example of the relationship between the threshold voltage of a buried channel MIS transistor and a surface channel MIS transistor and the dose of an impurity ion-implanted into a channel region. The buried channel MIS transistor is a MIS transistor in which the conductivity type of the conductor film forming the gate electrode is opposite to the conductivity type of the semiconductor region for the source / drain, and the surface channel MIS transistor is the MIS transistor having the gate electrode. Is a MIS transistor in which the conductivity type of the conductive film constituting the MIS transistor is the same as the conductivity type of the source / drain semiconductor region.
[0031]
As shown in FIG. 3, the threshold voltages of the buried channel MIS transistor and the surface channel MIS transistor increase as the dose of the impurity ion-implanted into the channel region increases. However, when the same dose is implanted, the threshold voltage of the buried channel MIS transistor becomes higher than the threshold voltage of the surface channel MIS transistor, and the buried channel MIS transistor has a relatively low dose. It can be seen that a relatively high threshold voltage can be obtained even in the amount.
[0032]
Next, a method of manufacturing the SRAM according to the first embodiment will be described in the order of steps with reference to the cross-sectional views of main parts of the substrate shown in FIGS. In these figures, a first peripheral circuit portion requiring low power consumption operation, a second peripheral circuit portion requiring high speed operation, and a memory cell portion requiring low power consumption operation are described. Are formed with an n-channel MIS transistor (hereinafter, referred to as NMOS) and a p-channel MIS transistor (hereinafter, referred to as PMOS), respectively.
[0033]
Here, in the first peripheral circuit portion and the memory cell portion where low power consumption operation is required, a relatively high threshold voltage is required because the tail current of the MIS transistor is an off current. Therefore, the first peripheral circuit portion and the memory cell portion have a buried channel in which a relatively high threshold value can be obtained even if the impurity concentration of the channel region is relatively low in order to reduce the electric field at the pn junction. A type MIS transistor is applied.
[0034]
In addition, in the second peripheral circuit portion requiring high-speed operation, a relatively low threshold voltage and a relatively high drain current are required. Therefore, a surface channel type MIS transistor is applied to the second peripheral circuit portion.
[0035]
First, as shown in FIG. 4, a substrate 1 made of, for example, a p-type silicon single crystal is prepared, and a groove-shaped element isolation portion 2 having a depth of about 300 to 400 nm is formed on its main surface. That is, after forming a separation groove in a predetermined portion of the substrate 1 and subsequently depositing a silicon oxide film on the substrate 1 by a CVD (Chemical Vapor Deposition) method, the silicon is formed so that the silicon oxide film remains only in the separation groove. The oxide film is removed by a CMP (Chemical Vapor Deposition) method to form the element isolation portion 2.
[0036]
Next, as shown in FIG. 5, the PMOS formation region is covered with a photoresist pattern, and a p-type impurity, for example, boron is ion-implanted into a part of the substrate 1 to form a p-well 3 in the NMOS formation region. The photoresist pattern can be formed by a usual photolithography technique. That is, the photoresist pattern is formed by applying a photoresist film on the substrate 1 and then exposing and developing the photoresist film. Similarly, the NMOS formation region is covered with a photoresist pattern, and an n-type impurity, for example, phosphorus is ion-implanted into another part of the substrate 1 to form an n-well 4.
[0037]
Thereafter, using the photoresist pattern as a mask, ion implantation of impurities for adjusting the threshold value of the MIS transistor is performed in the channel regions of the p-well 3 and the n-well 4 of each part. At this time, the buried channel NMOS formation region (the NMOS formation region of the first peripheral circuit portion and the memory cell portion), the buried channel PMOS formation region (the PMOS formation region of the first peripheral circuit portion and the memory cell portion), the surface channel NMOS For example, the threshold voltage and the impurity shown in FIG. 3 are applied to the formation region (the NMOS formation region of the second peripheral circuit portion) and the surface channel PMOS formation region (the PMOS formation region of the second peripheral circuit portion). By referring to the relationship with the dose,

channel regions

5a, 5b, 5c, and 5d are formed using channel ion implantation conditions (for example, ion species, dose, and the like) at which desired threshold values are obtained.
[0038]
Next, as shown in FIG. 6, after subjecting the substrate 1 to a cleaning process, the substrate 1 is heat-treated to form a gate insulating film 6 with a thickness of about 5 to 10 nm on the surface thereof. Subsequently, a silicon film 7 having a thickness of about 200 nm is deposited on the substrate 1 by a CVD method. Note that although the thickness of the gate insulating film is one, a plurality of types of gate insulating films having different thicknesses can be formed.
[0039]
Next, as shown in FIG. 7, after forming a photoresist pattern 8 in the NMOS formation region of the first peripheral circuit portion and the memory cell portion, and in the PMOS formation region of the second peripheral circuit portion, Using the mask 8 as a mask, an n-type impurity, for example, phosphorus or arsenic is ion-implanted into the silicon film 7 in the PMOS formation region of the first peripheral circuit portion and the memory cell portion, and in the NMOS formation region of the second peripheral circuit portion.
[0040]
Next, as shown in FIG. 8, after removing the photoresist pattern 8, the photoresist pattern 9 is formed in the PMOS formation region of the first peripheral circuit portion and the memory cell portion, and in the NMOS formation region of the second peripheral circuit portion. Is formed, the photoresist pattern 9 is used as a mask to form p-type impurities, for example, in the silicon film 7 in the NMOS formation region of the first peripheral circuit portion and the memory cell portion and in the PMOS formation region of the second peripheral circuit portion. Boron is ion-implanted.
[0041]
Next, as shown in FIG. 9, after removing the photoresist pattern 9, a heat treatment is performed on the substrate 1 to activate the n-type impurities and the p-type impurities implanted in the silicon film 7. The silicon film 7 in the PMOS formation region of the first peripheral circuit portion and the memory cell portion and the silicon film 7 in the NMOS formation region of the second peripheral circuit portion are replaced with the n-type silicon polycrystalline film 7n. The silicon film 7 in the NMOS formation region and the PMOS formation region in the second peripheral circuit portion is changed to a p-type silicon polycrystalline film 7p.
[0042]
Next, as shown in FIG. 10, the

silicon polycrystalline films

7n and 7p are etched using the photoresist pattern as a mask to form a PMOS formation region of the first peripheral circuit portion and the memory cell portion, and a second peripheral circuit portion. A gate electrode 10n made of an n-type silicon polycrystalline film 7n in an NMOS formation region, an NMOS formation region in a first peripheral circuit portion and a memory cell portion, and a p-type silicon polycrystal film in a PMOS formation region in a second peripheral circuit portion A gate electrode 10p made of 7p is formed. Thereafter, the substrate 1 is subjected to, for example, a dry thermal oxidation process at about 800 degrees.
[0043]
Next, an n-type impurity, for example, phosphorus is ion-implanted into the p-well 3 in the NMOS formation region of the first peripheral circuit portion and the memory cell portion, thereby forming an n-type extension region 11 in the p-well 3 on both sides of the gate electrode 10p. Then, an n-type impurity, for example, arsenic is ion-implanted into the p-well 3 of the second peripheral circuit portion to form an n-type extension region 12 in the p-well 3 on both sides of the gate electrode 10n. Further, a p-type impurity, for example, boron is ion-implanted into the n-well 4 of the second peripheral circuit portion to form a p-type extension region 13 in the n-well 4 on both sides of the gate electrode 10p.
[0044]
Here, a p-type extension region is not formed in the PMOS of the first peripheral circuit portion and the memory cell portion in order to reduce the off current of the PMOS. However, since the p-type extension region is not formed, the parasitic resistance of the PMOS increases and the drain current decreases. Therefore, it is preferable to apply the p-type extension region within a range that satisfies the required current specifications.
[0045]
Note that a halo layer functioning as a punch-through stopper layer can also be formed. The halo layer is formed by ion-implanting an impurity having the same conductivity type as that of the gate electrode. Thereafter, heat treatment is performed on the substrate 1 to activate the ion-implanted impurities.
[0046]
Next, as shown in FIG. 11, a silicon oxide film is deposited on the substrate 1 by the CVD method, and then the silicon oxide film is anisotropically etched to form sidewalls (side walls) on the

gate electrodes

10n and 10p. A side wall insulating film) 14 is formed. Subsequently, an n-type impurity, for example, arsenic is ion-implanted into the p-well 3 of the first peripheral circuit section, the second peripheral circuit section, and the NMOS formation region of the memory cell section, and is implanted into the p-well 3 on both sides of the sidewall 14. An n-type diffusion region 15 is formed. The n-type diffusion region 15 is formed in a self-aligned manner with respect to the gate electrode 10n and the side wall 14, and functions as an NMOS source / drain.
[0047]
Similarly, a p-type impurity, for example, boron fluoride is ion-implanted into the n-well 4 in the PMOS formation region of the first peripheral circuit portion, the second peripheral circuit portion, and the memory cell portion, and n-type ions on both sides of the sidewall 14 are formed. A p-type diffusion region 16 is formed in the well 4. The p-type diffusion region 16 is formed in a self-aligned manner with respect to the gate electrode 10p and the sidewall 14, and functions as a source / drain of a PMOS.
[0048]
Next, as shown in FIG. 12, a refractory metal film, for example, a cobalt film is deposited on the substrate 1 by a sputtering method. Subsequently, a heat treatment of about 500 to 600 degrees is performed on the substrate 1 to selectively form the silicide layer 17 on the surfaces of the

gate electrodes

10n and 10p, the surface of the n-type diffusion region 15, and the surface of the p-type diffusion region 16. Thereafter, the unreacted cobalt film is removed by wet etching, and then the substrate 1 is subjected to a heat treatment at about 700 to 800 degrees for lowering the resistance of the silicide layer 17.
[0049]
Next, as shown in FIG. 13, a silicon nitride film 18 having a thickness of about 50 nm is deposited on the substrate 1 and a silicon oxide film having a thickness of, for example, about 500 nm is deposited. Then, the interlayer insulating film 19 whose surface is flattened is formed. The silicon oxide film is made of, for example, TEOS (Tetra Ethyl Ortho Silicate: Si (OC) ₂ H ₅ )) And ozone (O ₃ ) Can be a TEOS oxide film formed by a plasma CVD method using a source gas.
[0050]
Next, the interlayer insulating film 19 and the silicon nitride film 18 are sequentially processed by etching using a photoresist pattern as a mask to form a connection hole 20. This connection hole 20 is formed in a necessary portion such as on n-type diffusion region 15 and p-type diffusion region 16. When etching the interlayer insulating film 19, the underlying silicon nitride film 18 is used as an etching stopper layer.
[0051]
Next, a barrier metal layer, for example, a titanium nitride film is formed on the entire surface of the substrate 1 including the inside of the connection hole 20, and a tungsten film filling the connection hole 20 is formed by a CVD method. After that, the tungsten film and the barrier metal layer in the region other than the connection hole 20 are removed by the CMP method to form the plug 21 inside the connection hole 20.
[0052]
Next, after a silicon nitride film 22 and an interlayer insulating film 23 made of, for example, a silicon oxide film are sequentially deposited on the substrate 1, the interlayer insulating film 23 and the silicon nitride film 22 are sequentially processed by etching using a photoresist pattern as a mask. Then, a connection hole 24 is formed in a necessary portion. The silicon nitride film 22 functions as an etching stopper layer for the interlayer insulating film 23. After that, similarly to the plug 21, the barrier metal layer and the tungsten film are buried inside the connection hole 24 to form the plug 25.
[0053]
Next, a barrier metal layer, an aluminum film, and a barrier metal layer are sequentially deposited on the substrate 1 from the lower layer by a sputtering method or the like, and then the stacked film is processed by etching using a photoresist pattern as a mask, thereby forming a first layer. The eye wiring 26 is formed. A titanium nitride film can be exemplified as the barrier metal layer.
[0054]
Next, after an interlayer insulating film 27 made of, for example, a silicon oxide film is deposited on the substrate 1, a through hole 28 is formed in the interlayer insulating film 27 so that a part of the first-layer wiring 26 is exposed. . Subsequently, a plug 29 is formed by embedding a barrier metal layer and a tungsten film inside the through hole 28 in the same manner as the plug 21. Further, a barrier metal layer, an aluminum film, and a barrier metal layer are sequentially deposited on the substrate 1 from a lower layer by a sputtering method or the like, and then the stacked film is processed by etching using a photoresist pattern as a mask, thereby forming a second layer. Is formed. A titanium nitride film can be exemplified as the barrier metal layer.
[0055]
Next, after an interlayer insulating film 31 made of, for example, a silicon oxide film is deposited on the substrate 1, a through hole 32 is formed in the interlayer insulating film 31 so that a part of the second-layer wiring 30 is exposed. . Subsequently, a plug 33 is formed by embedding a barrier metal layer and a tungsten film in the through hole 32 in the same manner as the plug 21. Further, a barrier metal layer, an aluminum film, and a barrier metal layer are sequentially deposited on the substrate 1 from the lower layer by a sputtering method or the like, and the laminated film is processed by etching using a photoresist pattern as a mask, thereby forming a third layer. Is formed. A titanium nitride film can be exemplified as the barrier metal layer.
[0056]
Thereafter, an upper layer wiring is further formed, and then the surface of the uppermost layer wiring is covered with a surface protective film, and an opening is formed in a part thereof so that a part of the uppermost layer wiring is exposed. Is formed to manufacture an SRAM.
[0057]
In the first embodiment, the buried channel MIS transistor is applied to the NMOS and the PMOS of the first peripheral circuit section and the NMOS and the PMOS of the memory cell section. However, the NMOS of the first peripheral circuit section and the NMOS of the memory cell section are used. Is a buried channel MIS transistor having a gate electrode made of a p-type silicon polycrystalline film 7p, and the PMOS of the first peripheral circuit portion and the memory cell portion is a surface channel type MIS transistor having a gate electrode made of a p-type silicon polycrystalline film 7p. It can also be a MIS transistor. Alternatively, the PMOSs of the first peripheral circuit portion and the memory cell portion are buried channel MIS transistors having gate electrodes made of an n-type silicon polycrystalline film 7n, and the NMOSs of the first peripheral circuit portion and the memory cell portion are n-type. A surface channel MIS transistor having a gate electrode made of the silicon polycrystalline film 7n can also be used.
[0058]
As described above, according to the first embodiment, the buried channel MIS device is applied to the first peripheral circuit portion and the memory cell portion that require low power consumption operation (relatively high threshold voltage). Accordingly, the impurity concentration in the channel region can be reduced, so that an increase in junction leak current is suppressed, and the standby current in the memory cell portion can be relatively suppressed. In addition, by applying a surface channel type MIS transistor to the second peripheral circuit portion requiring high-speed operation (relatively low threshold voltage and relatively high drain current), a drain current is secured and high-speed operation is performed. Nature can be realized.
[0059]
(Embodiment 2)
A method for manufacturing the SRAM according to the second embodiment will be described. FIG. 14 is a fragmentary cross-sectional view of the semiconductor substrate in the same step as that of FIG. 10 of the first embodiment. That is, the

silicon polycrystalline films

7n and 7p are formed on the substrate 1 by the same method as the steps shown in FIGS. 4 to 9 of the first embodiment, and then processed into the

gate electrodes

10n and 10p.
[0060]
Next, an n-type impurity, for example, arsenic is ion-implanted into the p-well 3 in the NMOS formation region of the first peripheral circuit portion, the second peripheral circuit portion, and the memory cell portion, so that p-type ions on both sides of the

gate electrodes

10n and 10p are formed. An n-type extension region 35 is formed in the well 3. Further, a p-type impurity, for example, boron fluoride is ion-implanted into the n-well 4 of the first peripheral circuit section, the second peripheral circuit section and the memory cell section, and the n-well 4 on both sides of the

gate electrodes

10n and 10p is implanted. A p-type extension region 36 is formed.
[0061]
As described above, according to the second embodiment, the number of manufacturing steps can be reduced as compared with the first embodiment by forming the n-type extension region 35 by arsenic ion implantation into all the NMOSs in each section. . Further, by forming the p-type extension region 36 made of boron fluoride in the PMOSs of the first peripheral circuit section and the memory cell section, the first peripheral circuit section and the memory cell section can be formed in a smaller size than the first embodiment. The parasitic resistance of the PMOS is reduced, and the drain current can be increased.
[0062]
Note that the NMOSs of the first peripheral circuit section, the second peripheral circuit section, and the memory cell section are formed in the same n-

type extension regions

11 and 12 as the NMOS of the first embodiment. The p-type extension region 13 made of boron may be formed in all of the PMOSs in the second peripheral circuit section and the memory cell section.
[0063]
By forming the p-type extension region 13 of the PMOS in the first peripheral circuit portion and the memory cell portion by boron ion implantation, the off-state current of the PMOS can be reduced as compared with the case where boron fluoride is ion-implanted. In other words, boron ion implantation has a large standard deviation, and the distribution of boron in silicon can be broadened as compared with the case where boron fluoride is ion-implanted, so that the electric field intensity at the drain end can be relaxed, The drain leak current induced by the gate electrode can be reduced.
[0064]
Table 1 summarizes an example of a characteristic process of the NMOS and the PMOS formed in the first peripheral circuit portion, the second peripheral circuit portion, and the memory cell portion described in the first and second embodiments. .
[0065]
[Table 1]

(Embodiment 3)
The method of manufacturing the SRAM according to the third embodiment will be described with reference to the cross-sectional views of the main parts of the substrate shown in FIGS.
[0066]
First, a p-well 3 and an n-well 4 are formed on a substrate 1 by the same method as the steps shown in FIGS. 4 to 6 of the first embodiment, and then channel

regions

5a, 5b, 5c and 5d are formed. You. Next, after a gate insulating film 6 is formed on the surface of the substrate 1, a silicon film 7 having a thickness of about 200 nm is deposited on the substrate 1 by a CVD method.
[0067]
Next, an n-type impurity, for example, phosphorus or arsenic is ion-implanted into the silicon film 7 in the NMOS formation region of the second peripheral circuit portion, and a p-type impurity is implanted in the silicon film 7 in the PMOS formation region of the second peripheral circuit portion. For example, boron is ion-implanted. Subsequently, as shown in FIG. 15, the substrate 1 is subjected to a heat treatment to activate the n-type impurity and the p-type impurity implanted in the silicon film 7, and further to form an NMOS formation region of the second peripheral circuit portion. The silicon film 7 is changed to an n-type polycrystalline silicon film 7n, and the silicon film 7 in the PMOS formation region of the second peripheral circuit portion is changed to a p-type polycrystalline silicon film 7p.
[0068]
Next, after removing the silicon film 7 in the first peripheral circuit portion and the memory cell portion by etching using a photoresist pattern as a mask, a refractory metal film 37 having a thickness of about 200 nm, such as tungsten silicide, is formed on the substrate 1. A film or the like is deposited by a sputtering method. Next, the refractory metal film 37 in the second peripheral circuit portion is removed by etching using the photoresist pattern as a mask.
[0069]
Next, as shown in FIG. 16, the

silicon polycrystalline films

7n and 7p and the refractory metal film 37 are etched using the photoresist pattern as a mask, and the first peripheral circuit portion and the memory cell portion are etched from the refractory metal film 37. And a gate electrode 10n made of an n-type polycrystalline silicon film 7n in the NMOS formation region of the second peripheral circuit portion, and a p-type silicon polycrystalline film 7p in the PMOS formation region of the second peripheral circuit portion. The gate electrode 10p is formed.
[0070]
Next, an n-type impurity, for example, phosphorus is ion-implanted into the p-well 3 in the NMOS formation region of the first peripheral circuit portion and the memory cell portion, thereby forming the n-type extension region 11 in the p-well 3 on both sides of the gate electrode 38. Then, an n-type impurity, for example, arsenic is ion-implanted into the p-well 3 of the second peripheral circuit portion to form an n-type extension region 12 in the p-well 3 on both sides of the gate electrode 10n. Further, a p-type impurity, for example, boron is ion-implanted into the n-well 4 of the second peripheral circuit portion to form a p-type extension region 13 in the n-well 4 on both sides of the gate electrode 10p.
[0071]
In the third embodiment, the gate electrode 38 of the first peripheral circuit portion and the memory cell portion is formed of the refractory metal film 37, but a mixed crystal of silicon germanium or the like may be used.
[0072]
As described above, according to the third embodiment, by forming the gate electrode 38 of the first peripheral circuit portion and the memory cell portion with the refractory metal film 37, the threshold voltage can be relatively set based on the work function difference. Can be higher.
[0073]
As described above, the invention made by the inventor has been specifically described based on the embodiment of the invention. However, the invention is not limited to the embodiment, and can be variously modified without departing from the gist of the invention. Needless to say, there is.
[0074]
For example, in the above embodiment, the case where the present invention is applied to an SRAM has been described. However, the present invention is applied to any semiconductor device having a circuit requiring low power consumption operation and a circuit requiring high speed operation on the same substrate. can do.
[0075]
【The invention's effect】
The effects obtained by typical aspects of the invention disclosed in the present application will be briefly described as follows.
[0076]
In the SRAM, when the MIS transistor in the memory cell portion is a buried channel type, an increase in junction leak current can be suppressed, and a standby current can be relatively suppressed. Further, by making the MIS transistor in the peripheral circuit portion a surface channel type, a predetermined drain current can be secured. Thereby, high reliability of the memory cell portion and high speed of the peripheral circuit portion can be realized.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of an SRAM according to a first embodiment of the present invention;
FIG. 2 is a circuit diagram of the SRAM according to the first embodiment of the present invention;
FIG. 3 is a graph showing an example of a relationship between a threshold voltage of a MIS transistor and a dose of an impurity ion-implanted into a channel region.
FIG. 4 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the SRAM according to the first embodiment of the present invention;
FIG. 5 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the SRAM according to the first embodiment of the present invention;
FIG. 6 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the SRAM according to the first embodiment of the present invention;
FIG. 7 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the SRAM according to the first embodiment of the present invention;
FIG. 8 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the SRAM according to the first embodiment of the present invention;
FIG. 9 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the SRAM according to the first embodiment of the present invention;
FIG. 10 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the SRAM according to the first embodiment of the present invention;
FIG. 11 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the SRAM according to the first embodiment of the present invention;
FIG. 12 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the SRAM according to the first embodiment of the present invention;
FIG. 13 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the SRAM according to the first embodiment of the present invention;
FIG. 14 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the SRAM according to the second embodiment of the present invention;
FIG. 15 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the SRAM according to the third embodiment of the present invention;
FIG. 16 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the SRAM according to the third embodiment of the present invention;
[Explanation of symbols]
1 substrate
2 Element separation unit
3 p-well
4 n-well
5a Channel region
5b channel area
5c channel area
5d channel area
6 Gate insulating film
7 Silicon film
7n silicon polycrystalline film
7p silicon polycrystalline film
8 Photoresist pattern
9 Photoresist pattern
10n gate electrode
10p gate electrode
11 n-type extension region
12 n-type extension region
13 p-type extension region
14 Sidewall
15 n-type diffusion region
16 p-type diffusion region
17 Silicide layer
18 Silicon nitride film
19 Interlayer insulating film
20 Connection holes
21 plug
22 Silicon nitride film
23 Interlayer insulating film
24 connection holes
25 plug
26 Wiring
27 Interlayer insulating film
28 Through Hole
29 plug
30 Wiring
31 Interlayer insulating film
32 Through Hole
33 plug
34 Wiring
35 n-type extension region
36 p-type extension region
37 High melting point metal film
38 Gate electrode
100 Semiconductor device
101 Data (control signal)
102 predecoder
103 control circuit (control circuit)
104 mat
105 Basic unit
106 sense amplifier circuit
107 Read data drive circuit
108 Write amplifier circuit
109 Equalize / precharge circuit
110 Equalize / Precharge circuit
111 Y switch circuit
112 Y switch circuit
113 Data bus
114 Word Decoder and Word Driver
MEMBLK0 mat
MEMBLK1 mat
MEMBLK2 mat
MEMBLK3 mat
MEMBLK4 mat
MEMBLK5 mat
MEMBLK6 mat
MEMBLK7 mat
PWR step-down circuit
VDD power supply potential
VDDI internal power supply
VSSS internal power supply
VDDD internal power supply
INBUF input buffer (input buffer)
CELL0 memory cell
CELL1 memory cell
MP00 Load-type p-channel MIS transistor
MP01 Load-type p-channel MIS transistor
MP02 p-channel MIS transistor
MP03 p-channel MIS transistor
MP04 p-channel MIS transistor
MP05 p-channel MIS transistor
MP06 p-channel MIS transistor
MP07 p-channel MIS transistor
MP08 p-channel MIS transistor
MP10 p-channel MIS transistor
MP11 p-channel MIS transistor
MP12 p-channel MIS transistor
MP13 p-channel MIS transistor
MP14 p-channel MIS transistor
MP15 p-channel MIS transistor
MP16 p-channel MIS transistor
MP17 p-channel MIS transistor
MP18 p-channel MIS transistor
MP20 p-channel MIS transistor
MP21 p-channel MIS transistor
MP22 p-channel MIS transistor
MP23 p-channel MIS transistor
MN00 Driven n-channel MIS transistor
MN01 Driven n-channel MIS transistor
MN02 Transfer-type n-channel MIS transistor
MN03 Transfer type n-channel MIS transistor
MN04 n-channel MIS transistor
MN05 n-channel MIS transistor
MN10 n-channel MIS transistor
MN11 n-channel MIS transistor
MN12 n-channel MIS transistor
MN13 n-channel MIS transistor
MN14 n-channel MIS transistor
MN15 n-channel MIS transistor
MN20 n-channel MIS transistor
MN21 n-channel MIS transistor
MN22 n-channel MIS transistor
NL0 storage node
ML1 storage node
NR0 storage node
MR1 storage node
DT0 data line
DT1 data line
DB0 data line
DB1 data line
SWL0 sub word line
SA activation signal (control signal)
YSW control signal
YSWB control signal
CINV0 clock inverter
CINV1 clock inverter
CINV2 clock inverter
CINV3 clock inverter
INV0 Inverter
INV2 Inverter circuit
INV3 Inverter circuit
INV4 Inverter circuit
INV5 Inverter circuit
INV6 Inverter circuit
WBC control signal
WBCB control signal
RBC control signal
RBCB control signal
EQ control signal
CS chip select signal
MAT mat select signal
MAT0 mat select signal
MAT1 mat select signal
MAT2 mat select signal
MAT3 mat select signal
MAT4 mat select signal
MAT5 mat select signal
MAT6 mat select signal
MAT7 mat select signal
ATD reset pulse
NAND0 NAND circuit
AY Y address
WE write selection signal
AND1 AND circuit
AND2 AND circuit
AND3 AND circuit
IO input / output circuit

Claims

A first circuit portion and a second circuit portion are provided on the same substrate, a first MIS transistor having a gate electrode and a semiconductor region for source and drain is formed in the first circuit portion, and a gate electrode is formed in the second circuit portion; A semiconductor integrated circuit device forming a second MIS transistor provided with a semiconductor region for source and drain, and
A gate electrode of the first MIS transistor is formed of a conductive film having a conductivity type opposite to a conductivity type of the semiconductor region for the source / drain, and a gate electrode of the second MIS transistor is formed of a conductive film of the semiconductor region for the source / drain. A semiconductor integrated circuit device comprising a conductive film of the same conductivity type as the mold.

A first circuit portion and a second circuit portion are provided on the same substrate, a first MIS transistor having a gate electrode and a semiconductor region for source and drain is formed in the first circuit portion, and a gate electrode is formed in the second circuit portion; A semiconductor integrated circuit device forming a second MIS transistor provided with a semiconductor region for source and drain, and
The gate electrode of the first MIS transistor is formed of a silicon film into which an impurity of a conductivity type opposite to the conductivity type of the semiconductor region for the source / drain is introduced, and the gate electrode of the second MIS transistor is formed of the silicon film for the source / drain. A semiconductor integrated circuit device comprising a silicon film into which an impurity of the same conductivity type as that of the semiconductor region is introduced.

3. The semiconductor integrated circuit device according to claim 1, wherein said first circuit section has an input / output circuit of an SRAM memory cell, and said second circuit section has a sense amplifier circuit or a word driver circuit. Semiconductor integrated circuit device.

A first circuit portion and a second circuit portion are provided on the same substrate, a first MIS transistor having a gate electrode and a semiconductor region for source and drain is formed in the first circuit portion, and a gate electrode is formed in the second circuit portion; And a method of manufacturing a semiconductor integrated circuit device for forming a second MIS transistor having a semiconductor region for source and drain.
A gate electrode of the first MIS transistor is formed of a silicon film doped with an impurity of a conductivity type opposite to a conductivity type of the semiconductor region for the source and drain, and a gate electrode of the second MIS transistor is formed of the silicon film for the source and drain. Formed of a silicon film into which impurities of the same conductivity type as the conductivity type of the semiconductor region are introduced,
An n-type extension region formed by introducing an n-type impurity into the substrate on both sides of a gate electrode and an n-type diffusion region formed by introducing an n-type impurity into the substrate on both sides of a sidewall provided on a side wall of the gate electrode, A source / drain semiconductor region of the n-channel first MIS transistor is formed, and a p-type diffusion region formed by introducing a p-type impurity into the substrate on both sides of a sidewall provided on a sidewall of a gate electrode is used to form a p-type diffusion region. A method of manufacturing a semiconductor integrated circuit device, comprising: forming a source / drain semiconductor region of the channel-type first MIS transistor.

A first circuit portion and a second circuit portion are provided on the same substrate, a first MIS transistor having a gate electrode and a semiconductor region for source and drain is formed in the first circuit portion, and a gate electrode is formed in the second circuit portion; And a method of manufacturing a semiconductor integrated circuit device for forming a second MIS transistor having a semiconductor region for source and drain.
A gate electrode of the first MIS transistor is formed of a silicon film doped with an impurity of a conductivity type opposite to a conductivity type of the semiconductor region for the source and drain, and a gate electrode of the second MIS transistor is formed of the silicon film for the source and drain. Formed of a silicon film into which impurities of the same conductivity type as the conductivity type of the semiconductor region are introduced,
An n-type extension region formed by introducing an n-type impurity into the substrate on both sides of a gate electrode and an n-type diffusion region formed by introducing an n-type impurity into the substrate on both sides of a sidewall provided on a side wall of the gate electrode, A p-type extension region formed by forming a source / drain semiconductor region of the n-channel first MIS transistor and introducing a p-type impurity into the substrate on both sides of a gate electrode, and a sidewall provided on a side wall of the gate electrode A p-type diffusion region formed by introducing a p-type impurity into the substrate on both sides of the first MIS transistor to form a source / drain semiconductor region of the p-channel first MIS transistor. Method.