JP2003347307A

JP2003347307A - 半導体装置

Info

Publication number: JP2003347307A
Application number: JP2002148182A
Authority: JP
Inventors: Ichiro Hase; 伊知郎長谷
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2002-05-22
Filing date: 2002-05-22
Publication date: 2003-12-05

Abstract

(57)【要約】【課題】ヘテロ接合バイポーラトランジスタにおい
て、高信頼性化、ベース抵抗の低減を可能にし高速・高
耐圧化を図る。【解決手段】ベース層２５上に、電子親和力とバンド
ギャップの和が該ベース層２５のそれよりも大きな第１
エミッタ層２６が設けられ、第１エミッタ層２６上に第
２エミッタ層２７が設けられ、第２エミッタ層にはｎ型
不純物が添加され、ベース層２５及び第１エミッタ層２
６がベース電極方向に延在し、ベース電極３０と延在し
たベース層２５との間に延在した第１エミッタ層２６が
介在し、第１エミッタ層には部分的に高濃度のｐ型不純
物が添加されて成る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置、特に
ヘテロ接合バイポーラトランジスタ（Ｈｅｔｅｒｏｓｔ
ｒｕｃｔｕｒｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏ
ｒ）に関する。

【０００２】

【従来の技術】インターネットの普及を契機に、大容量
データの高速伝送に対するニーズが急速に高まった。そ
れに伴い、無線通信、光通信で必要とされる準マイクロ
波〜ミリ波帯で動作するトランジスタの高性能化が従来
以上に重要な課題となっている。携帯電話では、ＷーＣ
ＤＭＡといった新しい通信方式の採用によりデータの高
速伝送が可能になりつつある。さらに高い伝送速度を可
能にする次世代方式の検討も開始されている。これらの
用途では、高出力増幅器（ＰＡ：ＰｏｗｅｒＡｍｐｌ
ｉｆｉｅｒ）に対して低歪み性能が重視され、高耐圧、
低歪み性能を維持した上で一層の高効率化が求められ
る。

【０００３】準ミリ波〜ミリ波帯利用分野では、ＬＭＤ
Ｓ（ＬｏｃａｒＭｕｌｔｉｐｏｉｎｔＤｉｓｔｒｉ
ｂｕｔｉｏｎＳｅｒｖｉｃｅ）やＭＭＡＣ（Ｍｕｌｔ
ｉｍｅｄｉａＭｏｂｉｌｅＡｃｃｅｓｓＣｏｍｍ
ｕｎｉｃａｔｉｏｎＳｙｓｔｅｍ）等、各種の広帯域
無線アクセスシステムの検討がなされて、今後の普及が
予測されている。そこでは高出力増幅器（ＰＡ）に対し
て例えば遮断周波数ｆ _T＞１００ＧＨｚといった高周波
性能とともに、例えば１０Ｖ以上の高耐圧性能を有する
トランジスタが要求される。また、光通信分野でも４０
Ｇｂｐｓの伝送レートを実現するため遮断周波数ｆ_Tと
して１５０ＧＨｚ程度以上の高周波性能を有するトラン
ジスタが必要とされているが、光変調器用ドライバー
等、高周波性能だけでなく、やはり１０Ｖ以上の高耐圧
性能も重要な指標となっている。

【０００４】これらの要求を満たすことは、Ｓｉ系デバ
イスでは容易でないため、化合物半導体デバイスに頼ら
ざるを得ない。化合物半導体デバイスの中で、特に高速
・高耐圧性能に優れたデバイスとしてＩｎＰ基板に格子
整合するＩｎＰ二重ヘテロ接合バイポーラトランジスタ
（ＤｏｕｂｌｅＨＢＴ）が知られている。また、高速
性能では、ＩｎＰ系ヘテロ接合バイポーラトランジスタ
（ＨＢＴ）に劣るものの、上記の要求を満たし、さらに
高出力増幅器（ＰＡ）における低歪み・高効率性能に優
れたデバイスとしてＧａＡｓ基板に格子整合するＧａＡ
ｓ系ヘテロ接合バイポーラトランジスタも良く知られて
いる。

【０００５】後述する課題は、これらのヘテロ接合バイ
ポーラトランジスタに共通するものであるが、ここでは
ＩｎＰ系ヘテロ接合バイポーラトランジスタを例にとっ
て説明を行う。図４は、従来のＩｎＰ系ヘテロ接合バイ
ポーラトランジスタ（ＨＢＴ）の一構成例を示す。この
半導体装置、即ちヘテロ接合バイポーラトランジスタ１
は、例えば半絶縁性の単結晶ＩｎＰ（即ち、Ｆｅドープ
ＩｎＰ）よりなる基板２の一面に、例えばｎ⁺のＩｎＧ
ａＡｓよりなるサブコレクタ層３、ｎ^-のＩｎＰよりな
るコレクタ層４、ｐ⁺のＩｎＧａＡｓよりなるベース層
５、例えばｎ型のＩｎＰよりなるエミッタ層６及びｎ⁺
のＩｎＧａＡｓよりなるキャップ層７が順次積層されて
成る。キャップ層７上にはエミッタ電極８が形成され
る。また、ベース、コレクタへのオーミックコンタクト
形成のためにメサ構造に形成され、ベース層５の一部上
にベース電極９が形成され、サブコレクタ層３の一部上
にコレクタ電極１０が形成される。即ち、ベース層５の
一部表面が露出するようにエミッタ層６及びその上のキ
ャップ層７がメサ構造となるように選択的に除去され、
露出したベース層５上にベース電極９が形成され、サブ
コレクタ層３の一部が露出するようにコレクタ層４、ベ
ース層５、エミッタ層６及びキャップ層７がメサ構造と
なるように選択的に除去され、露出したサブコレクタ層
３上にコレクタ電極１０が形成される。これらのエミッ
タ、ベース及びコレクタの電極８、９及び１０は、例え
ば下からＴｉ膜，Ｐｔ膜，Ａｕ膜を順に積層した積層膜
（Ｔｉ／Ｐｔ／Ａｕ）により形成される。また、電極
８、９、１０と接していない半導体表面は、例えばＳｉ
₃Ｎ₄よりなる絶縁膜１１により覆われる。

【０００６】このＩｎＰ系二重ヘテロ接合バイポーラト
ランジスタ（ＤＨＢＴ）１は、バンドギャップ（Ｅｇ）
が約１．３５ｅＶのＩｎＰをコレクタに用いているた
め、バンドギャップ約０．７６ｅＶのＩｎＧａＡｓをベ
ース及びコレクタに用いた単一ヘテロ接合バイポーラト
ランジスタ（ＳｉｎｇｌｅＨＢＴ）と比較して、高耐
圧性に優れる。また、ＩｎＰは高電界における電子速度
が高いため、ＩｎＰをコレクタに用いたことで高速性に
も優れる。

【０００７】

【発明が解決しようとする課題】ところで、上述のＩｎ
Ｐ系二重ヘテロ接合バイポーラトランジスタ１における
重要課題の１つにベース抵抗の低減がある。ベース抵抗
が高いと最大発振周波数ｆ_maxが劣化したり電流密度の
高いところで、エミッタ・ベース間に加わる電圧が不均
一になったり（いわゆるエミッタクラウディング）する
など不都合が生じるため、デバイスの高性能化のために
ベース抵抗はできるだけ低減しておきたい。これは、Ｉ
ｎＰ系二重ヘテロ接合バイポーラトランジスタに限ら
ず、ＧａＡｓ系ヘテロ接合バイポーラトランジスタにも
当てはまる。

【０００８】図４に示すような構造でベース電極９を形
成するためには、エミッタ層６を除去してベース層５を
露出する必要がある。しかし、オーバーエッチングによ
ってベース層５の一部がエッチングされたり、表面欠陥
の生成、ベース層４表面の酸化・汚染等が生じてベース
コンタクト抵抗やベース電極９側に延びるベース層５の
シート抵抗が高くなり易い。このことは、特に高周波性
能を高める等のためにベース層厚を薄くしたデバイスに
おいて、より大きな問題となる。

【０００９】また、エミッタ層６の選択除去とその後の
工程において、エミッタ・ベース接合表面に欠陥が導入
されやすくなるため、表面再結合電流が増大し易くな
る。表面再結合電流が多いと、高周波化のためにエミッ
タを微細化した際、電流利得が低下するという問題が生
じる。また、表面での欠陥増殖にもつながるので信頼性
上好ましくない。

【００１０】本発明は、上述の点に鑑みてなされたもの
であり、その目的は、信頼性の点で優れ、かつベース抵
抗の低減が可能な高速・高耐圧のヘテロ接合バイポーラ
トランジスタ、即ち半導体装置を提供することにある。
特に、高周波化のためにベース層を薄くした場合にベー
ス抵抗の劣化が抑制され、またエミッタを微細化した場
合に電流利得の劣化が抑えられるヘテロ接合バイポーラ
トランジスタ、即ち半導体装置を提供することにある。

【００１１】

【課題を解決するための手段】本発明に係る半導体装置
は、ベース層と、このベース層上に形成され、ベース層
より電子親和力とバンドギャップの和が大きい第１のエ
ミッタ層と、第１のエミッタ層上に形成された第１導電
型の第２のエミッタ層とを有し、第１のエミッタ層上に
形成されるベース電極に対応する、第１のエミッタ層内
に少なくとも第２導電型の不純物領域が設けられた構成
とする。

【００１２】本発明の半導体装置、即ちヘテロ接合バイ
ポーラトランジスタでは、第１、第２エミッタ層を設
け、第１エミッタ層を電子親和力とバンドギャップの和
がベース層のそれよりも大きい材料で構成するので、ホ
ールが第１エミッタ層でブロックされ、電子とホールの
再結合を生じさせる界面が表面に晒されることがなくな
り表面再結合電流が生じにくくなる。第１エミッタ層に
は第２導電型の不純物領域を設けるのでベース抵抗の低
減が可能になる。

【００１３】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。

【００１４】（第１の実施の形態）図１は、本発明の第
１の実施の形態に係る半導体装置を示す。本実施の形態
に係る半導体装置、即ちヘテロ接合バイポーラトランジ
スタ２１は、ｎｐｎトランジスタとして構成されるもの
で、半絶縁性のIII ーＶ族化合物半導体基板、例えば半
絶縁性の単結晶ＩｎＰ（即ち、ＦｅドープのＩｎＰ）よ
りなる基板２２上に、例えば厚さ３００〜１０００ｎｍ
程度でｎ⁺のＩｎ_0.53Ｇａ_0.47Ａｓよりなるサブコレク
タ層２３、例えば厚さ１５０〜１０００ｎｍ程度でｎの
ＩｎＰよりなるコレクタ層２４、例えば厚さ２０〜１０
０ｎｍ程度でｐ⁺のＩｎ_xＧａ_1-xＡｓ_1-yＳｂ_yより
なるベース層２５、例えば厚さ２０〜５０ｎｍ程度でＩ
ｎＰよりなる第１エミッタ層２６、例えば厚さ５０〜１
００ｎｍ程度でｎ型のＩｎ_0.53Ｇａ_0.47Ａｓよりなる第
２エミッタ層２７及び例えば厚さ５０〜１００ｎｍ程度
でｎ⁺のＩｎ_0.53Ｇａ_0.47Ａｓよりなるキャップ層２８
が積層されて成る。ここでベース層２５のＩｎ組成ｘは
０〜０．５３、Ｓｂ組成ｙは０〜０．５０であり、Ｉｎ
Ｐとの格子整合をできるだけ保つために、ｘが０のとき
ｙは０．５０程度、ｘが増えるにつれてｙは減少し、ｙ
が０のときｘは０．５３程度となるように、ｘ，ｙを選
ぶのが好ましい。

【００１５】キャップ層２８上にはエミッタ電極２９が
形成される。キャップ層２８及び第２エミッタ層２７
は、ベース電極形成のために一部選択的に除去され、メ
サ構造に形成される。この選択除去された領域上にベー
ス電極３０が形成される。即ち、ベース電極３０とベー
ス層２５との間には第１エミッタ層２６が介在してい
る。本発明の実施の形態では、第１エミッタ層２６のう
ち、ベース電極３０直下の部位には、例えばＺｎよりな
るｐ型不純物が例えば選択拡散により第１エミッタ層の
他の領域より高濃度に添加されている。このｐ型不純物
が高濃度に添加された領域３３は、ベース電極３０が第
１エミッタ層２６と接触している領域よりも広く形成さ
れている。つまり図１のデバイス断面構造図で説明する
と、ベース電極３０と第１エミッタ層２６の界面付近に
おいて高濃度領域３３の幅ｗ₂はベース電極３０の幅ｗ
₁よりも広く形成されている。

【００１６】サブコレクタ層２３より上のコレクタ層２
４乃至キャップ層２８までの積層体も、コレクタ電極形
成のために一部選択的に除去され、メサ構造に形成され
る。この露出したサブコレクタ層２３の上部にコレクタ
電極３１が形成される。これらエミッタ、ベース及びコ
レクタの各電極２９、３０、３１は、例えば下からＴｉ
膜，Ｐｔ膜、Ａｕ膜を順に積層した積層膜（Ｔｉ／Ｐｔ
／Ａｕ）により形成され、対応する各層２８、２６、２
３に対してオーミックコンタクトされる。電極２９、３
０、３１と接していない半導体表面は、例えばＳｉ₃Ｎ
₄よりなる絶縁膜３２により覆われる。

【００１７】ベース電極３０とベース層２５の間に第１
エミッタ層２６を介在させるのは、以下の理由による。
まず第１に、ベース電極の形成前、選択エッチングによ
りベース層を露出した際に、ベース層のオーバーエッチ
ング等によりベースコンタクト抵抗やベース電極側に延
在するベース層のシート抵抗が高くなりやすい。特に、
高周波化のためにベース層を薄くした素子において大き
な問題となる。これにより、最大発振周波数ｆ_maxが劣
化したり、エミッタクラウディングなどの不都合が生じ
やすくなる。第２に、ベース層を露出した場合、エミッ
タ・ベース間のｐｎ接合界面が表面に晒されるため、表
面欠陥の影響により表面再結合電流が増加しやすくな
る。これは電流利得の低下を招くため、特に微細エミッ
タの素子において問題となる。また、再結合電流の増加
は信頼性上も好ましくない。そこで、第１エミッタ層２
６を設け、第１エミッタ層２６をベース電極領域まで延
在させ、ベース電極３０とベース層２５との間に第１エ
ミッタ層２６を介在させる構造をとることによって、上
記の問題を避けることができる。ここで、第１エミッタ
層２６は電子親和力とバンドギャップの和がベース層２
５のそれよりも大きな材料で構成される。これによって
ホールを第１エミッタ層２６でブロックできるので、電
子とホールの再結合が生じる界面が表面に晒されること
がなくなるので、表面再結合が生じにくくなっている。

【００１８】しかしながら、このような障壁層が存在す
ると、そのままベースコンタクト抵抗が高くなる。そこ
で、本実施の形態では、第１エミッタ層２６のベース電
極３０を形成しようとする領域にあらかじめｐ型不純物
であるＺｎを選択的に拡散することで、ベース電極３０
下の第１エミッタ層２６に高濃度のｐ型不純物を添加
し、それによってベースコンタクト抵抗を低減してい
る。こうすることによって、ベース電極３０と下地の第
１エミッタ層２６の間にわずかな合金化層を形成するだ
けで、良好なオーミックコンタクトを形成することがで
きる。もしｐ型不純物の添加がなければ、良好なオーミ
ックコンタクト形成のために下地の第１エミッタ層２６
とベース層２５の一部にまで合金化層を形成する必要が
生じるので、あらかじめｐ型不純物を添加しておくこと
はベース層２５へのオーミックコンタクト形成を制御性
良く行う上で非常に都合が良い。また上に述べたよう
に、ｐ型不純物をあらかじめ選択的に拡散する場合、絶
縁膜３２の一部が開口され、その絶縁膜３２をマスクに
拡散が行われるので、ｐ型不純物が、横方向すなわち第
１エミッタ層２６とベース層２５の界面に平行な方向に
も拡散する。その結果、ベース電極３０と第１エミッタ
層２６が接する領域よりも広い面積にｐ型不純物が添加
されることになる。このことは、例えばベース抵抗低減
のための熱処理工程によってベース電極３０を構成する
金属が仮に第１エミッタ層２６内を横方向に拡散したと
しても、それが原因でエミッタ・ベース間のリーク電流
が増大するという危険を少なくし好都合である。このよ
うな観点からは、ｐ型不純物の横方向拡散はある程度多
いことが望ましい。ｐ型不純物の添加がなく、ベース電
極３０を構成する金属成分が横方向にも拡散した場合、
その金属と第１エミッタ層２６の間にショットキー接合
乃至オーミック接合が形成され、それがエミッタ・ベー
ス間のリーク電流を増大させ、またそのバラツキを多く
することになる。

【００１９】ベース層２５にはＩｎＰ基板に格子整合す
るＩｎ_0.53Ｇａ_0.47Ａｓを用いることもできるが、ここ
では、Ｓｂを添加したＩｎ_xＧａ_1-xＡｓ_1-yＳｂ_yを
用いた。その理由は、一般にIII ーＶ化合物半導体にＳ
ｂを添加することで価電子帯端のエネルギー準位をあげ
ることができるため（Ａ．Ｐ．Ｌ，Ｖｏｌ．６０，Ｎ
ｏ．５，ｐ．６３１（１９９２）に記載された各種半導
体のバンド端と格子定数の関係を参照）、ｐ型半導体に
対するショットキー障壁（即ち、ベース層とベース電極
の間のショットキー障壁）が低くなり、その結果、ベー
スコンタクト抵抗を低減しやすくなるからである。さら
にまた、ベース層２５の価電子帯端のエネルギー準位を
上げることができれば、ベース層２５と第１エミッタ層
２６の価電子帯端のエネルギー差を拡大することができ
るため、ホールのベース層２５への閉じ込め効果を更に
高めることができ、第１エミッタ層２６の材料選択の自
由度が増す。また、Ｉｎを少なくＳｂを多くしてゆくこ
とで、ベース層２５からコレクタ層２４をみたときのベ
ース層２５とコレクタ層２４の界面における伝導帯端エ
ネルギー不連続ΔＥｃを少なくあるいはなくすことがで
きる、または負にできるので、電子走行がこのΔＥｃに
よって妨げられるということがなくなり、好都合であ
る。

【００２０】第２エミッタ層２７及びキャップ層２８
は、第１エミッタ層２６のＩｎＰよりも電子親和力が大
きい材料Ｉｎ_0.53Ｇａ_0.47Ａｓで形成されるので、エミ
ッタ電極２９とのコンタクト抵抗が低減する。

【００２１】ベース層として、ＩｎＧａＡｓＳｂ以外
に、ＧａＡｓＳｂやＧａＰＳｂ、ＩｎＰＮＳｂ、ＧａＳ
ｂ、ＩｎＰＳｂ等を用いることもできる。ＩｎＰに格子
整合しない場合であっても臨界膜厚以下の膜厚であれば
使用可能である。

【００２２】コレクタ層２４にはｎ^-のＩｎＰ層を用い
たが、これはアンドープのＩｎＰ層でもよい。また、第
２エミッタ層２７にはｎ型のＩｎＧａＡｓ層を用いた
が、第１エミッタ層２６と同じ材料であるＩｎＰ層を用
いることも可能である。しかし、この場合、第２エミッ
タ層２７だけが選択的に除去可能なように第１エミッタ
層２６と第２エミッタ層２７との間にＩｎＧａＡｓやＩ
ｎＡｌＡｓ等のエッチング停止層を挿入する必要があ
る。

【００２３】（第２の実施の形態）図２は、本発明の第
２の実施の形態に係る半導体装置、即ちヘテロ接合バイ
ポーラトランジスタを示す。第１エミッタ層として図１
のＩｎＰの代わりに、ＩｎＡｌＡｓ層を用いることもで
きる。本実施の形態のヘテロ接合バイポーラトランジス
タ３５は、第１エミッタ層３６としてＩｎＡｌＡｓ層を
用いて構成される。この場合、図２に示すように、ｎ⁺
のＩｎ_0.53Ｇａ_0.47Ａｓ層からなるキャップ層２８とＩ
ｎ_0.52Ａｌ_0. ₄₈Ａｓ層からなる第１エミッタ層３６との
間にｎ型のＩｎＰ層からなる第２エミッタ３７を挿入す
ることが好ましい。第２エミッタ層３７がない場合、Ｉ
ｎ_0.53Ｇａ_0.47Ａｓ層のキャップ層２８とＩｎ_0.52Ａｌ
_0.48Ａｓ層の第１エミッタ層３６の伝導帯端のエネルギ
ー差ΔＥｃが約０．５ｅＶ程度と大きいため、これがエ
ミッタのシリーズ抵抗を大きくするためである。第１エ
ミッタ層３６にｐ型不純物を添加する等、その他の構成
は、前述の第１実施の形態と同様であり、対応する部分
には同一符号を付して重複説明を省略する。第２の実施
の形態に係るヘテロ接合バイポーラトランジスタ３５に
おいても、第１の実施の形態と同様の効果が得られる。
上述の説明から理解されるように、第１、第２の実施の
形態によれば、信頼性に優れ、且つ低いベース抵抗を有
するＩｎＰ系ヘテロ接合バイポーラトランジスタ（ＨＢ
Ｔ）を実現することが可能である。

【００２４】（第３の実施の形態）図３は、本発明の第
３の実施の形態に係る半導体装置を示す。本実施の形態
に係る半導体装置、即ちヘテロ接合バイポーラトランジ
スタ４１は、例えば半絶縁性の単結晶ＧａＡｓよりなる
基板４２上に、例えば厚さ３００〜１０００ｎｍ程度で
ｎ⁺のＧａＡｓよりなるサブコレクタ層４３、例えば厚
さ１５０〜１０００ｎｍ程度でｎ^-のＧａＡｓよりなる
コレクタ層４４、例えば厚さ２０〜１００ｎｍ程度でｐ
⁺のＧａＡｓ_1-x-yＮ_xＳｂ_yよりなるベース層４５、
例えば厚さ２０〜５０ｎｍ程度でＩｎ_0.49Ｇａ_0.51Ｐよ
りなる第１エミッタ層４６、例えば厚さ５０〜１００ｎ
ｍ程度でｎ型のＧａＡｓよりなる第２エミッタ層４７及
び例えば厚さ５０〜１００ｎｍ程度でｎ⁺のＩｎ_0.53Ｇ
ａ_0.47Ａｓよりなるキャップ層４８が順次積層されて成
る。ここで、ベース層４５のＮ組成ｘは０．０１〜０．
０１５程度、Ｓｂ組成ｙは０．１０〜０．２０程度であ
る。

【００２５】キャップ層４８上にはエミッタ電極２９が
形成される。キャップ層４８及び第２エミッタ層４７
は、ベース電極形成のために一部選択的に除去され、メ
サ構造に形成される。この選択除去された領域上にベー
ス電極３０が形成される。即ち、ベース電極３０とベー
ス層４５との間にはｐ型不純物が添加された第１エミッ
タ層４６が介在する。前述と同様に、第１エミッタ層４
６は、電子親和力とバンドギャップの和がベース層４５
のそれよりも大きく構成される。

【００２６】本実施の形態では、特に第１エミッタ層４
６のうちベース電極３０直下の部位に、例えばＺｎより
なるｐ型不純物が例えば拡散により高濃度に添加された
高濃度領域４９が形成される。サブコレクタ層４３より
上のコレクタ層４４乃至キャップ層４８までの積層体
も、コレクタ電極形成のために一部選択的に除去され、
メサ構造に形成される。この露出したサブコレクタ層４
３上にコレクタ電極３１が形成される。これらの各電極
２９、３０は、前述と同様に例えばＴｉ／Ｐｔ／Ａｕ積
層膜により形成され、３１は例えばＡｕＧｅ／Ｎｉ／Ａ
ｕ積層膜により形成され、対応する各層４８、４６、４
３に対してオーミックコンタクトされる。電極２９、３
０、３１と接していない半導体表面は、例えばＳｉ₃Ｎ
₄よりなる絶縁膜３２により覆われる。

【００２７】第１エミッタ層４６へのｐ型不純物添加理
由、すなわち高濃度領域４９形成の理由は、第１の実施
の形態で述べたのと同様である。ベース層４５には、Ｇ
ａＡｓやＩｎＧａＡｓ等、良く知られた材料を用いるこ
ともできるが、ここでも、第１の実施の形態と同様に、
伝導帯端のエネルギー準位を上昇させてベースコンタク
ト抵抗を下げるためにｐ⁺のＧａＡｓＮＳｂ層を用い
た。同じような目的で、例えばＧａＡｓＳｂのような格
子不整合材料を臨界膜厚以下で用いることもできる。そ
の他の構成は、第１の実施の形態で説明したのと同様で
ある。第３の実施の形態に係るヘテロ接合バイポーラト
ランジスタ４１においても、前述の第１の実施の形態と
同様の効果が得られる。

【００２８】ここで本実施の形態を例にとり、第１エミ
ッタ層へのｐ型不純物添加法として考えられるもうひと
つの方法、あらかじめｐ型不純物を第１エミッタ層面内
に一様に添加しておく方法について述べる。この場合、
ｐ型不純物が無添加の場合と比べて、ベースコンタクト
抵抗低減効果のほか、ベース層のホール濃度を高められ
ることから、ベース層のシート抵抗低減も期待できる。
さらに、ｐ型不純物添加層とベース層の間にスペーサ層
を設けることでホールの移動度を向上させることも期待
てきるので、この場合、第１エミッタ層へのｐ型不純物
の添加は第１エミッタ層内のヘテロ接合に垂直な方向に
は非一様に行うことが望ましい。しかしながら、通常の
構造でこのようなｐ型不純物の添加を行うと、第２エミ
ッタ層からみたポテンシャル障壁が増大する方向に働く
ために、エミッタ抵抗の増大、ニー電圧の増大という問
題が生じる。そこでこの方法を用いる場合、第２エミッ
タ層からみた第１エミッタ層の伝導帯端エネルギー不連
続量ΔＥｃができるだけ少なくなるような材料を第１エ
ミッタ層に用いることが望まれる。例えば、図３に示し
たような、ＧａＡｓに格子整合するＩｎＧａＰを第１エ
ミッタ層に用いたＨＢＴの場合、ＧａＡｓに格子整合す
るＩｎＧａＰのＧａ組成よりも充分小さなＧａ組成、例
えば４５％以下のＧａ組成を有するＩｎＧａＰを用いて
ΔＥｃをできるだけ小さくしておくことが望まれる。こ
のようにＧａ組成の小さなＩｎＧａＰを使用すること
は、エミッタ抵抗の低減、ニー電圧低減という目的で、
第１エミッタ層へｐ型不純物が一様に添加されない場合
にも効果がある。

【００２９】

【発明の効果】本発明の半導体装置、即ちヘテロ接合バ
イポーラトランジスタでは、第１、第２エミッタ層を設
け、第１エミッタ層を電子親和力とバンドギャップの和
がベース層のそれよりも大きい材料で構成し、ベース層
及び第１エミッタ層がベース電極方向に延在し、ベース
電極と延在したベース層との間に延在した第１エミッタ
層が介在するので、ベース電極形成のためのエミッタ層
の除去に際してもベース層がオーバーエッチングされる
ことがない。ベース層が露出しないのでベース層表面の
酸化・汚染等が生ぜず、ベースコンタクト抵抗の低減が
図れ、またベース層のシート抵抗の低減が図られ、従っ
て、ベース層を薄くして高周波性能を高めることが可能
になる。エミッタ・ベース間のｐｎ接合界面が表面に晒
されることがなく、表面再結合電流が生じにくくなる。
従って、高速・高耐圧のヘテロ接合バイポーラトランジ
スタを提供することができる。また、ベース層を薄くし
てもベース抵抗の劣化が抑制され、エミッタを微細化し
ても電流利得の劣化が抑えられる。

【００３０】ベース電極直下の第１エミッタ層内には高
濃度のｐ型不純物が添加された高濃度領域が形成されて
いるので、たとえ合金化層をほとんど形成しなくとも低
いベースコンタクト抵抗を得ることができる。

【００３１】ベース層をＳｂ添加のIII ーＶ族化合物で
構成するときは、価電子帯端のエネルギー準位を上げる
ことができ、ｐ型半導体に対してのショットキー障壁
（ベース電極とベース層間のショットキー障壁）が低く
なるのでベースコンタクト抵抗の低減が図れる。さら
に、ベース層と第１エミッタ層の価電子帯端のエネルギ
ー差を拡大することができるので、ホールのベース層へ
の閉じ込めを強くでき、第１エミッタ層の材料選択の自
由度も増す。

【００３２】第２エミッタ層を第１エミッタ層と同じ材
料で構成するときは、第１及び第２エミッタ層間にエッ
チング停止層を設けることにより、ベースコンタクト形
成のためのメサエッチングで第２エミッタ層を選択的に
除去することが可能になり、第１エミッタ層に影響を与
えることがない。

【００３３】第２エミッタ層が第１エミッタ層よりも電
子親和力が大きい材料で構成されるときは、第２エミッ
タ層の伝導帯が下がりエミッタ電極のコンタクト抵抗を
低減することができる。

【００３４】第１エミッタ層にＩｎＧａＰ、第２エミッ
タ層にＧａＡｓを用いた場合、第１エミッタ層のＩｎＧ
ａＰのＧａ組成を、ＧａＡｓと格子整合するＩｎＧａＰ
のＧａ組成よりも充分に少ないＧａ組成とすることで、
たとえｐ型不純物が第１エミッタ層に一様に添加されて
いたとしても、エミッタ抵抗の低減、ニー電圧の低減が
図れる。

【図面の簡単な説明】

【図１】本発明の第１実施の形態に係るヘテロ接合バイ
ポーラトランジスタを示す構成図である。

【図２】本発明の第２実施の形態に係るヘテロ接合バイ
ポーラトランジスタを示す構成図である。

【図３】本発明の第３実施の形態に係るヘテロ接合バイ
ポーラトランジスタを示す構成図である。

【図４】従来のヘテロ接合バイポーラトランジスタを示
す構成図である。

【符号の説明】

２１、３５、４１・・・ヘテロ接合バイポーラトランジ
スタ、２２、４２・・・半絶縁性の化合物半導体基板、
２３、４３・・・サブコレクタ層、２４、４４・・・コ
レクタ層、２５、４５・・・ベース層、２６、４６・・
・第１エミッタ層、２７、４７・・・第２エミッタ層、
２８、４８・・・キャップ層、２９・・・エミッタ電
極、３０・・・ベース電極、３１・・・コレクタ電極、
３２・・・絶縁膜、３３、４９・・・高濃度領域

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 4M104 AA04 AA07 BB11 BB15 CC01 DD17 FF03 FF13 FF22 GG06 HH15 5F003 AP04 AZ05 BA13 BA92 BB04 BB05 BB08 BC08 BE02 BE04 BE90 BF06 BG06 BH08 BH18 BH99 BM02 BM03 BP08 BP32

Claims

【特許請求の範囲】

【請求項１】ベース層と、該ベース層上に形成され、該ベース層より電子親和力と
バンドギャップの和が大きい第１のエミッタ層と、該第１のエミッタ層上に形成された第１導電型の第２の
エミッタ層とを有し、上記第１のエミッタ層上に形成されるベース電極に対応
する、第１のエミッタ層内に少なくとも第２導電型の不
純物領域が設けられていることを特徴とする半導体装
置。
【請求項２】前記ベース層及び前記第１エミッタ層が
ベース電極方向に延在し、前記ベース電極と前記延在し
たベース層との間に前記延在した第１エミッタ層が介在
して成ることを特徴とする請求項１記載の半導体装置。
【請求項３】前記第１エミッタ層に添加された前記ｐ
型不純物は、ベース電極に対応する領域に選択的に添加
されていることを特徴とする請求項２記載の半導体装
置。
【請求項４】前記ベース電極が前記第１エミッタ層と
接触する領域よりも広い領域に前記ｐ型不純物が添加さ
れていることを特徴とする請求項３記載の半導体装置。
【請求項５】前記第１エミッタ層に添加された前記ｐ
型不純物は、前記ベース電極形成前にＺｎの選択的拡散
によって添加されたことを特徴とする請求項３記載の半
導体装置。
【請求項６】前記ベース層がＳｂを含むIII ーＶ族化
合物半導体で構成されることを特徴とする請求項１記載
の半導体装置。
【請求項７】前記ベース層がＧａＡｓＳｂ，ＩｎＧａ
ＡｓＳｂ，ＧａＳｂのいづれか、またはこれらいずれか
を含む層で構成されることを特徴とする請求項１記載の
半導体装置。
【請求項８】前記ベース層がＧａＡｓまたはＩｎＧａ
Ａｓで構成されることを特徴とする請求項１記載の半導
体装置。
【請求項９】前記第２エミッタ層は前記第１エミッタ
層に対して選択的に除去可能な材料で構成されることを
特徴とする請求項１記載の半導体装置。
【請求項１０】前記第１エミッタ層と前記第２エミッ
タ層とは同一材料で構成され、前記第１エミッタ層と前記第２エミッタ層との間に、前
記第２エミッタ層だけ選択的に除去可能なエッチング停
止層が設けられて成ることを特徴とする請求項１記載の
半導体装置。
【請求項１１】前記第１エミッタ層が、III 族元素と
してＩｎ，Ｇａ，Ａｌのうち少なくともひとつを、Ｖ族
元素としてＡｓ，Ｐのうち少なくともひとつを含むIII
−Ｖ族化合物半導体層により構成されていることを特徴
とする請求項１記載の半導体装置。
【請求項１２】前記第２エミッタ層が前記第１エミッ
タ層よりもバンドギャップの小さな材料で構成されるこ
とを特徴とする請求項１記載の半導体装置。
【請求項１３】前記ベース電極方向に延在した前記第
１エミッタ層の前記ベース電極直下の前記ベース層領域
には、前記ベース電極との合金化層が形成されていない
領域が存在することを特徴とする請求項２記載の半導体
装置。
【請求項１４】前記第１エミッタ層の少なくともベー
ス電極近傍を除いた領域にｐ型不純物が面内で一様に添
加されて成ることを特徴とする請求項１記載の半導体装
置。
【請求項１５】前記第１エミッタ層はＧａＡｓと格子
整合するＩｎＧａＰのＧａ組成よりも充分に少ないＧａ
組成を有するＩｎＧａＰよりなることを特徴とする請求
項１記載の半導体装置。