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JP2003298006A - 半導体装置および電気光学装置 - Google Patents

半導体装置および電気光学装置

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Publication number
JP2003298006A
JP2003298006A JP2002097196A JP2002097196A JP2003298006A JP 2003298006 A JP2003298006 A JP 2003298006A JP 2002097196 A JP2002097196 A JP 2002097196A JP 2002097196 A JP2002097196 A JP 2002097196A JP 2003298006 A JP2003298006 A JP 2003298006A
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JP
Japan
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substrate
pad
semiconductor device
element chip
conductive material
Prior art date
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Withdrawn
Application number
JP2002097196A
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English (en)
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Mutsumi Kimura
睦 木村
Sumio Utsunomiya
純夫 宇都宮
Hiroyuki Hara
弘幸 原
Wakao Miyazawa
和加雄 宮沢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
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Priority to US10/395,393 priority patent/US20030209713A1/en
Priority to TW092106990A priority patent/TWI227940B/zh
Priority to KR1020030019385A priority patent/KR100576636B1/ko
Priority to CN03107595A priority patent/CN1448986A/zh
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Abstract

(57)【要約】 【課題】 第１基板上11で機能素子12を形成し、機能素
子12を含む素子チップ13を第２基板上14へ転写し、素子
チップ13上の第１パッド15と第２基板14上の第２パッド
16との導通をとることにより形成する、半導体装置にお
いて、第１パッド15の面積または幅を広くとる。剥離や
転写のプロセスでズレが生じても、確実に第１パッド15
と第２パッド16の導通をとることを可能とする。 【解決手段】 素子チップ13の第２基板14側の表面に
は、第１パッド15のみを形成し、機能素子12は、第１パ
ッド15よりも第２基板14から遠い側に形成する。また
は、素子チップ13の第２基板14から遠い側の表面には、
第１パッド15のみを形成し、機能素子12は、第１パッド
15よりも第２基板14側に形成する。または、素子チップ
13の第２基板14側の表面および第２基板14から遠い側の
表面に、第１パッド15を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特
に、第１基板上で機能素子を形成し、機能素子をひとつ
以上含む素子チップを剥離し、第２基板上へ転写し、素
子チップ上の導電性材料から成る第１パッドと第２基板
上の導電性材料から成る第２パッドとの導通をとること
により形成する、半導体装置、または、第１基板上で機
能素子を形成し、機能素子をひとつ以上含む素子チップ
を剥離し、第３基板上へ転写し、さらに素子チップを第
２基板上へ転写し、素子チップ上の導電性材料から成る
第１パッドと第２基板上の導電性材料から成る第２パッ
ドとの導通をとることにより形成する、半導体装置に関
する。また、これらの半導体装置を用いている、電気光
学装置に関する。
【０００２】
【背景技術】機能素子、例えば、薄膜トランジスタや有
機エレクトロルミネッセンス素子と、この機能素子間の
配線や支持基板を備えた電子回路その他の半導体装置で
は、機能素子は全体の一部分で、それ以外は配線や支持
基板である場合が少なくない。この半導体装置を、機能
素子と配線や支持基板を一体として同一の製造プロセス
を経て製造する場合には、高機能の機能素子を作成する
ための高度で複雑な製造プロセスが必要とされるため、
一般的に、製造コストが高額になる。しかしながら、配
線や支持基板だけのためには、高度で複雑な製造プロセ
スは必要とされず、製造コストは安価である。もし、機
能素子と、配線や支持基板を別個に作成し、必要とされ
る部分にだけ機能素子を配置することができれば、全体
として平均すれば、この半導体装置の製造コストを低減
することが可能である。
【０００３】そこで、第１基板上で機能素子を形成し、
機能素子をひとつ以上含む素子チップを剥離し、第２基
板上へ転写し、素子チップ上の導電性材料から成る第１
パッドと第２基板上の導電性材料から成る第２パッドと
の導通をとることにより形成する、半導体装置、また
は、第１基板上で機能素子を形成し、機能素子をひとつ
以上含む素子チップを剥離し、第３基板上へ転写し、さ
らに素子チップを第２基板上へ転写し、素子チップ上の
導電性材料から成る第１パッドと第２基板上の導電性材
料から成る第２パッドとの導通をとることにより形成す
る、半導体装置、および、これらの半導体装置を用いて
いる表示装置などの電気光学装置が開発されている。こ
の方法によれば、必要とされる部分にだけ機能素子を配
置することができるので、全体として平均すれば、この
半導体装置の製造コストを低減することが可能である。
なお、このとき、剥離や転写のプロセスとしては、レー
ザーアビュレーションや接着剤が用いられる（T. Shimo
da, et al, Techn. Dig. IEDM 1999, 289、S. Utsunomi
ya, et al, Dig. Tech. Pap. SID 2000、916、T. Shimo
da, Proc. Asia Display / IDW ’01, 327、S. Utsunom
iya, et al, Proc. Asia Display / IDW ’01, 339）
【発明が解決しようとする課題】第１基板上で機能素子
を形成し、機能素子をひとつ以上含む素子チップを剥離
し、第２基板上へ転写し、素子チップ上の導電性材料か
ら成る第１パッドと第２基板上の導電性材料から成る第
２パッドとの導通をとることにより形成する、半導体装
置、または、第１基板上で機能素子を形成し、機能素子
をひとつ以上含む素子チップを剥離し、第３基板上へ転
写し、さらに素子チップを第２基板上へ転写し、素子チ
ップ上の導電性材料から成る第１パッドと第２基板上の
導電性材料から成る第２パッドとの導通をとることによ
り形成する、半導体装置では、いかに第１パッドと第２
パッドの導通をとるかが、開発課題のひとつとなる。こ
のとき、剥離や転写のプロセスでは、ズレが生じやすい
ので、ズレが生じても確実に第１パッドと第２パッドの
導通がとれるよう、第１パッドと第２パッドの面積は、
大きくとるほうが好ましい。特に、製造コストを低減す
るという意図で、素子チップはできるだけ小さくされる
ので、第１パッドの面積を大きくとることは難しい。一
方、第２基板は、面積的に比較的余裕がある場合が多
く、第２パッドを大きくとることは比較的容易である。
また、第１パッドの面積を大きくとるだけでなく、その
幅を広くとることも好ましい。
【０００４】そこで、本発明は、第１基板上で機能素子
を形成し、機能素子をひとつ以上含む素子チップを剥離
し、第２基板上へ転写し、素子チップ上の導電性材料か
ら成る第１パッドと第２基板上の導電性材料から成る第
２パッドとの導通をとることにより形成する、半導体装
置、または、第１基板上で機能素子を形成し、機能素子
をひとつ以上含む素子チップを剥離し、第３基板上へ転
写し、さらに素子チップを第２基板上へ転写し、素子チ
ップ上の導電性材料から成る第１パッドと第２基板上の
導電性材料から成る第２パッドとの導通をとることによ
り形成する、半導体装置において、第１パッドの面積を
大きくとる、または、第１パッドの幅を広くとることを
目的とする。この構造によれば、剥離や転写のプロセス
でズレが生じても、確実に第１パッドと第２パッドの導
通をとることが可能となる。さらに、第１パッドの面積
を大きくとり、対応する第２パッドの面積もある程度大
きくとれれば、コンタクト抵抗の低減にもなる。
【０００５】
【課題を解決するための手段】請求項１記載の本発明
は、第１基板上で機能素子を形成し、機能素子をひとつ
以上含む素子チップを剥離し、第２基板上へ転写し、素
子チップ上の導電性材料から成る第１パッドと第２基板
上の導電性材料から成る第２パッドとの導通をとること
により形成する、半導体装置において、素子チップの第
２基板側の表面には、第１パッドのみを形成することを
特徴とする、半導体装置である。
【０００６】この構造によれば、第１パッドの面積を大
きくとることができる。
【０００７】請求項２記載の本発明は、請求項１記載
の、半導体装置において、機能素子は、第１パッドより
も第２基板から遠い側に形成することを特徴とする、半
導体装置である。
【０００８】この構造によれば、機能素子と第１パッド
を積層して形成することにより、機能素子に重畳して第
１パッドを形成することができ、第１パッドの面積を大
きくとることができる。
【０００９】請求項３記載の本発明は、第１基板上で機
能素子を形成し、機能素子をひとつ以上含む素子チップ
を剥離し、第２基板上へ転写し、素子チップ上の導電性
材料から成る第１パッドと第２基板上の導電性材料から
成る第２パッドとの導通をとることにより形成する、半
導体装置において、素子チップの第２基板から遠い側の
表面には、第１パッドのみを形成することを特徴とす
る、半導体装置である。
【００１０】この構造によれば、第１パッドの面積を大
きくとることができる。
【００１１】請求項４記載の本発明は、請求項３記載
の、半導体装置において、機能素子は、第１パッドより
も第２基板側に形成することを特徴とする、半導体装置
である。
【００１２】この構造によれば、機能素子と第１パッド
を積層して形成することにより、機能素子に重畳して第
１パッドを形成することができ、第１パッドの面積を大
きくとることができる。
【００１３】請求項５記載の本発明は、第１基板上で機
能素子を形成し、機能素子をひとつ以上含む素子チップ
を剥離し、第２基板上へ転写し、素子チップ上の導電性
材料から成る第１パッドと第２基板上の導電性材料から
成る第２パッドとの導通をとることにより形成する、半
導体装置において、素子チップの第２基板側の表面およ
び第２基板から遠い側の表面に、第１パッドを形成する
ことを特徴とする、半導体装置である。
【００１４】この構造によれば、第１パッドの面積をさ
らに大きくとることができる。
【００１５】請求項６記載の本発明は、第１基板上で機
能素子を形成し、機能素子をひとつ以上含む素子チップ
を剥離し、第２基板上へ転写し、素子チップ上の導電性
材料から成る第１パッドと第２基板上の導電性材料から
成る第２パッドとの導通をとることにより形成する、半
導体装置において、素子チップの周辺長をL、面積をSと
するとき、 L＞2π1/2S1/2 であることを特徴とする、半導体装置である。
【００１６】この構造によれば、素子チップの周辺長を
長くすることにより、幅広の第１パッドを形成すること
ができる。素子チップの面積は大きくならないので、製
造コストを低減することについては、同一の効果が得ら
れる。
【００１７】請求項７記載の本発明は、請求項６記載
の、半導体装置において、 L＞4S1/2 であることを特徴とする、半導体装置である。
【００１８】この構造によっても、素子チップの周辺長
を長くすることにより、幅広の第１パッドを形成するこ
とができる。やはり、素子チップの面積は大きくならな
いので、製造コストを低減することについては、同一の
効果が得られる。
【００１９】請求項８記載の本発明は、第１基板上で機
能素子を形成し、機能素子をひとつ以上含む素子チップ
を剥離し、第２基板上へ転写し、素子チップ上の導電性
材料から成る第１パッドと第２基板上の導電性材料から
成る第２パッドとの導通をとることにより形成する、半
導体装置において、第１パッドまたは第２パッドを、は
んだ、インジウム、鉛などの、低融点材料で形成するこ
とを特徴とする、半導体装置である。
【００２０】この構造によれば、素子チップを剥離し、
第２基板上へ転写したのち、高温で一定時間保持するだ
けで、第１パッドと第２パッドとの導通をとることが可
能となる。
【００２１】請求項９記載の本発明は、第１基板上で機
能素子を形成し、機能素子をひとつ以上含む素子チップ
を剥離し、第２基板上へ転写し、素子チップ上の導電性
材料から成る第１パッドと第２基板上の導電性材料から
成る第２パッドとの導通をとることにより形成する、半
導体装置において、素子チップの端面に、第１パッドを
前記第１基板の面方向の外方に突出する形で形成し、第
２基板上に第１パッドに対応した形状を形成してあるこ
とを特徴とする、半導体装置である。
【００２２】この構造によれば、第１パッドを第２パッ
ドに自己整合的に配置することができ、ズレが生じても
確実に第１パッドと第２パッドの導通がとれる。
【００２３】請求項１０記載の本発明は、第１基板上で
機能素子を形成し、機能素子をひとつ以上含む素子チッ
プを剥離し、第２基板上へ転写し、素子チップ上の導電
性材料から成る第１パッドと第２基板上の導電性材料か
ら成る第２パッドとの導通をとることにより形成する、
半導体装置において、第１パッドを凸状に形成し、第２
パッドを凹状に形成する、または、第１パッドを凹状に
形成し、第２パッドを凸状に形成することを特徴とす
る、半導体装置である。
【００２４】この構造によっても、第１パッドを第２パ
ッドに自己整合的に配置することができ、ズレが生じて
も確実に第１パッドと第２パッドの導通がとれる。
【００２５】請求項１１記載の本発明は、第１基板上で
機能素子を形成し、機能素子をひとつ以上含む素子チッ
プを剥離し、第２基板上へ転写し、素子チップ上の導電
性材料から成る第１パッドと第２基板上の導電性材料か
ら成る第２パッドとの導通をとることにより形成する、
半導体装置において、素子チップの絶縁層として、低誘
電率材料を用いることを特徴とする、半導体装置であ
る。
【００２６】この構造によれば、素子チップの機能素子
やその周辺の寄生容量を低減でき、消費電力の低減や動
作周波数の向上が期待できる。請求項１２記載の本発明
は、第１基板上で機能素子を形成し、機能素子をひとつ
以上含む素子チップを剥離し、第２基板上へ転写し、素
子チップ上の導電性材料から成る第１パッドと第２基板
上の導電性材料から成る第２パッドとの導通をとること
により形成する、半導体装置において、素子チップの絶
縁層として、気体や液体や真空を用いることを特徴とす
る、半導体装置である。
【００２７】この構造によっても、素子チップの機能素
子やその周辺の寄生容量を低減でき、消費電力の低減や
動作周波数の向上が期待できる。
【００２８】請求項１３記載の本発明は、第１基板上で
機能素子を形成し、機能素子をひとつ以上含む素子チッ
プを剥離し、第３基板上へ転写し、さらに素子チップを
第２基板上へ転写し、素子チップ上の導電性材料から成
る第１パッドと第２基板上の導電性材料から成る第２パ
ッドとの導通をとることにより形成する、半導体装置に
おいて、素子チップの第２基板側の表面には、第１パッ
ドのみを形成することを特徴とする、半導体装置であ
る。
【００２９】この構造によれば、第１パッドの面積を大
きくとることができる。
【００３０】請求項１４記載の本発明は、請求項１３記
載の、半導体装置において、機能素子は、第１パッドよ
りも第２基板から遠い側に形成することを特徴とする、
半導体装置である。
【００３１】この構造によれば、機能素子と第１パッド
を積層して形成することにより、機能素子に重畳して第
１パッドを形成することができ、第１パッドの面積を大
きくとることができる。
【００３２】請求項１５記載の本発明は、第１基板上で
機能素子を形成し、機能素子をひとつ以上含む素子チッ
プを剥離し、第３基板上へ転写し、さらに素子チップを
第２基板上へ転写し、素子チップ上の導電性材料から成
る第１パッドと第２基板上の導電性材料から成る第２パ
ッドとの導通をとることにより形成する、半導体装置に
おいて、素子チップの第２基板から遠い側の表面には、
第１パッドのみを形成することを特徴とする、半導体装
置である。
【００３３】この構造によれば、第１パッドの面積を大
きくとることができる。
【００３４】請求項１６記載の本発明は、請求項１５記
載の、半導体装置において、機能素子は、第１パッドよ
りも第２基板側に形成することを特徴とする、半導体装
置である。
【００３５】この構造によれば、機能素子と第１パッド
を積層して形成することにより、機能素子に重畳して第
１パッドを形成することができ、第１パッドの面積を大
きくとることができる。
【００３６】この構造によれば、第１パッドの面積を大
きくとることができる。
【００３７】請求項１７記載の本発明は、第１基板上で
機能素子を形成し、機能素子をひとつ以上含む素子チッ
プを剥離し、第３基板上へ転写し、さらに素子チップを
第２基板上へ転写し、素子チップ上の導電性材料から成
る第１パッドと第２基板上の導電性材料から成る第２パ
ッドとの導通をとることにより形成する、半導体装置に
おいて、素子チップの第２基板側の表面および第２基板
から遠い側の表面に、第１パッドを形成することを特徴
とする、半導体装置である。
【００３８】この構造によれば、第１パッドの面積をさ
らに大きくとることができる。
【００３９】請求項１８記載の本発明は、第１基板上で
機能素子を形成し、機能素子をひとつ以上含む素子チッ
プを剥離し、第３基板上へ転写し、さらに素子チップを
第２基板上へ転写し、素子チップ上の導電性材料から成
る第１パッドと第２基板上の導電性材料から成る第２パ
ッドとの導通をとることにより形成する、半導体装置に
おいて、素子チップの周辺長をL、面積をSとするとき、 L＞2π1/2S1/2 であることを特徴とする、半導体装置である。
【００４０】この構造によれば、素子チップの周辺長を
長くすることにより、幅広の第１パッドを形成すること
ができる。素子チップの面積は大きくならないので、製
造コストを低減することについては、同一の効果が得ら
れる。
【００４１】請求項１９記載の本発明は、請求項１８記
載の、半導体装置において、 L＞4S1/2 であることを特徴とする、半導体装置である。
【００４２】この構造によっても、素子チップの周辺長
を長くすることにより、幅広の第１パッドを形成するこ
とができる。やはり、素子チップの面積は大きくならな
いので、製造コストを低減することについては、同一の
効果が得られる。
【００４３】請求項２０記載の本発明は、第１基板上で
機能素子を形成し、機能素子をひとつ以上含む素子チッ
プを剥離し、第３基板上へ転写し、さらに素子チップを
第２基板上へ転写し、素子チップ上の導電性材料から成
る第１パッドと第２基板上の導電性材料から成る第２パ
ッドとの導通をとることにより形成する、半導体装置に
おいて、第１パッドまたは第２パッドを、はんだ、イン
ジウム、鉛などの、低融点材料で形成することを特徴と
する、半導体装置である。
【００４４】この構造によれば、素子チップを剥離し、
第２基板上へ転写したのち、高温で一定時間保持するだ
けで、第１パッドと第２パッドとの導通をとることが可
能となる。
【００４５】請求項２１記載の本発明は、第１基板上で
機能素子を形成し、機能素子をひとつ以上含む素子チッ
プを剥離し、第３基板上へ転写し、さらに素子チップを
第２基板上へ転写し、素子チップ上の導電性材料から成
る第１パッドと第２基板上の導電性材料から成る第２パ
ッドとの導通をとることにより形成する、半導体装置に
おいて、素子チップの端面に、第１パッドを前記第１基
板の面方向の外方に突出する形で形成し、第２基板上に
第１パッドに対応した形状を形成してあることを特徴と
する、半導体装置である。
【００４６】この構造によれば、第１パッドを第２パッ
ドに自己整合的に配置することができ、ズレが生じても
確実に第１パッドと第２パッドの導通がとれる。
【００４７】請求項２２記載の本発明は、第１基板上で
機能素子を形成し、機能素子をひとつ以上含む素子チッ
プを剥離し、第３基板上へ転写し、さらに素子チップを
第２基板上へ転写し、素子チップ上の導電性材料から成
る第１パッドと第２基板上の導電性材料から成る第２パ
ッドとの導通をとることにより形成する、半導体装置に
おいて、第１パッドを凸状に形成し、第２パッドを凹状
に形成する、または、第１パッドを凹状に形成し、第２
パッドを凸状に形成することを特徴とする、半導体装置
である。
【００４８】この構造によっても、第１パッドを第２パ
ッドに自己整合的に配置することができ、ズレが生じて
も確実に第１パッドと第２パッドの導通がとれる。
【００４９】請求項２３記載の本発明は、第１基板上で
機能素子を形成し、機能素子をひとつ以上含む素子チッ
プを剥離し、第３基板上へ転写し、さらに素子チップを
第２基板上へ転写し、素子チップ上の導電性材料から成
る第１パッドと第２基板上の導電性材料から成る第２パ
ッドとの導通をとることにより形成する、半導体装置に
おいて、素子チップの絶縁層として、低誘電率材料を用
いることを特徴とする、半導体装置である。
【００５０】この構造によれば、素子チップの機能素子
やその周辺の寄生容量を低減でき、消費電力の低減や動
作周波数の向上が期待できる。
【００５１】請求項２４記載の本発明は、第１基板上で
機能素子を形成し、機能素子をひとつ以上含む素子チッ
プを剥離し、第３基板上へ転写し、さらに素子チップを
第２基板上へ転写し、素子チップ上の導電性材料から成
る第１パッドと第２基板上の導電性材料から成る第２パ
ッドとの導通をとることにより形成する、半導体装置に
おいて、素子チップの絶縁層として、気体や液体や真空
を用いることを特徴とする、半導体装置である。
【００５２】この構造によっても、素子チップの機能素
子やその周辺の寄生容量を低減でき、消費電力の低減や
動作周波数の向上が期待できる。
【００５３】請求項２５記載の本発明は、請求項１から
請求項２４記載の、半導体装置において、素子チップの
剥離や転写に、レーザー照射を用いることを特徴とす
る、半導体装置である。
【００５４】この構造によれば、素子チップの剥離や転
写を、確実に行うことが可能となる。
【００５５】請求項２６記載の本発明は、請求項１から
請求項２４記載の、半導体装置において、機能素子が薄
膜トランジスタであることを特徴とする、半導体装置で
ある。
【００５６】この構造によれば、従来方法では作成する
ために高度で複雑な製造プロセスが必要とされた高機能
の薄膜トランジスタに対して、第１パッドの面積を大き
くとる、または、第１パッドの幅を広くとることが可能
となる。
【００５７】請求項２７記載の本発明は、請求項１から
請求項２４記載の、半導体装置において、機能素子が有
機エレクトロルミネッセンス素子であることを特徴とす
る、半導体装置である。
【００５８】この構造によれば、従来方法では作成する
ために高度で複雑な製造プロセスが必要とされた高機能
の有機エレクトロルミネッセンス素子に対して、第１パ
ッドの面積を大きくとる、または、第１パッドの幅を広
くとることが可能となる。
【００５９】請求項２８記載の本発明は、請求項１から
請求項２７記載の、半導体装置を用いていることを特徴
とする、電気光学装置である。
【００６０】この構造によれば、電気光学装置では、一
般に、機能素子に対する配線や支持基板の面積比が大き
いので、配線や支持基板を別個に作成し、必要とされる
部分にだけ機能素子を配置することによる製造コストの
低減の効果が、より有効となる。
【００６１】請求項２９記載の本発明は、請求項１から
請求項２７記載の、半導体装置を用いていることを特徴
とする、電子機器である。
【００６２】この構造によれば、製造コストが低く確実
に第１パッドと第２パッドの導通をとることができ、高
性能の電子機器を提供することができる。
【００６３】
【発明の実施の形態】以下、本発明の好ましい実施の形
態を説明する。
【００６４】（第１の実施例）図１は、本発明の第１の
実施例の製造方法を示す図である。第１基板11上で機能
素子12を形成し、機能素子12をひとつ以上含む素子チッ
プ13を剥離し、第２基板14上へ転写し、素子チップ13上
の導電性材料から成る第１パッド15と第２基板14上の導
電性材料から成る第２パッド16との導通をとることによ
り、電子回路その他の半導体装置を形成する。図１
（ａ）は、第１基板11の素子チップ形成面を第２基板14
と貼り合わせている図、図１（ｂ）は、素子チップ13を
第１基板11から剥離し、第２基板14上へ転写し、第１基
板11を取り除いた図である。第１パッド15と第２パッド
16との導通をとるのは、剥離転写前でも後でもよい。
【００６５】図２は、本発明の第１の実施例の素子チッ
プの構造を示す図である。機能素子12は所定の第１パッ
ド15と電気的に接続されている。請求項１に記載したよ
うに、素子チップ13の第２基板14側の表面には、第１パ
ッド15のみを形成してある。素子チップ13の第２基板14
側の表面には、それ以外の素子や電極は形成されていな
い。この構造によれば、第１パッド15の面積を大きくと
ることができる。また、請求項２に記載したように、機
能素子12は、第１パッド15よりも第２基板14から遠い側
に形成してある。この構造によれば、機能素子12と第１
パッド15を積層して形成することにより、機能素子12に
重畳して第１パッド15を形成することができ、第１パッ
ド15の面積を大きくとることができる。
【００６６】図３は、本発明の第１の実施例の第２基板
の構造を示す図である。透視図になっているが、一部の
配線やコンタクトホールやビアプラグなどは省いてあ
る。第２基板14上には、第２パッド16のみならず、所定
の第２パッド16と導通する配線17も形成してある。素子
チップ13上の第１パッド15に対応する位置に、第２基板
14上には第２パッド16を形成している。
【００６７】なお、請求項１３に記載したように、第１
基板11上で機能素子12を形成し、機能素子12をひとつ以
上含む素子チップ13を剥離し、第３基板18上へ転写し、
さらに素子チップ13を第２基板14上へ転写し、素子チッ
プ13上の導電性材料から成る第１パッド15と第２基板上
14の導電性材料から成る第２パッド16との導通をとるこ
とにより形成する、半導体装置においても、素子チップ
13の第２基板14側の表面に、第１パッド15のみを形成す
ることは、第１パッド15の面積を大きくとるために有効
である。このとき、請求項１４に記載したように、機能
素子12を、第１パッド15よりも第２基板14から遠い側に
形成することにより、機能素子12と第１パッド15を積層
して形成することで、機能素子12に重畳して第１パッド
15を形成することができ、第１パッド15の面積を大きく
とることが可能となる。
【００６８】なお、第１パッド15と第２パッド16との導
通をとるために、請求項８や請求項２０に記載したよう
に、第１パッド15または第２パッド16を、はんだ、イン
ジウム、鉛などの、低融点材料で形成することが可能で
ある。この構造によれば、素子チップ13を剥離し、第２
基板14上へ転写したのち、上記低融点材料の各融点に応
じた適切な高温で一定時間保持するだけで、第１パッド
15と第２パッド16とを融着させ、これらの導通をとるこ
とが可能となる。また、第１パッド15と第２パッド16と
の導通をとるために、インクジェットによる液体金属塗
布プロセスを用いることが可能である。さらに、ワイヤ
ボンディングや異方導電材料や異方導電フィルムを用い
ることも可能である。
【００６９】また、特に図示しないが、請求項９や請求
項２１に記載したように、素子チップ13の端面に、第１
パッド15を第１基板11の面方向の外方に突出する形で形
成し、第２基板14上に第１パッド15に対応した形状を形
成してもよい。この場合、第２パッド16を第１パッド15
に対応した形状として素子チップ13が置かれる位置より
外側に形成し、この第２パッド16に第１パッド15が嵌め
込まれるようにすることが望ましい。この構造によれ
ば、第１パッド15を第２パッド16に自己整合的に配置す
ることができ、ズレが生じても確実に第１パッド15と第
２パッド16の導通がとれる。
【００７０】また、請求項１０や請求項２２に記載した
ように、第１パッド15を凸状に形成し、第２パッド16を
凹状に形成する、または、第１パッド15を凹状に形成
し、第２パッド16を凸状に形成してもよい。図４に、そ
の例を断面図で概念的に示している。機能素子12や配線
17などは省略している。図示するように第１パッド15を
凸状に形成した場合には、それに対応する凹部を第２基
板14に形成する。各凹部を構成する凹面の全部（図４
（ａ））又は一部（図４（ｂ））に導電性材料が露出す
るように、第２パッド16を形成する。この構造によって
も、第１パッド15を第２パッド16に自己整合的に配置す
ることができ、ズレが生じても確実に第１パッド15と第
２パッド16の導通がとれる。
【００７１】また、請求項１１や請求項２３に記載した
ように、素子チップ13の絶縁層として、低誘電率材料を
用いてもよい。この構造によれば、素子チップ13の機能
素子12やその周辺の寄生容量を低減でき、消費電力の低
減や動作周波数の向上が期待できる。また、請求項１２
や請求項２４に記載したように、素子チップ13の絶縁層
として、気体や液体や真空を用いてもよい。この構造に
よっても、素子チップ13の機能素子12やその周辺の寄生
容量を低減でき、消費電力の低減や動作周波数の向上が
期待できる。
【００７２】また、第１基板11、機能素子12、素子チッ
プ13、第２基板14、第１パッド15、第２パッド16、配線
17の材料、構造は、いかなるものであっても、本発明の
思想は有効である。
【００７３】（第２の実施例）図５は、本発明の第２の
実施例の製造方法を示す図である。第１基板11上で機能
素子12を形成し、機能素子12をひとつ以上含む素子チッ
プ13を剥離し、第３基板18上へ転写し、さらに素子チッ
プ13を第２基板14上へ転写し、素子チップ13上の導電性
材料から成る第１パッド15と第２基板14上の導電性材料
から成る第２パッド16との導通をとることにより、半導
体装置を形成する。図５（ａ）は、第１基板11の素子チ
ップ形成面を第３基板18と貼り合わせている図、図５
（ｂ）は、素子チップ13を剥離し、第３基板18上へ転写
し、第３基板18の素子チップ側の面を第２基板14と貼り
合わせている図、図５（ｃ）は、素子チップ13を第２基
板14上へ転写し、第３基板18を取り除いた図である。第
１パッド15と第２パッド16との導通をとるのは、符号19
で示すように、第３基板から第２基板への剥離転写後に
行う。
【００７４】図６は、本発明の第２の実施例の素子チッ
プの構造を示す図である。機能素子12は所定の第１パッ
ド15と電気的に接続されている。請求項１５に記載した
ように、素子チップ13の第２基板14から遠い側の表面に
は、第１パッド15のみを形成してある。素子チップ13の
第２基板14から遠い側の表面には、それ以外の素子や電
極は形成されていない。この構造によれば、第１パッド
15の面積を大きくとることができる。また、請求項１６
に記載したように、機能素子12は、第１パッド15よりも
第２基板14側に形成してある。この構造によれば、機能
素子12と第１パッド15を積層して形成することにより、
機能素子12に重畳して第１パッド15を形成することがで
き、第１パッド15の面積を大きくとることができる。
【００７５】図７は、本発明の第２の実施例の第２基板
の構造を示す図である。透視図になっているが、一部の
配線やコンタクトホールやビアプラグなどは省いてあ
る。第２基板14上には、第２パッド16のみならず、所定
の第２パッド16に導通する配線17も形成してある。素子
チップ13上の第１パッド15に対応する位置の周囲に、第
２基板14上には第２パッド16を形成している。
【００７６】なお、請求項３に記載したように、第１基
板11上で機能素子12を形成し、機能素子12をひとつ以上
含む素子チップ13を剥離し、第２基板14上へ転写し、素
子チップ13上の導電性材料から成る第１パッド15と第２
基板上14の導電性材料から成る第２パッド16との導通を
とることにより形成する、半導体装置においても、素子
チップ13の第２基板14から遠い側の表面に、第１パッド
15のみを形成することは、第１パッド15の面積を大きく
とるために有効である。このとき、請求項４に記載した
ように、機能素子12を、第１パッド15よりも第２基板14
側に形成することにより、機能素子12と第１パッド15を
積層して形成することで、機能素子12に重畳して第１パ
ッド15を形成することができ、第１パッド15の面積を大
きくとることが可能となる。
【００７７】なお、第１パッド15と第２パッド16との導
通をとるために、インクジェットによる液体金属塗布プ
ロセスを用いて図５（ｃ）の接続配線19を形成すること
が可能である。さらに、ワイヤボンディングを用いるこ
とも可能である。
【００７８】また、請求項９や請求項２１に記載したよ
うに、素子チップ13の端面に、第１パッド15を第１基板
11の面方向の外方に突出する形で形成し、第２基板14上
に第１パッド15に対応した形状を形成してもよい。この
場合、第２パッド16を第１パッド15に対応した形状とし
て素子チップ13が置かれる位置より外側に形成し、この
第２パッド16に第１パッド15が嵌め込まれるようにする
ことが望ましい。この構造によれば、第１パッド15を第
２パッド16に自己整合的に配置することができ、ズレが
生じても確実に第１パッド15と第２パッド16の導通がと
れる。また、請求項１１や請求項２３に記載したよう
に、素子チップ13の絶縁層として、低誘電率材料を用い
てもよい。この構造によれば、素子チップ13の機能素子
12やその周辺の寄生容量を低減でき、消費電力の低減や
動作周波数の向上が期待できる。また、請求項１２や請
求項２４に記載したように、素子チップ13の絶縁層とし
て、気体や液体や真空を用いてもよい。この構造によっ
ても、素子チップ13の機能素子12やその周辺の寄生容量
を低減でき、消費電力の低減や動作周波数の向上が期待
できる。
【００７９】また、第１基板11、機能素子12、素子チッ
プ13、第２基板14、第１パッド15、第２パッド16、配線
17、第３基板18、接続配線19の材料、構造は、いかなる
ものであっても、本発明の思想は有効である。
【００８０】（第３の実施例）図８は、本発明の第３の
実施例の製造方法を示す図である。第１基板11上で機能
素子12を形成し、機能素子12をひとつ以上含む素子チッ
プ13を剥離し、第２基板上14へ転写し、素子チップ13上
の導電性材料から成る第１パッド15と第２基板上の導電
性材料から成る第２パッド16との導通をとることによ
り、半導体装置を形成する。図８（ａ）は、第１基板11
の素子チップ形成面を第２基板14と貼り合わせている
図、図８（ｂ）は、素子チップ13を剥離し、第２基板14
上へ転写し、第１基板11を取り除いた図である。第２基
板14側の第１パッド15と第２パッド16との導通をとるの
は、剥離転写前でも後でもよい。第２基板14から遠い側
の第１パッド15と第２パッド16との導通をとるのは、第
１基板から第２基板への剥離転写後に行う。
【００８１】図９は、本発明の第３の実施例の素子チッ
プの構造を示す図である。図９（ａ）は、第２基板14よ
り遠い側となる側からの鳥瞰図、図９（ｂ）は、第２基
板14側となる側からの鳥瞰図である。機能素子12は所定
の第１パッド15と電気的に接続されている。請求項５に
記載したように、素子チップ13の第２基板14側の表面お
よび第２基板14から遠い側の表面に、第１パッド15を形
成してある。この構造によれば、第１パッド15の面積を
さらに大きくとることができる。
【００８２】図１０は、本発明の第３の実施例の第２基
板の構造を示す図である。透視図になっているが、一部
の配線やコンタクトホールやビアプラグなどは省いてあ
る。第２基板14上には、第２パッド16のみならず、所定
の第２パッドに導通する配線17も形成してある。素子チ
ップ13上の第１パッド15に対応する位置およびその周囲
に、第２基板14上には第２パッド16を形成している。
【００８３】なお、請求項１７に記載したように、第１
基板11上で機能素子12を形成し、機能素子12をひとつ以
上含む素子チップ13を剥離し、第３基板18上へ転写し、
さらに素子チップ13を第２基板14上へ転写し、素子チッ
プ13上の導電性材料から成る第１パッド15と第２基板上
14の導電性材料から成る第２パッド16との導通をとるこ
とにより形成する、半導体装置においても、素子チップ
13の第２基板14側の表面および第２基板14から遠い側の
表面に、第１パッドを形成することは、第１パッド15の
面積をさらに大きくとるために有効である。
【００８４】なお、第２基板14側の第１パッド15と第２
パッド16との導通をとるために、請求項８や請求項２０
に記載したように、第１パッド15または第２パッド16
を、はんだ、インジウム、鉛などの、低融点材料で形成
することが可能である。この構造によれば、素子チップ
13を剥離し、第２基板14上へ転写したのち、上記低融点
材料の各融点に応じた適切な高温で一定時間保持するだ
けで、第１パッド15と第２パッド16とを融着させ、これ
らの導通をとることが可能となる。また、第１パッド15
と第２パッド16との導通をとるために、インクジェット
による液体金属塗布プロセスを用いることが可能であ
る。さらに、ワイヤボンディングや異方導電材料や異方
導電フィルムを用いることも可能である。
【００８５】なお、第２基板14から遠い側の第１パッド
15と第２パッド16との導通をとるために、インクジェッ
トによる液体金属塗布プロセスを用いて図８（ｂ）の接
続配線19を形成することが可能である。さらに、ワイヤ
ボンディングを用いることも可能である。
【００８６】また、請求項９や請求項２１に記載したよ
うに、素子チップ13の端面に、第１パッド15を第１基板
11の面方向の外方に突出する形で形成し、第２基板14上
に第１パッド15に対応した形状を形成してもよい。この
場合、第２パッド16を第１パッド15に対応した形状とし
て素子チップ13が置かれる位置より外側に形成し、この
第２パッド16に第１パッド15が嵌め込まれるようにする
ことが望ましい。この構造によれば、第１パッド15を第
２パッド16に自己整合的に配置することができ、ズレが
生じても確実に第１パッド15と第２パッド16の導通がと
れる。
【００８７】また、請求項１０や請求項２２に記載した
ように、第１パッド15を凸状に形成し、第２パッド16を
凹状に形成する、または、第１パッド15を凹状に形成
し、第２パッド16を凸状に形成してもよい。例えば第１
パッド15を凸状に形成した場合には、それに対応する凹
部を第２基板14に形成する。各凹部を構成する凹面の全
部（図４（ａ）参照）又は一部（図４（ｂ）参照）に導
電性材料が露出するように、第２パッド16を形成する。
この構造によっても、第１パッド15を第２パッド16に自
己整合的に配置することができ、ズレが生じても確実に
第１パッド15と第２パッド16の導通がとれる。
【００８８】また、請求項１１や請求項２３に記載した
ように、素子チップ13の絶縁層として、低誘電率材料を
用いてもよい。この構造によれば、素子チップ13の機能
素子12やその周辺の寄生容量を低減でき、消費電力の低
減や動作周波数の向上が期待できる。また、請求項１２
や請求項２４に記載したように、素子チップ13の絶縁層
として、気体や液体や真空を用いてもよい。この構造に
よっても、素子チップ13の機能素子12やその周辺の寄生
容量を低減でき、消費電力の低減や動作周波数の向上が
期待できる。
【００８９】また、第１基板11、機能素子12、素子チッ
プ13、第２基板14、第１パッド15、第２パッド16、配線
17、接続配線19の材料、構造は、いかなるものであって
も、本発明の思想は有効である。
【００９０】（第４の実施例）図１１は、本発明の第４
の実施例の素子チップの構造を示す図である。製造方法
や第２基板の構造については、実施例１から３と概略は
同一である。請求項６や請求項１８に記載したように、
素子チップ13の周辺長をL、面積をSとするとき、 L＞2π1/2S1/2 となっている。さらに、請求項７や請求項１９に記載し
たように、 L＞4S1/2 となっている。より具体的には、L=36、S=45である。こ
の構造によれば、素子チップ13の周辺長を長くすること
により、幅広の第１パッド15を形成することができる。
素子チップ13の面積は大きくならないので、製造コスト
を低減することについては、同一の効果が得られる。な
お、本実施例では、矩形の素子チップ13を考えたが、そ
の他、Ｌ字型、Ｕ字型、ドーナツ状、円弧状など、いか
なる形状であっても、上記２式の条件を満たす限り、本
発明の思想は有効である。
【００９１】（剥離転写方法の例）図１２は、本発明の
剥離転写方法の例を示す図である。本発明の剥離転写の
ひとつの方法として説明する（特願2001-282423、特願2
001-282424、T. Shimoda,et al, Techn. Dig. IEDM 199
9, 289、S. Utsunomiya, et al, Dig. Tech. Pap.SID 2
000、916、T. Shimoda, Proc. Asia Display / IDW ’0
1, 327、S. Utsunomiya, et al, Proc. Asia Display /
IDW ’01, 339）。まず、石英やガラスでできた第１基
板21上に、SiH4を用いたPECVDや、Si2H6を用いたLPCVD
により、非晶質シリコン膜22を成膜する。次に、その上
に、機能素子23を形成する。最上層には、第１パッド24
を形成する（図１２（ａ））。これを上下逆にして、第
２基板25に貼り合わせ、石英やガラスでできているため
透明な第１基板21を通して、剥離転写したい素子チップ
27のみ、レーザー26を照射する（図１２（ｂ））。する
と、レーザー26が照射したところのみ、非晶質シリコン
膜22がアビュレーションして剥離し、素子チップ27が第
２基板25に転写する（図１２（ｃ））。請求項２５に記
載したように、素子チップ27の剥離や転写に、レーザー
26の照射を用いていることとなる。この構造によれば、
素子チップ27の剥離や転写を、確実に行うことが可能と
なる。
【００９２】（薄膜トランジスタの製造方法の例）図１
３は、本発明の薄膜トランジスタの製造方法の例を示す
図である。本発明の機能素子のひとつとしての薄膜トラ
ンジスタについて、その製造方法を説明する。ここで
は、レーザー結晶化多結晶薄膜トランジスタを例にとっ
て説明する。まず、石英やガラスでできた第１基板31上
に、SiH4を用いたPECVDや、Si2H6を用いたLPCVDによ
り、非晶質シリコン膜を成膜する。レーザー33を照射す
ることにより、非晶質シリコン膜は結晶化し、多結晶シ
リコン膜32となる（図１３（ａ））。多結晶シリコン膜
32をパターニングした後、ゲート絶縁膜34を成膜し、ゲ
ート電極35を成膜およびパターニングする（図１３
（ｂ））。リンやボロンなどの不純物をゲート電極35を
用いて自己整合的に多結晶シリコン膜32に打ち込み、活
性化し、ＣＭＯＳ構造のソース領域およびドレイン領域
36を形成する。層間絶縁膜37を成膜し、コンタクトホー
ルを開穴し、ソース電極およびドレイン電極38を成膜お
よびパターニングする（図１３（ｃ））。請求項２６に
記載したように、機能素子が薄膜トランジスタであるこ
とになる。この構造によれば、従来方法では作成するた
めに高度で複雑な製造プロセスが必要とされた高機能の
薄膜トランジスタに対して、第１パッドの面積を大きく
とる、または、第１パッドの幅を広くとることが可能と
なる。
【００９３】（有機エレクトロルミネッセンス素子の製
造方法の例）図１４は、本発明の有機エレクトロルミネ
ッセンス素子の製造方法の例を示す図である。本発明の
機能素子のひとつとしての有機エレクトロルミネッセン
ス素子について、その製造方法を説明する。まず、石英
やガラスでできた第１基板41上に、透明電極42を成膜
し、密着層43を成膜し、発光させたい領域に開口部を形
成する。ポリイミドやアクリルによりバンク44を成膜
し、発光させたい領域に開口部を形成する。（図１４
（ａ））。次に、酸素プラズマやCF4プラズマなどのプ
ラズマ処理により、基板表面の濡れ性を制御する。その
後、正孔注入層45および発光層46を、スピンコート、ス
キージ塗り、インクジェットプロセス（T. Shimoda, S.
Seki, et al, Dig. SID ’99, 376、S. Kanbe, et al,
Proc. Euro Display ‘99 Late-News Papers, 85）な
どの液相プロセスや、スパッタ、蒸着などの真空プロセ
スにより成膜する。仕事関数が小さくなるようにするた
めにアルカリ金属を含んだ陰極47を成膜し、封止剤48に
より封止し、完成する（図１４（ｂ））。請求項２７に
記載したように、機能素子が有機エレクトロルミネッセ
ンス素子であることになる。この構造によれば、従来方
法では作成するために高度で複雑な製造プロセスが必要
とされた高機能の有機エレクトロルミネッセンス素子に
対して、第１パッドの面積を大きくとる、または、第１
パッドの幅を広くとることが可能となる。
【００９４】（第５の実施例）図１５は、本発明の第５
の実施例の電気光学装置を示す図である。表示領域51上
に、素子チップ52が配置され、配線53が形成されてい
る。配線53は、引出配線54により、駆動回路55に接続さ
れている。請求項２８に記載したように、請求項１から
請求項２７記載の、半導体装置を用いていることを特徴
とする、電気光学装置である。この構造によれば、電気
光学装置では、一般に、機能素子に対する配線や支持基
板の面積比が大きいので、配線や支持基板を別個に作成
し、必要とされる部分にだけ機能素子を配置することに
よる製造コストの低減の効果が、より有効となる。
【００９５】図１６は、本発明の第５の実施例の製造方
法を示す図である。まず、本発明の第１の実施例と同様
の方法で、半導体装置を作製する（図１６（ａ））。そ
のあと、有機エレクトロルミネッセンス素子を作製する
（図１６（ｂ））。
【００９６】なお、駆動回路55は、上記の剥離転写方法
の例や薄膜トランジスタ製造方法の例に示したような技
術を用いて、表示領域と同一基板上に内蔵してもよい。
また、本実施例は、有機エレクトロルミネッセンス表示
装置であるが、液晶表示装置や電気泳動表示装置など、
その他の電気光学装置であってもよい。
【００９７】図１７はアクティブマトリクス方式で駆動
する電気光学装置１０の画素領域の回路構成図である。
各画素は、電界発光効果により発光可能な発光層ＯＬＥ
Ｄ、それを駆動するための電流を記憶する保持容量Ｃ、
薄膜トランジスタＴ１及びＴ２を備えて構成されてい
る。走査線ドライバ２０からは、選択信号線Ｖselが各
画素に供給されている。データ線ドライバ３０からは、
信号線Ｖsig及び電源線Ｖddが各画素に供給されてい
る。選択信号線Ｖselと信号線Ｖsigを制御することによ
り、各画素に対する電流プログラムが行われ、発光部Ｏ
ＬＥＤによる発光が制御される。
【００９８】（電子機器の例）図１８に上記半導体装置
を適用可能な電子機器の例を挙げる。同図（ａ）は携帯
電話への適用例であり、携帯電話２３０は、アンテナ部
２３１、音声出力部２３２、音声入力部２３３、操作部
２３４、及び本発明の半導体装置が用いられた電気光学
装置１０を備えている。このように本発明の半導体装置
は携帯電話２３０の表示部に利用可能である。同図
（ｂ）はビデオカメラへの適用例であり、ビデオカメラ
２４０は、受像部２４１、操作部２４２、音声入力部２
４３、及び本発明の半導体装置が用いられた電気光学装
置１０を備えている。このように本発明の半導体装置
は、ファインダーや表示部に利用可能である。同図
（ｃ）は携帯型パーソナルコンピュータへの適用例であ
り、コンピュータ２５０は、カメラ部２５１、操作部２
５２、及び本発明の半導体装置が用いられた電気光学装
置１０を備えている。このように本発明の半導体装置
は、表示部に利用可能である。
【００９９】同図（ｄ）はヘッドマウントディスプレイ
への適用例であり、ヘッドマウントディスプレイ２６０
は、バンド２６１、光学系収納部２６２及び本発明の半
導体装置が用いられた電気光学装置１０を備えている。
このように本発明の半導体装置は画像表示源に利用可能
である。同図（ｅ）はリア型プロジェクターへの適用例
であり、プロジェクター２７０は、筐体２７１に、光源
２７２、合成光学系２７３、ミラー２７４、ミラー２７
５、スクリーン２７６、及び本発明の半導体装置が用い
られた電気光学装置１０を備えている。このように本発
明の半導体装置は画像表示源に利用可能である。同図
（ｆ）はフロント型プロジェクターへの適用例であり、
プロジェクター２８０は、筐体２８２に光学系２８１及
び本発明の半導体装置が用いられた電気光学装置１０を
備え、画像をスクリーン２８３に表示可能になってい
る。このように本発明の半導体装置は画像表示源に利用
可能である。
【０１００】上記例に限らず本発明の半導体装置は、ア
クティブマトリクス型の電気光学装置等を用いたあらゆ
る電子機器に適用可能である。例えば、表示機能付きフ
ァックス装置、デジタルカメラのファインダ、携帯型Ｔ
Ｖ、ＤＳＰ装置、ＰＤＡ、電子手帳、電光掲示盤、宣伝
公告用ディスプレイなどにも活用することができる。
【０１０１】
【発明の効果】本発明によれば、第１基板上で機能素子
を形成し、機能素子をひとつ以上含む素子チップを剥離
し、第２基板上へ転写し、素子チップ上の導電性材料か
ら成る第１パッドと第２基板上の導電性材料から成る第
２パッドとの導通をとることにより形成する、半導体装
置、または、第１基板上で機能素子を形成し、機能素子
をひとつ以上含む素子チップを剥離し、第３基板上へ転
写し、さらに素子チップを第２基板上へ転写し、素子チ
ップ上の導電性材料から成る第１パッドと第２基板上の
導電性材料から成る第２パッドとの導通をとることによ
り形成する、半導体装置において、第１パッドの面積を
大きくとることができ、または、第１パッドの幅を広く
とることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の製造方法を示す図。
【図２】本発明の第１の実施例の素子チップの構造を示
す図。
【図３】本発明の第１の実施例の第２基板の構造を示す
図。
【図４】第１パッドを凸状に形成し、第２パッドを凹状
に形成した例を概念的に示す断面図。
【図５】本発明の第２の実施例の製造方法を示す図。
【図６】本発明の第２の実施例の素子チップの構造を示
す図。
【図７】本発明の第２の実施例の第２基板の構造を示す
図。
【図８】本発明の第３の実施例の製造方法を示す図。
【図９】本発明の第３の実施例の素子チップの構造を示
す図。
【図１０】本発明の第３の実施例の第２基板の構造を示
す図。
【図１１】本発明の第４の実施例の素子チップの構造を
示す図。
【図１２】本発明の剥離転写方法の例を示す図。
【図１３】本発明の薄膜トランジスタの製造方法の例を
示す図。
【図１４】本発明の有機エレクトロルミネッセンス素子
の製造方法の例を示す図。
【図１５】本発明の第５の実施例の電気光学装置を示す
図。
【図１６】本発明の第５の実施例の製造方法を示す図。
【図１７】本発明の半導体装置を用いた電気光学装置の
画素領域の回路構成図。
【図１８】本発明の半導体装置を適用可能な電子機器の
例を示す図。
【符号の説明】
１１ 第１基板 １２ 機能素子 １３ 素子チップ １４ 第２基板 １５ 第１パッド １６ 第２パッド １７ 配線 １８ 第３基板 １９ 接続配線 ２１ 第１基板 ２２ 非晶質シリコン膜 ２３ 機能素子 ２４ 第１パッド ２５ 第２基板 ２６ レーザー ２７ 素子チップ ３１ 第１基板 ３２ 多結晶シリコン膜 ３３ レーザー ３４ ゲート絶縁膜 ３５ ゲート電極 ３６ ソース領域およびドレイン領域 ３７ 層間絶縁膜 ３８ ソース電極およびドレイン電極 ４１ 第１基板 ４２ 透明電極 ４３ 密着層 ４４ バンク ４５ 正孔注入層 ４６ 発光層 ４７ 陰極 ４８ 封止剤 ５１ 表示領域 ５２ 素子チップ ５３ 配線 ５４ 引出配線 ５５ 駆動回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 25/18 Ｈ０１Ｌ 25/08 Ｂ Ｈ０５Ｂ 33/06 33/14 (72)発明者 原 弘幸 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内 (72)発明者 宮沢 和加雄 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内 Ｆターム(参考） 3K007 AB18 BA06 BB07 CC05 DB03 FA01 GA04 5C094 AA15 AA43 BA03 BA27 CA19 DA09 DA11 DB01 DB02 DB04 EA04 EA05 EB02 FA01 FA02 FB01 FB12 FB14 FB15 FB20 GB10

Claims (29)

    【特許請求の範囲】
  1. 【請求項１】 第１基板上で機能素子を形成し、前記機
    能素子をひとつ以上含む素子チップを剥離し、第２基板
    上へ転写し、前記素子チップ上の導電性材料から成る第
    １パッドと前記第２基板上の導電性材料から成る第２パ
    ッドとの導通をとることにより形成する、半導体装置に
    おいて、 前記素子チップの前記第２基板側の表面には、前記第１
    パッドのみを形成することを特徴とする、半導体装置。
  2. 【請求項２】 請求項１記載の、半導体装置において、 前記機能素子は、前記第１パッドよりも前記第２基板か
    ら遠い側に形成することを特徴とする、半導体装置。
  3. 【請求項３】 第１基板上で機能素子を形成し、前記機
    能素子をひとつ以上含む素子チップを剥離し、第２基板
    上へ転写し、前記素子チップ上の導電性材料から成る第
    １パッドと前記第２基板上の導電性材料から成る第２パ
    ッドとの導通をとることにより形成する、半導体装置に
    おいて、 前記素子チップの前記第２基板から遠い側の表面には、
    前記第１パッドのみを形成することを特徴とする、半導
    体装置。
  4. 【請求項４】 請求項３記載の、半導体装置において、 前記機能素子は、前記第１パッドよりも前記第２基板側
    に形成することを特徴とする、半導体装置。
  5. 【請求項５】 第１基板上で機能素子を形成し、前記機
    能素子をひとつ以上含む素子チップを剥離し、第２基板
    上へ転写し、前記素子チップ上の導電性材料から成る第
    １パッドと前記第２基板上の導電性材料から成る第２パ
    ッドとの導通をとることにより形成する、半導体装置に
    おいて、 前記素子チップの前記第２基板側の表面および前記第２
    基板から遠い側の表面に、前記第１パッドを形成するこ
    とを特徴とする、半導体装置。
  6. 【請求項６】 第１基板上で機能素子を形成し、前記機
    能素子をひとつ以上含む素子チップを剥離し、第２基板
    上へ転写し、前記素子チップ上の導電性材料から成る第
    １パッドと前記第２基板上の導電性材料から成る第２パ
    ッドとの導通をとることにより形成する、半導体装置に
    おいて、 前記素子チップの周辺長をL、面積をSとするとき、 L＞2π1/2S1/2 であることを特徴とする、半導体装置。
  7. 【請求項７】 請求項６記載の、半導体装置において、 L＞4S1/2 であることを特徴とする、半導体装置。
  8. 【請求項８】 第１基板上で機能素子を形成し、前記機
    能素子をひとつ以上含む素子チップを剥離し、第２基板
    上へ転写し、前記素子チップ上の導電性材料から成る第
    １パッドと前記第２基板上の導電性材料から成る第２パ
    ッドとの導通をとることにより形成する、半導体装置に
    おいて、 前記第１パッドまたは前記第２パッドを、はんだ、イン
    ジウム、鉛などの、低融点材料で形成することを特徴と
    する、半導体装置。
  9. 【請求項９】 第１基板上で機能素子を形成し、前記機
    能素子をひとつ以上含む素子チップを剥離し、第２基板
    上へ転写し、前記素子チップ上の導電性材料から成る第
    １パッドと前記第２基板上の導電性材料から成る第２パ
    ッドとの導通をとることにより形成する、半導体装置に
    おいて、 前記素子チップの端面に、前記第１パッドを前記第１基
    板の面方向の外方に突出する形で形成し、前記第２基板
    上に前記第１パッドに対応した形状を形成してあること
    を特徴とする、半導体装置。
  10. 【請求項１０】 第１基板上で機能素子を形成し、前記
    機能素子をひとつ以上含む素子チップを剥離し、第２基
    板上へ転写し、前記素子チップ上の導電性材料から成る
    第１パッドと前記第２基板上の導電性材料から成る第２
    パッドとの導通をとることにより形成する、半導体装置
    において、 前記第１パッドを凸状に形成し、前記第２パッドを凹状
    に形成する、または、前記第１パッドを凹状に形成し、
    前記第２パッドを凸状に形成することを特徴とする、半
    導体装置。
  11. 【請求項１１】 第１基板上で機能素子を形成し、前記
    機能素子をひとつ以上含む素子チップを剥離し、第２基
    板上へ転写し、前記素子チップ上の導電性材料から成る
    第１パッドと前記第２基板上の導電性材料から成る第２
    パッドとの導通をとることにより形成する、半導体装置
    において、 前記素子チップの絶縁層として、低誘電率材料を用いる
    ことを特徴とする、半導体装置。
  12. 【請求項１２】 第１基板上で機能素子を形成し、前記
    機能素子をひとつ以上含む素子チップを剥離し、第２基
    板上へ転写し、前記素子チップ上の導電性材料から成る
    第１パッドと前記第２基板上の導電性材料から成る第２
    パッドとの導通をとることにより形成する、半導体装置
    において、 前記素子チップの絶縁層として、気体や液体や真空を用
    いることを特徴とする、半導体装置。
  13. 【請求項１３】 第１基板上で機能素子を形成し、前記
    機能素子をひとつ以上含む素子チップを剥離し、第３基
    板上へ転写し、さらに前記素子チップを第２基板上へ転
    写し、前記素子チップ上の導電性材料から成る第１パッ
    ドと前記第２基板上の導電性材料から成る第２パッドと
    の導通をとることにより形成する、半導体装置におい
    て、 前記素子チップの前記第２基板側の表面には、前記第１
    パッドのみを形成することを特徴とする、半導体装置。
  14. 【請求項１４】 請求項１３記載の、半導体装置におい
    て、 前記機能素子は、前記第１パッドよりも前記第２基板か
    ら遠い側に形成することを特徴とする、半導体装置。
  15. 【請求項１５】 第１基板上で機能素子を形成し、前記
    機能素子をひとつ以上含む素子チップを剥離し、第３基
    板上へ転写し、さらに前記素子チップを第２基板上へ転
    写し、前記素子チップ上の導電性材料から成る第１パッ
    ドと前記第２基板上の導電性材料から成る第２パッドと
    の導通をとることにより形成する、半導体装置におい
    て、 前記素子チップの前記第２基板から遠い側の表面には、
    前記第１パッドのみを形成することを特徴とする、半導
    体装置。
  16. 【請求項１６】 請求項１５記載の、半導体装置におい
    て、 前記機能素子は、前記第１パッドよりも前記第２基板側
    に形成することを特徴とする、半導体装置。
  17. 【請求項１７】 第１基板上で機能素子を形成し、前記
    機能素子をひとつ以上含む素子チップを剥離し、第３基
    板上へ転写し、さらに前記素子チップを第２基板上へ転
    写し、前記素子チップ上の導電性材料から成る第１パッ
    ドと前記第２基板上の導電性材料から成る第２パッドと
    の導通をとることにより形成する、半導体装置におい
    て、 前記素子チップの前記第２基板側の表面および前記第２
    基板から遠い側の表面に、前記第１パッドを形成するこ
    とを特徴とする、半導体装置。
  18. 【請求項１８】 第１基板上で機能素子を形成し、前記
    機能素子をひとつ以上含む素子チップを剥離し、第３基
    板上へ転写し、さらに前記素子チップを第２基板上へ転
    写し、前記素子チップ上の導電性材料から成る第１パッ
    ドと前記第２基板上の導電性材料から成る第２パッドと
    の導通をとることにより形成する、半導体装置におい
    て、 前記素子チップの周辺長をL、面積をSとするとき、 L＞2π1/2S1/2 であることを特徴とする、半導体装置。
  19. 【請求項１９】 請求項１８記載の、半導体装置におい
    て、 L＞4S1/2 であることを特徴とする、半導体装置。
  20. 【請求項２０】 第１基板上で機能素子を形成し、前記
    機能素子をひとつ以上含む素子チップを剥離し、第３基
    板上へ転写し、さらに前記素子チップを第２基板上へ転
    写し、前記素子チップ上の導電性材料から成る第１パッ
    ドと前記第２基板上の導電性材料から成る第２パッドと
    の導通をとることにより形成する、半導体装置におい
    て、 前記第１パッドまたは前記第２パッドを、はんだ、イン
    ジウム、鉛などの、低融点材料で形成することを特徴と
    する、半導体装置。
  21. 【請求項２１】 第１基板上で機能素子を形成し、前記
    機能素子をひとつ以上含む素子チップを剥離し、第３基
    板上へ転写し、さらに前記素子チップを第２基板上へ転
    写し、前記素子チップ上の導電性材料から成る第１パッ
    ドと前記第２基板上の導電性材料から成る第２パッドと
    の導通をとることにより形成する、半導体装置におい
    て、 前記素子チップの端面に、前記第１パッドを前記第１基
    板の面方向の外方に突出する形で形成し、前記第２基板
    上に前記第１パッドに対応した形状を形成してあること
    を特徴とする、半導体装置。
  22. 【請求項２２】 第１基板上で機能素子を形成し、前記
    機能素子をひとつ以上含む素子チップを剥離し、第３基
    板上へ転写し、さらに前記素子チップを第２基板上へ転
    写し、前記素子チップ上の導電性材料から成る第１パッ
    ドと前記第２基板上の導電性材料から成る第２パッドと
    の導通をとることにより形成する、半導体装置におい
    て、 前記第１パッドを凸状に形成し、前記第２パッドを凹状
    に形成する、または、前記第１パッドを凹状に形成し、
    前記第２パッドを凸状に形成することを特徴とする、半
    導体装置。
  23. 【請求項２３】 第１基板上で機能素子を形成し、前記
    機能素子をひとつ以上含む素子チップを剥離し、第３基
    板上へ転写し、さらに前記素子チップを第２基板上へ転
    写し、前記素子チップ上の導電性材料から成る第１パッ
    ドと前記第２基板上の導電性材料から成る第２パッドと
    の導通をとることにより形成する、半導体装置におい
    て、 前記素子チップの絶縁層として、低誘電率材料を用いる
    ことを特徴とする、半導体装置。
  24. 【請求項２４】 第１基板上で機能素子を形成し、前記
    機能素子をひとつ以上含む素子チップを剥離し、第３基
    板上へ転写し、さらに前記素子チップを第２基板上へ転
    写し、前記素子チップ上の導電性材料から成る第１パッ
    ドと前記第２基板上の導電性材料から成る第２パッドと
    の導通をとることにより形成する、半導体装置におい
    て、 前記素子チップの絶縁層として、気体や液体や真空を用
    いることを特徴とする、半導体装置。
  25. 【請求項２５】 請求項１から請求項２４記載の、半導
    体装置において、 前記素子チップの剥離や転写に、レーザー照射を用いる
    ことを特徴とする、半導体装置。
  26. 【請求項２６】 請求項１から請求項２４記載の、半導
    体装置において、 前記機能素子が薄膜トランジスタであることを特徴とす
    る、半導体装置。
  27. 【請求項２７】 請求項１から請求項２４記載の、半導
    体装置において、 前記機能素子が有機エレクトロルミネッセンス素子であ
    ることを特徴とする、半導体装置。
  28. 【請求項２８】 請求項１から請求項２７記載の、半導
    体装置を用いていることを特徴とする、電気光学装置。
  29. 【請求項２９】 請求項１から請求項２７記載の、半導
    体装置を用いていることを特徴とする、電子機器。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165286A (ja) * 2004-12-08 2006-06-22 Seiko Epson Corp 半導体基板の製造方法、半導体基板、半導体素子の製造方法、半導体素子及び電気光学装置の製造方法
US7151044B2 (en) 2003-01-28 2006-12-19 Seiko Epson Corporation Thin film transistor type display device, method of manufacturing thin film element, thin film transistor circuit board, electro-optical device, and electronic apparatus
KR100741968B1 (ko) 2004-11-23 2007-07-23 삼성에스디아이 주식회사 유기 전계 발광 표시 소자 및 그 제조방법
JP2012509495A (ja) * 2008-11-17 2012-04-19 グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー チップレットを備える放射デバイス
JP2013502620A (ja) * 2009-08-24 2013-01-24 グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー チップレットを用いた電子デバイスの制御
JP2018032007A (ja) * 2016-08-26 2018-03-01 エルジー ディスプレイ カンパニー リミテッド 表示装置

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005142054A (ja) * 2003-11-07 2005-06-02 Seiko Epson Corp 有機エレクトロルミネッセンス表示装置、有機エレクトロルミネッセンス表示装置の製造方法、大型有機エレクトロルミネッセンス表示装置および電子機器
JP2006049800A (ja) 2004-03-10 2006-02-16 Seiko Epson Corp 薄膜デバイスの供給体、薄膜デバイスの供給体の製造方法、転写方法、半導体装置の製造方法及び電子機器
EP2650907B1 (en) * 2004-06-04 2024-10-23 The Board Of Trustees Of The University Of Illinois Methods and devices for fabricating and assembling printable semiconductor elements
CA2584851C (en) 2004-11-04 2015-04-07 Microchips, Inc. Compression and cold weld sealing methods and devices
US8143729B2 (en) * 2008-01-25 2012-03-27 International Rectifier Corporation Autoclave capable chip-scale package
JP5304536B2 (ja) 2009-08-24 2013-10-02 ソニー株式会社 半導体装置
KR102396760B1 (ko) * 2015-04-08 2022-05-11 삼성디스플레이 주식회사 표시 장치
FR3066317B1 (fr) * 2017-05-09 2020-02-28 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d'un dispositif d'affichage emissif a led
US10930631B2 (en) 2017-11-03 2021-02-23 Shih-Hsien Tseng Display apparatus, pixel array and manufacturing method thereof
TWI688802B (zh) * 2017-11-03 2020-03-21 曾世憲 畫素陣列及其製造方法
KR102448482B1 (ko) * 2017-12-29 2022-09-27 엘지디스플레이 주식회사 마이크로 칩을 포함하는 표시장치
TW202133133A (zh) * 2019-12-17 2021-09-01 曾世憲 顯示裝置，畫素陣列及其製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06118441A (ja) * 1991-11-05 1994-04-28 Tadanobu Kato 表示セル
US5475262A (en) 1992-08-07 1995-12-12 Fujitsu Limited Functional substrates for packaging semiconductor chips
US5382827A (en) * 1992-08-07 1995-01-17 Fujitsu Limited Functional substrates for packaging semiconductor chips
JP3406727B2 (ja) 1995-03-10 2003-05-12 株式会社半導体エネルギー研究所 表示装置
US5757456A (en) * 1995-03-10 1998-05-26 Semiconductor Energy Laboratory Co., Ltd. Display device and method of fabricating involving peeling circuits from one substrate and mounting on other
JPH10303252A (ja) * 1997-04-28 1998-11-13 Nec Kansai Ltd 半導体装置
JPH1117050A (ja) 1997-06-20 1999-01-22 Matsushita Electric Ind Co Ltd 回路基板及び回路基板の製造方法
JP4042182B2 (ja) 1997-07-03 2008-02-06 セイコーエプソン株式会社 Ｉｃカードの製造方法及び薄膜集積回路装置の製造方法
JP3738798B2 (ja) 1997-07-03 2006-01-25 セイコーエプソン株式会社 アクティブマトリクス基板の製造方法及び液晶パネルの製造方法
US5920464A (en) * 1997-09-22 1999-07-06 Trw Inc. Reworkable microelectronic multi-chip module
US6137063A (en) * 1998-02-27 2000-10-24 Micron Technology, Inc. Electrical interconnections
JP3410371B2 (ja) * 1998-08-18 2003-05-26 リンテック株式会社 ウエハ裏面研削時の表面保護シートおよびその利用方法
US6036809A (en) * 1999-02-16 2000-03-14 International Business Machines Corporation Process for releasing a thin-film structure from a substrate
FR2795201B1 (fr) * 1999-06-15 2001-08-31 Gemplus Card Int Dispositif et procede de fabrication de dispositifs electroniques comportant au moins une puce fixee sur un support
JP3447619B2 (ja) 1999-06-25 2003-09-16 株式会社東芝 アクティブマトリクス基板の製造方法、中間転写基板
JP2001168339A (ja) 1999-12-08 2001-06-22 Sharp Corp 表示用トランジスタアレイパネルの形成方法
JP2001282423A (ja) 2000-03-29 2001-10-12 Aiwa Co Ltd キー操作処理方法およびキー操作処理装置
JP2001282424A (ja) 2000-03-29 2001-10-12 Seiko Epson Corp プレゼンテーションシステム及びワイヤレスリモコン
JP2003045901A (ja) * 2001-08-01 2003-02-14 Sony Corp 素子の転写方法及びこれを用いた素子の配列方法、画像表示装置の製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7151044B2 (en) 2003-01-28 2006-12-19 Seiko Epson Corporation Thin film transistor type display device, method of manufacturing thin film element, thin film transistor circuit board, electro-optical device, and electronic apparatus
KR100741968B1 (ko) 2004-11-23 2007-07-23 삼성에스디아이 주식회사 유기 전계 발광 표시 소자 및 그 제조방법
US7687983B2 (en) 2004-11-23 2010-03-30 Samsung Mobile Display Co., Ltd. Organic light emitting display and method of fabricating the same
US8410682B2 (en) 2004-11-23 2013-04-02 Samsung Display Co., Ltd. Organic light emitting display and method of fabricating the same
JP2006165286A (ja) * 2004-12-08 2006-06-22 Seiko Epson Corp 半導体基板の製造方法、半導体基板、半導体素子の製造方法、半導体素子及び電気光学装置の製造方法
JP2012509495A (ja) * 2008-11-17 2012-04-19 グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー チップレットを備える放射デバイス
JP2013502620A (ja) * 2009-08-24 2013-01-24 グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー チップレットを用いた電子デバイスの制御
JP2018032007A (ja) * 2016-08-26 2018-03-01 エルジー ディスプレイ カンパニー リミテッド 表示装置

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