[go: up one dir, main page]

JP2003289129A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2003289129A
JP2003289129A JP2002091101A JP2002091101A JP2003289129A JP 2003289129 A JP2003289129 A JP 2003289129A JP 2002091101 A JP2002091101 A JP 2002091101A JP 2002091101 A JP2002091101 A JP 2002091101A JP 2003289129 A JP2003289129 A JP 2003289129A
Authority
JP
Japan
Prior art keywords
chip
conductor member
semiconductor
conductor
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002091101A
Other languages
English (en)
Other versions
JP3841007B2 (ja
Inventor
Kenji Yagi
賢次 八木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2002091101A priority Critical patent/JP3841007B2/ja
Publication of JP2003289129A publication Critical patent/JP2003289129A/ja
Application granted granted Critical
Publication of JP3841007B2 publication Critical patent/JP3841007B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 サージ電圧を抑制した半導体装置を提供する
こと。 【解決手段】 本発明の半導体装置は、第２の導体部材
５と第３の導体部材６との間に介在されるとともに、Ｆ
ＷＤチップ２の素子に対して並列に接続されたコンデン
サ１４を、樹脂９によってＦＷＤチップ２などと一体的
にモールドしている。即ち、サージ電圧の発生源である
ＦＷＤチップ２の近傍にコンデンサ１４を配置している
ため、このコンデンサ１４によってＦＷＤチップ２から
発生するサージ電圧を吸収することができる。それによ
って、ＦＷＤチップ２から発生したサージ電圧を効果的
に抑制するとともに、サージ電圧の輻射量を低減するこ
とができ、周辺電子装置の誤作動やラジオの受信障害を
防止することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体チップがそ
の両面に設けられた導体部材により狭持された構造を有
する半導体装置に関する。
【０００２】
【従来技術】半導体チップの表裏両面から放熱するとと
もに表裏両面に電流を流す構成の半導体装置として、図
３に示す概略断面図のような構成が考えられる。
【０００３】図３に示されるように、この半導体装置
は、２つの半導体チップ１０１、１０２を並列接続しつ
つ、第１の導体部材１０３及び第３の導体部材１０６と
第２の導体部材１０５との間に、これら２つの半導体チ
ップ１０１、１０２を狭持して、第２の導体部材１０５
と第３の導体部材１０６との間を樹脂１０９でモールド
したものである。
【０００４】そして、２つの半導体チップとしては、絶
縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓ
ｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓ
ｉｓｔｏｒ）が形成された半導体チップ（以下、ＩＧＢ
Ｔチップと略す）１０１とフライホイールダイオード
（ＦＷＤ：Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）
が形成された半導体チップ（以下、ＦＷＤチップと略
す）１０２とを用いている。
【０００５】また、上記第１の導体部材１０３は、半導
体チップ１０１、１０２の素子形成面（表面）１０１
ａ、１０２ａにそれぞれ配置されている。
【０００６】尚、この第１の導体部材１０３のうち、Ｉ
ＧＢＴチップ１０１の表面１０１ａに配置された第１の
導体部材１０３は、後述するボンディングワイヤ１０８
が設けられる領域を確保するために設けられており、一
方、ＦＷＤチップ１０２の表面１０２ａに配置された第
１の導体部材１０３は、後述する第３の導体部材１０６
が傾かないように高さを調整するために設けられてい
る。
【０００７】また、上記第２の導体部材１０５は、ＩＧ
ＢＴチップ１０１の裏面１０１ｂ（コレクタ）及びＦＷ
Ｄチップ１０２の裏面１０２ｂ（カソード）に接続され
ており、上記第３の導体部材１０６は、ＩＧＢＴチップ
１０１の表面１０１ａ（エミッタ）及びＦＷＤチップ１
０２の表面１０２ａ（アノード）に接続されている。
【０００８】これらの第１〜第３の導体部材１０３、１
０５、１０６は、半導体チップ１０１、１０２からの放
熱を行うと同時に、半導体チップ１０１、１０２との電
気的な経路となっている。
【０００９】従って、放熱性を確保し電気抵抗を小さく
するために、半導体チップ１０１、１０２と第１〜第３
の導体部材１０３、１０５、１０６とは、はんだなどの
電気伝導性及び熱伝導性を有する接合部材１０４により
接合されている。
【００１０】また、図示しないが、ＩＧＢＴチップ１０
１の表面１０１ａの所望の位置に形成されたゲート電極
は、ボンディングワイヤ１０８により制御用端子１０７
に電気的に接続されている。
【００１１】そして、第２及び第３の導体部材１０５、
１０６のうちの半導体チップ１０１、１０２又は第１の
導体部材１０３と接合されている面とは反対側の面１０
５ｂ、１０６ａが露出するようにして、半導体チップ１
０１、１０２、第１〜第３の導体部材１０３、１０５、
１０６、制御用端子１０７及びボンディングワイヤ１０
８が封止部材１０９により封止されている。
【００１２】さらに、第２及び第３の導体部材１０５、
１０６のうちの封止部材１０９から露出した部位を冷却
部材（図示せず）などに当接させて、半導体チップ１０
１、１０２からの放熱を促進している。
【００１３】
【発明が解決しようとする課題】ここで、上記従来技術
のような半導体装置においては、ＩＧＢＴチップ１０１
がオンオフ動作することによりＦＷＤチップ１０２から
発生するサージ電圧が、半導体装置と外部とを接続する
ために設けられた配線に乗ってしまい、それによって、
半導体装置の外部にサージ電圧が輻射され、周辺電子装
置の誤作動やラジオの受信障害を誘引することが懸念さ
れる。
【００１４】ここで、このサージ電圧について図４を用
いて具体的に説明する。
【００１５】まず、ＩＧＢＴチップ１０１のコレクタ―
エミッタ間に電源（Ｖｃｃ）１１０から電圧が印加され
た状態で、ＩＧＢＴチップ１０１にゲート電圧が印加さ
れるとＩＧＢＴチップ１０１はオン状態となり、図中
のように電流が流れる。
【００１６】続いて、ＩＧＢＴチップ１０１のゲート電
圧を低下させてＩＧＢＴチップ１０１をオフ状態にする
と、負荷インダンスタンスの影響により、図中のよう
に電流が流れ、ＦＷＤチップ１０２はオン状態になる。
【００１７】続いて、ＩＧＢＴチップ１０１にゲート電
圧を印加してＩＧＢＴチップ１０１をオン状態にさせる
と、図中−１のように電流が流れるが、オン状態のＦ
ＷＤチップ１０２は逆バイアス状態になるため、ＦＷＤ
チップ１０２の内部に空乏層が広がり、図中―２のよ
うに蓄積していたキャリアの放出が行われることによ
り、図中のように電流が流れる。
【００１８】この際に、ＦＷＤチップ１０２からＩＧＢ
Ｔチップ１０１に逆方向電流が流れることによって、浮
遊インダクタンス成分１１１によりＦＷＤチップ１０２
からサージ電圧が発生する。
【００１９】そこで、本発明の目的は、上記問題点に鑑
み、サージ電圧を抑制した半導体装置を提供することに
ある。
【００２０】
【課題を解決するための手段】請求項１に記載の半導体
装置は、一方の導体部材と、この導体部材の上に接続さ
れた半導体チップと、この半導体チップの上に接続され
た他方の導体部材とを備え、２つの導体部材により半導
体チップを狭持しつつ、半導体チップに形成された素子
と２つの導体部材とを各々電気的に接続した半導体装置
において、２つの導体部材の間に介在されるとともに、
半導体チップに形成された素子に対して並列に接続され
たコンデンサを設けたことを特徴としている。
【００２１】請求項１に記載の発明によれば、半導体チ
ップから発生したサージ電圧をコンデンサによって吸収
することができるため、サージ電圧が半導体装置の外部
に輻射することを防止でき、周辺電子装置の誤作動やラ
ジオの受信障害を防止することができる。
【００２２】請求項２に記載の半導体装置は、半導体チ
ップと一方の導体部材との間または半導体チップと他方
の導体部材との間の少なくともどちらか一方には電極ブ
ロックが設けられていることを特徴としている。
【００２３】コンデンサと半導体チップの高さが異なる
と、コンデンサ及び半導体チップの両面に設けられる放
熱板が傾いてしまうことが考えられるが、請求項２に記
載の発明によれば、半導体チップと電極ブロックの高さ
とコンデンサの高さが同じになるように電極ブロックの
高さを調整することにより、放熱板の傾きを防止するこ
とができる。
【００２４】請求項３に記載の半導体装置は、２つの放
熱板の間を樹脂で封止したことを特徴としている。
【００２５】請求項３に記載の発明によれば、２つの放
熱板の間を樹脂で封止したことによって、樹脂で半導体
チップ及びコンデンサと放熱板を互いに拘束することが
できるため、両者の接合部のストレスを緩和することが
できる。また、半導体チップ、コンデンサ及び放熱板を
外部環境から保護することができる。
【００２６】請求項４または５に記載の半導体装置は、
半導体チップは、それぞれ並列に接続された複数の半導
体チップから構成されており、これら複数の半導体チッ
プとして、少なくともＩＧＢＴチップと還流用ダイオー
ドを用いたことを特徴としている。
【００２７】請求項４または５に記載のような構成の半
導体装置において、上記請求項１乃至３に記載のような
構成を適用すると、上記請求項１乃至３と同様の効果を
得ることができる。
【００２８】
【発明の実施の形態】以下、本発明を具体化した一実施
形態を、図面に従って説明する。
【００２９】図１には、本発明の一実施形態に係る半導
体装置の概略断面図を示す。
【００３０】この図１に示されるように、本実施形態の
半導体装置は、２つの半導体チップ１、２を並列接続し
つつ、第１の導体部材３及び第３の導体部材６と第２の
導体部材５との間に各半導体チップ１、２を狭持して、
第２の導体部材５と第３の導体部材６との間を樹脂９で
モールドしたものである。
【００３１】そして、本実施形態では、半導体チップと
して、絶縁ゲート型バイポーラトランジスタ（ＩＧＢ
Ｔ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ
Ｔｒａｎｓｉｓｔｏｒ）が形成された半導体チップ（以
下、ＩＧＢＴチップと略す）１とフライホイールダイオ
ード（ＦＷＤ：Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄ
ｅ）が形成された半導体チップ（以下、ＦＷＤチップと
略す）２とを用いている。尚、これらの半導体チップ
１、２は、主としてシリコンからなり、厚みは０．５ｍ
ｍ程度である。
【００３２】以下、各半導体チップ１、２の外表面のう
ち、素子形成面側の面を表面１ａ、２ａといい、この表
面１ａ、２ａとは反対側の面を裏面１ｂ、２ｂという。
尚、図示しないが、ＩＧＢＴチップ１の表面１ａにはエ
ミッタ電極、ゲート電極が形成されており、裏面１ｂに
はコレクタ電極が形成されている。
【００３３】各半導体チップ１、２の表面１ａ、２ａに
は、第１の導体部材としてのヒートシンク３の裏面３ｂ
が電気伝導性を有する接合部材としてのはんだ４を介し
て接合されている。
【００３４】尚、このヒートシンク３のうち、ＩＧＢＴ
チップ１の表面１ａに配置されたヒートシンク３は、後
述するボンディングワイヤ８が設けられる領域を確保す
るために設けられており、一方、ＦＷＤチップ２の表面
２ａに配置されたヒートシンク３は、後述する第３の導
体部材６が傾かないように高さを調整するために設けら
れている。
【００３５】また、このヒートシンク３のうち、ＩＧＢ
Ｔチップ１とヒートシンク３との接合面積は、ＩＧＢＴ
チップ１のエミッタ電極とほぼ同じ大きさになってい
る。ここで、ほぼ同じ大きさとは、エミッタ電極と可能
な限り大きな面積で接合し、且つＩＧＢＴチップ１のエ
ミッタ電極の外側に形成されヒートシンク３とは電気的
に接続したくない部位とは接合されないようにすること
を示す。ここで、ヒートシンク３とは電気的に接続した
くない部位とは、ＩＧＢＴチップ１の表面１ａにおい
て、ヒートシンク３と接触すると、ヒートシンク３を介
してエミッタ電極と同電位になってしまい不具合を生じ
る部位のことを示す。
【００３６】従って、ＩＧＢＴチップ１とヒートシンク
３との接合面積を、ＩＧＢＴチップ１のエミッタ電極と
ほぼ同じ大きさにすることにより、好適にＩＧＢＴチッ
プ１とヒートシンク３とを接合することができる。
【００３７】また、各半導体チップ１、２の裏面１ｂ、
２ｂには、電気伝導性を有する接合部材としてのはんだ
４を介して、第２の導体部材５の表面５ａが接合（電気
的に接続）されており、ヒートシンク３の裏面３ｂとは
反対側の面である表面３ａには、電気伝導性を有する接
合部材としてのはんだ４を介して、第３の導体部材６の
裏面が接合（電気的に接続）されている。
【００３８】ヒートシンク３としては、電気導電性を有
する金属部材を用いることができ、本実施形態では、ヒ
ートシンク３としてＣｕを用いており、第２及び第３の
導体部材５、６としてＣｕ合金を用いている。
【００３９】また、ヒートシンク３のうち、各半導体チ
ップ１、２及び第３の導体部材６と接合されている部分
には、はんだ４の濡れ性を良くするためにＮｉメッキな
どの表面処理が施されており、それ以外の外表面、つま
り後述の封止部材と接触している部位は酸化されてい
る。また、第２及び第３の導体部材５、６の外表面は全
面がＮｉメッキされている。
【００４０】また、第２の導体部材５と第３の導体部材
６との間には、はんだ４を介して、各半導体チップ１、
２の素子に対して並列に接続されたコンデンサ１４が設
けられている。
【００４１】また、図示しないが、ＩＧＢＴチップ１の
表面１ａの所望の位置に形成されたゲート電極は、ボン
ディングワイヤ８により制御用端子７と電気的に接続さ
れている。
【００４２】そして、各半導体チップ１、２、ヒートシ
ンク３、コンデンサ１４、第２の導体部材５の表面５
ａ、第３の導体部材６の裏面６ｂ、ボンディングワイヤ
８、及び制御用端子７の一部が、一括して封止部材とし
ての樹脂９により封止されている。
【００４３】これにより、第２の導体部材５の裏面５ｂ
と第３の導体部材６の表面６ａ、及び制御用端子７の一
部が露出した状態で各部材１〜８、１４が封止された構
成となっている。この樹脂９としては、例えば、エポキ
シ系モールド樹脂を用いることができる。尚、この場
合、各部材１〜８、１４を樹脂９でモールドするに当た
っては、上下型からなる成形型（図示しない）を使用し
ている。
【００４４】また、樹脂９と第２及び第３の導体部材
５、６との密着力、樹脂９と各半導体チップ１、２との
密着力、並びに、樹脂９とヒートシンク３との密着力、
樹脂９とコンデンサ１４との密着力を強くするために、
上記樹脂９をモールドする前に、ポリアミド樹脂などの
コーティング樹脂（図示しない）を、第２及び第３の導
体部材５、６、各半導体チップ１、２、ヒートシンク３
及びコンデンサ１４の表面に塗布しておくことが好まし
い。
【００４５】尚、図１に図示しない位置において、第２
の導体部材５、第３の導体部材６は樹脂９を図面横方向
に貫通して延在する端子領域を有しており、各々コレク
タ端子、エミッタ端子を構成している。
【００４６】このようにして、本実施形態の半導体装置
が構成されており、この半導体装置では、各半導体チッ
プ１、２からの発熱を、熱伝導性にも優れたはんだ４を
介してヒートシンク３と第２及び第３の導体部材５、６
に伝え、第２の導体部材５の裏面５ｂ及び第３の導体部
材６の表面６ａから放熱を行うことができるようになっ
ている。
【００４７】さらに、第２及び第３の導体部材５、６の
うちの封止部材９から露出した部位を冷却部材（図示せ
ず）などに当接させて、半導体チップ１、２からの放熱
を促進している。
【００４８】このように、本実施形態では、第２の導体
部材５と第３の導体部材６との間に介在されるととも
に、ＦＷＤチップ２の素子に対して並列に接続されたコ
ンデンサ１４を、樹脂９によってＦＷＤチップ２などと
一体的にモールドしている。
【００４９】それにより、ＦＷＤチップ２から発生した
サージ電圧をコンデンサ１４によって吸収することがで
きるため、コンデンサ１４とＦＷＤチップ２とを接続す
るために設けられた配線に乗って半導体装置の外部に輻
射することを防止でき、周辺電子装置の誤作動やラジオ
の受信障害を防止することができる。
【００５０】また、本実施形態のように、コンデンサ１
４をＦＷＤチップ２などと一体的にモールドしたことに
より、コンデンサ１４とＦＷＤチップ２とを接続するた
めの配線を短くすることができる。
【００５１】それによって、配線における配線インダク
タンスを小さくすることができるため、サージ電圧の輻
射量を低減することができる。
【００５２】このように、本実施形態によれば、ＦＷＤ
チップ２から発生したサージ電圧が配線に乗って半導体
装置の外部に輻射することを防止できるとともに、コン
デンサ１４とＦＷＤチップ２とを接続するための配線に
おける配線長及び配線インダクタンスを小さくすること
ができるため、それによって、ＦＷＤチップ２から発生
したサージ電圧を効果的に抑制することができる。
【００５３】さらに、本実施形態によれば、コンデンサ
１４からの発熱を、熱伝導性にも優れたはんだ４を介し
て第２及び第３の導体部材５、６に伝え、第２の導体部
材５の裏面５ｂ及び第３の導体部材６の表面６ａから放
熱を行うことができるようになっている。
【００５４】次に、上記構成の半導体装置の製造方法に
ついて、本製造方法を概略断面図にて示す工程図である
図２を参照して説明する。
【００５５】まず、第２及び第３の導体部材５、６を板
状のＣｕ合金部材などからパンチングなどにより形成す
る。その後、第２及び第３の導体部材５、６の外表面全
面にＮｉメッキを施す。
【００５６】また、ヒートシンク３を形成するための板
状のＣｕ部材を用意する。そして、このＣｕ部材の表裏
両面にＮｉメッキを施す。その後、パンチングなどによ
り、Ｎｉメッキを施したＣｕ部材からヒートシンク３の
大きさのＣｕ部材を形成し、このＣｕ部材をプレスする
ことにより、ヒートシンク３が完成する。
【００５７】これにより、ヒートシンク３の外表面のう
ち、各半導体チップ１、２及び第３の導体部材６と接合
する部位はＮｉメッキが施され、それ以外の部位は、パ
ンチングによりメッキされていない部位が露出し、プレ
スによりメッキが剥がれた状態となる。
【００５８】続いて、図２（ａ）に示されるように、第
２の導体部材５の表面５ａ上にはんだ４を介して各半導
体チップ１、２及びコンデンサ１４を接合する。次に、
各半導体チップ１、２の表面１ａ、２ａ上にはんだ４を
介してヒートシンク３を接合する。
【００５９】これらの各半導体チップ１、２と第２の導
体部材５及びヒートシンク３との接合及び第２の導体部
材５とコンデンサ１４との接合に用いられるはんだ４
は、比較的融点の高いものを用いており、例えば、Ｓｎ
（錫）１０ｗｔ％、Ｐｂ（鉛）９０ｗｔ％よりなる融点
が３２０℃であるはんだ（以下、高温はんだという）４
を用いることができる。これにより、図２（ａ）に示す
状態となり、このものをワーク１０とする。その後、図
示していないが、ＩＧＢＴチップ１と制御用端子７とを
ボンディングワイヤ８により電気的に接続する。
【００６０】次に、図２（ｂ）に示されるように、第３
の導体部材６の裏面６ｂを上にして治具１１上に搭載
し、第３の導体部材６の裏面６ｂの所望の位置にはんだ
４を配設し、上記図２（ａ）に示すワーク１０を裏返し
にして第３の導体部材６上に搭載する。この第３の導体
部材６とヒートシンク３及びコンデンサ１４との間のは
んだ４は、上記高温はんだ４よりも融点の低いものを用
いている。例えば、Ｓｎが９０ｗｔ％以上含有され融点
が２４０℃のものを用いることができる。以下、このは
んだ４を低温はんだ４という。
【００６１】さらに、第２の導体部材５の裏面５ｂ上に
板状の重り１２を載せる。また、治具１１には、第２及
び第３の導体部材５、６間の距離を規定するために一定
の高さを持ったスペーサ１３が備えられる。この状態が
図２（ｂ）に示す状態である。そして、この状態で加熱
炉などに入れ、低温はんだ４のみをリフローさせる。
【００６２】その結果、重り１２によりワーク１０が加
圧され、図２（ｃ）に示されるように、低温はんだ４が
押しつぶされ、第３の導体部材６の裏面６ｂと第２の導
体部材５の表面５ａとの距離がスペーサ１３の高さにな
る。これにより、第２の導体部材５と第３の導体部材６
の平行度が調整される。
【００６３】また、各半導体チップ１、２とヒートシン
ク３とを位置合わせ、つまりＩＧＢＴチップ１のエミッ
タ電極のみとヒートシンク３とが接合するようにした形
状で高温はんだ４により接合し、ヒートシンク３と第３
の導体部材６とは低温はんだ４により接合している。そ
のため、第３の導体部材６を接合する際に、高温はんだ
４が溶融することはないため、好適に各半導体チップ
１、２とヒートシンク３との接合位置を維持することが
できる。
【００６４】因みに、高温はんだ４及び低温はんだ４の
融点が、各々３２０℃、２４０℃である場合、低温はん
だ４のリフロー温度を２５０℃にすると好適である。
【００６５】続いて、ポリアミド樹脂を、第２及び第３
の導体部材５、６、各半導体チップ１、２、ヒートシン
ク３及びコンデンサ１４の表面に塗布する。この場合、
例えばディッピング（浸漬）により塗布しても良いし、
ポリアミド樹脂塗布用のディスペンサのノズルから滴下
（または噴霧）することにより塗布しても良い。尚、制
御用端子７やボンディングワイヤ８の表面にも、ポリア
ミド樹脂を塗布しておくことが好ましい。
【００６６】その後、各部材１〜８、１４を上記図１に
示すように樹脂封止することによって半導体装置が完成
する。
【００６７】ここで、この樹脂封止する際に、Ｎｉメッ
キがヒートシンク３の全面に施されている場合、低温は
んだ４と高温はんだ４が所望の部位以外の部位に濡れ広
がり、低温はんだ４と高温はんだ４が混合してしまい、
その結果、低温はんだ４よりも更に融点の低い共晶はん
だが形成され、樹脂９の温度（例えば、１８０℃程度）
によりはんだ（共晶はんだ）４が溶融してしまうことが
ある。
【００６８】一般に、ヒートシンク３に対してＮｉメッ
キを施す場合は、各半導体チップ１、２と第３の導体部
材６との間に配置する形状にヒートシンク３を成形した
後に、ヒートシンク３をメッキ装置に入れてヒートシン
ク３の外表面にメッキを施す方法が考えられるが、この
方法を用いると、ヒートシンク３の外表面全面にメッキ
が施されてしまう。
【００６９】そこで、本実施形態では、ヒートシンク３
のうち、各半導体チップ１、２及び第３の導体部材６と
接合している部位のみにＮｉメッキを施すようにしてい
る。従って、低温はんだ４と高温はんだ４とは、Ｃｕの
酸化面を挟んで配置された状態となる。Ｃｕの酸化面と
はんだ４との濡れ性は低いため、高温はんだ４あるいは
低温はんだ４が所望の接合部以外の部位に濡れ広がっ
て、高温はんだ４と低温はんだ４が混合することを抑制
できる。
【００７０】尚、本発明は、上記実施形態に限られるも
のではなく、様々な態様に適用可能である。
【００７１】例えば、上記実施形態では、接合部材とし
ては、はんだ４を用いる例について示したが、これに限
られるものではなく、その他にＡｇペーストなどを用い
ることができる。また、各接合部材として必ずしも同一
のものを用いなくてもよい。
【００７２】また、上記実施形態では、半導体チップと
して、ＩＧＢＴチップ１とＦＷＤチップ２とを用いた構
成について説明したが、これに限定されるものではな
く、半導体チップとして、その内部にＦＷＤチップと同
様の作用を有するＭＯＳＦＥＴチップを用いた構成にも
適用できる。
【００７３】また、半導体チップ１、２と第１の導体部
材３との高さとコンデンサ１４の高さを均一にするため
に、以下のような構成にしてもよい。例えば、半導体チ
ップ１、２と第１の導体部材３との高さよりもコンデン
サ１４の高さの方が低い場合には、コンデンサ１４と第
２の導体部材５及び第３の導体部材６との間に、高さ調
整用の導体部材を設けることが考えられる。また、コン
デンサ１４の高さよりも半導体チップ１、２と第１の導
体部材３との高さの方が低い場合には、第２の導体部材
５または第３の導体部材６の少なくともどちらか一方に
おけるコンデンサ１４が搭載される領域に凹部を設け、
この凹部にコンデンサ１４を搭載することが考えられ
る。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の概略断
面図である。
【図２】図１に示す半導体装置の製造方法を示す工程図
である。
【図３】従来技術の半導体装置の概略断面図である。
【図４】サージ電圧の発生を説明するための回路図であ
る。
【符号の説明】
１…ＩＧＢＴチップ（半導体チップ）、 ２…ＦＷＤチップ（半導体チップ） ３…ヒートシンク（第１の導体部材）、 ４…はんだ（接合部材）、 ５…第２の導体部材、 ６…第３の導体部材、 １ａ、２ａ、３ａ、５ａ、６ａ…各部材の表面、 １ｂ、２ｂ、３ｂ、５ｂ、６ｂ…各部材の裏面、 ７…制御用端子、 ８…ボンディングワイヤ、 ９…樹脂（封止部材）、 １０…ワーク、 １２…重り、 １３…スペーサ、 １４…コンデンサ。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 一方の導体部材と、この導体部材の上に
    接続された半導体チップと、この半導体チップの上に接
    続された他方の導体部材とを備え、前記２つの導体部材
    により前記半導体チップを狭持しつつ、前記半導体チッ
    プに形成された素子と前記２つの導体部材とを各々電気
    的に接続した半導体装置において、 前記２つの導体部材の間に介在されるとともに、前記半
    導体チップに形成された前記素子に対して並列に接続さ
    れたコンデンサを設けたことを特徴とする半導体装置。
  2. 【請求項２】 前記半導体チップと前記一方の導体部材
    との間または前記半導体チップと前記他方の導体部材と
    の間の少なくともどちらか一方には電極ブロックが設け
    られていることを特徴とする請求項１に記載の半導体装
    置。
  3. 【請求項３】 前記２つの放熱板の間を樹脂で封止した
    ことを特徴とする請求項１または２に記載の半導体装
    置。
  4. 【請求項４】 前記半導体チップは、それぞれ並列に接
    続された複数の半導体チップから構成されていることを
    特徴とする請求項１乃至３の何れか１つに記載の半導体
    装置。
  5. 【請求項５】 前記複数の半導体チップとして、少なく
    ともＩＧＢＴチップと還流用ダイオードを用いたことを
    特徴とする請求項１乃至４の何れか１つに記載の半導体
    装置。
JP2002091101A 2002-03-28 2002-03-28 半導体装置 Expired - Fee Related JP3841007B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002091101A JP3841007B2 (ja) 2002-03-28 2002-03-28 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002091101A JP3841007B2 (ja) 2002-03-28 2002-03-28 半導体装置

Publications (2)

Publication Number Publication Date
JP2003289129A true JP2003289129A (ja) 2003-10-10
JP3841007B2 JP3841007B2 (ja) 2006-11-01

Family

ID=29236271

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002091101A Expired - Fee Related JP3841007B2 (ja) 2002-03-28 2002-03-28 半導体装置

Country Status (1)

Country Link
JP (1) JP3841007B2 (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007287784A (ja) * 2006-04-13 2007-11-01 Denso Corp 半導体装置及びその製造方法
JP2008060531A (ja) * 2006-08-29 2008-03-13 Denso Corp 複数の半導体チップおよび電子部品を備える２枚の基板を有するパワーエレクトロニックパッケージ
JP2010153527A (ja) * 2008-12-25 2010-07-08 Denso Corp 半導体モジュール冷却装置
JP2013175727A (ja) * 2012-02-23 2013-09-05 Semikron Elektronik Gmbh & Co Kg 半導体モジュール
JP2013222950A (ja) * 2012-04-19 2013-10-28 Fuji Electric Co Ltd パワー半導体モジュール
JP2014072305A (ja) * 2012-09-28 2014-04-21 Sanken Electric Co Ltd 半導体モジュールの製造方法、接合装置、半導体モジュール
JP2014099487A (ja) * 2012-11-14 2014-05-29 Toyota Motor Corp 半導体装置
JP2015207739A (ja) * 2014-04-23 2015-11-19 株式会社豊田中央研究所 スナバ回路内蔵モジュール
CN113348554A (zh) * 2019-01-22 2021-09-03 株式会社日立制作所 功率半导体装置
WO2022210616A1 (ja) * 2021-03-31 2022-10-06 株式会社Flosfia 半導体装置および半導体システム

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001284525A (ja) * 2000-03-30 2001-10-12 Denso Corp 半導体チップおよび半導体装置
JP2001308237A (ja) * 2000-04-19 2001-11-02 Denso Corp 両面冷却型半導体カ−ドモジュ−ル及びそれを用いた冷媒間接冷却型半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001284525A (ja) * 2000-03-30 2001-10-12 Denso Corp 半導体チップおよび半導体装置
JP2001308237A (ja) * 2000-04-19 2001-11-02 Denso Corp 両面冷却型半導体カ−ドモジュ−ル及びそれを用いた冷媒間接冷却型半導体装置

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007287784A (ja) * 2006-04-13 2007-11-01 Denso Corp 半導体装置及びその製造方法
JP2008060531A (ja) * 2006-08-29 2008-03-13 Denso Corp 複数の半導体チップおよび電子部品を備える２枚の基板を有するパワーエレクトロニックパッケージ
US8432030B2 (en) 2006-08-29 2013-04-30 Denso Corporation Power electronic package having two substrates with multiple semiconductor chips and electronic components
JP2010153527A (ja) * 2008-12-25 2010-07-08 Denso Corp 半導体モジュール冷却装置
JP2013175727A (ja) * 2012-02-23 2013-09-05 Semikron Elektronik Gmbh & Co Kg 半導体モジュール
JP2013222950A (ja) * 2012-04-19 2013-10-28 Fuji Electric Co Ltd パワー半導体モジュール
JP2014072305A (ja) * 2012-09-28 2014-04-21 Sanken Electric Co Ltd 半導体モジュールの製造方法、接合装置、半導体モジュール
JP2014099487A (ja) * 2012-11-14 2014-05-29 Toyota Motor Corp 半導体装置
US9013047B2 (en) 2012-11-14 2015-04-21 Toyota Jidosha Kabushiki Kaisha Semiconductor device
JP2015207739A (ja) * 2014-04-23 2015-11-19 株式会社豊田中央研究所 スナバ回路内蔵モジュール
CN113348554A (zh) * 2019-01-22 2021-09-03 株式会社日立制作所 功率半导体装置
WO2022210616A1 (ja) * 2021-03-31 2022-10-06 株式会社Flosfia 半導体装置および半導体システム

Also Published As

Publication number Publication date
JP3841007B2 (ja) 2006-11-01

Similar Documents

Publication Publication Date Title
JP3601432B2 (ja) 半導体装置
TWI450373B (zh) 雙側冷卻整合功率裝置封裝及模組，以及製造方法
US6448645B1 (en) Semiconductor device
JP5241177B2 (ja) 半導体装置及び半導体装置の製造方法
US8410590B2 (en) Device including a power semiconductor chip electrically coupled to a leadframe via a metallic layer
US8975117B2 (en) Semiconductor device using diffusion soldering
US10068870B2 (en) Semiconductor device including a connection unit and semiconductor device fabrication method of the same
JP6835238B2 (ja) 半導体装置およびその製造方法
JPH11354702A (ja) 直付リ―ド線を備えるｉｃチップパッケ―ジ
JP2000223634A (ja) 半導体装置
US11164846B2 (en) Semiconductor device manufacturing method and soldering support jig
JP2013021371A (ja) 半導体装置及び半導体装置の製造方法
JP2019216214A (ja) 半導体装置、リードフレーム及び半導体装置の製造方法
JP2014199955A (ja) 半導体装置及び半導体装置の製造方法
JP3841007B2 (ja) 半導体装置
JP4023032B2 (ja) 半導体装置の実装構造及び実装方法
JP5899952B2 (ja) 半導体モジュール
JP2014027324A (ja) 半導体装置及び半導体装置の製造方法
CN113224022A (zh) 半导体模块和半导体模块的制造方法
EP4145495A1 (en) Method of manufacturing an electrical interconnect for a semiconductor device as well as the corresponding device having the same
US20230051389A1 (en) Semiconductor device and method of manufacturing semiconductor device
JP2002329804A (ja) 半導体装置
JP2003188318A (ja) 半導体装置及びその製造方法
JP7322467B2 (ja) 半導体装置
CN115050656A (zh) 一种集成续流二极管的氮化镓功率器件以及封装方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040601

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050413

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20051004

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051130

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060613

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060623

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060718

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060731

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090818

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100818

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100818

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110818

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120818

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130818

Year of fee payment: 7

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees