JP2003234579A - チップ型抵抗体を内蔵した多層プリント配線板の製造方法。 - Google Patents
チップ型抵抗体を内蔵した多層プリント配線板の製造方法。Info
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- 238000000034 method Methods 0.000 title claims description 13
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 239000010410 layer Substances 0.000 claims abstract description 90
- 239000011229 interlayer Substances 0.000 claims abstract description 45
- 238000005498 polishing Methods 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 238000010030 laminating Methods 0.000 claims abstract description 9
- 239000004020 conductor Substances 0.000 claims abstract description 8
- 235000019646 color tone Nutrition 0.000 claims description 11
- 238000003475 lamination Methods 0.000 claims description 4
- 238000009966 trimming Methods 0.000 abstract description 5
- 229920005989 resin Polymers 0.000 description 5
- 239000011347 resin Substances 0.000 description 5
- 229910000679 solder Inorganic materials 0.000 description 5
- 239000011888 foil Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 239000004744 fabric Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000011889 copper foil Substances 0.000 description 1
- 238000002788 crimping Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 229920005672 polyolefin resin Polymers 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
く、また、経時変化の少ない安定した抵抗値を有するチ
ップ型抵抗体を内蔵した多層プリント配線板の提供。 【解決手段】 支持体を上側、抵抗体をランド側にして
チップ型抵抗体を内層基板に実装する工程と;前記内層
基板に層間絶縁層を積層する工程と;前記積層板を研磨
する工程と;前記研磨後の積層板に絶縁層を介在せしめ
て導体層を形成する工程とを有する多層プリント配線板
の製造方法。
Description
えた多層プリント配線板の製造方法に関する。
高密度化が益々進み、これによりプリント配線板に搭載
される部品点数は増加の一途を辿り、その反面、小型・
薄型化が要求されていることから、部品をプリント配線
板の表面に実装するだけでは、対応できなくなってき
た。
層プリント配線板の内部に、印刷法、蒸着法等によって
抵抗体を形成するという方法が既に知られている。しか
し、形成された抵抗体は、所定の抵抗値になるようにト
リミング調整が必要であり、大変手間のかかるものであ
った。また、トリミングで初期抵抗値をある程度の範囲
に納めることができたとしても、経時変化により抵抗値
が安定し難いという問題を有していた。
形成するためには、製品として規格化されたチップ型抵
抗体を多層プリント配線板の内部に実装する方法が考え
られる。しかし、部品を実装した後、層間絶縁層を部品
とほぼ等しい収納領域を形成して設けた場合、積層の際
に部品に負荷がかかり、部品が割れてしまうという問題
が発生する。
ント配線板は、小型でかつ薄型のものが要求され、絶縁
層の厚みは数十μm程度であり、部品の厚みが数百μm
のチップ型抵抗体を多層プリント配線板の内部に埋設す
ることは不可能であった。
チップ型抵抗体の構造が、その厚さの大部分を占めるセ
ラミックス等の支持体上に抵抗体が形成されていること
に着目し、本発明を完成するに至った。
値調整を行うことなく、また、経時変化の少ない安定し
た抵抗値を有する抵抗体を内蔵した多層プリント配線板
を提供することにある。
体を、その支持体を上側に位置せしめると共に、その抵
抗体をランド側にして内層基板に実装する工程と;前記
実装後の内層基板に層間絶縁層を積層する工程と;前記
積層後の積層板を研磨する工程と;前記研磨後の積層板
に絶縁層を介在せしめて導体層を形成する工程とを有す
ることを特徴とするチップ型抵抗体を内蔵した多層プリ
ント配線板の製造方法により上記目的を達成したもので
ある。
き、チップ型抵抗体が実装された部分を開口せしめ、か
つ層間絶縁層の高さを実装されたチップ型抵抗体よりも
高くすることにより上記目的を達成したものである。斯
かる構成により積層工程でのプレスの圧力が直接チップ
型抵抗体にかからず実装したチップ型抵抗体が割れるこ
とがない。
層につき、部品実装部分に開口部の設けられた少なくと
も2枚以上の色調の異なる絶縁層を積層すると共に、当
該層間絶縁層と開口部を覆う絶縁層を更に積層すること
により上記目的を達成したものである。
層後、色調の異なる層間絶縁層の界面まで実装されたチ
ップ型抵抗体も含め研磨し薄くすることにより上記目的
を達成したものである。
調の異なる絶縁層の界面まで実装したチップ型抵抗体を
含め厚みが薄くなるまで研磨することによって、プリン
ト配線板のトータルの厚みを薄くすることができ、ま
た、色調の異なる層間絶縁層を使用することで研磨する
厚みが精度よく加工することが可能になる。
2を用いて説明する。図1は、チップ型抵抗体の実装構
造を説明する断面図で、(a)は従来の実装構造を示
し、(b)は本発明における実装構造を示している。
からなる支持体15、当該支持体15上に離間して形成
された導体16、当該離間した導体16の間を接続する
ように形成された抵抗体5、当該抵抗体5を保護するた
めの保護層18、側面に形成された側面電極17からな
り、通常は図1(a)のように支持体15を抵抗体5の
下側、すなわちランド側にして、実装ランド2aと側面
電極17とはんだ6で接続し、当該チップ型抵抗体4を
実装していた。
抵抗体4を通常の実装構造と逆に、すなわち、支持体1
5を上側に位置せしめると共に、抵抗体5をランド側に
して実装した後、支持体15を研磨して薄くすることに
よって、当該チップ型抵抗体4の薄型化を計ることでよ
りチップ型抵抗体を多層プリント配線板に内蔵し易くし
たものである。
装部分に開口部を設けた層間絶縁層を積層する際、実装
した当該チップ型抵抗体4より層間絶縁層の高さが高い
方が、積層プレスで圧着する際、直接チップ型抵抗体4
に圧力がかからないため、実装したチップ型抵抗体4が
破損することがないため有効である。
実装部分に開口部を設けた2枚以上の色調の異なる層間
絶縁層を重ね、次いで絶縁層で全体を覆い積層し、色調
の異なる絶縁層の界面まで実装部品を含め研磨すること
で薄型化及び厚みを揃えるうえでは有効である。
ある。まず、図2(a)に示したように、絶縁層1aの
表裏に配線回路2及び実装ランド2aが形成された内層
基板1を、サブトラクティブ法等の常法の加工により得
る。絶縁層1aとしては、ガラス織布、あるいは不織布
にエポキシ樹脂、ポリイミド樹脂、BT(ビスマレイイ
ミド−トリアジン)樹脂、オレフィン樹脂等を含浸した
ものが挙げられ、配線回路2及び実装ランド2aとして
は、一般的な銅等の金属が好ましい。次いで、実装ラン
ド2aを除いた所望のパターンのソルダーレジスト3を
形成した後、はんだペーストを実装ランド2aに印刷す
る。次いで、当該実装ランド2aにチップ型抵抗体4を
図1(b)のように通常とは逆向きに、すなわち、支持
体15を上側に位置せしめると共に、抵抗体5をランド
側にして配置した後、リフロー工程により当該実装ラン
ド2aとチップ型抵抗体4の側面電極17とをはんだ6
で接続する。これにより、図2(a)チップ型抵抗体4
が両面に実装された内層基板1を得る。
7a、7b、7cの3層構造とした層間絶縁層7を図2
(b)のように配置する。層間絶縁層7aは、後にチッ
プ型抵抗体4を薄型化する際の指標となる厚さを有する
層であり、当該チップ型抵抗体4の位置に対応する部位
に開口部8を有するものである。層間絶縁層7bは、当
該層間絶縁層7aと色調が異なり、研磨可能領域を示す
機能を有する層で、層間絶縁層7aと同様の開口部8を
有するものである。層間絶縁層7cは、当該層間絶縁層
7bとは色調が異なり(層間絶縁層7aと同色でも構わ
ない)、当該開口部8の形成によりできた間隙を埋める
と共に、層間絶縁層7aから7cを積層した際に、チッ
プ型抵抗体4が埋まる程度の厚さを有するものである。
確実にチップ型抵抗体4を層間絶縁層で埋めることで、
積層の際の圧力が直接当該チップ型抵抗体4にかからな
いため破損することがなくなり歩留まりが向上する。こ
こで絶縁層7cの色調を絶縁層7bと異なる色調にした
理由は、各層間絶縁層を積層する際、当該絶縁層7aの
開口部内に僅かに層間絶縁層7cの樹脂が流れ込んだ場
合、層間絶縁層7cと7bとが同色であると研磨可能領
域の境界線が不鮮明となるためである。当該層間絶縁層
7aから7cの種類としては、内層基板1の絶縁層1a
と同様なものが挙げられ、層間絶縁層7aは、開口部8
を樹脂で埋める必要があるため、Bステージ(半硬化状
態)のものを使用し、層間絶縁層7bは、層間絶縁層7
aの開口部に層間絶縁層7bの樹脂が入らないようにC
ステージ(硬化済)のものを使用し、層間絶縁層7c
は、層間絶縁層7aと同様のものを用いることができ
る。また、層間絶縁層7a及び7bの開口部8は、金型
によるパンチング、NCドリル、レーザ加工等により形
成できる。以上の層間絶縁層7aから7cの層間絶縁層
をプレスプレート9により積層プレスすることによっ
て、図2(c)の状態の積層板を得る。
面研磨、マシニングセンター、ベルト研磨等の手段によ
って、層間絶縁層7aの層が露出するまで研磨を行う。
これにより、研磨で薄くなった層間絶縁層7(a)と並
行で、且つ所望の厚さに研磨されたチップ型抵抗体4が
形成された図2(d)の状態の積層板を得る。
0及び導体箔11、あるいは両者は予め積層した樹脂付
き銅箔を積層することによって、図2(e)の積層体を
得る。次いで当該導体箔11に回路形成を施し、図2
(a)から図2(e)の工程を繰り返すことによって、
図2(f)に示すようなチップ型抵抗体4が内蔵された
多層プリント配線板12を得る。表裏の導通及び各層間
の導通は、貫通スルーホールを設けたり、各層間をIV
H、BVHで接続し各層の導通を得ても構わない(図示
せず)。
絶縁層7の厚みを実装したチップ型抵抗体よりも高くす
ることで、積層時のプレス圧力が直接チップ型抵抗体に
かかることを防ぎ、更に色調の異なった層間絶縁層を研
磨領域として設けているため、チップ型抵抗体4が破損
することなく、精度よく薄型化できる。
抗値調整を行うことなく、また、経時変化の少ない安定
した抵抗値を有するチップ型抵抗体を内蔵した多層プリ
ント配線板を得ることができる。
略断面図。
工程図。
Claims (4)
- 【請求項1】 チップ型抵抗体を、その支持体を上側に
位置せしめると共に、その抵抗体をランド側にして内層
基板に実装する工程と;前記実装後の内層基板に層間絶
縁層を積層する工程と;前記積層後の積層板を研磨する
工程と;前記研磨後の積層板に絶縁層を介在せしめて導
体層を形成する工程とを有することを特徴とするチップ
型抵抗体を内蔵した多層プリント配線板の製造方法。 - 【請求項2】 前記記載の層間絶縁層は、チップ型抵抗
体が実装された部分が開口され、かつ層間絶縁層の高さ
が実装されたチップ型抵抗体よりも高いことを特徴とす
る請求項1記載のチップ型抵抗体を内蔵した多層プリン
ト配線板の製造方法。 - 【請求項3】 前記記載の層間絶縁層の積層は、部品実
装部分に開口部の設けられた少なくとも2枚以上の色調
の異なる絶縁層を積層すると共に、当該層間絶縁層と開
口部を覆う絶縁層を更に積層することを特徴とする請求
項2記載のチップ型抵抗体を内蔵した多層プリント配線
板の製造方法。 - 【請求項4】 前記記載の研磨は、色調の異なる層間絶
縁層の界面まで実装されたチップ型抵抗体も含め研磨し
薄くすることを特徴とする請求項3記載のチップ型抵抗
体を内蔵したプリント配線板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002029167A JP4015858B2 (ja) | 2002-02-06 | 2002-02-06 | チップ型抵抗体を内蔵した多層プリント配線板の製造方法。 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002029167A JP4015858B2 (ja) | 2002-02-06 | 2002-02-06 | チップ型抵抗体を内蔵した多層プリント配線板の製造方法。 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003234579A true JP2003234579A (ja) | 2003-08-22 |
JP4015858B2 JP4015858B2 (ja) | 2007-11-28 |
Family
ID=27773587
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002029167A Expired - Lifetime JP4015858B2 (ja) | 2002-02-06 | 2002-02-06 | チップ型抵抗体を内蔵した多層プリント配線板の製造方法。 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4015858B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006093493A (ja) * | 2004-09-27 | 2006-04-06 | Cmk Corp | 部品内蔵型プリント配線板及びその製造方法 |
JP2008282882A (ja) * | 2007-05-08 | 2008-11-20 | Nec Corp | 部品内蔵実装基板 |
JP2009283689A (ja) * | 2008-05-22 | 2009-12-03 | Dainippon Printing Co Ltd | 部品内蔵配線板の製造方法、部品内蔵配線板 |
JP2012248897A (ja) * | 2012-09-18 | 2012-12-13 | Dainippon Printing Co Ltd | 部品内蔵配線板の製造方法、部品内蔵配線板 |
-
2002
- 2002-02-06 JP JP2002029167A patent/JP4015858B2/ja not_active Expired - Lifetime
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006093493A (ja) * | 2004-09-27 | 2006-04-06 | Cmk Corp | 部品内蔵型プリント配線板及びその製造方法 |
JP2008282882A (ja) * | 2007-05-08 | 2008-11-20 | Nec Corp | 部品内蔵実装基板 |
JP2009283689A (ja) * | 2008-05-22 | 2009-12-03 | Dainippon Printing Co Ltd | 部品内蔵配線板の製造方法、部品内蔵配線板 |
JP2012248897A (ja) * | 2012-09-18 | 2012-12-13 | Dainippon Printing Co Ltd | 部品内蔵配線板の製造方法、部品内蔵配線板 |
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---|---|
JP4015858B2 (ja) | 2007-11-28 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070914 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100921 Year of fee payment: 3 |
|
R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110921 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110921 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120921 Year of fee payment: 5 |