JP2003229451A - フリップチップ実装構造 - Google Patents
フリップチップ実装構造Info
- Publication number
- JP2003229451A JP2003229451A JP2002025737A JP2002025737A JP2003229451A JP 2003229451 A JP2003229451 A JP 2003229451A JP 2002025737 A JP2002025737 A JP 2002025737A JP 2002025737 A JP2002025737 A JP 2002025737A JP 2003229451 A JP2003229451 A JP 2003229451A
- Authority
- JP
- Japan
- Prior art keywords
- bump
- metal bump
- metal
- wiring board
- electrode pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000002184 metal Substances 0.000 claims abstract description 59
- 229910052751 metal Inorganic materials 0.000 claims abstract description 59
- 239000004065 semiconductor Substances 0.000 claims abstract description 53
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 238000002161 passivation Methods 0.000 claims abstract description 31
- 239000011347 resin Substances 0.000 claims abstract description 17
- 229920005989 resin Polymers 0.000 claims abstract description 17
- 150000001875 compounds Chemical class 0.000 claims abstract description 9
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 7
- 239000010703 silicon Substances 0.000 claims abstract description 7
- 238000007747 plating Methods 0.000 claims description 27
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 claims description 11
- 229910000679 solder Inorganic materials 0.000 claims description 10
- 229910052737 gold Inorganic materials 0.000 claims 2
- 229910052759 nickel Inorganic materials 0.000 claims 2
- 230000001603 reducing effect Effects 0.000 abstract description 6
- 239000011248 coating agent Substances 0.000 abstract description 2
- 238000000576 coating method Methods 0.000 abstract description 2
- 238000011049 filling Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 45
- 238000000034 method Methods 0.000 description 31
- 230000004888 barrier function Effects 0.000 description 21
- 238000010586 diagram Methods 0.000 description 14
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 10
- 230000035882 stress Effects 0.000 description 10
- 230000000694 effects Effects 0.000 description 5
- 230000008646 thermal stress Effects 0.000 description 5
- 230000003139 buffering effect Effects 0.000 description 4
- 238000005304 joining Methods 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 238000009713 electroplating Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 238000005260 corrosion Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000001035 drying Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000007774 longterm Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910015363 Au—Sn Inorganic materials 0.000 description 1
- 208000033999 Device damage Diseases 0.000 description 1
- -1 GaAs compound Chemical class 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910006293 Si—N—O Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- 239000011256 inorganic filler Substances 0.000 description 1
- 229910003475 inorganic filler Inorganic materials 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
- H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
- H01L2224/1134—Stud bumping, i.e. using a wire-bonding apparatus
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13144—Gold [Au] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15172—Fan-out arrangement of the internal vias
- H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】小型で、且つ半導体デバイスの接合ダメージを
大幅に低減できるフリップチップ実装構造を提供する。 【解決手段】基板１上に形成した接続用電極パッド３及
び該電極パッド部を残して前記基板表面を被覆したパッ
シベーション膜４を備えたシリコンまたは化合物半導体
からなる半導体基板１と、比較的大寸法の第１の金属バ
ンプ６と該第１の金属バンプ上に形成した比較的小寸法
の第２の金属バンプ７からなり、前記第１の金属バンプ
を前記電極パッド３に接続した接続用電極と、前記第２
の金属バンプ７と接続するメタライズ端子面を備えた配
線基板８と、前記半導体基板と前記配線基板の間隙に充
填した樹脂層１０を備え、前記第１及び第２の金属バン
プにより接合ダメージを低減する。
大幅に低減できるフリップチップ実装構造を提供する。 【解決手段】基板１上に形成した接続用電極パッド３及
び該電極パッド部を残して前記基板表面を被覆したパッ
シベーション膜４を備えたシリコンまたは化合物半導体
からなる半導体基板１と、比較的大寸法の第１の金属バ
ンプ６と該第１の金属バンプ上に形成した比較的小寸法
の第２の金属バンプ７からなり、前記第１の金属バンプ
を前記電極パッド３に接続した接続用電極と、前記第２
の金属バンプ７と接続するメタライズ端子面を備えた配
線基板８と、前記半導体基板と前記配線基板の間隙に充
填した樹脂層１０を備え、前記第１及び第２の金属バン
プにより接合ダメージを低減する。
Description
【０００１】
【発明の属する技術分野】本発明はフリップチップ実装
構造に係り、特にバンプ接合によるダメージを低減した
フリップチップ実装構造に関する。
構造に係り、特にバンプ接合によるダメージを低減した
フリップチップ実装構造に関する。
【０００２】
【従来の技術】Ａｕバンプを用いた金属接合方式のフリ
ッチップ実装構造として、Ａｕスタッドバンプ及びＡｕ
めっきバンプを用いた実装構造が知られている。Ａｕス
タッドバンプは、通常チップのＡｌパッド上にボールボ
ンデイング法によって形成され、その寸法はパッシベー
ションの開口面より小さく設定されている。また、その
実装方法としては、有機基板上のＡｕメタライズ端子面
に超音波を併用して行うＡｕ／Ａｕの熱庄着法が知られ
ており、その接合温度は１００〜２５０℃である。ま
た、Ａｕめっきバンプは、チップのＡｌパッドとその周
辺のパッシベーション膜を含む領域の上にバリアメタル
を形成し、その上にＡｕのストレートバンプを形成して
構成する。
ッチップ実装構造として、Ａｕスタッドバンプ及びＡｕ
めっきバンプを用いた実装構造が知られている。Ａｕス
タッドバンプは、通常チップのＡｌパッド上にボールボ
ンデイング法によって形成され、その寸法はパッシベー
ションの開口面より小さく設定されている。また、その
実装方法としては、有機基板上のＡｕメタライズ端子面
に超音波を併用して行うＡｕ／Ａｕの熱庄着法が知られ
ており、その接合温度は１００〜２５０℃である。ま
た、Ａｕめっきバンプは、チップのＡｌパッドとその周
辺のパッシベーション膜を含む領域の上にバリアメタル
を形成し、その上にＡｕのストレートバンプを形成して
構成する。
【０００３】実装に際しては、テープ基板のＳｎめっき
端子に２８０℃のＡｕ−Ｓｎ共晶反応を利用して金属接
合する方法が採用され、例えば液晶ドライバーの実装に
採用されている。このときの接合温度は３００℃以上で
ある。
端子に２８０℃のＡｕ−Ｓｎ共晶反応を利用して金属接
合する方法が採用され、例えば液晶ドライバーの実装に
採用されている。このときの接合温度は３００℃以上で
ある。
【０００４】
【発明が解決しようとする課題】Ａｕスタッドバンプを
用いた超音波併用熱圧着によるＡｕ／Ａｕのフリップチ
ップ接合は、低い接合温度で接合できるため多層有機基
板への実装が可能である。また、ワイヤボンディングと
同じ仕様のチップを従来のＮｉ／Ａｕめっき仕様の配線
基板に搭載できることから低コスト化が可能で、生産性
に優れている。
用いた超音波併用熱圧着によるＡｕ／Ａｕのフリップチ
ップ接合は、低い接合温度で接合できるため多層有機基
板への実装が可能である。また、ワイヤボンディングと
同じ仕様のチップを従来のＮｉ／Ａｕめっき仕様の配線
基板に搭載できることから低コスト化が可能で、生産性
に優れている。
【０００５】しかし、スタッドバンプ形成時の超音波振
動及びフリップチップ接合時の超音波振動による機械的
な衝撃力が接合部に加わるため、半導体デバイスが脆弱
なＳｉ基板や化合物半導体基板で構成されている場合に
はバンプ下の多層絶縁膜やベース基板にクラック等のダ
メージを発生し易い。多層絶膜の強度はデバイスの配線
ルールが微細になるほど低下する傾向にあり、特に高性
能のデバイスほどダメージ発生が顕著となり、Ａｕ／Ａ
ｕフリップチップ実装上の大きな問題となっている。
動及びフリップチップ接合時の超音波振動による機械的
な衝撃力が接合部に加わるため、半導体デバイスが脆弱
なＳｉ基板や化合物半導体基板で構成されている場合に
はバンプ下の多層絶縁膜やベース基板にクラック等のダ
メージを発生し易い。多層絶膜の強度はデバイスの配線
ルールが微細になるほど低下する傾向にあり、特に高性
能のデバイスほどダメージ発生が顕著となり、Ａｕ／Ａ
ｕフリップチップ実装上の大きな問題となっている。
【０００６】このダメージを回避するには、接合荷重や
超音波出力を下げて接合部に加わる機械的応力を下げる
ことが必要である。発明者らは接合前に表面に清浄化処
理を施すことにより接合に必な荷重や超音波出力低下を
図った。しかしながら、脆弱な多層絶縁膜を持つデバイ
スではダメージを完全に無くすことが難しい。
超音波出力を下げて接合部に加わる機械的応力を下げる
ことが必要である。発明者らは接合前に表面に清浄化処
理を施すことにより接合に必な荷重や超音波出力低下を
図った。しかしながら、脆弱な多層絶縁膜を持つデバイ
スではダメージを完全に無くすことが難しい。
【０００７】一方、Ａｕめっきバンプを使ったＡｕ−Ｓ
ｎ共晶の熱圧着はプロセス温度が３００℃以上と高い温
度を必要とする。従って、加熱による配線基板の熱損
傷、膨張に伴う位置ずれ、あるいは前記配線基板のＳｎ
めっきは特殊仕様であるため高コストとなること等の問
題があり、積層型有機配線基板への適用は適用は難し
い。
ｎ共晶の熱圧着はプロセス温度が３００℃以上と高い温
度を必要とする。従って、加熱による配線基板の熱損
傷、膨張に伴う位置ずれ、あるいは前記配線基板のＳｎ
めっきは特殊仕様であるため高コストとなること等の問
題があり、積層型有機配線基板への適用は適用は難し
い。
【０００８】また、発明者らは、積層型有機配線基板に
低温プロセスの金属接合を用いて半導体デバイスをフリ
ップチップ実装することを目的に超音波併用のＡｕ／Ａ
ｕ熱圧着を試みた。この場合は、Ａｕめっきバンプを用
いても、接合前に表面清浄化処を施せばスタッドバンプ
の場合と同様に２００℃以下の低温条件でＡ／Ａｕ接合
可能なことを確認した。更に、Ａｌパッド下の多層縁膜
のクラックは、めっきバンプの底面の面積が大きいため
スタッドバンプに比べて発生し難いことが分かった。
低温プロセスの金属接合を用いて半導体デバイスをフリ
ップチップ実装することを目的に超音波併用のＡｕ／Ａ
ｕ熱圧着を試みた。この場合は、Ａｕめっきバンプを用
いても、接合前に表面清浄化処を施せばスタッドバンプ
の場合と同様に２００℃以下の低温条件でＡ／Ａｕ接合
可能なことを確認した。更に、Ａｌパッド下の多層縁膜
のクラックは、めっきバンプの底面の面積が大きいため
スタッドバンプに比べて発生し難いことが分かった。
【０００９】しかし、前記めっきバンプはＡｌパッドと
パッシベーションの上に形成され、しかも応力が集中し
易いバンプ端面が脆いパッシベーションの上に形成され
ていることから、パッシベーション膜にクラックが発生
し易いことが分かった。また、バンプの形状はストレー
トであるためバンプの変形が生じ難く、接合後からアン
ダーフィル樹脂を充填して固めるまでの間の加熱冷却に
よる熱応力が半導体デバイスの特性変化をもたらすこと
も分かった。
パッシベーションの上に形成され、しかも応力が集中し
易いバンプ端面が脆いパッシベーションの上に形成され
ていることから、パッシベーション膜にクラックが発生
し易いことが分かった。また、バンプの形状はストレー
トであるためバンプの変形が生じ難く、接合後からアン
ダーフィル樹脂を充填して固めるまでの間の加熱冷却に
よる熱応力が半導体デバイスの特性変化をもたらすこと
も分かった。
【００１０】また、ＡｕスタッドバンプやＡｕめっきバ
ンプのいずれを採用する場合も、バンプ下ダメージやデ
バイスの特性変動現象抑制のため、応力に敏感なデバイ
スのアクティブエリア上に接続用電極を形成すること避
け、アクティブェリアやＩ／Ｏゲートの外周に接続用電
極のためだけのエリアを設けてデバイスを設計するのが
通常である。しかしながら、この構造はチップ寸法縮小
の大きな障害になっており、コストや実装寸法を低減す
る上での大きな問題となっている。
ンプのいずれを採用する場合も、バンプ下ダメージやデ
バイスの特性変動現象抑制のため、応力に敏感なデバイ
スのアクティブエリア上に接続用電極を形成すること避
け、アクティブェリアやＩ／Ｏゲートの外周に接続用電
極のためだけのエリアを設けてデバイスを設計するのが
通常である。しかしながら、この構造はチップ寸法縮小
の大きな障害になっており、コストや実装寸法を低減す
る上での大きな問題となっている。
【００１１】本発明はこれらの問題点に鑑みてなされた
もので、小型で、且つ半導体デバイスの接合ダメージを
大幅に低減できるフリップチップ実装構造を提供する。
もので、小型で、且つ半導体デバイスの接合ダメージを
大幅に低減できるフリップチップ実装構造を提供する。
【００１２】
【課題を解決するための手段】本発明は、上記の課題を
解決するために次のような手段を採用した。
解決するために次のような手段を採用した。
【００１３】基板上に形成した接続用電極パッド及び該
電極パッド部を残して前記基板表面を被覆したパッシベ
ーション膜を備えたシリコンまたは化合物半導体からな
る半導体基板と、比較的大寸法の第１の金属バンプと該
第１の金属バンプ上に形成した比較的小寸法の第２の金
属バンプからなり、前記第１の金属バンプを前記電極パ
ッドに接続した接続用電極と、前記第２の金属バンプ７
と接続するメタライズ端子面を備えた配線基板と、前記
半導体基板と前記配線基板の間隙に充填した樹脂層を備
え、前記第１及び第２の金属バンプにより接合ダメージ
を低減する。
電極パッド部を残して前記基板表面を被覆したパッシベ
ーション膜を備えたシリコンまたは化合物半導体からな
る半導体基板と、比較的大寸法の第１の金属バンプと該
第１の金属バンプ上に形成した比較的小寸法の第２の金
属バンプからなり、前記第１の金属バンプを前記電極パ
ッドに接続した接続用電極と、前記第２の金属バンプ７
と接続するメタライズ端子面を備えた配線基板と、前記
半導体基板と前記配線基板の間隙に充填した樹脂層を備
え、前記第１及び第２の金属バンプにより接合ダメージ
を低減する。
【００１４】
【発明の実施の形態】以下、本発明の実施例を図面を用
いて説明する。図１は、本発明による２段形状バンプを
Ａｕ／Ａｕフリップチップ実装構造に適用した例を示す
図であり、図１（ａ）は断面図、図１（ｂ）は平面図で
ある。
いて説明する。図１は、本発明による２段形状バンプを
Ａｕ／Ａｕフリップチップ実装構造に適用した例を示す
図であり、図１（ａ）は断面図、図１（ｂ）は平面図で
ある。
【００１５】図において、Ｓｉ基板１の中央部に電子回
路で構成されるアクティブエリア２が形成され、その外
周部に接続用電極のＡｌパッド３が形成されいる。電子
回路形成面側には、Ａｌパッドの中央開口部分を除いた
全面に無機材で絶縁性のパッシべ−ション膜４が段差部
４’を有して形成されている。開口されたＡｌパッド部
とその周囲のパッシベーションにかかるように所定サイ
ズのバリアメタル５が形成され、その上にバンプを成す
る第１段のＡｕめっき製の台座６が形成されている。台
座の上にはパッシベーションの開口寸法より小さい寸法
の第２段のＡｕっき製の頭部７が形成されている。バリ
アメタルは、Ａｌパッド及びＳｉ−Ｎ−Ｏ系のパッシベ
ーション膜と密着力の良いＴｉと、Ａｕとの密着安定性
に優れるＰｄの２層膜で構成されている。バンプ台座部
の寸法は５０μｍ□で、Ａｕ厚さは５μｍ、頭部の寸法
は３０μｍ□で、Ａｕ厚さは１０μｍである。配線基板
８上の接続端子９は、Ｃｕ配線の上に電解または無電解
のＮｉ／Ａｕめっきが施された構造で、接続端子幅は３
０μｍである。デバイスと配線基板の空隙には、シリカ
の粒子を混入した熱硬化性の樹脂１０を接合後に充填
し、加熱硬化させている。
路で構成されるアクティブエリア２が形成され、その外
周部に接続用電極のＡｌパッド３が形成されいる。電子
回路形成面側には、Ａｌパッドの中央開口部分を除いた
全面に無機材で絶縁性のパッシべ−ション膜４が段差部
４’を有して形成されている。開口されたＡｌパッド部
とその周囲のパッシベーションにかかるように所定サイ
ズのバリアメタル５が形成され、その上にバンプを成す
る第１段のＡｕめっき製の台座６が形成されている。台
座の上にはパッシベーションの開口寸法より小さい寸法
の第２段のＡｕっき製の頭部７が形成されている。バリ
アメタルは、Ａｌパッド及びＳｉ−Ｎ−Ｏ系のパッシベ
ーション膜と密着力の良いＴｉと、Ａｕとの密着安定性
に優れるＰｄの２層膜で構成されている。バンプ台座部
の寸法は５０μｍ□で、Ａｕ厚さは５μｍ、頭部の寸法
は３０μｍ□で、Ａｕ厚さは１０μｍである。配線基板
８上の接続端子９は、Ｃｕ配線の上に電解または無電解
のＮｉ／Ａｕめっきが施された構造で、接続端子幅は３
０μｍである。デバイスと配線基板の空隙には、シリカ
の粒子を混入した熱硬化性の樹脂１０を接合後に充填
し、加熱硬化させている。
【００１６】本実施例によれば、強度的に脆弱な半導体
基板にＡｕバンプを形成したデバイスの超音波フリップ
チップ接合であっても、デバイスの接続用電極であるＡ
ｌパッド部に緩衝的役割を果たす台座部を設け、その上
に接合に直接関与する小サイズのＡｕバンプを設けたこ
とにより、Ａｌパッド下に発生する機械的応力を台座部
の効果によって大幅に低減できる。このため、Ａｕ／Ａ
ｕフリップチップ接合において半導体デバイスの接合ダ
メージを大幅に低減できるという効果がある。また、台
座部の寸法をパッド開口部寸法よりも大きく設定するこ
とにより、Ａｌパッド３の露出を防止することができ
る。これにより高温高湿度下における耐食性に乏しいＡ
ｌパッドの腐食を防止することができる。
基板にＡｕバンプを形成したデバイスの超音波フリップ
チップ接合であっても、デバイスの接続用電極であるＡ
ｌパッド部に緩衝的役割を果たす台座部を設け、その上
に接合に直接関与する小サイズのＡｕバンプを設けたこ
とにより、Ａｌパッド下に発生する機械的応力を台座部
の効果によって大幅に低減できる。このため、Ａｕ／Ａ
ｕフリップチップ接合において半導体デバイスの接合ダ
メージを大幅に低減できるという効果がある。また、台
座部の寸法をパッド開口部寸法よりも大きく設定するこ
とにより、Ａｌパッド３の露出を防止することができ
る。これにより高温高湿度下における耐食性に乏しいＡ
ｌパッドの腐食を防止することができる。
【００１７】また、２段目のバンプがパッシベーション
膜に掛からない構造としたことにより、機械的に弱いＡ
ｌパッド上のパッシベーション膜を破壊することが無く
なり、アンダーフィル樹脂の品質にかかわらず耐湿信頼
性が向上できるという効果がある。また、接合後のチッ
プと基板間の熱歪によって生じる応力を、寸法の小さい
第２のＡｕバンプの変形によって吸収できるため、デバ
イス側に発生する応力を小さくでき、デバイスの特性変
動や損傷を低減できるという効果もある。
膜に掛からない構造としたことにより、機械的に弱いＡ
ｌパッド上のパッシベーション膜を破壊することが無く
なり、アンダーフィル樹脂の品質にかかわらず耐湿信頼
性が向上できるという効果がある。また、接合後のチッ
プと基板間の熱歪によって生じる応力を、寸法の小さい
第２のＡｕバンプの変形によって吸収できるため、デバ
イス側に発生する応力を小さくでき、デバイスの特性変
動や損傷を低減できるという効果もある。
【００１８】以上の結果、低温かつ短時間プロセスでし
かも半導体デバイスに接合ダメージを与えることのない
Ａｕ／Ａｕ金属接合によるフリップチップ実装が可能と
なり、有機積層基板へのＡｕ／Ａｕ金属接合によるフリ
ップチップ実装が可能となり、高信頼の実装構造を提供
できる。また、強度的に特に脆弱な化合物半導体へのＡ
ｕ／Ａｕフリップチップ実装が可能となる。
かも半導体デバイスに接合ダメージを与えることのない
Ａｕ／Ａｕ金属接合によるフリップチップ実装が可能と
なり、有機積層基板へのＡｕ／Ａｕ金属接合によるフリ
ップチップ実装が可能となり、高信頼の実装構造を提供
できる。また、強度的に特に脆弱な化合物半導体へのＡ
ｕ／Ａｕフリップチップ実装が可能となる。
【００１９】図２は、本発明による２段形状バンプの形
成プロセスの例を示す図である。図において、電子回路
を形成したウェーハ基板１１の接続電極周辺には、基板
表面の絶縁膜１９の上に密着性を確保するＴｉＮ膜１２
が形成され、その上に接続電極のＡｌパッド１３が形成
され、Ａｌパッド中央の開口部を除いてウェーハ全面に
パッシべ−ション膜１４が形成されている。
成プロセスの例を示す図である。図において、電子回路
を形成したウェーハ基板１１の接続電極周辺には、基板
表面の絶縁膜１９の上に密着性を確保するＴｉＮ膜１２
が形成され、その上に接続電極のＡｌパッド１３が形成
され、Ａｌパッド中央の開口部を除いてウェーハ全面に
パッシべ−ション膜１４が形成されている。
【００２０】バンプ形成程においては、ウェーハ全面
にＴｉ／Ｐｄバリアメタル１５をドライプロセスで形成
し、その上にフォトレジスト工法でめっきレジスト膜１
６を形成する。その後、バリアメタル層を電流供給ライ
ンにしてレジスト開口部にＡｕめっき膜１７を電気めっ
きで成長させる。めっき膜がレジスト膜厚近くに形成で
きたら、バンプ形成工程に移り、２段目のめっきレジ
スト膜１８を工程と同様の方法で形成する。このと
き、レジスト膜の開口寸法をパッシベレション膜の開口
寸法より小さい寸法にし、レジスト膜厚を５μｍ厚以上
にする。
にＴｉ／Ｐｄバリアメタル１５をドライプロセスで形成
し、その上にフォトレジスト工法でめっきレジスト膜１
６を形成する。その後、バリアメタル層を電流供給ライ
ンにしてレジスト開口部にＡｕめっき膜１７を電気めっ
きで成長させる。めっき膜がレジスト膜厚近くに形成で
きたら、バンプ形成工程に移り、２段目のめっきレジ
スト膜１８を工程と同様の方法で形成する。このと
き、レジスト膜の開口寸法をパッシベレション膜の開口
寸法より小さい寸法にし、レジスト膜厚を５μｍ厚以上
にする。
【００２１】次いで、開口部のＡｕめっき膜面の洗浄を
確実に行い、工程と同様の電気めっき方法でＡｕバン
プを形成する。その後、工程において、まずめっきレ
ジスト膜を溶剤で溶かして除去し、次にＡｕバンプやＡ
ｕめっき膜をマスクにしてウェーハ全面のバリアメタル
を除去する。バリアメタルの除去は、化学エッチングで
行ったが、ドライエッチング法で行うことも可能であ
る。ドライエッチング法の方が、バリアメタリ層のサイ
ドエッチングが生じない点で、２段形状のＡｕバンプ剥
離強度が高くなるという利点がある。
確実に行い、工程と同様の電気めっき方法でＡｕバン
プを形成する。その後、工程において、まずめっきレ
ジスト膜を溶剤で溶かして除去し、次にＡｕバンプやＡ
ｕめっき膜をマスクにしてウェーハ全面のバリアメタル
を除去する。バリアメタルの除去は、化学エッチングで
行ったが、ドライエッチング法で行うことも可能であ
る。ドライエッチング法の方が、バリアメタリ層のサイ
ドエッチングが生じない点で、２段形状のＡｕバンプ剥
離強度が高くなるという利点がある。
【００２２】本実施例によれば、フォトレジスト工程と
電気めっき工程が２回となるものの、ドライプロセスの
バリアメタル形成工程やレジスト除去、エッチング工程
が１度ですむため、２段バンプの形成コストを低く抑え
られ、デバイスダメージ低減に効果的なフリップチップ
接合用デバイスを低コストで製造できるという効果があ
る。また、本実施例の方法で作製した半導体デバイスに
よって、図１の実装構造を低コストで実現することが可
能となる。
電気めっき工程が２回となるものの、ドライプロセスの
バリアメタル形成工程やレジスト除去、エッチング工程
が１度ですむため、２段バンプの形成コストを低く抑え
られ、デバイスダメージ低減に効果的なフリップチップ
接合用デバイスを低コストで製造できるという効果があ
る。また、本実施例の方法で作製した半導体デバイスに
よって、図１の実装構造を低コストで実現することが可
能となる。
【００２３】図３は、本発明による２段形状Ａｕバンプ
をＡｌ配線プロセスのＬＳＩチップに適用した例を示す
図である。図において、Ｓｉ基板２１の裏面はグライン
ディングにより薄く研削された面である。Ｓｉ基板の表
側の接続用電極の下には、電子回路形成工程の層間絶縁
膜が多段に積層された絶縁多層膜２２が形成され、その
上にＴｉＮ膜２３を介してＡｌ電極パッド２４が形さ
れ、Ａｌパッド上の外周部にはＴｉＮ膜２５が形成され
ている。パッシベーション膜２６は、Ａｌパッド開口部
以外の全面に形成され、Ａｌパッドの投影面内で、Ａｌ
パッド開口部とパッシベーション膜に一部かかるように
Ｔｉ／Ｐｄの二層膜からなるバリアメタル層２７が形成
され、その上に第１段Ａｕバンプ２８が形成され、さら
にその上に開口部より小寸法の第２段Ａｕバンプ２９が
形成されている。なお、第１段のＡｕバンプは、Ｎｉめ
っきバンプに置き換えてもよい。
をＡｌ配線プロセスのＬＳＩチップに適用した例を示す
図である。図において、Ｓｉ基板２１の裏面はグライン
ディングにより薄く研削された面である。Ｓｉ基板の表
側の接続用電極の下には、電子回路形成工程の層間絶縁
膜が多段に積層された絶縁多層膜２２が形成され、その
上にＴｉＮ膜２３を介してＡｌ電極パッド２４が形さ
れ、Ａｌパッド上の外周部にはＴｉＮ膜２５が形成され
ている。パッシベーション膜２６は、Ａｌパッド開口部
以外の全面に形成され、Ａｌパッドの投影面内で、Ａｌ
パッド開口部とパッシベーション膜に一部かかるように
Ｔｉ／Ｐｄの二層膜からなるバリアメタル層２７が形成
され、その上に第１段Ａｕバンプ２８が形成され、さら
にその上に開口部より小寸法の第２段Ａｕバンプ２９が
形成されている。なお、第１段のＡｕバンプは、Ｎｉめ
っきバンプに置き換えてもよい。
【００２４】本実施例によれば、絶縁多層膜の密着力が
弱い微細配線ルールで作られた高速・高集積ＬＳＩチッ
プであっても、２段Ａｕバンプ形状のバンプによる応力
緩衝効果によって絶縁多層膜部にクラックや剥離等のダ
メージが発生することがなく、最先端のＬＳＩチップを
高信頼のＡｕ／Ａｕ金属接合によって多層配線基板にフ
リップチップ実装可能となり、高信頼で高性能の半導体
装置を構成することが可能となる。
弱い微細配線ルールで作られた高速・高集積ＬＳＩチッ
プであっても、２段Ａｕバンプ形状のバンプによる応力
緩衝効果によって絶縁多層膜部にクラックや剥離等のダ
メージが発生することがなく、最先端のＬＳＩチップを
高信頼のＡｕ／Ａｕ金属接合によって多層配線基板にフ
リップチップ実装可能となり、高信頼で高性能の半導体
装置を構成することが可能となる。
【００２５】図４は、本発明による２段形状Ａｕバンプ
をＣｕ配線プロセスのＬＳＩチップに適用した例を示す
図である。図において、Ｓｉ基板１０１の裏面はグライ
ンディングにより薄く研削された面で、絶縁多層膜１０
２の最表層膜中にＣｕの接続用電極１０４が絶縁膜１０
３を介して埋設されている。そのデバイスの表側はＣｕ
電極の開口部を除いてＴｉＮ膜１０５とパッシベーショ
ン膜１０６で覆われている。Ｃｕ電極上の開口部とパッ
シベーション膜の一部にかかるようにＴｉ／Ｐｄのバリ
ア層１０７が形成され、その上に同一サイズの第１段の
Ａｕバンプ１０８、その上に小サイズの第２段のＡｕバ
ンプ１０９が形成されている。第１段のＡｕバンプはＮ
ｉめっきバンプに置き換えてもよい。
をＣｕ配線プロセスのＬＳＩチップに適用した例を示す
図である。図において、Ｓｉ基板１０１の裏面はグライ
ンディングにより薄く研削された面で、絶縁多層膜１０
２の最表層膜中にＣｕの接続用電極１０４が絶縁膜１０
３を介して埋設されている。そのデバイスの表側はＣｕ
電極の開口部を除いてＴｉＮ膜１０５とパッシベーショ
ン膜１０６で覆われている。Ｃｕ電極上の開口部とパッ
シベーション膜の一部にかかるようにＴｉ／Ｐｄのバリ
ア層１０７が形成され、その上に同一サイズの第１段の
Ａｕバンプ１０８、その上に小サイズの第２段のＡｕバ
ンプ１０９が形成されている。第１段のＡｕバンプはＮ
ｉめっきバンプに置き換えてもよい。
【００２６】本実施例によれば、接続用電極下に低誘電
率で強度の低い層間絶縁膜が積層された構造を持つＣｕ
配線ＬＳＩチップであっても、２段Ａｕバンプ形状の応
力緩衝効果によって低誘電率の層間絶縁膜にクラック等
のダメージが発生することがなく、最先端のＬＳＩチッ
プを高信頼のＡｕ／Ａｕ金属接合によって多層配線基板
にフリップチップ実装可能となり、高信頼で高性能の半
導体装置を構成することが可能となる。
率で強度の低い層間絶縁膜が積層された構造を持つＣｕ
配線ＬＳＩチップであっても、２段Ａｕバンプ形状の応
力緩衝効果によって低誘電率の層間絶縁膜にクラック等
のダメージが発生することがなく、最先端のＬＳＩチッ
プを高信頼のＡｕ／Ａｕ金属接合によって多層配線基板
にフリップチップ実装可能となり、高信頼で高性能の半
導体装置を構成することが可能となる。
【００２７】図５は、本発明による２段形状バンプを適
用したＡｕ／Ａｕフリップチップ接合を用いることによ
り、アクティブエリア上に微細ピッチ電極を配置した半
導体デバイスをビルドアップ配線基板に搭載する例を示
す図である。
用したＡｕ／Ａｕフリップチップ接合を用いることによ
り、アクティブエリア上に微細ピッチ電極を配置した半
導体デバイスをビルドアップ配線基板に搭載する例を示
す図である。
【００２８】図において、半導体デバイスの基板３１上
にアクティブ素子層３２、絶縁層中に導体が埋設された
構造の配線層３３が形成されている。配線層の上には接
続用電極３４が形成され、その上に開口部を形成した絶
縁保護膜３５が形成され、その上に接続用電極を覆う寸
法でバリアメタル層３６および第１のＡｕバンプ３７が
形成され、さらにその上に小寸法の第２のＡｕバンプ３
８が形成されている。ビルドアップ基板は、両面配線４
１，４２及び貫通電極４０を形成したコア基板４３と、
その両サイドに形成したビルドアップ層５０，５５から
構成されている。ビルドアップ層は、Ｃｕ／Ｎｉ／Ａｕ
構造の接続端子４８とビア電極４９と絶縁層４４からな
る表側と、外部接続用電極５２とビア電極５４と絶縁層
５１からなる裏側の両面に形成されており、裏側には半
田レジスト５７が形成され外部接続用電極には、鉛フリ
ー半田ボール５８がリフローにより搭載されている。鉛
フリー半田は、外部接続用電極を構成するＣｕランド上
のＮｉめっきと接合している。半導体デバイスとビルド
アップ基板間には硬化処理した低熱膨張の樹脂５６が充
填されている。
にアクティブ素子層３２、絶縁層中に導体が埋設された
構造の配線層３３が形成されている。配線層の上には接
続用電極３４が形成され、その上に開口部を形成した絶
縁保護膜３５が形成され、その上に接続用電極を覆う寸
法でバリアメタル層３６および第１のＡｕバンプ３７が
形成され、さらにその上に小寸法の第２のＡｕバンプ３
８が形成されている。ビルドアップ基板は、両面配線４
１，４２及び貫通電極４０を形成したコア基板４３と、
その両サイドに形成したビルドアップ層５０，５５から
構成されている。ビルドアップ層は、Ｃｕ／Ｎｉ／Ａｕ
構造の接続端子４８とビア電極４９と絶縁層４４からな
る表側と、外部接続用電極５２とビア電極５４と絶縁層
５１からなる裏側の両面に形成されており、裏側には半
田レジスト５７が形成され外部接続用電極には、鉛フリ
ー半田ボール５８がリフローにより搭載されている。鉛
フリー半田は、外部接続用電極を構成するＣｕランド上
のＮｉめっきと接合している。半導体デバイスとビルド
アップ基板間には硬化処理した低熱膨張の樹脂５６が充
填されている。
【００２９】本実施例によれば、２段形状Ａｕバンプの
デバイス側への衝撃応力緩衝効果やデバイス側に残る静
的残留応力低減効果によってバンプ下への機械的影響を
大幅に低減でき、アクティブエリアの上に接続電極を形
成してもＡｕ／Ａｕ接合によるフリップチップ搭載が可
能になるという効果がある。このことによって、デバイ
ス面の接続電極専用エリアを無くすことが可能となり、
半導体デバイスの寸法を大幅に縮小でき、ウェーハから
取得するデバイスの数を増加することができるめ、半導
体デバイスのコストを大幅に低減できる。
デバイス側への衝撃応力緩衝効果やデバイス側に残る静
的残留応力低減効果によってバンプ下への機械的影響を
大幅に低減でき、アクティブエリアの上に接続電極を形
成してもＡｕ／Ａｕ接合によるフリップチップ搭載が可
能になるという効果がある。このことによって、デバイ
ス面の接続電極専用エリアを無くすことが可能となり、
半導体デバイスの寸法を大幅に縮小でき、ウェーハから
取得するデバイスの数を増加することができるめ、半導
体デバイスのコストを大幅に低減できる。
【００３０】図６は、本発明による２段形状Ａｕバンプ
を半導体デバイスの中央に配置したフリップチップ実装
構造の例を示す図である。
を半導体デバイスの中央に配置したフリップチップ実装
構造の例を示す図である。
【００３１】図に示すように、半導体デバイス１１１の
周辺に接続電極形成専用エリアは設けられず、電子回路
を形成したアクティブェリア１１２はデバイス面外周部
のわずかな領域を除いてデバイス面の全面に形成されて
いる。２段形状のＡｕバンプ１１４はデバイス中央部の
アクティブエリア上に形成され、ビルドアップ配線基板
のＡｕメタライズされた内部接続端子にＡｕ／Ａｕ接合
によりフリップチップ搭載されている。ビルドアップ配
線基板は、コア絶縁板１１６の両面に配線層１１８，１
１９が形成され、両者がスルーホール電極１２０で結線
されたコア基板と、コア基板の上下面に塗布して形成さ
れた絶縁層１１５，１１７とその上に形成された配線層
１２１，１２３とビア電極１２２，１２４で構成される
ビルドアップ層からなる。配線基板の裏面にはレジスト
膜１２６が形成され、外部接続端子部には鉛フリー半田
ボール１２７がリフロープロセスによって搭載されてい
る。また、半導体デバイスとビルドアップ配線基板間に
は、樹脂１２５が充填されて硬化されている。
周辺に接続電極形成専用エリアは設けられず、電子回路
を形成したアクティブェリア１１２はデバイス面外周部
のわずかな領域を除いてデバイス面の全面に形成されて
いる。２段形状のＡｕバンプ１１４はデバイス中央部の
アクティブエリア上に形成され、ビルドアップ配線基板
のＡｕメタライズされた内部接続端子にＡｕ／Ａｕ接合
によりフリップチップ搭載されている。ビルドアップ配
線基板は、コア絶縁板１１６の両面に配線層１１８，１
１９が形成され、両者がスルーホール電極１２０で結線
されたコア基板と、コア基板の上下面に塗布して形成さ
れた絶縁層１１５，１１７とその上に形成された配線層
１２１，１２３とビア電極１２２，１２４で構成される
ビルドアップ層からなる。配線基板の裏面にはレジスト
膜１２６が形成され、外部接続端子部には鉛フリー半田
ボール１２７がリフロープロセスによって搭載されてい
る。また、半導体デバイスとビルドアップ配線基板間に
は、樹脂１２５が充填されて硬化されている。
【００３２】本実施例によれば、デバイスと配線基板の
接続エリアがデバイス寸法に比べて小さくできるため、
デバイスと配線基板の熱膨張差によって発生する熱歪
（熱応力）を小さくできる。このため、デバイス寸法が
大きくなった場合でも組立て時の熱応力による断線不良
発生や温度サイクル負荷における断線不良の発生を低減
できる。従って、組み立て歩留まりや長期信頼性に優れ
た半導体パッケージや半導体モジュールを提供すること
ができる。
接続エリアがデバイス寸法に比べて小さくできるため、
デバイスと配線基板の熱膨張差によって発生する熱歪
（熱応力）を小さくできる。このため、デバイス寸法が
大きくなった場合でも組立て時の熱応力による断線不良
発生や温度サイクル負荷における断線不良の発生を低減
できる。従って、組み立て歩留まりや長期信頼性に優れ
た半導体パッケージや半導体モジュールを提供すること
ができる。
【００３３】図７は、本発明による２段形状バンプ構造
をＧａＡｓデバイスへ適用した例を示す図であり、図７
（ａ）は断面図、図７（ｂ）は平面図を表す。図におい
て、第１のバンプ６７は無電解Ｎｉ／Ａｕめっきで構成
され、その上の第２のバンプ６８は、ボールボンディン
グ法で形成されたＡｕスタッドバンプである。スタッド
バンプの寸法は、パッシベーション膜６５の開口部より
一回り小さいサイズに形成されている。
をＧａＡｓデバイスへ適用した例を示す図であり、図７
（ａ）は断面図、図７（ｂ）は平面図を表す。図におい
て、第１のバンプ６７は無電解Ｎｉ／Ａｕめっきで構成
され、その上の第２のバンプ６８は、ボールボンディン
グ法で形成されたＡｕスタッドバンプである。スタッド
バンプの寸法は、パッシベーション膜６５の開口部より
一回り小さいサイズに形成されている。
【００３４】本実施例によれば、無電解めっきで第１の
バンプ６７を形成するため、チップ上に電気を供給する
ための導電膜の形成が不要となり、バンプ製造が容易と
なる。また、２段目のＡｕバンプ６８をスタッドバンプ
としているため、バンプ高さを数十〜１００μｍとする
ことが容易で、低コストで腰の高い２段形状バンプを形
成できる。また、特に脆弱なＧａＡｓ化合物半導体であ
っても、デバイスに損傷を与えない低温でＡｕ／Ａｕ接
合によるフリップチップ実装を行うことができる。
バンプ６７を形成するため、チップ上に電気を供給する
ための導電膜の形成が不要となり、バンプ製造が容易と
なる。また、２段目のＡｕバンプ６８をスタッドバンプ
としているため、バンプ高さを数十〜１００μｍとする
ことが容易で、低コストで腰の高い２段形状バンプを形
成できる。また、特に脆弱なＧａＡｓ化合物半導体であ
っても、デバイスに損傷を与えない低温でＡｕ／Ａｕ接
合によるフリップチップ実装を行うことができる。
【００３５】図８は、本発明によるめっきバンプとスタ
ッドバンプからなる２段形状バンプ構造をＡｕ／Ａｕ接
合のフリップチップ実装構造に適用した例を示す図であ
る。図において、半導体デバイス７１にはめっきバンプ
７５とスタッドバンプ７６からなる２段形状バンプが形
成されている。配線基板の内部接続端子８６は、Ｃｕ配
線８５にＮｉめっき８４とＡｕめっき８３が形成された
構造である。外部接続端子はＣｕランド９０とＮｉめっ
き９１からなり、その上に鉛フリー半田バンプ９６がリ
フロー搭載されている。デバイスと配線基板間には、無
機フィラーを含むアンダーフィル樹脂９４が充填され、
硬化されている。
ッドバンプからなる２段形状バンプ構造をＡｕ／Ａｕ接
合のフリップチップ実装構造に適用した例を示す図であ
る。図において、半導体デバイス７１にはめっきバンプ
７５とスタッドバンプ７６からなる２段形状バンプが形
成されている。配線基板の内部接続端子８６は、Ｃｕ配
線８５にＮｉめっき８４とＡｕめっき８３が形成された
構造である。外部接続端子はＣｕランド９０とＮｉめっ
き９１からなり、その上に鉛フリー半田バンプ９６がリ
フロー搭載されている。デバイスと配線基板間には、無
機フィラーを含むアンダーフィル樹脂９４が充填され、
硬化されている。
【００３６】本実施例によれば、腰高の２段形状バンプ
構造をＡｕ／Ａｕ接合を介して配線基板にフリップチッ
プ実装した構造を得ることができるため、デバイスと配
線基板の熱膨張差によって発生する接合部の熱歪を低減
することができ、組み立て製造時の熱応力による損傷や
温度サイクル環境における損傷を低減することができ、
更に製造歩留まり及び長期信頼性を大幅に向上すること
ができる。
構造をＡｕ／Ａｕ接合を介して配線基板にフリップチッ
プ実装した構造を得ることができるため、デバイスと配
線基板の熱膨張差によって発生する接合部の熱歪を低減
することができ、組み立て製造時の熱応力による損傷や
温度サイクル環境における損傷を低減することができ、
更に製造歩留まり及び長期信頼性を大幅に向上すること
ができる。
【００３７】以上説明したように、本発明の各実施例に
よれば２段構造のバンプを用いて超音波接合することが
可能となり、低温かつ短時間プロセスでＡｕ／Ａｕ金属
接合によるフリップチップ実装が可能で、かつ半導体デ
バイスの接合ダメージを大幅に低減することができる。
これにより、組立工程における熱応力で発生する接合部
周辺の歪や損傷を大幅に低減できるフリップチップ用半
導体デバイス構造を提供することができる。
よれば２段構造のバンプを用いて超音波接合することが
可能となり、低温かつ短時間プロセスでＡｕ／Ａｕ金属
接合によるフリップチップ実装が可能で、かつ半導体デ
バイスの接合ダメージを大幅に低減することができる。
これにより、組立工程における熱応力で発生する接合部
周辺の歪や損傷を大幅に低減できるフリップチップ用半
導体デバイス構造を提供することができる。
【００３８】また、脆弱な基材や内部構造で構成された
高性能な半導体デバイスであっても高信頼度で実装する
ことのできるフリップチップ実装構造を提供することが
できる。また、低温かつ短時間のプロセスを用いて、高
い歩留まりで配線基板にフリップチップ実装できるため
デバイス寸法を大幅に縮小できる半導体デバイス構造お
よび実装構造を提供することができる。
高性能な半導体デバイスであっても高信頼度で実装する
ことのできるフリップチップ実装構造を提供することが
できる。また、低温かつ短時間のプロセスを用いて、高
い歩留まりで配線基板にフリップチップ実装できるため
デバイス寸法を大幅に縮小できる半導体デバイス構造お
よび実装構造を提供することができる。
【００３９】
【発明の効果】以上詳述したように、本発明によれば、
小型で、且つ半導体デバイスの接合ダメージを大幅に低
減できるフリップチップ実装構造を提供することができ
る。
小型で、且つ半導体デバイスの接合ダメージを大幅に低
減できるフリップチップ実装構造を提供することができ
る。
【図１】本発明による２段形状バンプをＡｕ／Ａｕフリ
ップチップ実装構造に適用した例を示す図である。
ップチップ実装構造に適用した例を示す図である。
【図２】２段形状バンプの形成プロセスの例を示す図で
ある。
ある。
【図３】２段形状ＡｕバンプをＬＳＩチップに適用した
例を示す図である。
例を示す図である。
【図４】２段形状ＡｕバンプをＬＳＩチップに適用した
例を示す図である。
例を示す図である。
【図５】２段形状バンプを適用したフリップチップ接合
をビルドアップ配線基板に搭載する例を示す図である。
をビルドアップ配線基板に搭載する例を示す図である。
【図６】２段形状Ａｕバンプを半導体デバイスの中央に
配置した例を示す図である。
配置した例を示す図である。
【図７】２段形状バンプ構造をＧａＡｓデバイスへ適用
した例を示す図である。
した例を示す図である。
【図８】めっきバンプとスタッドバンプからなる２段形
状バンプ構造をフリップチップ実装構造に適用した例を
示す図である。
状バンプ構造をフリップチップ実装構造に適用した例を
示す図である。
１：Ｓｉ基板、２：アクティブエリア、３：Ａｌパッ
ド、４：パッシベーション膜、５：バリアメタル、６：
バンプ台座、７：バンプ頭部、８：配線基板、９：接続
端子、１０：樹脂、１１：ウェーハ基板、１２：ＴｉＮ
膜、１３：Ａｌパッド、１４：パッシベーション膜、１
５：バリアメタル、１６：めっきレジスト膜、１７：Ａ
ｕめっき膜、１８：めっきレジスト膜、１９：絶縁膜、
２１：Ｓｉ基板、２２：絶縁多層膜、２３：ＴｉＮ膜、
２４：接続用電極、２５：ＴｉＮ膜、２６：パッシベー
ション膜、２７：バリアメタル層、２８：第１段Ａｕバ
ンプ、２９：第２段Ａｕバンプ、３１：デバイス基板、
３２：アクティブ素子層、３３：配線層、３４：接続用
電極、３５：絶縁保護膜、３６：バリアメタル層、３
７：第１のＡｕバンプ、３８：第２のＡｕバンプ、３
９：絶縁板、４０：貫通電極、４１：配線、４２：配
線、４３：コア基板、４４：絶縁層、４５：Ａｕめっ
き、４６：Ｎｉめっき、４７：Ｃｕパターン、４８：接
続端子、４９：ビア電極、５０：ビルドアップ層、５
１：絶縁層、５２：外部接続用電極、５３：Ｎｉめっ
き、５４：ビア電極、５５：ビルドアップ層、５６：樹
脂、５７：半田レジスト、５８：鉛フリー半田ボール、
６１：ＧＡｓ基板、６２：絶縁多層膜、６３：ＴｉＮ
膜、６４：接続用電極、６５：パッシベーション膜、６
６：バリアメタル層、６７：第１のバンプ、６８：第２
のバンプ、７１：半導体デバイス、７２：接続用電極、
７３：パッシベーション膜、７４：バリアメタル層、７
５：第１のバンプ、７６：第２のバンプ、７７：絶縁
版、７８：配線層、７９：配線層、８０：貫通電極、８
１：コア基板、８２：絶縁層、８３：Ａｕめっき、８
４：Ｎｉめっき、８５：Ｃｕ配線、８６：内部接続端
子、８７：ビア電極、８８：ビルドアップ層、８９：絶
縁層、９０：Ｃｕランド、９１：Ｎｉめっき、９２：ビ
ア電極、９３：ビルドアップ層、９４：樹脂、９５：レ
ジスト膜、９６：半田ボール、１０１：Ｓｉ基板、１０
２：絶縁多層膜、１０３：ＴｉＮ膜、１０４：接続用電
極、１０５：ＴｉＮ膜、１０６：パッシベーション膜、
１０７：バリア層、１０８：第１段のＡｕバンプ、１０
９：第２段のＡｕバンプ、１１１：半導体デバイス、１
１２：アクティブエリア、１１３：第１段Ａｕバンプ、
１１４：第２段Ａｕバンプ、１１５：絶縁層、１１６：
絶縁板、１１７：絶縁層、１１８：配線層、１２０：配
線層、１２１：配線層、１２２：ビア電極、１２３：配
線層、１２４：ビア電極、１２５：樹脂、１２６：レジ
スト膜、１２７：鉛フリー半田ボール
ド、４：パッシベーション膜、５：バリアメタル、６：
バンプ台座、７：バンプ頭部、８：配線基板、９：接続
端子、１０：樹脂、１１：ウェーハ基板、１２：ＴｉＮ
膜、１３：Ａｌパッド、１４：パッシベーション膜、１
５：バリアメタル、１６：めっきレジスト膜、１７：Ａ
ｕめっき膜、１８：めっきレジスト膜、１９：絶縁膜、
２１：Ｓｉ基板、２２：絶縁多層膜、２３：ＴｉＮ膜、
２４：接続用電極、２５：ＴｉＮ膜、２６：パッシベー
ション膜、２７：バリアメタル層、２８：第１段Ａｕバ
ンプ、２９：第２段Ａｕバンプ、３１：デバイス基板、
３２：アクティブ素子層、３３：配線層、３４：接続用
電極、３５：絶縁保護膜、３６：バリアメタル層、３
７：第１のＡｕバンプ、３８：第２のＡｕバンプ、３
９：絶縁板、４０：貫通電極、４１：配線、４２：配
線、４３：コア基板、４４：絶縁層、４５：Ａｕめっ
き、４６：Ｎｉめっき、４７：Ｃｕパターン、４８：接
続端子、４９：ビア電極、５０：ビルドアップ層、５
１：絶縁層、５２：外部接続用電極、５３：Ｎｉめっ
き、５４：ビア電極、５５：ビルドアップ層、５６：樹
脂、５７：半田レジスト、５８：鉛フリー半田ボール、
６１：ＧＡｓ基板、６２：絶縁多層膜、６３：ＴｉＮ
膜、６４：接続用電極、６５：パッシベーション膜、６
６：バリアメタル層、６７：第１のバンプ、６８：第２
のバンプ、７１：半導体デバイス、７２：接続用電極、
７３：パッシベーション膜、７４：バリアメタル層、７
５：第１のバンプ、７６：第２のバンプ、７７：絶縁
版、７８：配線層、７９：配線層、８０：貫通電極、８
１：コア基板、８２：絶縁層、８３：Ａｕめっき、８
４：Ｎｉめっき、８５：Ｃｕ配線、８６：内部接続端
子、８７：ビア電極、８８：ビルドアップ層、８９：絶
縁層、９０：Ｃｕランド、９１：Ｎｉめっき、９２：ビ
ア電極、９３：ビルドアップ層、９４：樹脂、９５：レ
ジスト膜、９６：半田ボール、１０１：Ｓｉ基板、１０
２：絶縁多層膜、１０３：ＴｉＮ膜、１０４：接続用電
極、１０５：ＴｉＮ膜、１０６：パッシベーション膜、
１０７：バリア層、１０８：第１段のＡｕバンプ、１０
９：第２段のＡｕバンプ、１１１：半導体デバイス、１
１２：アクティブエリア、１１３：第１段Ａｕバンプ、
１１４：第２段Ａｕバンプ、１１５：絶縁層、１１６：
絶縁板、１１７：絶縁層、１１８：配線層、１２０：配
線層、１２１：配線層、１２２：ビア電極、１２３：配
線層、１２４：ビア電極、１２５：樹脂、１２６：レジ
スト膜、１２７：鉛フリー半田ボール
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 小西 聡
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
(72)発明者 篠田 政佳
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
(72)発明者 市原 誠一
東京都小平市上水本町五丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 伊藤 和利
茨城県日立市大みか町七丁目１番１号 株
式会社日立製作所日立研究所内
(72)発明者 守田 俊章
茨城県日立市大みか町七丁目１番１号 株
式会社日立製作所日立研究所内
(72)発明者 高橋 和弥
茨城県日立市大みか町七丁目１番１号 株
式会社日立製作所日立研究所内
(72)発明者 成沢 明彦
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
Ｆターム(参考） 5F044 KK02 LL00 QQ02 QQ03 QQ04
RR18
Claims (9)
- 【請求項１】 基板上に形成した接続用電極パッド及び
該電極パッド部を残して前記基板表面を被覆したパッシ
ベーション膜を備えたシリコンまたは化合物半導体から
なる半導体基板と、 比較的大寸法の第１の金属バンプと該第１の金属バンプ
上に形成した比較的小寸法の第２の金属バンプからな
り、前記第１の金属バンプを前記電極パッドに接続した
接続用電極と、 前記第２の金属バンプと接続するメタライズ端子面を備
えた配線基板と、 前記半導体基板と前記配線基板の間隙に充填した樹脂層
からなることを特徴とするフリップチップ実装構造。 - 【請求項２】 請求項１の記載において、 前記第１の金属バンプの外形寸法は前記パッシベーショ
ン膜の開口寸法よりも大きく、前記第２の金属バンプの
外形寸法は前記パッシベーション膜の開口寸法よりも小
さいことを特徴とするフリップチップ実装構造。 - 【請求項３】 請求項１ないし請求項２の何れか１の記
載において、 前記第１の金属バンプは厚さが２μｍ以上のＡｕまたは
Ｎｉめっきからなり、第２の金属バンプは厚さが５μｍ
以上のＡｕめっきからなることを特徴とするフリップチ
ップ実装構造。 - 【請求項４】 請求項１ないし請求項２の何れか１の記
載において、 前記第１の金属バンプは厚さが２μｍ以上のＡｕまたは
Ｎｉ／Ａｕめっきからなり、第２の金属バンプはＡｕボ
ールボンディングで形成したことを特徴とするフリップ
チップ実装構造。 - 【請求項５】 請求項１ないし請求項２の何れか１の記
載において、 前記接続用電極パッドは前記半導体基板に形成したデバ
イスのアクティブ回路面上に配置したことを特徴とする
フリップチップ実装構造。 - 【請求項６】 シリコンまたは化合物半導体からなる半
導体デバイスにおいて、接続用電極が金属膜の電極パッ
ド上に形成した突起状の金属バンプで構成され、該金属
バンプが大寸法の台部とＡｕからなる小寸法の頭部から
なる２段形状を有し、前記頭部先端のＡｕ面と配線基板
のＡｕメタライズ端子面が直接に金属接されて接続さ
れ、且つチップと配線基板間に樹脂が充填されているこ
とを特徴とするフリップチップ実装構造。 - 【請求項７】 シリコンまたは化合物半導体からなる半
導体デバイスにおいて、接続用電極が金属膜の電極パッ
ド上に２段階で形成した大寸法の台座部と小寸法の頭部
からなる突起状の金属バンプからなり、前記台座部が電
極パッド上のパッシベーション開口寸法より大きく、Ａ
ｕで構成された頭部が電極パッドの前記開口寸法より小
さく、且つ前記頭部先端のＡｕ面と配線基板のＡｕメタ
ライズ端子面が直接に金属接合され、さらにチップと配
線基板間に樹脂が充填されていることを特徴とするフリ
ップチップ実装構造。 - 【請求項８】 シリコンまたは化合物半導体からなる半
導体デバイスにおいて、デバイスの中央部に配置した接
続用電極が金属膜の電極パッド上に形成した突起状の金
属バンプで構成され、該金属バンプが大寸法の台部とＡ
ｕからなる小寸法の頭部からなる２段形状を有し、前記
頭部先端のＡｕ面と配線基板のＡｕメタライズ端子面が
直接に金属接合されて接続され、且つチップと配線基板
間に樹脂が充填されていることを特徴とするフリップチ
ップ実装構造。 - 【請求項９】 シリコンまたは化合物半導体からなる半
導体デバイスにおいて、接続用電極が金属膜の電極パッ
ド上に２段階で形成した大寸法の台座部と小寸法の頭部
からなる突起状の金属バンプからなり、前記台座部が電
極パッド上のパッシベーション開口寸法より大きく、Ａ
ｕで構成された頭部が電極パッドの前記開口寸法より小
さく、且つ前記頭部先端のＡｕ面と配線基板のＡｕメタ
ライズ端子面が直接に金属接合され、さらにチップと配
線基板間に樹脂が充填され、配線基板の外部接続端子に
Ｐｂフリーはんだボールバンプを形成したことを特徴と
するフリップチップ実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002025737A JP2003229451A (ja) | 2002-02-01 | 2002-02-01 | フリップチップ実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002025737A JP2003229451A (ja) | 2002-02-01 | 2002-02-01 | フリップチップ実装構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003229451A true JP2003229451A (ja) | 2003-08-15 |
Family
ID=27747786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002025737A Pending JP2003229451A (ja) | 2002-02-01 | 2002-02-01 | フリップチップ実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003229451A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7960269B2 (en) | 2005-07-22 | 2011-06-14 | Megica Corporation | Method for forming a double embossing structure |
| US7964973B2 (en) | 2004-08-12 | 2011-06-21 | Megica Corporation | Chip structure |
| US8022544B2 (en) | 2004-07-09 | 2011-09-20 | Megica Corporation | Chip structure |
| US8198729B2 (en) | 2004-07-16 | 2012-06-12 | Megica Corporation | Connection between a semiconductor chip and a circuit component with a large contact area |
| US8581404B2 (en) | 2004-07-09 | 2013-11-12 | Megit Acquistion Corp. | Structure of gold bumps and gold conductors on one IC die and methods of manufacturing the structures |
| US20140138831A1 (en) * | 2012-11-16 | 2014-05-22 | Qualcomm Incorporated | Surface finish on trace for a thermal compression flip chip (tcfc) |
-
2002
- 2002-02-01 JP JP2002025737A patent/JP2003229451A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8022544B2 (en) | 2004-07-09 | 2011-09-20 | Megica Corporation | Chip structure |
| US8519552B2 (en) | 2004-07-09 | 2013-08-27 | Megica Corporation | Chip structure |
| US8581404B2 (en) | 2004-07-09 | 2013-11-12 | Megit Acquistion Corp. | Structure of gold bumps and gold conductors on one IC die and methods of manufacturing the structures |
| US8198729B2 (en) | 2004-07-16 | 2012-06-12 | Megica Corporation | Connection between a semiconductor chip and a circuit component with a large contact area |
| US7964973B2 (en) | 2004-08-12 | 2011-06-21 | Megica Corporation | Chip structure |
| US7960269B2 (en) | 2005-07-22 | 2011-06-14 | Megica Corporation | Method for forming a double embossing structure |
| US20140138831A1 (en) * | 2012-11-16 | 2014-05-22 | Qualcomm Incorporated | Surface finish on trace for a thermal compression flip chip (tcfc) |
| US9269681B2 (en) * | 2012-11-16 | 2016-02-23 | Qualcomm Incorporated | Surface finish on trace for a thermal compression flip chip (TCFC) |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100495694C (zh) | 半导体器件 | |
| US8379400B2 (en) | Interposer mounted wiring board and electronic component device | |
| CN100431142C (zh) | 半导体装置及其制造方法 | |
| JP3973340B2 (ja) | 半導体装置、配線基板、及び、それらの製造方法 | |
| WO2009118999A1 (ja) | 半導体装置ならびに多層配線基板および半導体装置の製造方法 | |
| JP3450238B2 (ja) | 半導体装置及びその製造方法 | |
| JP2001144204A (ja) | 半導体装置及びその製造方法 | |
| JP2003179099A (ja) | 半導体装置およびその製造方法 | |
| JP2004281491A (ja) | 半導体装置及びその製造方法 | |
| JPWO2020090601A1 (ja) | 半導体パッケージ用配線基板及び半導体パッケージ用配線基板の製造方法 | |
| JP3654116B2 (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
| US10002814B2 (en) | Apparatuses and methods to enhance passivation and ILD reliability | |
| TW201709450A (zh) | 具有中介支撐構造機構的積體電路封裝系統及其製造的方法 | |
| JP2003229451A (ja) | フリップチップ実装構造 | |
| JP3279470B2 (ja) | 半導体装置およびその製造方法 | |
| TWI819440B (zh) | 電子封裝件及其製法 | |
| JP3666462B2 (ja) | 半導体装置の製造方法 | |
| JP2004363319A (ja) | 実装基板及び半導体装置 | |
| JP2002289735A (ja) | 半導体装置 | |
| CN110767622A (zh) | 具有应力调节件的互连基板、其覆晶组件及其制作方法 | |
| JP2002118197A (ja) | 配線基板及びそれを用いた半導体装置、ならびにその製造方法 | |
| TWI817728B (zh) | 內埋元件之封裝結構 | |
| JP2001185642A (ja) | 半導体実装用パッケージ基板 | |
| JP4593444B2 (ja) | 電子部品実装構造体の製造方法 | |
| JP3658156B2 (ja) | 実装体及びその製造方法 |