JP2003216063A - 電極基板及び平面表示装置 - Google Patents
電極基板及び平面表示装置Info
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Abstract
(57)【要約】
【課題】 信号線の配線容量が小さい平面表示装置で
は、アンプ回路の動作が不安定になり、映像データの書
き込み不足による線欠陥が生じる。 【解決手段】 メモリ電源配線２１，２２が信号線１１
と交差する領域Ａの配線幅を、メモリ電源配線２１，２
２が信号線１１と交差しない領域Ｂの配線幅よりも広く
して、領域Ａでの配線容量が領域Ｂでの配線容量よりも
大きくなるように構成した。
は、アンプ回路の動作が不安定になり、映像データの書
き込み不足による線欠陥が生じる。 【解決手段】 メモリ電源配線２１，２２が信号線１１
と交差する領域Ａの配線幅を、メモリ電源配線２１，２
２が信号線１１と交差しない領域Ｂの配線幅よりも広く
して、領域Ａでの配線容量が領域Ｂでの配線容量よりも
大きくなるように構成した。
Description
【０００１】
【発明の属する技術分野】この発明は、画素内にメモリ
素子を備えた電極基板と、この電極基板により構成され
る平面表示装置に関する。
素子を備えた電極基板と、この電極基板により構成され
る平面表示装置に関する。
【０００２】
【従来の技術】近年、液晶表示装置に代表される平面表
示装置は、軽量、薄型、低消費電力という利点を活かし
て携帯電話や電子ブック等の小型情報端末のディスプレ
イとして主流になりつつある。これらの小型情報端末は
一般にバッテリー駆動であるため、低消費電力が重要な
課題となっている。例えば、携帯電話では、待ち受け期
間中は低消費電力で静止画表示できることが求められて
おり、これを実現するための技術として、画素内にメモ
リ素子を備えた液晶表示装置（特開２００１−２６４８
１４号公報など）が提案されている。この様な、画素内
にメモリ素子を備えた液晶表示装置では、通常表示期間
では外部から供給された映像データを使って画素を駆動
し、且つこの期間はメモリ素子を駆動する回路を止め、
また静止画表示期間（待ち受け期間）ではメモリ素子に
保持された静止画データを使って画素を駆動し、且つこ
の期間は周辺駆動回路の動作を停止することで、静止画
表示期間における消費電力の低減を図っている。
示装置は、軽量、薄型、低消費電力という利点を活かし
て携帯電話や電子ブック等の小型情報端末のディスプレ
イとして主流になりつつある。これらの小型情報端末は
一般にバッテリー駆動であるため、低消費電力が重要な
課題となっている。例えば、携帯電話では、待ち受け期
間中は低消費電力で静止画表示できることが求められて
おり、これを実現するための技術として、画素内にメモ
リ素子を備えた液晶表示装置（特開２００１−２６４８
１４号公報など）が提案されている。この様な、画素内
にメモリ素子を備えた液晶表示装置では、通常表示期間
では外部から供給された映像データを使って画素を駆動
し、且つこの期間はメモリ素子を駆動する回路を止め、
また静止画表示期間（待ち受け期間）ではメモリ素子に
保持された静止画データを使って画素を駆動し、且つこ
の期間は周辺駆動回路の動作を停止することで、静止画
表示期間における消費電力の低減を図っている。
【０００３】
【発明が解決しようとする課題】ところで、画素を駆動
するための周辺駆動回路として、画素に映像データを供
給する信号線駆動回路がある。例えば、ラッチ回路、Ｄ
／Ａ変換回路及びアンプ回路で構成された信号線駆動回
路では、外部から供給されたデジタル映像データをラッ
チ回路に保持し、Ｄ／Ａ変換回路でアナログ映像データ
に変換し、更にアンプ回路で電流増幅を行った後、信号
線に出力している。この様な信号線駆動回路において
は、信号線の配線容量が小さいとアンプ回路の動作が不
安定になり、所定の書き込み時間内に映像データを正し
く書き込めないことがある。とくに、携帯電話のように
画面サイズが小さい場合には、信号線の配線容量が小さ
くなるため、映像データを正しく書き込むことができ
ず、その信号線につながる画素が表示不良になることか
ら、画面上では線欠陥として認識され、表示品位が低下
するという問題点があった。
するための周辺駆動回路として、画素に映像データを供
給する信号線駆動回路がある。例えば、ラッチ回路、Ｄ
／Ａ変換回路及びアンプ回路で構成された信号線駆動回
路では、外部から供給されたデジタル映像データをラッ
チ回路に保持し、Ｄ／Ａ変換回路でアナログ映像データ
に変換し、更にアンプ回路で電流増幅を行った後、信号
線に出力している。この様な信号線駆動回路において
は、信号線の配線容量が小さいとアンプ回路の動作が不
安定になり、所定の書き込み時間内に映像データを正し
く書き込めないことがある。とくに、携帯電話のように
画面サイズが小さい場合には、信号線の配線容量が小さ
くなるため、映像データを正しく書き込むことができ
ず、その信号線につながる画素が表示不良になることか
ら、画面上では線欠陥として認識され、表示品位が低下
するという問題点があった。
【０００４】この発明の目的は、映像データの書き込み
不足による線欠陥の発生を低減することにより、良好な
表示品位を得ることができる電極基板及び平面表示装置
を提供することにある。
不足による線欠陥の発生を低減することにより、良好な
表示品位を得ることができる電極基板及び平面表示装置
を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明は、主面上に、マトリクス状に配線
された複数の走査線及び複数の信号線、このマトリクス
の各格子毎に配置された画素スイッチ素子、前記画素ス
イッチ素子を介して前記信号線と接続する前記各格子毎
に設けられた画素電極、前記画素電極に書き込む映像デ
ータを保持可能な前記各格子毎に設けられたメモリ素
子、前記メモリ素子に所定の電源電圧を供給するメモリ
電源配線、前記画素電極と電気的に並列に接続された補
助容量、前記補助容量に所定の電源電圧を供給する補助
容量電源配線を備えた電極基板において、前記メモリ電
源配線が前記信号線と交差する領域での配線幅が、前記
信号線と交差しない領域での配線幅よりも広いことを特
徴とする。
め、請求項１の発明は、主面上に、マトリクス状に配線
された複数の走査線及び複数の信号線、このマトリクス
の各格子毎に配置された画素スイッチ素子、前記画素ス
イッチ素子を介して前記信号線と接続する前記各格子毎
に設けられた画素電極、前記画素電極に書き込む映像デ
ータを保持可能な前記各格子毎に設けられたメモリ素
子、前記メモリ素子に所定の電源電圧を供給するメモリ
電源配線、前記画素電極と電気的に並列に接続された補
助容量、前記補助容量に所定の電源電圧を供給する補助
容量電源配線を備えた電極基板において、前記メモリ電
源配線が前記信号線と交差する領域での配線幅が、前記
信号線と交差しない領域での配線幅よりも広いことを特
徴とする。
【０００６】請求項２の発明は、請求項１において、前
記補助容量電源配線が前記信号線と交差する領域での配
線幅が、前記信号線と交差しない領域での配線幅よりも
狭いことを特徴とする。
記補助容量電源配線が前記信号線と交差する領域での配
線幅が、前記信号線と交差しない領域での配線幅よりも
狭いことを特徴とする。
【０００７】請求項３の発明は、請求項１において、前
記メモリ電源配線が前記信号線と交差する領域での配線
幅が、前記補助容量電源配線が前記信号線と交差する領
域での配線幅よりも広いことを特徴とする。
記メモリ電源配線が前記信号線と交差する領域での配線
幅が、前記補助容量電源配線が前記信号線と交差する領
域での配線幅よりも広いことを特徴とする。
【０００８】請求項４の発明は、請求項１乃至３におい
て、主面上に、前記走査線に走査信号を供給する走査線
駆動回路と、前記信号線に映像データを供給する信号線
駆動回路とを備えることを特徴とする。
て、主面上に、前記走査線に走査信号を供給する走査線
駆動回路と、前記信号線に映像データを供給する信号線
駆動回路とを備えることを特徴とする。
【０００９】また、上記目的を達成するため、請求項５
の発明は、主面上に、マトリクス状に配線された複数の
走査線及び複数の信号線、このマトリクスの各格子毎に
配置された画素スイッチ素子、前記画素スイッチ素子を
介して前記信号線と接続する前記各格子毎に設けられた
画素電極、前記画素電極に書き込む映像データを保持可
能な前記各格子毎に設けられたメモリ素子、前記メモリ
素子に所定の電源電圧を供給するメモリ電源配線、前記
画素電極と電気的に並列に接続された補助容量、前記補
助容量に所定の電源電圧を供給する補助容量電源配線を
備え、前記メモリ電源配線が前記信号線と交差する領域
での配線幅が前記信号線と交差しない領域での配線幅よ
りも広くなるように構成されたアレイ基板と、主面上
に、前記画素電極と相対する対向電極を備えた対向基板
と、前記２つの基板間に保持された表示層とを備えるこ
とを特徴とする。
の発明は、主面上に、マトリクス状に配線された複数の
走査線及び複数の信号線、このマトリクスの各格子毎に
配置された画素スイッチ素子、前記画素スイッチ素子を
介して前記信号線と接続する前記各格子毎に設けられた
画素電極、前記画素電極に書き込む映像データを保持可
能な前記各格子毎に設けられたメモリ素子、前記メモリ
素子に所定の電源電圧を供給するメモリ電源配線、前記
画素電極と電気的に並列に接続された補助容量、前記補
助容量に所定の電源電圧を供給する補助容量電源配線を
備え、前記メモリ電源配線が前記信号線と交差する領域
での配線幅が前記信号線と交差しない領域での配線幅よ
りも広くなるように構成されたアレイ基板と、主面上
に、前記画素電極と相対する対向電極を備えた対向基板
と、前記２つの基板間に保持された表示層とを備えるこ
とを特徴とする。
【００１０】請求項６の発明は、請求項５において、前
記補助容量電源配線が前記信号線と交差する領域での配
線幅が、前記信号線と交差しない領域での配線幅よりも
狭いことを特徴とする。
記補助容量電源配線が前記信号線と交差する領域での配
線幅が、前記信号線と交差しない領域での配線幅よりも
狭いことを特徴とする。
【００１１】請求項７の発明は、請求項５において、前
記メモリ電源配線が前記信号線と交差する領域での配線
幅が、前記補助容量電源配線が前記信号線と交差する領
域での配線幅よりも広いことを特徴とする。
記メモリ電源配線が前記信号線と交差する領域での配線
幅が、前記補助容量電源配線が前記信号線と交差する領
域での配線幅よりも広いことを特徴とする。
【００１２】請求項８の発明は、請求項５乃至７におい
て、前記アレイ基板の主面上に、前記走査線に走査信号
を供給する走査線駆動回路と、前記信号線に映像データ
を供給する信号線駆動回路とを備えることを特徴とす
る。
て、前記アレイ基板の主面上に、前記走査線に走査信号
を供給する走査線駆動回路と、前記信号線に映像データ
を供給する信号線駆動回路とを備えることを特徴とす
る。
【００１３】好ましい形態として、前記メモリ電源配線
が、Ｈｉｇｈ電源電圧を供給する第１メモリ電源配線
と、Ｌｏｗ電源電圧を供給する第２メモリ電源配線とで
構成され、これら２つの電源配線が、前記補助容量電源
配線とともに前記走査線と並列に配線されるように構成
する。
が、Ｈｉｇｈ電源電圧を供給する第１メモリ電源配線
と、Ｌｏｗ電源電圧を供給する第２メモリ電源配線とで
構成され、これら２つの電源配線が、前記補助容量電源
配線とともに前記走査線と並列に配線されるように構成
する。
【００１４】
【発明の実施の形態】以下、本発明に係わる電極基板及
び平面表示装置を液晶表示装置に適用した場合の一実施
形態について説明する。
び平面表示装置を液晶表示装置に適用した場合の一実施
形態について説明する。
【００１５】図２は、本実施形態に係わる液晶表示装置
１００の概略構成図である。ここでは、アレイ基板上に
画素部、走査線駆動回路及び信号線駆動回路を一体に形
成した、駆動回路内蔵型の液晶表示装置を例とする。た
だし、走査線駆動回路及び信号線駆動回路は、外部基板
上に配置された構成であってもよい。
１００の概略構成図である。ここでは、アレイ基板上に
画素部、走査線駆動回路及び信号線駆動回路を一体に形
成した、駆動回路内蔵型の液晶表示装置を例とする。た
だし、走査線駆動回路及び信号線駆動回路は、外部基板
上に配置された構成であってもよい。
【００１６】画素部１１０は、アレイ基板１０１上に配
線された複数本の信号線１１と複数本の走査線１２（図
２では各線を１つだけ示す）及び画素１０により構成さ
れている。各信号線１１の一方の端は信号線駆動回路１
３０に接続され、各走査線１２の一方の端は走査線駆動
回路１２０に接続されている。そして画素１０は、信号
線１１と走査線１２で構成されるマトリクスの各格子毎
に形成されている。また、アレイ基板１０１上には、後
述する補助容量電源配線１９、メモリ電源配線２１及び
２２が走査線１２と並列に配線されている。
線された複数本の信号線１１と複数本の走査線１２（図
２では各線を１つだけ示す）及び画素１０により構成さ
れている。各信号線１１の一方の端は信号線駆動回路１
３０に接続され、各走査線１２の一方の端は走査線駆動
回路１２０に接続されている。そして画素１０は、信号
線１１と走査線１２で構成されるマトリクスの各格子毎
に形成されている。また、アレイ基板１０１上には、後
述する補助容量電源配線１９、メモリ電源配線２１及び
２２が走査線１２と並列に配線されている。
【００１７】画素１０は、画素スイッチ素子１３、画素
電極１４、対向電極１５、液晶層１６、補助容量１７及
びメモリ素子１８により構成されている。
電極１４、対向電極１５、液晶層１６、補助容量１７及
びメモリ素子１８により構成されている。
【００１８】画素スイッチ素子１３のソースは信号線１
１に、ゲートは走査線１２に、またドレインは画素電極
１４、補助容量１７及びメモリ素子１８にそれぞれ接続
されている。画素スイッチ素子１３は、走査線１２に供
給される走査信号によりオン／オフが制御され、オン時
に信号線１１と画素電極１４が導通することにより、信
号線１１に供給された映像データが画素電極１４（又は
メモリ素子１８）に書き込まれる。
１に、ゲートは走査線１２に、またドレインは画素電極
１４、補助容量１７及びメモリ素子１８にそれぞれ接続
されている。画素スイッチ素子１３は、走査線１２に供
給される走査信号によりオン／オフが制御され、オン時
に信号線１１と画素電極１４が導通することにより、信
号線１１に供給された映像データが画素電極１４（又は
メモリ素子１８）に書き込まれる。
【００１９】画素電極１４と相対する対向電極１５は、
図示しない対向基板上に形成され、図示しない対向電極
ドライバ回路から所定の対向電圧が供給されている。画
素電極１４と対向電極１５との間には液晶層１６が充填
され、アレイ基板１０１と図示しない対向基板の周囲は
図示しないシール材により封止されている。画素電極１
４に書き込まれた映像データは、画素電極１４と対向電
極１５との間に信号電圧として充電され、これに液晶層
１６が応答することで画素１０に映像が表示される。
図示しない対向基板上に形成され、図示しない対向電極
ドライバ回路から所定の対向電圧が供給されている。画
素電極１４と対向電極１５との間には液晶層１６が充填
され、アレイ基板１０１と図示しない対向基板の周囲は
図示しないシール材により封止されている。画素電極１
４に書き込まれた映像データは、画素電極１４と対向電
極１５との間に信号電圧として充電され、これに液晶層
１６が応答することで画素１０に映像が表示される。
【００２０】補助容量１７には、補助容量ドライバ回路
１４０から補助容量電源配線１９を通じて所定の補助容
量電圧が与えられている。また、メモリ素子１８には、
メモリ素子ドライバ回路１５０からメモリ電源配線２１
を通じて電源電圧ＳＶＤＤが、またメモリ電源配線２２
を通じて電源電圧ＳＶＳＳがそれぞれ供給されている。
本実施形態において、電源電圧ＳＶＤＤはＨｉｇｈ電源
電圧であり、電源電圧ＳＶＳＳはＬｏｗ電源電圧であ
る。例えば、電源電圧ＳＶＤＤには５Ｖ、電源電圧ＳＶ
ＳＳには０Ｖの固定電位がそれぞれ供給される。
１４０から補助容量電源配線１９を通じて所定の補助容
量電圧が与えられている。また、メモリ素子１８には、
メモリ素子ドライバ回路１５０からメモリ電源配線２１
を通じて電源電圧ＳＶＤＤが、またメモリ電源配線２２
を通じて電源電圧ＳＶＳＳがそれぞれ供給されている。
本実施形態において、電源電圧ＳＶＤＤはＨｉｇｈ電源
電圧であり、電源電圧ＳＶＳＳはＬｏｗ電源電圧であ
る。例えば、電源電圧ＳＶＤＤには５Ｖ、電源電圧ＳＶ
ＳＳには０Ｖの固定電位がそれぞれ供給される。
【００２１】走査線駆動回路１２０は、図示しないシフ
トレジスタ、レベルシフタ及びバッファ回路により構成
され、図示しない外部コントロールＩＣから供給される
クロック信号／スタート信号に基づいて、各走査線１２
に所定期間毎に走査信号を出力する。
トレジスタ、レベルシフタ及びバッファ回路により構成
され、図示しない外部コントロールＩＣから供給される
クロック信号／スタート信号に基づいて、各走査線１２
に所定期間毎に走査信号を出力する。
【００２２】信号線駆動回路１３０は、１ライン分の映
像データを所定時間保持するラッチ回路１３１と、デジ
タル映像データをアナログ映像データに変換するＤ／Ａ
変換回路１３２と、Ｄ／Ａ変換された映像データを電流
増幅するアンプ回路１３３とから構成されている。この
信号線駆動回路１３０には、図示しない外部コントロー
ルＩＣからクロック信号／スタート信号が供給されると
ともに、図示しないビデオバスを通じて映像データが供
給されている。信号線駆動回路１３０では、前記外部コ
ントロールＩＣから供給されるクロック信号／スタート
信号に基づいて、前記各回路を動作させることにより、
所定期間毎に１ライン分の映像データを信号線１１に出
力する。
像データを所定時間保持するラッチ回路１３１と、デジ
タル映像データをアナログ映像データに変換するＤ／Ａ
変換回路１３２と、Ｄ／Ａ変換された映像データを電流
増幅するアンプ回路１３３とから構成されている。この
信号線駆動回路１３０には、図示しない外部コントロー
ルＩＣからクロック信号／スタート信号が供給されると
ともに、図示しないビデオバスを通じて映像データが供
給されている。信号線駆動回路１３０では、前記外部コ
ントロールＩＣから供給されるクロック信号／スタート
信号に基づいて、前記各回路を動作させることにより、
所定期間毎に１ライン分の映像データを信号線１１に出
力する。
【００２３】上記のように構成された液晶表示装置１０
０の動作を簡単に説明すると、通常表示期間では、メモ
リ素子１８と画素電極１４との間の導通を切り離し、信
号線１１に供給された映像データを画素スイッチ素子１
３を通じて画素電極１４に書き込むことで表示を行う。
また静止画表示期間では、メモリ素子１８と画素電極１
４との間を導通させ、静止画映像データを信号線１１か
ら画素スイッチ素子１３を通じてメモリ素子１８に書き
込む。その後は、走査線駆動回路１２０と信号線駆動回
路１３０の動作を停止し、メモリ素子１８に保持してい
る静止画映像データを画素電極１４に書き込むことで表
示を行う。
０の動作を簡単に説明すると、通常表示期間では、メモ
リ素子１８と画素電極１４との間の導通を切り離し、信
号線１１に供給された映像データを画素スイッチ素子１
３を通じて画素電極１４に書き込むことで表示を行う。
また静止画表示期間では、メモリ素子１８と画素電極１
４との間を導通させ、静止画映像データを信号線１１か
ら画素スイッチ素子１３を通じてメモリ素子１８に書き
込む。その後は、走査線駆動回路１２０と信号線駆動回
路１３０の動作を停止し、メモリ素子１８に保持してい
る静止画映像データを画素電極１４に書き込むことで表
示を行う。
【００２４】図１は、画素１０の概略平面図であり、図
２と同等部分には同一符号を付している。ただし、先に
説明した図２は、画素１０の回路構成を等価的に図示し
たものであるため、図１において各部の配置は必ずしも
図２と同じではない。また、図１では、画素スイッチ素
子１３及び走査線１２の図示を省略している。
２と同等部分には同一符号を付している。ただし、先に
説明した図２は、画素１０の回路構成を等価的に図示し
たものであるため、図１において各部の配置は必ずしも
図２と同じではない。また、図１では、画素スイッチ素
子１３及び走査線１２の図示を省略している。
【００２５】本実施形態においては、メモリ電源配線２
１，２２が信号線１１と交差する領域Ａの配線幅を、メ
モリ電源配線２１，２２が信号線１１と交差しない領域
Ｂの配線幅よりも広くすることにより、領域Ａでの配線
容量が領域Ｂでの配線容量よりも大きくなるように構成
されている。
１，２２が信号線１１と交差する領域Ａの配線幅を、メ
モリ電源配線２１，２２が信号線１１と交差しない領域
Ｂの配線幅よりも広くすることにより、領域Ａでの配線
容量が領域Ｂでの配線容量よりも大きくなるように構成
されている。
【００２６】このような配線構造とすることにより、各
信号線１１の配線容量が大きくなり、アンプ回路１３３
（図２）の動作を安定させることができるため、書き込
み時間内に映像データを正しく書き込むことが可能とな
る。図３は、メモリ電源配線２１，２２の配線幅を一定
とした場合の信号線１１から画素電極１４への書き込み
特性を示す波形図、図４は、メモリ電源配線２１，２２
を図１のような配線構造とした場合の信号線１１から画
素電極１４への書き込み特性を示す波形図である。図３
及び図４において、縦軸（Ｖ）は信号線１１から画素電
極１４へ書き込まれる映像データの信号電圧、横軸
（ｔ）は時間をそれぞれ示している。
信号線１１の配線容量が大きくなり、アンプ回路１３３
（図２）の動作を安定させることができるため、書き込
み時間内に映像データを正しく書き込むことが可能とな
る。図３は、メモリ電源配線２１，２２の配線幅を一定
とした場合の信号線１１から画素電極１４への書き込み
特性を示す波形図、図４は、メモリ電源配線２１，２２
を図１のような配線構造とした場合の信号線１１から画
素電極１４への書き込み特性を示す波形図である。図３
及び図４において、縦軸（Ｖ）は信号線１１から画素電
極１４へ書き込まれる映像データの信号電圧、横軸
（ｔ）は時間をそれぞれ示している。
【００２７】メモリ電源配線２１，２２の配線幅を一定
とした場合は、信号線１１の配線容量が小さいため、ア
ンプ回路の動作が不安定となり、図３に示すように書き
込み時間内に映像データを正しく書き込むことができな
い。一方、メモリ電源配線２１，２２を図１のような配
線構造とした場合は、信号線１１の配線容量が大きくな
り、アンプ回路の動作を安定させることができるため、
図４に示すように書き込み時間内に映像データを正しく
書き込むことができる。したがって、本実施形態の配線
構造によれば、画面上での線欠陥の発生を低減して、良
好な表示品位を得ることができる。ちなみに、本発明者
らの実験によると、２インチサイズの画面では、信号線
１本当たりの配線容量は７ｐＦから１０ｐＦとなり、映
像データが正しく書き込めたことが確認されている。
とした場合は、信号線１１の配線容量が小さいため、ア
ンプ回路の動作が不安定となり、図３に示すように書き
込み時間内に映像データを正しく書き込むことができな
い。一方、メモリ電源配線２１，２２を図１のような配
線構造とした場合は、信号線１１の配線容量が大きくな
り、アンプ回路の動作を安定させることができるため、
図４に示すように書き込み時間内に映像データを正しく
書き込むことができる。したがって、本実施形態の配線
構造によれば、画面上での線欠陥の発生を低減して、良
好な表示品位を得ることができる。ちなみに、本発明者
らの実験によると、２インチサイズの画面では、信号線
１本当たりの配線容量は７ｐＦから１０ｐＦとなり、映
像データが正しく書き込めたことが確認されている。
【００２８】また、本実施形態においては、補助容量電
源配線１９が信号線１１と交差する領域Ｃの配線幅を、
補助容量電源配線１９が信号線１１と交差しない領域Ｄ
の配線幅よりも狭くすることにより、領域Ｃでの配線容
量が領域Ｄでの配線容量よりも小さくなるように構成さ
れている。更に、本実施形態においては、メモリ電源配
線２１，２２が信号線１１と交差する領域Ａの配線幅
を、補助容量電源配線１９が信号線１１と交差する領域
Ｃの配線幅よりも広くすることにより、領域Ａでの配線
容量が領域Ｃでの配線容量よりも大きくなるように構成
されている。すなわち、液晶を交流駆動するために、コ
モン反転駆動（所定周期で画素電極１４と対向電極１５
の電圧レベルを反転させる）を行った場合、補助容量電
源配線１９は、例えば３Ｖ〜５Ｖ振幅で駆動されること
になる。このとき、信号線１１と補助容量電源配線１９
との間で形成される配線容量が大きいと、対向電極１５
の電圧レベルをローからハイ、及びハイからローへの切
り替えに時間がかかり、横ストロークが発生する原因と
なる。しかしながら、本実施形態のような配線構造とす
ることにより、対向電極１５の電圧レベルの切り替えを
スムーズに行うことができるようになり、横ストローク
の発生を低減して、良好な表示品位を得ることができ
る。
源配線１９が信号線１１と交差する領域Ｃの配線幅を、
補助容量電源配線１９が信号線１１と交差しない領域Ｄ
の配線幅よりも狭くすることにより、領域Ｃでの配線容
量が領域Ｄでの配線容量よりも小さくなるように構成さ
れている。更に、本実施形態においては、メモリ電源配
線２１，２２が信号線１１と交差する領域Ａの配線幅
を、補助容量電源配線１９が信号線１１と交差する領域
Ｃの配線幅よりも広くすることにより、領域Ａでの配線
容量が領域Ｃでの配線容量よりも大きくなるように構成
されている。すなわち、液晶を交流駆動するために、コ
モン反転駆動（所定周期で画素電極１４と対向電極１５
の電圧レベルを反転させる）を行った場合、補助容量電
源配線１９は、例えば３Ｖ〜５Ｖ振幅で駆動されること
になる。このとき、信号線１１と補助容量電源配線１９
との間で形成される配線容量が大きいと、対向電極１５
の電圧レベルをローからハイ、及びハイからローへの切
り替えに時間がかかり、横ストロークが発生する原因と
なる。しかしながら、本実施形態のような配線構造とす
ることにより、対向電極１５の電圧レベルの切り替えを
スムーズに行うことができるようになり、横ストローク
の発生を低減して、良好な表示品位を得ることができ
る。
【００２９】上記実施形態においては、メモリ電源配線
２１，２２の２本について信号線１１と交差する領域の
配線幅を広くするように構成しているが、メモリ電源配
線２１又は２２のいずれか一方の配線幅のみを広くする
ように構成してもよい。また、補助容量電源配線１９が
信号線１１と交差する領域の配線幅を狭くする構成にお
いて、配線幅を狭くする位置は図１の例に限定されるも
のではなく、その幅や位置は適宜に変更可能である。
２１，２２の２本について信号線１１と交差する領域の
配線幅を広くするように構成しているが、メモリ電源配
線２１又は２２のいずれか一方の配線幅のみを広くする
ように構成してもよい。また、補助容量電源配線１９が
信号線１１と交差する領域の配線幅を狭くする構成にお
いて、配線幅を狭くする位置は図１の例に限定されるも
のではなく、その幅や位置は適宜に変更可能である。
【００３０】また、上記実施形態においては、本発明を
液晶表示装置に適用した例について説明したが、本発明
に係わる平面表示装置の構成要件の一つである表示層は
液晶層に限定されるものではなく、他の物質によって置
き換えることができる。
液晶表示装置に適用した例について説明したが、本発明
に係わる平面表示装置の構成要件の一つである表示層は
液晶層に限定されるものではなく、他の物質によって置
き換えることができる。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
信号線の配線容量を増やすことができるため、映像デー
タの書き込み不足による線欠陥の発生を低減して、良好
な表示品位を得ることができる。
信号線の配線容量を増やすことができるため、映像デー
タの書き込み不足による線欠陥の発生を低減して、良好
な表示品位を得ることができる。
【図１】図２に示す画素の概略平面図。
【図２】本実施形態に係わる液晶表示装置の概略構成
図。
図。
【図３】メモリ電源配線の配線幅を一定とした場合の信
号線から画素電極への書き込み特性を示す波形図。
号線から画素電極への書き込み特性を示す波形図。
【図４】メモリ電源配線を図１のような配線構造とした
場合の信号線から画素電極への書き込み特性を示す波形
図。
場合の信号線から画素電極への書き込み特性を示す波形
図。
１０…画素、１１…信号線、１２…走査線、１３…画素
スイッチ素子、１４…画素電極、１５…対向電極、１６
…液晶層、１７…補助容量、１８…メモリ素子、１９…
補助容量電源配線、２１，２２…メモリ電源配線、１０
０…液晶表示装置、１０１…アレイ基板、１１０…画素
部、１２０…走査線駆動回路、１３０…信号線駆動回
路、１４０…補助容量ドライバ回路、１５０…メモリ素
子ドライバ回路
スイッチ素子、１４…画素電極、１５…対向電極、１６
…液晶層、１７…補助容量、１８…メモリ素子、１９…
補助容量電源配線、２１，２２…メモリ電源配線、１０
０…液晶表示装置、１０１…アレイ基板、１１０…画素
部、１２０…走査線駆動回路、１３０…信号線駆動回
路、１４０…補助容量ドライバ回路、１５０…メモリ素
子ドライバ回路
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Ｆターム(参考） 2H092 GA40 GA61 JA24 JB25 JB34
JB69 NA01 NA26 PA06
5C094 AA02 AA09 AA53 BA03 BA09
BA43 CA19 DA09 DA13 EA05
FA04
5F033 GG04 MM21 NN21 VV10 VV15
Claims (8)
- 【請求項１】 主面上に、マトリクス状に配線された複
数の走査線及び複数の信号線、このマトリクスの各格子
毎に配置された画素スイッチ素子、前記画素スイッチ素
子を介して前記信号線と接続する前記各格子毎に設けら
れた画素電極、前記画素電極に書き込む映像データを保
持可能な前記各格子毎に設けられたメモリ素子、前記メ
モリ素子に所定の電源電圧を供給するメモリ電源配線、
前記画素電極と電気的に並列に接続された補助容量、前
記補助容量に所定の電源電圧を供給する補助容量電源配
線を備えた電極基板において、前記メモリ電源配線が前
記信号線と交差する領域での配線幅が、前記信号線と交
差しない領域での配線幅よりも広いことを特徴とする電
極基板。 - 【請求項２】 前記補助容量電源配線が前記信号線と交
差する領域での配線幅が、前記信号線と交差しない領域
での配線幅よりも狭いことを特徴とする請求項１に記載
の電極基板。 - 【請求項３】 前記メモリ電源配線が前記信号線と交差
する領域での配線幅が、前記補助容量電源配線が前記信
号線と交差する領域での配線幅よりも広いことを特徴と
する請求項１に記載の電極基板。 - 【請求項４】 主面上に、前記走査線に走査信号を供給
する走査線駆動回路と、前記信号線に映像データを供給
する信号線駆動回路とを備えることを特徴とする請求項
１乃至３に記載の電極基板。 - 【請求項５】 主面上に、マトリクス状に配線された複
数の走査線及び複数の信号線、このマトリクスの各格子
毎に配置された画素スイッチ素子、前記画素スイッチ素
子を介して前記信号線と接続する前記各格子毎に設けら
れた画素電極、前記画素電極に書き込む映像データを保
持可能な前記各格子毎に設けられたメモリ素子、前記メ
モリ素子に所定の電源電圧を供給するメモリ電源配線、
前記画素電極と電気的に並列に接続された補助容量、前
記補助容量に所定の電源電圧を供給する補助容量電源配
線を備え、前記メモリ電源配線が前記信号線と交差する
領域での配線幅が前記信号線と交差しない領域での配線
幅よりも広くなるように構成されたアレイ基板と、主面
上に、前記画素電極と相対する対向電極を備えた対向基
板と、前記２つの基板間に保持された表示層とを備える
ことを特徴とする平面表示装置。 - 【請求項６】 前記補助容量電源配線が前記信号線と交
差する領域での配線幅が、前記信号線と交差しない領域
での配線幅よりも狭いことを特徴とする請求項５に記載
の平面表示装置。 - 【請求項７】 前記メモリ電源配線が前記信号線と交差
する領域での配線幅が、前記補助容量電源配線が前記信
号線と交差する領域での配線幅よりも広いことを特徴と
する請求項５に記載の平面表示装置。 - 【請求項８】 前記アレイ基板の主面上に、前記走査線
に走査信号を供給する走査線駆動回路と、前記信号線に
映像データを供給する信号線駆動回路とを備えることを
特徴とする請求項５乃至７に記載の平面表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002012836A JP2003216063A (ja) | 2002-01-22 | 2002-01-22 | 電極基板及び平面表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002012836A JP2003216063A (ja) | 2002-01-22 | 2002-01-22 | 電極基板及び平面表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003216063A true JP2003216063A (ja) | 2003-07-30 |
Family
ID=27649936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002012836A Abandoned JP2003216063A (ja) | 2002-01-22 | 2002-01-22 | 電極基板及び平面表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003216063A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005202254A (ja) * | 2004-01-19 | 2005-07-28 | Sony Corp | 表示装置 |
| JPWO2007135893A1 (ja) * | 2006-05-19 | 2009-10-01 | シャープ株式会社 | 表示装置 |
| US9379053B2 (en) | 2012-03-05 | 2016-06-28 | Ps4 Luxco S.A.R.L. | Semiconductor device having signal line and power supply line intersecting with each other |
| JP2022083171A (ja) * | 2020-11-24 | 2022-06-03 | 株式会社ジャパンディスプレイ | トランジスタ基板およびその製造方法 |
-
2002
- 2002-01-22 JP JP2002012836A patent/JP2003216063A/ja not_active Abandoned
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005202254A (ja) * | 2004-01-19 | 2005-07-28 | Sony Corp | 表示装置 |
| JPWO2007135893A1 (ja) * | 2006-05-19 | 2009-10-01 | シャープ株式会社 | 表示装置 |
| JP4724749B2 (ja) * | 2006-05-19 | 2011-07-13 | シャープ株式会社 | 表示装置 |
| US8395744B2 (en) | 2006-05-19 | 2013-03-12 | Sharp Kabushiki Kaisha | Display device including dummy pixel region |
| US9379053B2 (en) | 2012-03-05 | 2016-06-28 | Ps4 Luxco S.A.R.L. | Semiconductor device having signal line and power supply line intersecting with each other |
| JP2022083171A (ja) * | 2020-11-24 | 2022-06-03 | 株式会社ジャパンディスプレイ | トランジスタ基板およびその製造方法 |
| JP7562383B2 (ja) | 2020-11-24 | 2024-10-07 | 株式会社ジャパンディスプレイ | トランジスタ基板およびその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050119 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20060705 |