JP2003152078A - 半導体回路の遅延時間調整方法および装置 - Google Patents

Abstract

(57)【要約】 【課題】半導体回路設計時に行う半導体回路の遅延時間
調整方法に関し、設計時間の短縮化と、遅延時間調整の
高精度化を図ることができるようにする。 【解決手段】セル物理ライブラリ２を用い、回路記述３
に従ったセル（ドライバビリティ可変セルを含む）のチ
ップ上への配置及びセル間の配線を配置・配線部４で行
い、次に、ＲＣ抽出部５で回路中の配線抵抗及び配線容
量を抽出した後、配線抵抗及び配線容量を含む回路記述
６と遅延時間やスキューやドライバビリティやスルーレ
ート（ＳＲ）等の制約条件７をセル最適化部８に入力
し、セル遅延ライブラリ９を用い、回路記述６中のドラ
イバビリティ可変セルのドライバビリティの最適化によ
り遅延時間調整を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体回路設計時
に使用する半導体回路の遅延時間調整方法および装置に
関する。

【０００２】

【従来の技術】図９は半導体回路設計時に行う従来の半
導体回路の遅延時間調整方法の一例を示す流れ図であ
る。この例は、回路記述に従ったセルのチップ上への配
置およびセル間の配線を行い、次に、回路中の配線抵抗
（Ｒ）および配線容量（Ｃ）を抽出した後、配線抵抗お
よび配線容量を含む回路に対して、セルの挿入やスワッ
ピング等を行うことにより半導体回路の遅延時間調整を
行うというものである。

【０００３】

【発明が解決しようとする課題】セルの挿入やスワッピ
ングという処理を行うと、セルの再配置や再配線という
処理が必要となる。このため、設計上の様々な制約条件
を満たすために、セルの挿入やスワッピングを繰り返し
て行うと、その度にセルの再配置や再配線という処理が
必要となり、ＴＡＴ（turn around time）を悪化させて
しまうという問題点があった。

【０００４】また、従来では、半導体回路の遅延時間調
整を行うに際しては、同種のセルでドライバビリティの
異なるセルは、３、４種類しか用意されていなかった。
このため、セルの挿入やスワッピングによる半導体回路
の遅延時間調整方法では、遅延時間を連続的に調整する
ことができず、精度良く遅延時間調整を行うことができ
ないという問題点があった。

【０００５】本発明は、かかる点に鑑み、回路設計に要
する時間の短縮化と、遅延時間調整の高精度化を図るこ
とができるようにした半導体回路の遅延時間調整方法お
よび装置を提供することを目的とする。

【０００６】

【課題を解決するための手段】本発明の半導体回路の遅
延時間調整方法は、半導体回路にドライバビリティ可変
セルを含め、各ドライバビリティ可変セルのドライバビ
リティを最適化することにより各パスの遅延時間調整を
行う工程を含むというものである。

【０００７】ここで、ドライバビリティ可変セルとは、
全体の物理サイズを変えずに、ドライバビリティを連続
的（アナログ的）に変化させることができるセル、例え
ば、全体の物理サイズを変えずに、ゲート幅を変えるこ
とにより、ドライバビリティを連続的に変化させること
ができるセルであるオンデマンドセル等をいう。

【０００８】本発明の半導体回路の遅延時間調整方法に
よれば、半導体回路にドライバビリティ可変セルを含
め、各ドライバビリティ可変セルのドライバビリティを
最適化することにより各パスの遅延時間調整を行う工程
を含むとしているので、セルの挿入やスワッピングや再
配置や再配線という処理を実行しなくとも、ドライバビ
リティ可変セルのドライバビリティを変化させることで
各パスの遅延時間調整を行うことができる。

【０００９】本発明の半導体回路の遅延時間調整装置
は、回路記述に従ってセルを配置・配線してレイアウト
を作成し、このレイアウト情報から配線抵抗および配線
容量を抽出し、この配線抵抗および配線容量を含む各パ
スの遅延時間調整を行う半導体回路の遅延時間調整装置
であって、セル中にドライバビリティ可変セルを含め、
各ドライバビリティ可変セルのドライバビリティを最適
化することにより各パスの遅延時間調整を行う工程を実
行するための手段を有するというものである。

【００１０】本発明の半導体回路の遅延時間調整装置に
よれば、本発明の半導体回路の遅延時間調整方法を実行
し、セルの挿入やスワッピングや再配置や再配線という
処理を実行しなくとも、ドライバビリティ可変セルのド
ライバビリティを変化させることで各パスの遅延時間調
整を行うことができる。

【００１１】

【発明の実施の形態】図１は本発明の半導体回路の遅延
時間調整方法および装置の一実施形態を示す図である。
本発明の半導体回路の遅延時間調整装置の一実施形態
は、セル生成部１と、セル物理ライブラリ２と、回路記
述３の格納部と、配置・配線部４と、Ｒ（配線抵抗）Ｃ
（配線容量）抽出部５と、ＲＣ抽出部５から出力される
配線抵抗および配線容量を含む回路記述６の格納部と、
遅延時間やスキューやドライバビリティやスルーレート
（ＳＲ）等の制約条件７の格納部と、セル最適化部８
と、セル遅延ライブラリ９と、最適セルによる回路記述
１０の格納部を有している。

【００１２】そして、本発明の半導体回路の遅延時間調
整方法の一実施形態は、セル生成部１により生成された
セル（ドライバビリティ可変セルを含む）のセル物理ラ
イブラリ２を使用し、回路記述３に従ったセルのチップ
上への配置およびセル間の配線を配置・配線部４におい
て行い、次に、ＲＣ抽出部５において、回路中の配線抵
抗および配線容量を抽出した後、ＲＣ抽出部５から出力
される配線抵抗および配線容量を含む回路記述６と、遅
延時間やスキューやドライバビリティやスルーレート等
の制約条件７をセル最適化部８に入力し、セル生成部１
により生成されたセル遅延ライブラリ９を使用し、回路
記述６中のドライバビリティ可変セルのドライバビリテ
ィの最適化を行うことによる遅延時間調整を行い、ドラ
イバビリティ最適セルによる回路記述１０を出力すると
いうものである。

【００１３】図２はドライバビリティ可変セルの面積と
遅延時間との関係を従来セルと比較して示す図である。
図２中、直線Ｌ１、Ｌ２、Ｌ３は最大ドライバビリティ
を異にする３種類のドライバビリティ可変セルの場合、
「星印」は従来セルの場合であり、従来セルは、面積を
変えないと、遅延時間を変えることができないが、ドラ
イバビリティ可変セルは、面積を変えなくとも、遅延時
間を連続的に変えることができることを示している。

【００１４】図３はセル最適化部８で行うドライバビリ
ティ可変セルのドライバビリティ最適化による遅延時間
調整の手順を示す流れ図である。ドライバビリティ可変
セルのドライバビリティ最適化による遅延時間調整は、
ＲＣ抽出部５から出力される配線抵抗および配線容量を
含む回路記述６のタイミング最適化グラフ（ＴＯＧ）へ
のマッピング処理と最小遅延時間調整処理とスキュー調
整処理を順に行ない、更に、必要に応じて、ドライバビ
リティ離散化処理を行うことにより行う。

【００１５】配線抵抗および配線容量を含む回路記述６
のタイミング最適化グラフへのマッピング処理は、遅延
時間調整を効率的に行うために、同時に考慮すべき部分
回路を特定するために行う処理である。最小遅延時間調
整処理は全てのパスの遅延時間を最小にする処理であ
り、スキュー調整処理は全てのパスのスキュー調整を行
う処理である。ドライバビリティ離散化処理は使用する
セルの種類の低減化のための処理である。ここに、ドラ
イバビリティ可変セルのドライバビリティは連続的に変
化させることができるため、セル最適化処理を行うこと
により、使用セル種が膨大になる場合がある。この膨大
になった使用セル種を減らす処理がドライバビリティ離
散化処理であり、必須の処理ではない。

【００１６】図４はタイミング最適化グラフの一例を示
す回路図である。図４中、ＣＬ１〜ＣＬ９はドライバビ
リティ可変セル、Ｒ１〜Ｒ２０は配線抵抗、ＩＮ１は外
部入力ノード、ＯＮ１〜ＯＮ８は外部出力ノード、ＴＮ
１〜ＴＮ４は内部分岐ノード（配線の分岐点）であり、
配線容量は省略しており、分岐していない配線は１個の
抵抗で表している。

【００１７】タイミング最適化グラフは、配線抵抗およ
び配線容量を含む回路記述について、セルグループ（Ｃ
Ｇ）とタイミングコンポーネント（ＴＣ）を構成し、タ
イミングコンポーネントに外部入力ノード側から順にレ
ベル付けを行うことにより作成する。

【００１８】セルグループは、各ノード間のドライバビ
リティ可変セル、配線抵抗および配線容量で構成される
グループであり、図４の回路例では、ＣＧ１〜ＣＧ７が
セルグループである。

【００１９】タイミングコンポーネントは、外部入力ノ
ード又は内部分岐ノード毎に、各々を入力とするセルグ
ループと、セルグループに属さない配線抵抗、配線容量
から構成されるものであり、図４の回路例では、ＴＣ１
〜ＴＣ５がタイミングコンポーネントとなる。

【００２０】このように、タイミング最適化グラフを作
成することで、同じレベルに属するタイミングコンポー
ネントは同時に遅延時間調整を行うことが可能となる。
図５は回路記述のタイミング最適化グラフへのマッピン
グ処理の手順を示す流れ図である。

【００２１】図６は外部入力ノード側からｉ番目のドラ
イバビリティ可変セルとその出力側の配線をモデル化し
た回路図であり、図６中、１２はドライバビリティ可変
セルのモデルである。ここで、テンプレートセルとは、
ドライバビリティ可変セルのドライバビリティを変更す
るときの基本となるセルであり、最小遅延時間調整処理
は、テンプレートセルに対するドライバ値αｉを変化さ
せることにより行うことができる。

【００２２】すなわち、ｉ番目のドライバビリティ可変
セルの遅延時間Ｆｉおよびパスの遅延時間Ｐは、数１に
示すように表すことができるので、テンプレートセルに
対するドライバ値αｉをパスの遅延時間Ｐが最小となる
ドライバ値に変更することにより、最小遅延時間調整処
理を行うことができる。

【００２３】

【数１】

【００２４】図７はスキュー調整処理の手順を示す流れ
図である。スキュー調整処理を行う場合には、まず、タ
イミング最適化グラフからタイミングコンポーネントの
レベルを選択する(ステップＳ１)。このタイミングコン
ポーネントのレベルの選択は、入力側または出力側から
順に行う。

【００２５】次に、選択したレベルのタイミングコンポ
ーネントの中から１個のタイミングコンポーネントを選
択し（ステップＳ２)、更に、選択したタイミングコン
ポーネント内のセルグループの中から１個のセルグルー
プを選択する（ステップＳ３)。そして、選択したセル
グループ内のドライバビリティ可変セルの中から１個の
ドライバビリティ可変セルを選択する（ステップＳ
４)。このドライバビリティ可変セルの選択は、セルグ
ループの入力側または出力側から順に行う。

【００２６】次に、スキューを調整するために最適なド
ライバビリティ可変セルの遅延時間を計算し（ステップ
Ｓ５)、計算した遅延時間となるようにドライバビリテ
ィ可変セルのドライバビリティ値を求める（ステップＳ
６）。

【００２７】次に、ここで求めたドライバビリティ値に
対し、ドライバビリティ制約を満たしているか否かをチ
ェックする（ステップＳ７）。求めたドライバビリティ
値が最大／最小ドライバビリティ値の範囲内にない場合
には、制約条件を満たす中で最も近いドライバビリティ
値とする。

【００２８】次に、セル生成部１に対し、対象セル名と
求められたドライバビリティ値を指定したセル名・ドラ
イバビリティ対応表１１を渡して、所望のドライバビリ
ティ値を持つセル遅延ライブラリ９を得るようにする
（ステップＳ８）。これを用いてパスの遅延計算を行い
（ステップＳ９）、スキューを計算する。

【００２９】ドライバビリティ可変セルのドライバビリ
ティを変更すると、その影響は前後のドライバビリティ
可変セルに伝搬し、ドライバビリティ可変セルの入出力
ピンのスルーレートが変わり、同時に前後のドライバビ
リティ可変セルの遅延時間も変わる。

【００３０】そこで、次に、ドライバビリティ可変セル
の入出力ピンのスルーレートが制約条件を満たしている
か否かをチェックする（ステップＳ１０）。最大／最小
スルーレート範囲内にない場合には、その対象セルやフ
ァンアウトセルのドライバビリティを変更し、遅延計算
を行う。これをスルーレート制約を満たすまで繰り返
す。

【００３１】スルーレート制約条件を満たした場合に
は、次に、遅延時間制約とスキュー制約を満たしている
か否かを調べる（ステップＳ１１）。遅延時間制約とス
キュー制約とを同時に満たすことは難しいため、どちら
を優先するか予め決めておく。スキュー制約を優先する
場合には、まず、全てのパスの遅延時間を最大遅延時間
を持つパスに合わせることを目標としてスキュー制約を
満たすように遅延時間を調整する。その後、目標遅延時
間を徐々に遅延時間制約に近づけながら、かつ、スキュ
ー制約を満たしながら、最も遅延時間制約に近い解を見
つけるように図７中の必要な処理を繰り返して遅延時間
を調整する。

【００３２】遅延時間制約を優先する場合には、まず、
全てのパスの遅延時間を遅延時間制約を満たすように調
整する。そして、その時のスキューを調べ、スキュー制
約を満たさない場合には、最もスキューの大きなパスを
調べ、遅延時間制約の許容範囲内で最大スキューを小さ
くするように図７中の必要な処理を繰り返し、その他の
パスの遅延時間を調整する。

【００３３】なお、タイミングコンポーネント内が分岐
した配線のみで構成されている場合には、タイミングコ
ンポーネント内の配線の遅延値の平均値を用いてスキュ
ー調整を行う。セルを含むタイミングコンポーネント内
の各パスに遅延時間のバラツキが存在する場合も同様と
する。

【００３４】ここで、図１に示すセル生成部１において
は、補間を使用しない通常のセルライブラリ生成方法で
所望のドライバビリティ値のセルライブラリを生成する
方法を採用している。図３および図７に示すセル生成部
１Ａにおいても、セル生成部１と同様の方法で所望のド
ライバビリティ値のセルライブラリを求めるようにして
も良い。しかし、この方法では、非常に多くの処理時間
を要してしまう。そこで、図３および図７に示すセル生
成部１Ａにおいては、高速化を図るために、補間による
セルライブラリ生成方法によってセルライブラリを求め
る方法を採用している。

【００３５】以下、セル生成部１Ａおいて、所望のドラ
イバビリティ値のセルライブラリを求める方法を説明す
る。予めドライバビリティ可変セルのドライバビリティ
値の代表値として最大値、最小値、その中間値（配置・
配線に使用するのに適当な遅延時間を持つドライバビリ
ティ値）の３点を決め、３点の代表値のセルライブラリ
を作成しておく。

【００３６】そして、セル最適化部８からセル名・ドラ
イバビリティ対応表１１を受け取り、指定されたドライ
バビリティ可変セルのドライバビリティ値をＸとする。
予め作成しておいた代表値のセルライブラリを参照し、
Ｘより大きい代表値Ｘmaxと小さい代表値Ｘminのライブ
ラリの中のセル遅延時間に関係する全ての値Ｙに対して
それぞれ線形補間することにより、ドライバビリティ値
Ｘのセル遅延ライブラリ値を計算する。すなわち、数２
に示す計算式により得られる値Ｙを用いてセル遅延ライ
ブラリを作成し、セル最適化処理を繰り返す。

【００３７】

【数２】

【００３８】図８はスキュー調整の一例を示す回路図で
あり、図８中、１２〜１５はドライバビリティ可変セル
である。図８Ａはスキュー調整を行う前の初期状態、図
８Ｂはセル最適化によるスキュー調整後の状態を示して
いる。

【００３９】この例の場合、初期状態では、図８Ａに示
すように、ドライバビリティ可変セル１３〜１５のドラ
イバビリティは１００％とされているが、図８Ｂに示す
ように、ドライバビリティ可変セル１４のドライバビリ
ティを８０％、ドライバビリティ可変セル１５のドライ
バビリティを９０％に変更することにより、スキュー調
整が行われている。

【００４０】次に、使用セル種の低減化のためのドライ
バビリティ可変セルのドライバビリティ離散化方法を説
明する。ドライバビリティ可変セルのドライバビリティ
離散化を行う場合には、セル種ごとにドライバビリティ
値の分布を求める。次に、離散化の単位Δｘを決め、Δ
ｘ毎に、その範囲に含まれるドライバビリティ値の平均
値を代表値として、その範囲に含まれるドライバビリテ
ィ可変セルのドライバビリティ値を代表値に置き換え
る。

【００４１】次に、全てのパスの遅延時間を計算し直
し、全てのパスのスキューを求める。そして、全てのパ
スがスキュー制約を満たすのであれば、Δｘの値を大き
くしてドライバビリティ値を代表値に置きかえる処理を
繰り返す。スキュー制約を満たさないパスが存在する場
合には、スキュー制約を満たさないパス上のドライバビ
リティ可変セルのドライバビリティ値をスキュー制約を
満たす値に固定する。全てのドライバビリティ可変セル
のドライバビリティ値が固定されるまで以上の処理を繰
り返す。これにより、使用セル種を減らすことができ
る。なお、Δｘ毎にその範囲の代表値を計算する時に固
定された値がその範囲にある場合はその固定値を代表値
として使用することにより、使用セル種数はさらに削減
可能である。

【００４２】以上のように、本発明の半導体回路の遅延
時間調整方法の一実施形態によれば、半導体回路にドラ
イバビリティ可変セルを含め、各ドライバビリティ可変
セルのドライバビリティを最適化することにより各パス
の遅延時間調整を行う工程を含むとしたことにより、セ
ルの挿入やスワッピングや再配線という処理を実行しな
くとも、ドライバビリティ可変セルのドライバビリティ
を変化させることで各パスの遅延時間調整を行うことが
できるので、回路設計に要する時間の短縮化を図ること
ができる。

【００４３】また、ドライバビリティ可変セルのドライ
バビリティは連続的に変化させることができるので、各
パスの遅延時間を連続的に変化させることができ、遅延
時間調整の高精度化を図ることができる。

【００４４】また、スキュー調整処理の後、スキュー制
約条件を満たす範囲で、ドライバビリティ可変セルのド
ライバビリティを離散化するとしているので、使用セル
種を低減化することができ、セルライブラリサイズの縮
小化を図ることができる。

【００４５】なお、セル生成において生成されるドライ
バビリティ可変セルは、配置・配線を行う前の論理合成
の段階で回路中に使用することを指定するようにしても
良いし、配置・配線の段階で通常セルをドライバビリテ
ィ可変セルに置き換えるようにしても良い。

【００４６】また、本発明の半導体回路の遅延時間調整
方法の一実施形態においては、全てのパスの最小遅延時
間調整を行う場合に必要となるドライバビリティ可変セ
ルのドライバビリティ値をセルモデルを使用して求める
ようにしているが、この代わりに、図７のステップＳ６
でしたと同様の処理でドライバビリティ可変セルのドラ
イバビリティを近似し、パスの遅延時間が最小になる方
向にドライバビリティを変更するようにしても良い。

【００４７】また、本発明の半導体回路の遅延時間調整
方法の一実施形態においては、最小遅延時間調整処理お
よびスキュー調整処理を行うようにしているが、遅延時
間調整の目的や状況によっては、最小遅延時間調整処理
又はスキュー調整処理のどちらか一方のみを行うように
しても良い。更に、最小遅延時間調整処理のみを行い、
図６に示すドライバ値αｉの値を変更する方法を用いる
のであれば、タイミング最適化グラフの作成処理をも省
略することが可能である。

【００４８】ここで、本発明を整理すると、本発明に
は、以下の半導体回路の遅延時間調整方法および装置が
含まれる。

【００４９】（付記１）半導体回路にドライバビリティ
可変セルを含め、各ドライバビリティ可変セルのドライ
バビリティを最適化することにより各パスの遅延時間調
整を行う工程を含むことを特徴とする半導体回路の遅延
時間調整方法。

【００５０】（付記２）前記各ドライバビリティ可変セ
ルのドライバビリティを最適化することにより各パスの
遅延時間調整を行う工程は、各ドライバビリティ可変セ
ルのドライバビリティを所定値に設定することにより全
てのパスを最小遅延時間に調整する工程と、次に、各ド
ライバビリティ可変セルのドライバビリティを必要に応
じて変更することによりスキュー調整を行う工程を含む
ことを特徴とする付記１記載の半導体回路の遅延時間調
整方法。

【００５１】（付記３）前記各ドライバビリティ可変セ
ルのドライバビリティを最適化することにより各パスの
遅延時間調整を行う工程は、ドライバビリティ可変セル
のチップ上への配置およびドライバビリティ可変セル間
の配線を行った後、配線抵抗および配線容量を抽出し、
配線抵抗および配線容量を含む回路記述をタイミング最
適化グラフにマッピングする工程を含むことを特徴とす
る付記１記載の半導体回路の遅延時間調整方法。

【００５２】（付記４) 前記各ドライバビリティ可変
セルのドライバビリティを最適化することにより各パス
の遅延時間調整を行う工程は、遅延時間制約、スキュー
制約、ドライバビリティ制約およびセルの入出力ピンの
スルーレート制約を考慮して行われることを特徴とする
付記１記載の半導体回路の遅延時間調整方法。

【００５３】（付記５）スキュー制約条件を満たす範囲
で、ドライバビリティ可変セルのドライバビリティを離
散化することにより、使用セル種を低減化する工程を含
んでいることを特徴とする付記１記載の半導体回路の遅
延時間調整方法。

【００５４】（付記６）ドライバビリティ値変更後のド
ライバビリティ可変セルの遅延ライブラリを求めるた
め、補間による遅延ライブラリを求める工程を含むこと
を特徴とする付記１記載の半導体回路の遅延時間調整方
法。

【００５５】（付記７）回路記述に従ってセルを配置・
配線してレイアウトを作成し、該レイアウト情報から配
線抵抗および配線容量を抽出し、該配線抵抗および配線
容量を含む各パスの遅延時間調整を行う半導体回路の遅
延時間調整装置であって、前記セル中にドライバビリテ
ィ可変セルを含め、各ドライバビリティ可変セルのドラ
イバビリティを最適化することにより各パスの遅延時間
調整を行う工程を実行するための手段を有することを特
徴とする半導体回路の遅延時間調整装置。

【００５６】

【発明の効果】以上のように、本発明によれば、半導体
回路にドライバビリティ可変セルを含め、各ドライバビ
リティ可変セルのドライバビリティを最適化することに
より各パスの遅延時間調整を行う工程を含むとしたこと
により、セルの挿入やスワッピングや再配線という処理
を実行しなくとも、ドライバビリティ可変セルのドライ
バビリティを変化させることで各パスの遅延時間調整を
行うことができるので、回路設計に要する時間の短縮化
を図ることができると共に、ドライバビリティ可変セル
のドライバビリティは連続的に変化させることができる
ので、各パスの遅延時間を連続的に変化させることがで
き、遅延時間調整の高精度化を図ることができる。

【図面の簡単な説明】

【図１】本発明の半導体回路の遅延時間調整方法および
装置の一実施形態を示す図である。

【図２】ドライバビリティ可変セルの面積と遅延時間と
の関係を従来セルと比較して示す図である。

【図３】図１に示すセル最適化部で行うドライバビリテ
ィ可変セルのドライバビリティ最適化による遅延時間調
整の手順を示す流れ図である。

【図４】タイミング最適化グラフの一例を示す回路図で
ある。

【図５】回路記述のタイミング最適化グラフへのマッピ
ング処理の手順を示す流れ図である。

【図６】外部入力ノード側からｉ番目のドライバビリテ
ィ可変セルとその出力側の配線をモデル化した回路図で
ある。

【図７】スキュー調整処理の手順を示す流れ図である。

【図８】スキュー調整の一例を示す回路図である。

【図９】従来の半導体回路の遅延時間調整方法の一例を
示す流れ図である。

【符号の説明】

ＣＬ１〜ＣＬ９…ドライバビリティ可変セル Ｒ１〜Ｒ２０…配線抵抗 ＩＮ１…外部入力ノード ＯＮ１〜ＯＮ８…外部出力ノード ＴＮ１〜ＴＮ４…内部分岐ノード

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ａ 21/82 Ｗ Ｆターム(参考） 5B046 AA08 BA04 5F038 CA07 CA17 CD09 CD12 CD13 DF01 EZ09 EZ20 5F064 DD03 EE42 EE43 EE47 FF09 FF52 HH06 HH12

Claims (5)

【特許請求の範囲】
1. 【請求項１】半導体回路にドライバビリティ可変セルを
   含め、各ドライバビリティ可変セルのドライバビリティ
   を最適化することにより各パスの遅延時間調整を行う工
   程を含むことを特徴とする半導体回路の遅延時間調整方
   法。
2. 【請求項２】前記各ドライバビリティ可変セルのドライ
   バビリティを最適化することにより各パスの遅延時間調
   整を行う工程は、各ドライバビリティ可変セルのドライ
   バビリティを所定値に設定することにより全てのパスを
   最小遅延時間に調整する工程と、次に、各ドライバビリ
   ティ可変セルのドライバビリティを必要に応じて変更す
   ることによりスキュー調整を行う工程を含むことを特徴
   とする請求項１記載の半導体回路の遅延時間調整方法。
3. 【請求項３】前記各ドライバビリティ可変セルのドライ
   バビリティを最適化することにより各パスの遅延時間調
   整を行う工程は、ドライバビリティ可変セルのチップ上
   への配置およびドライバビリティ可変セル間の配線を行
   った後、配線抵抗および配線容量を抽出し、配線抵抗お
   よび配線容量を含む回路記述をタイミング最適化グラフ
   にマッピングする工程を含むことを特徴とする請求項１
   記載の半導体回路の遅延時間調整方法。
4. 【請求項４】前記各ドライバビリティ可変セルのドライ
   バビリティを最適化することにより各パスの遅延時間調
   整を行う工程は、遅延時間制約、スキュー制約、ドライ
   バビリティ制約およびセルの入出力ピンのスルーレート
   制約を考慮して行われることを特徴とする請求項１記載
   の半導体回路の遅延時間調整方法。
5. 【請求項５】回路記述に従ってセルを配置・配線してレ
   イアウトを作成し、該レイアウト情報から配線抵抗およ
   び配線容量を抽出し、該配線抵抗および配線容量を含む
   各パスの遅延時間調整を行う半導体回路の遅延時間調整
   装置であって、前記セル中にドライバビリティ可変セル
   を含め、各ドライバビリティ可変セルのドライバビリテ
   ィを最適化することにより各パスの遅延時間調整を行う
   工程を実行するための手段を有することを特徴とする半
   導体回路の遅延時間調整装置。