JP2003036673A

JP2003036673A - 半導体記憶装置

Info

Publication number: JP2003036673A
Application number: JP2001223211A
Authority: JP
Inventors: Gen Morishita; 玄森下; Yasuhiko Tatewaki; 恭彦帶刀; Akira Yamazaki; 彰山崎; Masako Okamoto; 真子岡本; Nobuyuki Fujii; 信行藤井
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-07-24
Filing date: 2001-07-24
Publication date: 2003-02-07
Also published as: US20030021162A1; US6665217B2

Abstract

(57)【要約】【課題】チューニング機能を有するとともに、レイア
ウト設計の容易化および回路動作の安定化が図られた内
部電源回路を備える半導体記憶装置を提供する。【解決手段】チューニング制御回路２００ａは、外部
からのプログラム入力に応答して導通状態から遮断状態
に遷移するヒューズ素子ＦＳ１〜ＦＳ４と、ヒューズ素
子ＦＳ１〜ＦＳ４のそれぞれの状態に応じてチューニン
グ制御信号ＴＳａ１〜ＴＳａ４の信号レベルを駆動する
信号駆動回路２４１〜２４４とを含む。基準電圧発生回
路は、チューニング制御信号ＴＳａ１〜ＴＳａ４に応答
して微調整される電気抵抗値ＲＳに応じて、本発明に従
う半導体記憶装置のメモリアレイ電圧の基準値に相当す
る基準電圧ＶＲＥＦＳを生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的には、ヒューズ素子等によるチュー
ニング機能を有する内部電源回路を備える半導体記憶装
置に関する。

【０００２】

【従来の技術】データ処理分野などにおいて、高速かつ
低消費電力でデータを消費するために、プロセッサなど
のロジックと、メモリ装置とを同一の半導体チップに集
積したシステムＬＳＩ（大規模集積回路）と呼ばれる回
路装置が広く用いられている。このシステムＬＳＩにお
いては、ロジックとメモリ装置とがチップ上配線で相互
接続されるため、両者の間で多ビットデータを高速に転
送できる。

【０００３】図７は、半導体記憶装置における内部電源
回路の従来のレイアウトを説明する図である。

【０００４】図７（ａ）を参照して、半導体記憶装置１
は、メモリアレイ２ａ，２ｂと、デコード帯３と、内部
電源回路４とを備える。システムＬＳＩに搭載された半
導体記憶装置１に対しては、外部パッド５によって、外
部との間における信号の授受および外部電源電圧の供給
が実行される。すなわち、外部パッド５は、外部電源電
圧Ｅｘｔ．ＶＤＤの供給を受ける電源パッド５ａと、外
部との間で信号の授受を実行する信号パッド５ｂとを含
む。

【０００５】メモリアレイ２ａおよび２ｂは、データ記
憶を実行するための行列状に配置された複数のメモリセ
ルおよび、これらのメモリセルに対してデータ読出およ
びデータ書込を実行するための周辺回路を総称してい
る。

【０００６】デコーダ帯３は、信号パッド５ｂを介して
与えられる、コマンド制御信号やアドレス信号をデコー
ドする。内部電源回路４は、電源パッド５ａを介して外
部から供給される外部電源電圧Ｅｘｔ．ＶＤＤを受け
て、メモリアレイ２ａおよび２ｂを動作させるための内
部電源電圧を生成する。

【０００７】図８は、内部電源回路４の構成を示す概略
ブロック図である。図８を参照して、内部電源回路２
は、基準電圧発生部１０と、メモリアレイ電圧（ＶＤＤ
Ｓ）発生回路２０と、昇圧電圧（ＶＰＰ）発生回路３０
と、負電圧（ＶＢＢ）発生回路４０とを含む。すなわ
ち、内部電源電圧は、これらのメモリアレイ電圧（ＶＤ
ＤＳ）、昇圧電圧（ＶＰＰ）および負電圧（ＶＢＢ）を
総称している。

【０００８】基準電圧発生部１０は、基準電圧発生回路
１２，１４を含む。基準電圧発生回路１２は、外部電源
電圧Ｅｘｔ．ＶＤＤを受けて、メモリアレイ電圧ＶＤＤ
Ｓの基準値となる基準電圧ＶＲＥＦＳを生成する。基準
電圧発生回路１４は、外部電源電圧Ｅｘｔ．ＶＤＤを受
けて、昇圧電圧ＶＰＰの基準値となる基準電圧ＶＲＥＦ
Ｐを生成する。たとえば、外部電源電圧Ｅｘｔ．ＶＤＤ
には、３．３Ｖが適用される。

【０００９】メモリアレイ電圧発生回路２０は、電圧比
較器２２と、ドライバトランジスタ２５とを含み、メモ
リアレイ電圧ＶＤＤＳを供給する内部電源配線２７の電
圧レベルを、基準電圧ＶＲＥＦＳに応じて制御する。た
とえば、メモリアレイ電圧ＶＤＤＳは２．０Ｖに設定さ
れる。

【００１０】電圧比較器２２は、基準電圧ＶＲＥＦＳと
メモリアレイ電圧ＶＤＤＳとを比較する。ドライバトラ
ンジスタ２５は、外部電源電圧Ｅｘｔ．ＶＤＤと内部電
源配線２７との間に電気的に結合され、電圧比較器２２
の出力をゲートに受ける。

【００１１】具体的には、メモリアレイ電圧ＶＤＤＳが
基準電圧ＶＲＥＦＳ（２．０Ｖ）よりも低下した場合に
は、電圧比較器２２の出力がＬレベルに活性化されて、
ドライバトランジスタ２５がオンする。これにより、外
部電源電圧Ｅｘｔ.ＶＤＤから内部電源配線２７に動作
電流が供給される。一方、メモリアレイ電圧ＶＤＤＳが
基準電圧ＶＲＥＦＳよりも高い場合には、電圧比較器２
２の出力はＨレベルに非活性化されるので、これに応答
してドライバトランジスタ２５もターンオフされる。こ
の結果、内部電源配線２７に対する動作電流の供給は停
止される。

【００１２】昇圧電圧発生回路３０は、外部電源電圧Ｅ
ｘｔ．ＶＤＤを受けて、基準電圧ＶＲＥＦＰに基づいた
昇圧電圧ＶＰＰを生成する。昇圧電圧ＶＰＰは、メモリ
セルにＨレベルデータ（メモリアレイ電圧ＶＤＤＳ）を
伝達するために設けられるトランジスタをオンさせるゲ
ート電圧として用いられる。すなわち、昇圧電圧ＶＰＰ
は、メモリアレイ電圧ＶＤＤＳと当該トランジスタのし
きい値電圧Ｖｔｈとの和よりも高い電圧に設定する必要
がある。たとえば、昇圧電圧ＶＰＰは、３．６Ｖに設定
される。

【００１３】昇圧電圧発生回路３０は、昇圧電圧ＶＰＰ
を伝達する内部電源配線３１の電圧を分圧する分圧器３
２と、分圧器３２によって分圧された電圧ＶＤＰＰと基
準電圧ＶＲＥＦＰを比較するための検知回路３４と、検
知回路３４の検知結果に応じて動作状態に設定されポン
プクロックを生成する発振器３５と、発振器３５の生成
するポンプクロックに応答して、昇圧動作を実行するチ
ャージポンプ回路３６とを含む。

【００１４】分圧器３２は、内部電源配線３１の電圧
を、たとえば１／２に分圧して、分圧電圧ＶＤＰＰを出
力する。検知回路３４は、昇圧電圧ＶＰＰの基準値およ
び分圧器３２における分圧比を考慮して決定された基準
電圧ＶＲＥＦＰ（１．８Ｖ）を受けて、分圧電圧ＶＤＰ
Ｐが基準電圧ＶＲＥＦＰを下回った場合に、発振器３５
を動作状態に設定する。

【００１５】発振器３５は、動作状態に設定された場合
において、ポンプクロックを生成してチャージポンプ回
路３６に供給する。チャージポンプ回路３６は、発振器
３５からのポンプクロックに基づいてチャージポンプ動
作を実行して、外部電源電圧Ｅｘｔ．ＶＤＤを昇圧して
昇圧電圧ＶＰＰを生成する。一方、昇圧電圧ＶＰＰが、
基準値よりも高い場合には、発振器３５は非動作状態に
設定されて、ポンプクロックの生成を停止する。したが
って、チャージポンプ回路３６による昇圧動作は実行さ
れない。

【００１６】負電圧発生回路４０は、外部電源電圧Ｅｘ
ｔ．ＶＤＤを受けて、負電圧ＶＢＢを生成する。負電圧
ＶＢＢは、メモリセルのアクセストランジスタにおける
リーク電流を抑制するために用いられる。たとえば、負
電圧ＶＢＢは、−１．０Ｖに設定される。

【００１７】負電圧発生回路４０は、検知回路４４と、
発振器４５と、チャージポンプ回路４６とを含む。検知
回路４４は、負電圧ＶＢＢを供給する内部電源配線４１
の電圧レベルが、基準値である−１．０Ｖを超えた場合
に、発振器４５を動作状態に設定する。

【００１８】発振器４５は、動作状態に設定された場合
において、ポンプクロックをチャージポンプ回路４６に
供給する。チャージポンプ回路４６は、発振器４５から
のポンプクロックに基づいて、負のチャージポンプ動作
を実行して、負電荷を内部電源配線４１に供給する。一
方、負電圧ＶＢＢが基準値−１．０Ｖよりも低い場合に
は、発振器４５は非動作状態に設定されてポンプクロッ
クの生成を停止する。この結果、チャージポンプ回路４
６による負電荷の供給も停止される。

【００１９】このような構成とすることにより、メモリ
アレイ電圧ＶＤＤＳ、昇圧電圧ＶＰＰおよび負電圧ＶＢ
Ｂの内部電源電圧を、基準値と合致するように制御する
ことができる。

【００２０】これらの内部電源電圧は、メモリセルにお
けるデータ保持特性や、アクセス特性に大きく影響する
ために、高い制御精度が要求される。製造段階前に、こ
れらの内部電源電圧が所望のレベルとなるように内部電
源回路は設計される。しかし、実際に作製されたチップ
は、製造プロセスばらつきの影響を受けるため、内部電
源回路によって必ずしも所望の内部電源電圧レベルが出
力できるとは限らない。また、メモリアレイにおける製
造ばらつきの影響から、内部電源電圧レベルを変化させ
る必要が生じるケースも存在する。

【００２１】このため、ヒューズ等のプログラム素子を
用いて、内部電源回路にチューニング機能を持たせる構
成が一般的に採用されている。たとえば、図８の構成で
いえば、基準電圧発生回路１２および１４における基準
電圧ＶＲＥＦＳおよびＶＲＥＦＰのレベルを、正確に設
定あるいは微調整するために、または、検知回路４４中
において、負電圧ＶＢＢの基準値に相当する−１．０Ｖ
を正確に設定あるいは微調整するために、これらのチュ
ーニング機能が利用される。

【００２２】次に、チューニング機能を有する回路群の
具体的な構成を示す。図９は、メモリアレイ電圧ＶＤＤ
Ｓに対応する基準電圧発生回路１２の構成を示す回路図
である。

【００２３】図９を参照して、基準電圧発生回路１２
は、基準電圧ＶＲＥＦＳを生成するノードＮｓと外部電
源電圧Ｅｘｔ．ＶＤＤとの間に配置され、一定電流Ｉｓ
を供給する電流源５０と、ノードＮｓと接地電圧ＶＳＳ
との間に直列に接続されるＰチャネルＭＯＳトランジス
タ５１〜５５、５７および５８と、ヒューズ素子ＦＳ１
ｓ〜ＦＳ４ｓとを含む。

【００２４】トランジスタ５１〜５５および５８のゲー
トは、接地電圧ＶＳＳと結合される。トランジスタ５７
は、ダイオード接続される。したがって、トランジスタ
５７および５８によって生じる電圧降下は、トランジス
タのしきい値電圧Ｖｔｈの２倍に相当する２Ｖｔｈとな
る。

【００２５】ヒューズ素子ＦＳ１ｓ〜ＦＳ４ｓは、トラ
ンジスタ５１〜５４のそれぞれと並列に接続される。ゲ
ートが接地電圧ＶＳＳと結合されるトランジスタ５１〜
５５および５７は、抵抗素子として作用するので、ヒュ
ーズ素子ＦＳ１ｓ〜ＦＳ４ｓの各々は、ヒューズブロー
によって切断される前の導通状態時においては、抵抗素
子として作用する対応するトランジスタのバイパス経路
を形成する。

【００２６】これに対して、ヒューズブローによって非
導通状態に遷移されたヒューズ素子は当該バイパス経路
を遮断するので、対応するトランジスタ（抵抗素子）に
は、一定電流Ｉｓが流れる。

【００２７】このように、トランジスタ５１〜５５によ
って、一定電流Ｉｓの電流経路に付加される電気抵抗値
ＲＳは、ヒューズ素子ＦＳ１ｓ〜ＦＳ４ｓの状態に応じ
て微調整される。ノードＮｓに生成される基準電圧ＶＲ
ＥＦＳの電圧レベルは、ノードＮｓ〜Ｎ０間の電気抵抗
値ＲＳに依存して変化するので、ヒューズ素子ＦＳ１ｓ
〜ＦＳ４ｓを選択的にブロー（切断）することによっ
て、基準電圧ＶＲＥＦＳを微細に調整することが可能で
ある。

【００２８】図１０は、昇圧電圧ＶＰＰに対応する基準
電圧発生回路１４の構成を示す回路図である。

【００２９】図１０を参照して、基準電圧発生回路１４
は、基準電圧ＶＲＥＦＰを生成するノードＮｐと外部電
源電圧Ｅｘｔ．ＶＤＤとの間に配置され、一定電流Ｉｐ
を供給する電流源６０と、ノードＮｐと接地電圧ＶＳＳ
との間に直列に接続されるＰチャネルＭＯＳトランジス
タ６１〜６５、６７および６８と、ヒューズ素子ＦＳ１
ｐ〜ＦＳ４ｐとを含む。

【００３０】基準電圧発生回路１４は、図９に示した基
準電圧発生回路１２と同様の構成を有するが、ノードＮ
ｐ〜Ｎ１間の電気抵抗値ＲＰは、図８における電気抵抗
値ＲＳとは独立に設定される。すなわち、基準電圧発生
回路１２と同様に、ヒューズ素子ＦＳ１ｐ〜ＦＳ４ｐを
選択的にブローすることによって、昇圧電圧ＶＰＰの基
準値に相当する基準電圧ＶＲＥＦＰを微細に調整するこ
とができる。

【００３１】図１１は、検知回路４４の構成を示す回路
図である。図１１を参照して、検知回路４４は、外部電
源電圧Ｅｘｔ．ＶＤＤとノードＮａとの間に接続される
電流源７０と、ノードＮａと接地電圧ＶＳＳとの間に結
合されるＮチャネルＭＯＳトランジスタ７１と、外部電
源電圧Ｅｘｔ．ＶＤＤとノードＮｂおよびＮｃとの間に
それぞれ電気的に結合されるＰチャネルＭＯＳトランジ
スタ７２および７３と、ノードＮｂおよびＮｖの間に電
気的に結合されるＮチャネルＭＯＳトランジスタ７４
と、ノードＮｃと接地電圧ＶＳＳとの間に電気的に接続
されるＮチャネルＭＯＳトランジスタ７５と、ノードＮ
ｃの電圧に基づいて検知信号を出力するバッファ７６と
を含む。

【００３２】バッファ７６が出力する検知信号は、図７
に示した発振器４５に伝達される。トランジスタ７１、
７４および７５の各々のゲートは、ノードＮａと結合さ
れる。したがって、ノードＮｃの電圧すなわち検知信号
のレベルは、接地電圧ＶＳＳと仮想接地点に相当するノ
ードＮｖとの間の電圧差に応じて決定される。

【００３３】検知回路４４は、さらに、負電圧ＶＢＢが
入力されるノードＮｉおよびノードＮｖとの間に直列に
結合されるＮチャネルＭＯＳトランジスタ８０〜８４
と、トランジスタ８１〜８４のそれぞれと並列に接続さ
れるヒューズ素子ＦＳ１ｂ〜ＦＳ４ｂとを含む。

【００３４】トランジスタ８０〜８４の各々のゲート
は、接地電圧ＶＳＳと結合される。したがって、トラン
ジスタ８０〜８４の各々は、抵抗素子として作用する。
ノードＮｖ〜Ｎｂ間の電気抵抗値ＲＢは、ヒューズ素子
ＦＳ１ｂ〜ＦＳ４ｂを選択的にヒューズブローすること
によって微調整が可能である。

【００３５】ノードＮｖの電圧は、ノードＮｂに基準値
どおりの負電圧ＶＢＢ（たとえば−１．０Ｖ）が印加さ
れた場合に、接地電圧ＶＳＳに設定される必要がある。
すなわち、ノードＮｖ〜Ｎｂ間の電圧降下が、接地電圧
ＶＳＳと負電圧ＶＢＢの基準値との差（たとえば１．０
Ｖ）となるように、電気抵抗値ＲＢは微調整される。

【００３６】このような構成とすることにより、負電圧
ＶＢＢが、基準値を超えた場合には、ノードＮｖの電圧
が接地電圧ＶＳＳよりも上昇するので、これに応じてノ
ードＮの電圧は接地電圧ＶＳＳ側に変化して、検知信号
はＬレベルに活性化される。これに応答して、発振器４
５は、ポンプクロックを生成する。

【００３７】これに対して、負電圧ＶＢＢが基準値を超
えない場合には、ノードＮ４は、Ｅｘｔ．ＶＤＤ側に変
化して検知信号はＨレベルに非活性化される。この場合
には、発振器４５は、ポンプクロックの供給を停止す
る。

【００３８】このように、チューニング機能を利用する
ことによって、製造プロセスばらつきの影響を配慮し
て、所望の内部電源電圧を生成することが可能となる。

【００３９】

【発明が解決しようとする課題】再び図７（ａ）を参照
して、電源パッド５ｂから内部電源回路４までの電圧降
下を最小限にするとともに、内部電源回路４によって生
成された内部電源電圧を最小限の電圧降下でメモリアレ
イ２ａ，２ｂに供給するために、外部パッドとメモリア
レイとの間を極力短くすることが望ましい。また、内部
電源回路４内に配置される電源配線等の内部配線には、
十分な配線幅を確保することが望ましい。このような観
点から、内部電源回路４は、内部回路であるメモリアレ
イ２ａ，２ｂの外周に沿って、チップ外周部に細長く配
置されることになる。

【００４０】内部電源回路４の形状に合わせて、図８に
示した、基準電圧発生部１０、メモリアレイ電圧発生回
路２０、昇圧電圧（ＶＰＰ）発生回路３０および負電圧
（ＶＢＢ）発生回路４０のレイアウトが決定される。

【００４１】図８から図１１で説明したように、基準電
圧発生部１０およびＶＢＢ発生回路４０には、チューニ
ング機能のためのヒューズ素子が配置される。図７
（ａ）においては、図９〜図１１に示されたヒューズ素
子ＦＳ１ｓ〜ＦＳ４ｓ、ＦＳ１ｐ〜ＦＳ４ｐおよびＦＳ
１ｂ〜ＦＳ４ｂを総括的にヒューズ素子ＦＳと表記す
る。

【００４２】ヒューズ素子材料としては、代表的にアル
ミが用いられる。アルミヒューズは、チップ製造後に、
レーザ光線によりブローされるのが一般的である。

【００４３】しかしながら、このようなレーザブロー入
力（レーザ光線）を通過させるために、ヒューズ素子の
上／下層には、別の層のアルミ配線を配置することはで
きない。また、レーザ光線による切断時のダメージを受
けないために、アルミヒューズの近傍にも、ヒューズ以
外の目的に使用するアルミ配線を配置することが困難で
ある。

【００４４】このように、細長い形状が望ましい内部電
源回路内にヒューズ素子を設けることによって、レイア
ウトが困難になる。

【００４５】図７（ｂ）には、図７（ａ）に示される、
ヒューズ素子ＦＳおよび内部配線が配置される領域５０
の拡大図が示される。

【００４６】図７（ｂ）を参照して、内部電源回路４内
の領域５０においては、電源配線Ｌ１，Ｌ２について、
ヒューズＦＳのまわりを迂回したり、ヒューズＦＳ近傍
において配線幅を細くする等の設計が必要となってしま
う。また、ヒューズを迂回する配線を少しでも減少させ
るために、各機能ブロックの配置に制約を設けることも
必要となってしまう。このため、内部電源回路のフロア
プランの作成が困難なものになる。

【００４７】また、内部電源回路内では、信号線Ｌ３の
ように、シールドが必要なハイインピーダンス信号線が
存在する。たとえば、ハイインピーダンス信号線Ｌ３
は、図８に示された、基準電圧ＶＲＥＦＰまたはＶＲＥ
ＦをＶＤＤＳ発生回路等に伝達するための配線である。
このようなハイインピーダンス信号線に対しては、隣接
する領域に、シールド配線ＬＳ１およびＬＳ２を配置す
る必要があるが、このようなレイアウト制約が大きくな
ると、このようなシールド配線を十分に配置することが
できなくなるなど、電気的な特性も劣化するおそれがあ
る。

【００４８】このような問題点を解決するためには、ヒ
ューズ素子を、電源回路レイアウトから切り離して、ま
たは電源回路レイアウトの端に配置すればよい。ただ
し、単純にヒューズと内部電源回路間の配線を引き延ば
すと、当該配線に乗るノイズによって、ハイインピーダ
ンス信号線の電圧レベルが不安定となり、内部電源回路
の制御特性が劣化するおそれがある。

【００４９】ヒューズ素子を電源回路から離れた位置に
配置する手法としては、たとえば特開平１１−２３３６
３４号公報の技術が開示されているが、当該公報に開示
された構成においては、電源回路から離れた位置に配置
されたヒューズは、検査用に配置されたものであり、内
部電源回路におけるチューニング機能を実現するために
配置されたものではない。したがって、当該公報に開示
された技術では、上述したような問題点を解決すること
ができない。

【００５０】この発明は、このような問題点を解決する
ためになされたものであって、この発明の目的は、チュ
ーニング機能を有するとともに、フロアプランや配線プ
ランといったレイアウト設計の容易化および回路動作の
安定化が図られた内部電源回路を備える半導体記憶装置
を提供することである。

【００５１】

【課題を解決するための手段】この発明に従う半導体記
憶装置は、内部電源電圧の供給を受けて動作する内部回
路と、外部電源電圧を受けて内部電源電圧を生成する内
部電源回路とを備える。内部電源回路は、複数の内部配
線と、複数の内部配線が配置される領域とは別の領域に
配置され、各々が、外部からのプログラム入力に応答し
て第１の状態から第２の状態に遷移する複数のプログラ
ム素子と、複数のプログラム素子にそれぞれ対応して設
けられ、各々が、対応するプログラム素子の状態に応じ
たレベルを有する制御信号を駆動する複数の信号駆動回
路と、複数の信号駆動回路によってそれぞれ駆動された
制御信号に基づいて、内部電源電圧のレベルを調整する
内部電圧発生回路とを含む。

【００５２】好ましくは、内部電圧発生回路は、内部電
源電圧の目標値に相当する基準電圧を発生する基準電圧
発生部と、内部電源電圧と基準電圧との比較に基づい
て、内部電源電圧を制御するための内部電圧駆動部とを
有する。基準電圧発生部は、制御信号に基づいて基準電
圧を調整する。

【００５３】また、好ましくは、内部電圧発生回路は、
内部電源電圧が基準値を超えたことを検知するための検
知部と、検知部の検知結果に基づいて、内部電源電圧を
制御するための内部電圧駆動部とを有する。検知部は、
制御信号に基づいて基準値を調整する。

【００５４】あるいは、好ましくは、半導体記憶装置
は、外部電源電圧の供給を受ける電源パッドをさらに備
える。内部電源回路は、内部回路の外周部に沿って、内
部回路と電源パッドとの間に細長い形状で配置される。

【００５５】さらに好ましくは、プログラム素子は、チ
ップ外周部に配置される。あるいは、プログラム素子
は、内部電源回路の端部に配置される。

【００５６】また、さらに好ましくは、内部電圧発生回
路および複数の信号駆動回路を構成する回路素子群は、
内部電源回路の長辺方向に沿って、複数のプログラム素
子よりもチップ内部側に配置される。

【００５７】あるいは、さらに好ましくは、複数の内部
配線は、複数のプログラム素子への通電を制御する信号
を伝達するためのプログラム素子制御配線を含む。複数
の内部配線のうちのプログラム素子制御線を除く配線群
は、内部電源回路の長辺方向に沿って、複数のプログラ
ム素子よりもチップ内部側に配置される。

【００５８】さらに好ましくは、内部電源回路は、複数
のプログラム素子への通電を制御するためのプログラム
素子通電制御回路をさらに含む。内部電源回路を構成す
る回路素子は、プログラム素子通電制御回路を構成する
回路素子群を除いて、内部電源回路の長辺方向に沿っ
て、複数のプログラム素子よりもチップ内部側に配置さ
れる。

【００５９】さらに、内部電源回路は、複数のプログラ
ム素子への通電を制御するためのプログラム素子通電制
御回路をさらに含む。内部電源回路を構成する回路素子
は、複数の信号駆動回路およびプログラム素子通電制御
回路を構成する回路素子群を除いて、内部電源回路の長
辺方向に沿って、複数のプログラム素子よりもチップ内
部側に配置される。

【００６０】または、さらに好ましくは、半導体記憶装
置は、内部回路との間で授受される信号を入出力するた
めの信号パッドと、信号パッドと内部回路との間に設け
られ、信号を伝達するための信号配線とをさらに備え
る。複数の内部配線は、信号配線と交差する領域を回避
して配置される。

【００６１】さらに、プログラム素子は、内部電源回路
の長辺方向の両端部に配置される。あるいは、さらに、
プログラム素子は、内部電源回路の長辺方向の片端側の
みに配置される。

【００６２】また、好ましくは、内部回路は、データ記
憶を実行するための複数のメモリセルおよび、複数のメ
モリセルに対してデータ読出および書込を実行するため
の周辺回路を有するメモリアレイ部を含む。

【００６３】あるいは、好ましくは、プログラム素子
は、外部からのレーザブローによって切断可能なヒュー
ズ素子である。

【００６４】また、好ましくは、プログラム素子は、外
部からの高電圧入力によって切断可能なヒューズ素子で
ある。

【００６５】また、好ましくは、複数の内部配線は、ハ
イインピーダンス状態の第１の配線と、第１の配線をシ
ールドするための第２の配線とを含む。

【００６６】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳細に説明する。なお、図中
における同一符号は、同一または相当部分を示すものと
する。

【００６７】［実施の形態１］図１は、本発明の実施の
形態に従う半導体記憶装置を搭載するシステムＬＳＩの
構成を説明する概略ブロック図である。

【００６８】図１を参照して、半導体チップＣＨ上に形
成されるシステムＬＳＩ１００は、本発明に従う半導体
記憶装置１０１と、回路ブロック１０６、１０７および
１０８とを備える。回路ブロック１０６、１０７および
１０８の各々は、ロジック回路、スタティックランダム
アクセスメモリ（ＳＲＡＭ）またはダイナミックランダ
ムアクセスメモリ（ＤＲＡＭ）等で構成される。

【００６９】半導体記憶装置１０１は、メモリアレイ１
０２ａおよび１０２ｂと、デコーダ帯１０３と、データ
バス１０４ａおよび１０４ｂと、制御回路１０５とを含
む。システムＬＳＩ１００に対する信号入出力および電
源供給は、外部パッド１１５を介して実行される。外部
パッド１１５は、外部電源電圧Ｅｘｔ．ＶＤＤの供給を
受ける電源パッド１１５ａと、外部との間で信号を授受
するための信号パッド１１５ｂとを有する。

【００７０】メモリアレイ１０２ａ，１０２ｂの各々
は、データ記憶を実行する行列状に配置された複数のメ
モリセル（図示せず）および、メモリセルに対するデー
タ入出力を実行する周辺回路（図示せず）を有する。た
とえば、メモリアレイ１０２ａ，１０２ｂとして、同一
容量（１６Ｍｂ）のＤＲＡＭアレイがデコーダ帯１０３
を挟んで対称に配置される。

【００７１】デコーダ帯１０３は、信号パッド１１５ｂ
から入力された、外部からの制御信号やアドレス信号を
デコードする。制御回路１０５は、デコーダ帯１０３の
デコード結果に従う動作を実行するために、半導体記憶
装置１０１全体の動作を制御する。データバス１０４ａ
および１０４ｂは、メモリアレイ１０２ａおよび１０２
ｂにそれぞれ対応して配置され、メモリアレイ１０２
ａ，１０２ｂのそれぞれとの間で入出力されるデータを
伝達する。

【００７２】半導体記憶装置１０１は、さらに、電源パ
ッド１１５ａから外部電源電圧Ｅｘｔ．ＶＤＤの供給を
受けて、半導体記憶装置１０１内部で使用される内部電
源電圧Ｉｎｔ．ＶＤＤを生成する内部電源回路１１０を
さらに備える。

【００７３】従来の技術で説明したように、内部電源回
路１１０は、電源パッド１１５ｂとメモリアレイ１０２
ａ，１０２ｂとの間の電圧降下を最小限にするために、
内部回路であるメモリアレイ１０２ａ，１０２ｂの外周
に沿って、チップ外周部に細長い形状で配置される。

【００７４】図２は、図１に示される内部電源回路１１
０の構成を示す概略ブロック図である。

【００７５】図２を参照して、内部電源回路１１０は、
基準電圧発生部１１１と、メモリアレイ電圧（ＶＤＤ
Ｓ）発生回路１２０と、昇圧電圧（ＶＰＰ）発生回路１
３０と、負電圧（ＶＢＢ）発生回路１４０とを含む。

【００７６】内部電源電圧Ｉｎｔ．ＶＤＤは、メモリア
レイ電圧（ＶＤＤＳ）、昇圧電圧（ＶＰＰ）および負電
圧（ＶＢＢ）を総称している。メモリアレイ電圧（ＶＤ
ＤＳ）、昇圧電圧（ＶＰＰ）および負電圧（ＶＢＢ）の
用途や電圧レベルについては、従来の技術で説明したの
と同様であるので詳細な説明は繰り返さない。

【００７７】基準電圧発生部１１１は、基準電圧発生回
路１１２，１１４を含む。基準電圧発生回路１１２は、
外部電源電圧Ｅｘｔ．ＶＤＤを受けて、メモリアレイ電
圧ＶＤＤＳの基準値となる基準電圧ＶＲＥＦＳを生成す
る。基準電圧発生回路１１４は、外部電源電圧Ｅｘｔ．
ＶＤＤを受けて、昇圧電圧ＶＰＰの基準値となる基準電
圧ＶＲＥＦＰを生成する。

【００７８】メモリアレイ電圧発生回路１２０は、電圧
比較器２２と、ドライバトランジスタ２５とを含む。メ
モリアレイ電圧発生回路１２０の構成および動作は、図
８に示したメモリアレイ電圧発生回路２０と同様である
ので、詳細な説明は繰り返さない。

【００７９】昇圧電圧発生回路１３０は、分圧器３２
と、検知回路３４と、発振器３５と、チャージポンプ回
路３６とを含む。昇圧電圧発生回路１３０の構成および
動作は、図８に示した昇圧電圧発生回路３０と同様であ
るので、詳細な説明は繰り返さない。

【００８０】負電圧発生回路１４０は、検知回路１４４
と、発振器４５と、チャージポンプ回路４６とを含む。
負電圧発生回路１４０は、図８に示した負電圧発生回路
４０と比較して、検知回路４４に代えて検知回路１４４
を含む点で異なる。検知回路１４４からの検知信号に応
答して動作する発振器４５およびチャージポンプ回路４
６の機能については、図８で説明したのと同様であるの
で、詳細な説明は繰り返さない。

【００８１】本発明の実施の形態１においては、チュー
ニング機能を有する基準電圧発生回路１１２，１１４お
よび検知回路１４４の構成、特にプログラム素子として
用いられるヒューズ素子のレイアウトが、従来の技術と
比較して異なる。

【００８２】内部電源回路１１０は、さらに、チューニ
ング制御回路２００ａ，２００ｂ，２００ｃを含む。チ
ューニング制御回路２００ａおよび２００ｂは、基準電
圧発生回路１１２および１１４にそれぞれ対応して設け
られる。チューニング制御回路２００ｃは、検知回路１
４４に対応して設けられる。

【００８３】チューニング制御回路２００ａ，２００
ｂ，２００ｃの各々は、プログラム素子ＦＳを含む。各
プログラム素子は、外部からのプログラム入力に応答し
て、導通状態から遮断状態へ、あるいは遮断状態から導
通状態へ遷移する。

【００８４】プログラム素子としては、レーザー入力に
よって切断可能なアルミヒューズや、外部からの高電圧
入力によって切断可能な電気ヒューズ等を適用すること
が可能である。特に、電気ヒューズを適用する場合に
は、パッケージモールド後においても、外部端子からプ
ログラム入力を行なうことができる。

【００８５】以下においては，プログラム素子を単にヒ
ューズ素子ＦＳとも称する。図２においては、各ヒュー
ズ素子ＦＳは、各チューニング制御回路に配置される少
なくとも１個のヒューズ素子を総括的に示している。

【００８６】チューニング制御回路２００ａ，２００ｂ
および２００ｃは、それぞれが内蔵するヒューズ素子Ｆ
Ｓの状態に応じたチューニング制御信号ＴＳａ、ＴＳｂ
およびＴＳｃをそれぞれ生成する。

【００８７】基準電圧発生回路１１２，１１４および検
知回路１４４におけるチューニング機能は、チューニン
グ制御信号ＴＳａ、ＴＳｂおよびＴＳｃにそれぞれ応じ
て実行される。

【００８８】図３は、図２に示されるチューニング制御
回路および基準電圧発生回路の構成を示す回路図であ
る。

【００８９】図３においては、チューニング制御回路２
００ａおよび、これに対応する基準電圧発生回路１１２
の構成について、代表的に説明する。

【００９０】図３を参照して、基準電圧発生回路１１２
は、基準電圧ＶＲＥＦＳを生成するノードＮｓと外部電
源電圧Ｅｘｔ．ＶＤＤとの間に接続される電流源１５０
と、ノードＮｓと接地電圧ＶＳＳとの間に直列に接続さ
れるＰチャネルＭＯＳトランジスタ１５１〜１５５、１
５７および１５８とを含む。トランジスタ１５１〜１５
５および１５８のゲートは接地電圧ＶＳＳと結合され
る。トランジスタ１５６はダイオード接続される。

【００９１】電流源１５０は、図８に示した電流源５０
に相当する。同様に、トランジスタ１５１〜１５５、１
５６および１５８は、図８に示したＰチャネルＭＯＳト
ランジスタ５１〜５５、５７および５８にそれぞれ対応
する。

【００９２】基準電圧発生回路１１２は、図８に示した
基準電圧発生回路１２と比較して、ヒューズ素子ＦＳ１
ｓ〜ＦＳ４ｓに代えて、基準電圧を微調整するためのト
ランジスタ（以下、「チューニングトランジスタ」と称
する）１６１〜１６４をさらに含む。チューニングトラ
ンジスタ１６１〜１６４は、抵抗素子として作用するト
ランジスタ１５１〜１５４とそれぞれ並列に接続され
る。

【００９３】チューニングトランジスタ１６１〜１６４
のそれぞれのゲートには、チューニング制御信号ＴＳａ
１〜ＴＳａ４が入力される。すなわち、図２に示された
チューニング制御信号ＴＳａは、これらのチューニング
制御信号ＴＳａ１〜ＴＳａ４を総括したものに相当す
る。

【００９４】チューニングトランジスタ１６１〜１６４
は、抵抗素子として作用するトランジスタ１５１〜１５
４のバイパス経路を、チューニング制御信号ＴＳａ１〜
ＴＳａ４に応答して、形成あるいは遮断するために設け
られる。チューニングトランジスタ１６１〜１６４のオ
ン抵抗は、トランジスタ１５１〜１５４よりも十分小さ
い値に設計される。

【００９５】チューニング制御回路２００ａは、チュー
ニングトランジスタ１６１〜１６４にそれぞれ対応して
設けられるヒューズ素子ＦＳ１〜ＦＳ４と、信号駆動回
路２１１〜２１４と、ヒューズ通電制御線２２０と、ヒ
ューズ通電スイッチトランジスタ２３１〜２３４とを含
む。

【００９６】ヒューズ通電スイッチトランジスタ２３１
〜２３４は、外部電源電圧Ｅｘｔ．ＶＤＤとヒューズ素
子ＦＳ１〜ＦＳ４の間にそれぞれ配置される。ヒューズ
通電制御線２２０は、ヒューズ通電スイッチトランジス
タ２３１〜２３４のそれぞれのゲートに入力される４ビ
ットの制御信号を伝達する。ヒューズ通電スイッチトラ
ンジスタによって伝達される制御信号の各ビットは、通
常は接地電圧ＶＳＳレベルに設定される。したがって、
ヒューズ素子ＦＳ１〜ＦＳ４の各々は、外部電源電圧Ｅ
ｘｔ．ＶＤＤと電気的に結合されている。

【００９７】信号駆動回路２１１〜２１４は、対応する
ヒューズ通電スイッチトランジスタ２３１〜２３４のオ
ン時において、対応するヒューズ素子ＦＳ１〜ＦＳ４の
状態（導通状態／遮断状態）にそれぞれ応じて、チュー
ニング制御信号ＴＳａ１〜ＴＳａ４をそれぞれ生成す
る。

【００９８】信号駆動回路２１１〜２１４の各々の構成
および動作は同様であるので、ここでは、代表的に信号
駆動回路２１１の動作について説明する。

【００９９】信号駆動回路２１１は、ヒューズ素子ＦＳ
１と電気的に結合されるノードＮ１１および接地電圧Ｖ
ＳＳとの間に並列に接続されるＮチャネルＭＯＳトラン
ジスタ２４１および２４２と、ノードＮ１１の電圧レベ
ルを反転してノードＮ１２に出力するインバータ２４３
と、ノードＮ１２の電圧レベルに応じてチューニング制
御信号ＴＳａ１を生成する増幅部２４４とを有する。

【０１００】インバータ２４３は、外部電源電圧Ｅｘ
ｔ．ＶＤＤとノードＮ１２との間に電気的に結合される
ＰチャネルＭＯＳトランジスタ２４５と、ノードＮ１２
と接地電圧ＶＳＳとの間に電気的に結合されるＮチャネ
ルＭＯＳトランジスタ２４６とを有する。

【０１０１】トランジスタ２４１のゲートには中間電圧
Ｖｍが入力される。トランジスタ２４２のゲートはノー
ドＮ１２と結合される。トランジスタ２４５および２４
６のゲートは、ノードＮ１１と結合される。

【０１０２】対応するヒューズ通電スイッチトランジス
タ２３１がオンする場合において、ヒューズ素子ＦＳ１
がブローされている、すなわち遮断状態であるケースに
は、ノードＮ１１の電圧は、トランジスタ２４１によっ
て、接地電圧ＶＳＳにプルダウンされる。したがって、
インバータ２４３の出力、すなわちノードＮ１２の電圧
レベルはＨレベルに設定され、チューニング制御信号Ｔ
Ｓａ１もＨレベル（外部電源電圧Ｅｘｔ．ＶＤＤ）に設
定される。

【０１０３】これに応答して、対応するチューニングト
ランジスタ１６１はターンオフされる。これにより、抵
抗素子として機能するトランジスタ１５１のバイパス経
路は遮断される。すなわち基準電圧ＶＲＥＦＳを調整す
るための電気抵抗値ＲＳには、トランジスタ１５１によ
る電気抵抗値が付加される。

【０１０４】また、このケースにおいては、トランジス
タ２４２および２４３によって、ノードＮ１２のＨレベ
ル（外部電源電圧Ｅｘｔ．ＶＤＤ）およびノードＮ１１
のＬレベル（接地電圧ＶＳＳ）はラッチされる。

【０１０５】一方、ヒューズ素子ＦＳ１がブローされて
いない状態、すなわち導通状態のケースでは、ノードＮ
１１はＨレベル（外部電源電圧Ｅｘｔ．ＶＤＤ）に設定
される。これにより、ノードＮ１２の電圧レベルはＬレ
ベル（接地電圧ＶＳＳ）にされ、チューニング制御信号
ＴＳａ１もＬレベル（接地電圧ＶＳＳ）に設定される。
これにより、チューニングトランジスタ１６１はターン
オンして、抵抗素子として作用するトランジスタ１５１
のバイパス経路が形成される。したがって、電気抵抗値
ＲＳには、トランジスタ１５１による電気抵抗値は加え
られない。

【０１０６】信号駆動回路２１２〜２１４の各々も同様
の構成を有する。すなわち、信号駆動回路２１２は、ヒ
ューズ素子ＦＳ２の導通状態／遮断状態に応じて、チュ
ーニングトランジスタ１６２のゲートに入力されるチュ
ーニング制御信号ＴＳａ２のレベルを設定する。同様
に、信号駆動回路２１３は、ヒューズ素子ＦＳ３の導通
状態／遮断状態に応じて、チューニングトランジスタ１
６３のゲートに入力されるチューニング制御信号ＴＳａ
３のレベルを設定する。信号駆動回路２１４は、ヒュー
ズ素子ＦＳ４の導通状態／遮断状態に応じて、チューニ
ングトランジスタ１６４のゲートに入力されるチューニ
ング制御信号ＴＳａ４のレベルを設定する。

【０１０７】このような構成とすることにより、電気抵
抗値ＲＳ、すなわち基準電圧ＶＲＥＦＳを微調整するた
めのヒューズ素子ＦＳ１〜ＦＳ４を、基準電圧発生回路
１１２から離れて配置することができる。この結果、た
とえば、内部電源回路の端部（チップ外周部）にヒュー
ズ素子ＦＳ１〜ＦＳ４を配置することが可能となる。

【０１０８】また、チューニングトランジスタ１６１〜
１６４のゲートに入力されるチューニング制御信号ＴＳ
ａ１〜ＴＳａ４は、信号駆動回路２１１〜２１４によっ
てそれぞれ電流増幅されているので、チューニング制御
信号を伝達する配線は、ハイインピーダンス配線となら
ず、チューニング機能を要する回路群から離れた場所に
ヒューズ素子を配置しても、チューニングトランジスタ
１６１〜１６４のオン・オフを、ノイズ耐性を高めて正
確に設定することができる。

【０１０９】チューニング制御回路２００ｂおよび２０
０ｃの構成は、チューニング制御回路２００ａと同様で
ある。基準電圧発生回路１１４については、基準電圧発
生回路１１２と同様に、図１０に示される基準電圧発生
回路１４の構成において、ヒューズ素子ＦＳ１ｐ〜ＦＳ
４ｐに代えて、チューニング制御回路２００ｂからのチ
ューニング制御信号ＴＳｂのそれぞれをゲートに受ける
チューニングトランジスタを配置すればよい。

【０１１０】また、検知回路１４４については、図１１
に示される検知回路４４の構成において、ヒューズ素子
ＦＳ１ｂ〜ＦＳ４ｂに代えて、チューニング制御回路２
００ｃからのチューニング制御信号ＴＳｃのそれぞれを
ゲートに受けるチューニングトランジスタを配置すれば
よい。

【０１１１】なお、図３の説明において、チューニング
トランジスタおよび抵抗素子として作用するトランジス
タのペアの数を４個としたのは例示にすぎず、これらの
ペアは、任意の個数配置することが可能である。この場
合にも、これらのペアにそれぞれ対応してヒューズ素子
を配置すれば、同様の効果を得ることができる。

【０１１２】図４は、実施の形態１に従う内部電源回路
１１０のレイアウトを説明するための概念図である。

【０１１３】図４（ａ）を参照して、内部電源回路１１
０の形状に合わせて、図２に示した、基準電圧発生回路
１１２，１１４、メモリアレイ電圧発生回路１２０、昇
圧電圧（ＶＰＰ）発生回路１３０および負電圧（ＶＢ
Ｂ）発生回路１４０のレイアウトが決定される。

【０１１４】基準電圧発生回路１１２，１１４で生成さ
れる基準電圧ＶＲＥＦＳおよびＶＲＥＰは、メモリアレ
イ電圧（ＶＤＤＳ）発生回路１２０および昇圧電圧（Ｖ
ＰＰ）発生回路へ伝達される。また、また、メモリアレ
イ電圧発生回路１２０中のドライバトランジスタ２５）
および昇圧電圧発生回路１３０中のチャージポンプ回路
３６については、メモリアレイ１０２ａ，１０２ｂにそ
れぞれ近接する領域１１５ａ，１１５ｂに配置される。

【０１１５】チューニングニング制御回路２００ａ〜２
００ｃを用いてチューニング機能を具備させることによ
って、ヒューズ素子ＦＳを電源回路上の任意の場所、た
とえば内部電源回路のレイアウトの長辺方向の端部に相
当するレイアウト終端部に配置することができる。

【０１１６】図４（ｂ）には、図４（ａ）に示されるヒ
ューズ素子ＦＳ周辺の領域１０９の拡大図が示される。

【０１１７】図７（ｂ）を参照して、内部電源回路１１
０内の領域１０９においては、基準電圧等を伝達するた
めの配線や電源配線を含む内部配線群とヒューズ素子Ｆ
Ｓとを、別の領域に配置することができる。すなわち、
内部配線配置領域とプログラム素子配置領域とを別々に
することができる。

【０１１８】したがって、図４（ｂ）と図７（ｂ）との
比較から理解されるように、内部電源回路１１０の内部
においては、内部配線群をヒューズ素子ＦＳ周辺で迂回
させたりすることなく、高い自由度の下で配線幅を十分
に確保して配置することができる。したがって、たとえ
ば基準電圧ＶＲＥＦＳやＶＲＥＦＰを伝達するための配
線２５０に対して、その両側にシールド接地線２５１，
２５２を設けて、よりノイズ耐性を高めるようなレイア
ウト設計も可能となる。

【０１１９】このように、ヒューズ素子ＦＳの周辺に
は、図３に示されたヒューズ通電制御線２２０に相当す
るアルミ配線が配置されるのみで、内部電源回路の動作
制御に必要な回路素子群および内部配線群は、ヒューズ
素子よりもチップ内部側に配置される。これにより、内
部電源回路内におけるレイアウトの容易化および回路動
作の安定化を実現することができる。また、ヒューズ素
子の上／下の領域を横断する配線数をさらに少なくする
ことができ、レイアウトの自由度をさらに向上させるこ
とができる。

【０１２０】さらに、図３に示した信号駆動回路２１１
〜２１４の電流駆動能力を十分確保すれば、ヒューズ素
子ＦＳを、内部電源回路外の十分離れた場所に配置する
ことができる。この結果、半導体記憶装置１０１の他の
内部回路で用いられるヒューズ素子と共通の領域に集中
配置して、半導体記憶装置全体のレイアウト効率を向上
させることもできる。

【０１２１】［実施の形態２］図５は、実施の形態２に
従う内部電源回路のレイアウトを説明するための概念図
である。

【０１２２】図５を参照して、実施の形態２に従う構成
においては、図４（ａ）の構成と比較して、ヒューズ素
子ＦＳが、内部電源回路１１０の両端側に配置されてい
る点が異なる。すなわち、基準電圧発生回路１１２，１
１４において基準電圧ＶＲＥＦＳおよびＶＲＥＦＰを微
調整するために配置されるヒューズ素子ＦＳは、基準電
圧発生回路側（図５における左側）に配置される。一
方、負電圧発生回路１４０中の検知回路１４４に対応し
て配置されるヒューズ素子は、メモリアレイ１０２ｂ側
（図５における右側）の端部領域に配置される。

【０１２３】一方、内部電源回路１１０の中央部におい
ては、信号パッド１１５ｂとデコーダ帯１０３の間で信
号を伝達するための配線群１２１と交差する領域が生じ
ている。このように、内部電源回路１１０において、中
央帯の左側および右側においてそれぞれ用いられるヒュ
ーズ素子を分割配置することによって、図２に示したチ
ューニング制御信号ＴＳａ〜ＴＳｃを伝達するための信
号配線を、配線群１２１と交差することなく配置するこ
とができる。

【０１２４】この結果、チューニング制御信号のノイズ
耐性をさらに高めて、すなわち内部電源回路１１０内に
おけるチューニング機能を、さらにノイズ耐性を高めて
発揮することができる。

【０１２５】［実施の形態３］図６は、実施の形態３に
従う内部電源回路のレイアウトを説明するための概念図
である。

【０１２６】図６を参照して、実施の形態３において
は、実施の形態１および２と比較して、メモリアレイ容
量が半分になった構成、すなわち、メモリアレイ１０２
ａのみが配置される構成が示される。

【０１２７】したがって、デコーダ帯１０３は、メモリ
アレイ１０２ａの片側に配置される。既に説明したよう
に、デコーダ帯１０３に対しては、信号パッド１１５ｂ
との間で信号を授受するための配線群１２１が配置され
ることから、ヒューズ素子ＦＳは、デコーダ帯１０３か
らできるだけ離した領域に配置することが望ましい。

【０１２８】したがって、実施の形態３に従う構成にお
いては、ヒューズ素子ＦＳは、内部電源回路１１０内
の、デコーダ帯とは反対側のレイアウト終端部（チップ
外周部）に配置される。

【０１２９】また、ヒューズ素子ＦＳよりも外側の領域
には、ヒューズ情報の制御に使われる回路素子群３１０
のみが配置される。たとえばこのような回路素子群３１
０は、図３にヒューズ通電スイッチトランジスタ２３１
〜２３４に相当する。このような構成は、実施の形態１
および２に従う構成においても適用することができる。

【０１３０】このような構成とすることによって、回路
素子群３１０において、基準電圧発生回路１１２，１１
４や負電圧発生回路中の検知回路１４４に対応するヒュ
ーズ通電制御線２２０を共通の配線によって共有するこ
とも可能である。これにより、ヒューズ素子ＦＳの上下
の空き領域を横断する配線数をさらに少なくすることが
でき、レイアウトの自由度をさらに向上させることがで
きる。

【０１３１】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１３２】

【発明の効果】請求項１、２、３および１５記載の半導
体記憶装置は、チューニング機能を具備するために配置
されるプログラム素子周辺で迂回させることなく、複数
の内部配線を、高い自由度の下で配線幅を十分に確保し
て配置することができる。内部電源回路におけるレイア
ウトの容易化および回路動作の安定化を実現できる。

【０１３３】請求項４、５および６に記載の半導体記憶
装置は、請求項１記載の半導体記憶装置が奏する効果に
加えて、外部電源電圧および内部電源電圧に生じる電圧
降下を抑制できる。

【０１３４】請求項７から１０に記載の半導体記憶装置
は、ヒューズ素子の上／下の領域に配置される配線や回
路素子をさらに少なくすることができ、レイアウトの自
由度をさらに向上させることができる。

【０１３５】請求項１１から１３に記載の半導体記憶装
置は、請求項４記載の半導体記憶装置が奏する効果に加
えて、内部電源回路１１０によるチューニング機能を、
さらにノイズ耐性を高めた上で発揮することができる。

【０１３６】請求項１４記載の半導体記憶装置は、請求
項１記載の半導体記憶装置が奏する効果を享受して、メ
モリアレイ部で用いられる細密に調整することができ
る。

【０１３７】請求項１６記載の半導体記憶装置は、請求
項１記載の半導体記憶装置が奏する効果に加えて、パッ
ケージモールド後においても、外部からプログラム入力
を行なうことができる。

【０１３８】請求項１７記載の半導体記憶装置は、請求
項１記載の半導体記憶装置が奏する効果に加えて、より
ノイズ耐性を高めたレイアウト設計が可能となる。

【図面の簡単な説明】

【図１】本発明の実施の形態に従う半導体記憶装置を
搭載するシステムＬＳＩの構成を説明する概略ブロック
図である。

【図２】図１に示される内部電源回路の構成を示す概
略ブロック図である。

【図３】図２に示されるチューニング制御回路および
基準電圧発生回路の構成を示す回路図である。

【図４】実施の形態１に従う内部電源回路のレイアウ
トを説明するための概念図である。

【図５】実施の形態２に従う内部電源回路のレイアウ
トを説明するための概念図である。

【図６】実施の形態３に従う内部電源回路のレイアウ
トを説明するための概念図である。

【図７】半導体記憶装置における内部電源回路の従来
のレイアウトを説明する図である。

【図８】内部電源回路４の構成を示す概略ブロック図
である。

【図９】メモリアレイ電圧に対応する基準電圧発生回
路の構成を示す回路図である。

【図１０】昇圧電圧に対応する基準電圧発生回路の構
成を示す回路図である。

【図１１】負電圧に対応する検知回路の構成を示す回
路図である。

【符号の説明】

１００システムＬＳＩ、１０１半導体記憶装置、１
０２ａ，１０２ｂメモリアレイ、１０３デコーダ
帯、１１０内部電源回路、１１２，１１４基準電圧
発生回路、１１５外部パッド、１１５ａ電源パッ
ド、１２０メモリアレイ電圧発生回路、１２１配線
群、１３０昇圧電圧発生回路、１４０負電圧発生回
路、１４４検知回路、１６１〜１６４チューニング
トランジスタ、２００ａ〜２００ｃチューニング制御
回路、２１１〜２１４信号駆動回路、２２０ヒュー
ズ通電制御線、２３１〜２３４ヒューズ通電スイッチ
トランジスタ、２５１，２５２シールド接地線、ＣＨ
半導体チップ、Ｅｘｔ．ＶＤＤ外部電源電圧、Ｆ
Ｓ，ＦＳ１〜ＦＳ４ヒューズ素子、ＲＳ，ＲＢ，ＲＰ
電気抵抗値、ＴＳａ１〜ＴＳａ４チューニング制御信
号、ＶＢＢ負電圧、ＶＤＤＳメモリアレイ電圧、Ｖ
ＰＰ昇圧電圧、ＶＲＥＦＰ，ＶＲＥＦＳ基準電圧、
ＶＳＳ接地電圧。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ１１Ｃ 11/34 ３４５ (72)発明者山崎彰東京都千代田区丸の内二丁目２番３号三菱電機株式会社内 (72)発明者岡本真子兵庫県伊丹市荻野１丁目132番地大王電機株式会社内 (72)発明者藤井信行東京都千代田区丸の内二丁目２番３号三菱電機株式会社内Ｆターム(参考） 5B015 HH01 HH03 KB63 KB64 KB65 KB66 KB73 PP02 PP04 PP08 QQ15 5F083 LA11 ZA12 5M024 AA90 BB29 FF02 FF04 FF05 FF07 FF12 FF13 FF22 HH10 KK35 LL13 LL19 LL20 PP01 PP02 PP03 PP04 PP10

Claims

【特許請求の範囲】

【請求項１】内部電源電圧の供給を受けて動作する内
部回路と、外部電源電圧を受けて前記内部電源電圧を生成する内部
電源回路とを備え、前記内部電源回路は、複数の内部配線と、前記複数の内部配線が配置される領域とは別の領域に配
置され、各々が、外部からのプログラム入力に応答して
第１の状態から第２の状態に遷移する複数のプログラム
素子と、前記複数のプログラム素子にそれぞれ対応して設けら
れ、各々が、対応するプログラム素子の状態に応じたレ
ベルを有する制御信号を駆動する複数の信号駆動回路
と、前記複数の信号駆動回路によってそれぞれ駆動された前
記制御信号に基づいて、前記内部電源電圧のレベルを調
整する内部電圧発生回路とを含む、半導体記憶装置。
【請求項２】前記内部電圧発生回路は、前記内部電源電圧の目標値に相当する基準電圧を発生す
る基準電圧発生部と、前記内部電源電圧と前記基準電圧との比較に基づいて、
前記内部電源電圧を制御するための内部電圧駆動部とを
有し、前記基準電圧発生部は、前記制御信号に基づいて前記基
準電圧を調整する、請求項１記載の半導体記憶装置。
【請求項３】前記内部電圧発生回路は、前記内部電源電圧が基準値を超えたことを検知するため
の検知部と、前記検知部の検知結果に基づいて、前記内部電源電圧を
制御するための内部電圧駆動部とを有し、前記検知部は、前記制御信号に基づいて前記基準値を調
整する、請求項１記載の半導体記憶装置。
【請求項４】前記外部電源電圧の供給を受ける電源パ
ッドをさらに備え、前記内部電源回路は、前記内部回路の外周部に沿って、
前記内部回路と前記電源パッドとの間に細長い形状で配
置される、請求項１記載の半導体記憶装置。
【請求項５】前記プログラム素子は、チップ外周部に
配置される、請求項４記載の半導体記憶装置。
【請求項６】前記プログラム素子は、前記内部電源回
路の端部に配置される、請求項４記載の半導体記憶装
置。
【請求項７】前記内部電圧発生回路および前記複数の
信号駆動回路を構成する回路素子群は、前記内部電源回
路の長辺方向に沿って、前記複数のプログラム素子より
もチップ内部側に配置される、請求項４記載の半導体記
憶装置。
【請求項８】前記複数の内部配線は、前記複数のプロ
グラム素子への通電を制御する信号を伝達するためのプ
ログラム素子制御配線を含み、前記複数の内部配線のうちの前記プログラム素子制御線
を除く配線群は、前記内部電源回路の長辺方向に沿っ
て、前記複数のプログラム素子よりもチップ内部側に配
置される、請求項４記載の半導体記憶装置。
【請求項９】前記内部電源回路は、前記複数のプログ
ラム素子への通電を制御するためのプログラム素子通電
制御回路をさらに含み、前記内部電源回路を構成する回路素子は、前記プログラ
ム素子通電制御回路を構成する回路素子群を除いて、前
記内部電源回路の長辺方向に沿って、前記複数のプログ
ラム素子よりもチップ内部側に配置される、請求項４記
載の半導体記憶装置。
【請求項１０】前記内部電源回路は、前記複数のプロ
グラム素子への通電を制御するためのプログラム素子通
電制御回路をさらに含み、前記内部電源回路を構成する回路素子は、前記複数の信
号駆動回路および前記プログラム素子通電制御回路を構
成する回路素子群を除いて、前記内部電源回路の長辺方
向に沿って、前記複数のプログラム素子よりもチップ内
部側に配置される、請求項９記載の半導体記憶装置。
【請求項１１】前記内部回路との間で授受される信号
を入出力するための信号パッドと、前記信号パッドと前記内部回路との間に設けられ、前記
信号を伝達するための信号配線とをさらに備え、前記複数の内部配線は、前記信号配線と交差する領域を
回避して配置される、請求項４記載の半導体記憶装置。
【請求項１２】前記プログラム素子は、前記内部電源
回路の長辺方向の両端部に配置される、請求項１１記載
の半導体記憶装置。
【請求項１３】前記プログラム素子は、前記内部電源
回路の長辺方向の片端側のみに配置される、請求項１１
記載の半導体記憶装置。
【請求項１４】前記内部回路は、データ記憶を実行す
るための複数のメモリセルおよび、前記複数のメモリセ
ルに対してデータ読出および書込を実行するための周辺
回路を有するメモリアレイ部を含む、請求項１記載の半
導体記憶装置。
【請求項１５】前記プログラム素子は、外部からのレ
ーザブローによって切断可能なヒューズ素子である、請
求項１記載の半導体記憶装置。
【請求項１６】前記プログラム素子は、外部からの高
電圧入力によって切断可能なヒューズ素子である、請求
項１記載の半導体記憶装置。
【請求項１７】前記複数の内部配線は、ハイインピー
ダンス状態の第１の配線と、前記第１の配線をシールド
するための第２の配線とを含む、請求項１記載の半導体
記憶装置。