JP2003031649A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- silicon oxide
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Landscapes
- Element Separation (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【課題】 アスペクト比の高い素子分離溝や、配線層
間、電極間を、ボイドの発生を招くことなく埋め込む。 【解決手段】 半導体基板１に形成された高アスペクト
比の溝５をシリコン酸化膜６で埋め込む際に、オーバー
ハング７によって間口が塞がらない程度までＨＤＰ−Ｃ
ＶＤにより成膜した後、等方性エッチングにより側壁部
のオーバハング７を選択的に除去して間口を広げた後、
再びＨＤＰ−ＣＶＤによりシリコン酸化膜８で埋め込む
ことにより、ボイドの発生を招くことなく埋め込むこと
ができる。
間、電極間を、ボイドの発生を招くことなく埋め込む。 【解決手段】 半導体基板１に形成された高アスペクト
比の溝５をシリコン酸化膜６で埋め込む際に、オーバー
ハング７によって間口が塞がらない程度までＨＤＰ−Ｃ
ＶＤにより成膜した後、等方性エッチングにより側壁部
のオーバハング７を選択的に除去して間口を広げた後、
再びＨＤＰ−ＣＶＤによりシリコン酸化膜８で埋め込む
ことにより、ボイドの発生を招くことなく埋め込むこと
ができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係わり、特に半導体基板の表面部分に形成した溝、
あるいは基板上に形成した配線層、電極等の膜パターン
間を絶縁膜で埋め込む方法に関する。
法に係わり、特に半導体基板の表面部分に形成した溝、
あるいは基板上に形成した配線層、電極等の膜パターン
間を絶縁膜で埋め込む方法に関する。
【０００２】
【従来の技術】半導体装置の微細化、高密度化に伴い、
素子分離用に形成した溝、あるいは基板上に導電膜パタ
ーンとして形成した配線層間や電極間等の凹部を絶縁膜
により埋め込む工程において、高アスペクト比の段差形
状を埋め込むための優れた埋め込み特性が要求されてい
る。
素子分離用に形成した溝、あるいは基板上に導電膜パタ
ーンとして形成した配線層間や電極間等の凹部を絶縁膜
により埋め込む工程において、高アスペクト比の段差形
状を埋め込むための優れた埋め込み特性が要求されてい
る。
【０００３】近年このような要求に対し、基板にバイア
ス電圧を印加してイオンを基板側に引き込みながら酸化
シリコン系絶縁膜を形成するプラズマＣＶＤが用いられ
始めている。例えば、素子分離用の溝を絶縁膜で埋め込
む素子分離（STI;Shallow Trench Trench Isolation）
においては、高密度プラズマ（ＨＤＰ；high densitypl
asma）ＣＶＤ（chemical vapor deposition）を用いて
素子分離用の溝を無添加シリコン酸化膜（ＳｉＯ２）で
埋め込む技術が実用化されつつある。
ス電圧を印加してイオンを基板側に引き込みながら酸化
シリコン系絶縁膜を形成するプラズマＣＶＤが用いられ
始めている。例えば、素子分離用の溝を絶縁膜で埋め込
む素子分離（STI;Shallow Trench Trench Isolation）
においては、高密度プラズマ（ＨＤＰ；high densitypl
asma）ＣＶＤ（chemical vapor deposition）を用いて
素子分離用の溝を無添加シリコン酸化膜（ＳｉＯ２）で
埋め込む技術が実用化されつつある。
【０００４】図３に、素子分離用の溝を埋め込む従来の
方法を工程別に示す。図３（ａ）に示されるように、半
導体基板１０１の表面上に熱酸化法によりシリコン酸化
膜１０２を形成する。
方法を工程別に示す。図３（ａ）に示されるように、半
導体基板１０１の表面上に熱酸化法によりシリコン酸化
膜１０２を形成する。
【０００５】図３（ｂ）のように、シリコン窒化膜１０
３を堆積する。このシリコン窒化膜１０３にパターニン
グを行い、溝形成用のマスクを得る。
３を堆積する。このシリコン窒化膜１０３にパターニン
グを行い、溝形成用のマスクを得る。
【０００６】図３（ｃ）のように、シリコン窒化膜１０
３をマスクとして半導体基板１０１にＲＩＥ（Reactive
Ion Etching）等のエッチングを行い、溝１０５を形成
する。溝１０５の側壁及び底面に熱酸化法によりシリコ
ン酸化膜１０４を形成する。
３をマスクとして半導体基板１０１にＲＩＥ（Reactive
Ion Etching）等のエッチングを行い、溝１０５を形成
する。溝１０５の側壁及び底面に熱酸化法によりシリコ
ン酸化膜１０４を形成する。
【０００７】図３（ｄ）に示されたように、溝１０５を
埋めるように、ＨＤＰ−ＣＶＤ法によりシリコン酸化膜
１０６を堆積していく。
埋めるように、ＨＤＰ−ＣＶＤ法によりシリコン酸化膜
１０６を堆積していく。
【０００８】ところが、シリコン酸化膜１０６を堆積し
ていく過程において、堆積とスパッタリングとが同時に
起こるため、矢印Ａで示されたように段差上部の側壁に
堆積したシリコン酸化膜１０６がスパッタリングされ、
矢印Ｂで示されたように反対側の側壁に再付着する。こ
のようにして付着したシリコン酸化膜１０６により、オ
ーバハング１０７が形成される。
ていく過程において、堆積とスパッタリングとが同時に
起こるため、矢印Ａで示されたように段差上部の側壁に
堆積したシリコン酸化膜１０６がスパッタリングされ、
矢印Ｂで示されたように反対側の側壁に再付着する。こ
のようにして付着したシリコン酸化膜１０６により、オ
ーバハング１０７が形成される。
【０００９】そして、このまま成膜を続けていくと、ス
パッタリングによるシリコン酸化膜１０６の再付着がオ
ーバハングを増長させていき、図３（ｅ）に示されたよ
うに間口が塞がってボイド１０８が発生することとな
る。
パッタリングによるシリコン酸化膜１０６の再付着がオ
ーバハングを増長させていき、図３（ｅ）に示されたよ
うに間口が塞がってボイド１０８が発生することとな
る。
【００１０】図３（ｆ）のように、ＣＭＰ（Chemical M
echanical Polishing）法により表面を平坦化してい
き、シリコン窒化膜１０３をストッパとして平坦化処理
を停止する。
echanical Polishing）法により表面を平坦化してい
き、シリコン窒化膜１０３をストッパとして平坦化処理
を停止する。
【００１１】図３（ｇ）に示されたように、シリコン窒
化膜１０３をエッチングにより除去する。
化膜１０３をエッチングにより除去する。
【００１２】図３（ｈ）のように、半導体基板１０１の
表面上に突出したシリコン酸化膜１０６をエッチングに
より除去する。
表面上に突出したシリコン酸化膜１０６をエッチングに
より除去する。
【００１３】このようにして得られたシリコン酸化膜１
０６の表面には、図３（ｈ）に示されたようにボイド１
０８が存在することになる。
０６の表面には、図３（ｈ）に示されたようにボイド１
０８が存在することになる。
【００１４】特に、近年の微細化に伴って基板の表面部
分に形成した素子分離用の溝や、基板上の配線層間、あ
るいは電極間等の凹部がより狭く、かつ深くなっていく
場合、スパッタリングによって側壁に再付着し成長する
シリコン酸化膜の堆積速度が、凹部の底面で成長するシ
リコン酸化膜の堆積速度よりも速くなる。このように、
高アスペクト比の凹部ではよりボイドが発生し易いとい
う問題があった。
分に形成した素子分離用の溝や、基板上の配線層間、あ
るいは電極間等の凹部がより狭く、かつ深くなっていく
場合、スパッタリングによって側壁に再付着し成長する
シリコン酸化膜の堆積速度が、凹部の底面で成長するシ
リコン酸化膜の堆積速度よりも速くなる。このように、
高アスペクト比の凹部ではよりボイドが発生し易いとい
う問題があった。
【００１５】
【発明が解決しようとする課題】上述したように、従来
は高アスペクト比の溝の内部や配線層間、電極間等の凹
部を絶縁膜により埋め込む際に、絶縁膜のオーバハング
が増長されてボイドが発生し易いという問題があった。
は高アスペクト比の溝の内部や配線層間、電極間等の凹
部を絶縁膜により埋め込む際に、絶縁膜のオーバハング
が増長されてボイドが発生し易いという問題があった。
【００１６】本発明は上記事情に鑑み、溝の内部や、配
線層、電極間等の凹部をボイドの発生を招くことなく埋
め込むことにより、歩留まりの向上に寄与し得る半導体
装置の製造方法を提供することを目的とする。
線層、電極間等の凹部をボイドの発生を招くことなく埋
め込むことにより、歩留まりの向上に寄与し得る半導体
装置の製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板に設けられた溝、あるいは半導体
基板上に形成された膜パターンによる凹凸部を表面に有
する基板面の凹部に絶縁膜を埋め込む方法であって、前
記凹部を途中の段階まで埋め込むように前記絶縁膜を堆
積する第１の堆積工程と、前記絶縁膜により形成された
オーバハングをエッチングにより除去するエッチング工
程と、前記エッチング工程の後に、さらに前記凹部を埋
めるように前記絶縁膜を堆積する第２の堆積工程とを備
えることを特徴とする。
造方法は、半導体基板に設けられた溝、あるいは半導体
基板上に形成された膜パターンによる凹凸部を表面に有
する基板面の凹部に絶縁膜を埋め込む方法であって、前
記凹部を途中の段階まで埋め込むように前記絶縁膜を堆
積する第１の堆積工程と、前記絶縁膜により形成された
オーバハングをエッチングにより除去するエッチング工
程と、前記エッチング工程の後に、さらに前記凹部を埋
めるように前記絶縁膜を堆積する第２の堆積工程とを備
えることを特徴とする。
【００１８】前記エッチング工程では、前記凹部の側面
に形成された前記絶縁膜をエッチングする速度と、前記
凹部の底面に形成された前記絶縁膜をエッチングする速
度とが略等しいように行ってよい。
に形成された前記絶縁膜をエッチングする速度と、前記
凹部の底面に形成された前記絶縁膜をエッチングする速
度とが略等しいように行ってよい。
【００１９】また前記エッチング工程では、前記絶縁膜
が埋め込まれた前記凹部のアスペクト比が、前記第１の
堆積工程により前記絶縁膜が埋め込まれる前の前記凹部
におけるアスペクト比以下に、エッチングによって低下
した段階でこのエッチングを停止することができる。
が埋め込まれた前記凹部のアスペクト比が、前記第１の
堆積工程により前記絶縁膜が埋め込まれる前の前記凹部
におけるアスペクト比以下に、エッチングによって低下
した段階でこのエッチングを停止することができる。
【００２０】あるいは前記エッチング工程では、前記凹
部の側面に形成された前記絶縁膜が残存する段階でエッ
チングを停止することが望ましい。
部の側面に形成された前記絶縁膜が残存する段階でエッ
チングを停止することが望ましい。
【００２１】前記第１の堆積工程では、前記絶縁膜が堆
積されて形成されたオーバハングが間口を塞がない段階
で前記絶縁膜の堆積を停止することが望ましい。
積されて形成されたオーバハングが間口を塞がない段階
で前記絶縁膜の堆積を停止することが望ましい。
【００２２】また前記第１、第２の堆積工程では、シリ
コン酸化膜を高密度プラズマ化学的気相成長法により堆
積してよい。前記エッチング工程では、等方性エッチン
グを用いてよい。
コン酸化膜を高密度プラズマ化学的気相成長法により堆
積してよい。前記エッチング工程では、等方性エッチン
グを用いてよい。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２４】図３（ａ）〜図３（ｃ）を用いて説明した
従来の方法と同様に、半導体基板１の表面部分に溝を形
成する。即ち、半導体基板１の表面上に順にシリコン酸
化膜２、シリコン窒化膜３を形成し、シリコン窒化膜３
にパターニングを行って溝形成用のマスクを得る。この
シリコン窒化膜３をマスクとして半導体基板１にＲＩＥ
等のエッチングを行い、溝５を形成する。溝５の側壁及
び底面にシリコン酸化膜４を形成する。
従来の方法と同様に、半導体基板１の表面部分に溝を形
成する。即ち、半導体基板１の表面上に順にシリコン酸
化膜２、シリコン窒化膜３を形成し、シリコン窒化膜３
にパターニングを行って溝形成用のマスクを得る。この
シリコン窒化膜３をマスクとして半導体基板１にＲＩＥ
等のエッチングを行い、溝５を形成する。溝５の側壁及
び底面にシリコン酸化膜４を形成する。
【００２５】そして、溝５を埋めるように、ＨＤＰ−Ｃ
ＶＤ法によりシリコン酸化膜６を堆積していく。しかし
上述したように、シリコン酸化膜６を堆積していく過程
において、オーバハング７が形成される。このまま成膜
を続けていくと、スパッタリングによるシリコン酸化膜
６の再付着がオーバハングを増長させていき、間口が塞
がってボイドが発生することとなる。
ＶＤ法によりシリコン酸化膜６を堆積していく。しかし
上述したように、シリコン酸化膜６を堆積していく過程
において、オーバハング７が形成される。このまま成膜
を続けていくと、スパッタリングによるシリコン酸化膜
６の再付着がオーバハングを増長させていき、間口が塞
がってボイドが発生することとなる。
【００２６】そこで、間口が塞がる前の段階で一旦成膜
を停止する。この後、ＲＩＥ、あるいはＣＤＥ（chemic
al downflow etching）等によって側壁におけるオーバ
ハング７を除去することで間口を広げ、溝５のアスペク
ト比を低下させる。ここでＲＩＥを用いる場合に、通常
のＲＩＥでは異方性エッチングであるため、側壁があま
り除去されずに溝５の底面上のシリコン酸化膜６が多く
除去される。即ち、図２（ａ）に示されたエッチングを
行う前の段階におけるアスペクト比ｂ１／ａ１と比較
し、図２（ｂ）に示されたエッチング後のアスペクト比
ｂ３／ａ３が殆ど低下していない。このため、この後シ
リコン酸化膜を堆積させると、間口が狭く高アスペクト
比の形状が改善されていないのでボイドが発生し易くな
る。
を停止する。この後、ＲＩＥ、あるいはＣＤＥ（chemic
al downflow etching）等によって側壁におけるオーバ
ハング７を除去することで間口を広げ、溝５のアスペク
ト比を低下させる。ここでＲＩＥを用いる場合に、通常
のＲＩＥでは異方性エッチングであるため、側壁があま
り除去されずに溝５の底面上のシリコン酸化膜６が多く
除去される。即ち、図２（ａ）に示されたエッチングを
行う前の段階におけるアスペクト比ｂ１／ａ１と比較
し、図２（ｂ）に示されたエッチング後のアスペクト比
ｂ３／ａ３が殆ど低下していない。このため、この後シ
リコン酸化膜を堆積させると、間口が狭く高アスペクト
比の形状が改善されていないのでボイドが発生し易くな
る。
【００２７】そこで、等方性エッチングに近づけたＲＩ
Ｅ、あるいは等方性エッチングであるＣＤＥを用いるこ
とにより、側壁におけるエッチング速度と溝の底面上に
おけるエッチング速度とが略等しくなり、図１（ｂ）に
示されるような間口が広くアスペクト比の低い形状が得
られる。即ち、図１（ａ）に示されたエッチングを行う
前の段階におけるアスペクト比ｂ１／ａ１と比較し、図
１（ｂ）に示されたエッチング後のアスペクト比ｂ２／
ａ２が低下し、埋め込みが容易な形状に改善される。Ｒ
ＩＥを等方性エッチングに近づけるためには、一つの手
法として通常のＲＩＥより高圧にすることが考えられ
る。例えば、通常のＲＩＥが約１０mＴorr以下であると
した場合、５０〜１００mＴorrというように圧力を高め
ることが考えられる。
Ｅ、あるいは等方性エッチングであるＣＤＥを用いるこ
とにより、側壁におけるエッチング速度と溝の底面上に
おけるエッチング速度とが略等しくなり、図１（ｂ）に
示されるような間口が広くアスペクト比の低い形状が得
られる。即ち、図１（ａ）に示されたエッチングを行う
前の段階におけるアスペクト比ｂ１／ａ１と比較し、図
１（ｂ）に示されたエッチング後のアスペクト比ｂ２／
ａ２が低下し、埋め込みが容易な形状に改善される。Ｒ
ＩＥを等方性エッチングに近づけるためには、一つの手
法として通常のＲＩＥより高圧にすることが考えられ
る。例えば、通常のＲＩＥが約１０mＴorr以下であると
した場合、５０〜１００mＴorrというように圧力を高め
ることが考えられる。
【００２８】ここで、溝５の側壁及び底面の両方におい
て、半導体基板１へダメージが与えられることを防ぐた
め、溝５の内部に形成されたシリコン酸化膜６が除去さ
れて基板表面が露出しない段階でエッチングを停止する
必要がある。
て、半導体基板１へダメージが与えられることを防ぐた
め、溝５の内部に形成されたシリコン酸化膜６が除去さ
れて基板表面が露出しない段階でエッチングを停止する
必要がある。
【００２９】一方で、アスペクト比ｂ２／ａ２が少なく
とも、図１（ａ）中に示されるシリコン酸化膜６の堆積
を行う前の段階における溝５のアスペクト比ｂ０／ａ０
以下となり、溝５の形状が十分に改善された後にエッチ
ングを停止することが望ましい。
とも、図１（ａ）中に示されるシリコン酸化膜６の堆積
を行う前の段階における溝５のアスペクト比ｂ０／ａ０
以下となり、溝５の形状が十分に改善された後にエッチ
ングを停止することが望ましい。
【００３０】この後、図１（ｃ）に示されたように、Ｈ
ＤＰ−ＣＶＤ法により２回目のシリコン酸化膜８の成膜
を行うことにより、ボイドの発生を防止しつつ埋め込む
ことが可能になる。
ＤＰ−ＣＶＤ法により２回目のシリコン酸化膜８の成膜
を行うことにより、ボイドの発生を防止しつつ埋め込む
ことが可能になる。
【００３１】これ以降の工程は、図３（ｆ）〜図３
（ｈ）を用いて説明したように、ＣＭＰ法等により表面
を平坦化してシリコン窒化膜３をストッパとして平坦化
処理を停止し、シリコン窒化膜３をエッチングにより除
去し、さらに半導体基板１の表面上に突出したシリコン
酸化膜６、８をエッチングにより除去する。
（ｈ）を用いて説明したように、ＣＭＰ法等により表面
を平坦化してシリコン窒化膜３をストッパとして平坦化
処理を停止し、シリコン窒化膜３をエッチングにより除
去し、さらに半導体基板１の表面上に突出したシリコン
酸化膜６、８をエッチングにより除去する。
【００３２】このように、本実施の形態によれば、高ア
スペクト比の溝の内部を無添加シリコン酸化膜で埋め込
む際に、オーバハングで間口を塞がない程度までHDP-CV
D法により成膜した後、RIEあるいはCDE法によってオー
バハングを選択的にエッチング除去して間口を広げる。
その後、再びHDP-CVD法で成膜することにより、ボイド
の発生を招くことなく溝を埋め込むことが可能であり、
歩留まりの向上に寄与することができる。
スペクト比の溝の内部を無添加シリコン酸化膜で埋め込
む際に、オーバハングで間口を塞がない程度までHDP-CV
D法により成膜した後、RIEあるいはCDE法によってオー
バハングを選択的にエッチング除去して間口を広げる。
その後、再びHDP-CVD法で成膜することにより、ボイド
の発生を招くことなく溝を埋め込むことが可能であり、
歩留まりの向上に寄与することができる。
【００３３】上述した実施の形態は一例であって、本発
明を限定するものではない。例えば、上記実施の形態で
は、半導体基板の表面部分に形成された溝を埋め込む場
合を例にとって説明している。しかし、これに限らず、
半導体基板上に導電膜パターンとして形成された配線層
の間、あるいは電極間等の凹部を層間絶縁膜で埋め込む
場合にも、本発明を同様に適用することができ、特に
４．０以上の高アスペクト比を有する凹部に絶縁膜を埋
め込む際に本発明は非常に有効である。また、上記実施
の形態では溝を埋め込む絶縁膜として無添加（ノンドー
プ）シリコン酸化膜を用いているが、これに限らず絶縁
膜であれば他の材料を用いてもよい。
明を限定するものではない。例えば、上記実施の形態で
は、半導体基板の表面部分に形成された溝を埋め込む場
合を例にとって説明している。しかし、これに限らず、
半導体基板上に導電膜パターンとして形成された配線層
の間、あるいは電極間等の凹部を層間絶縁膜で埋め込む
場合にも、本発明を同様に適用することができ、特に
４．０以上の高アスペクト比を有する凹部に絶縁膜を埋
め込む際に本発明は非常に有効である。また、上記実施
の形態では溝を埋め込む絶縁膜として無添加（ノンドー
プ）シリコン酸化膜を用いているが、これに限らず絶縁
膜であれば他の材料を用いてもよい。
【００３４】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によれば、基板の表面部分に形成された
溝、あるいは基板上に形成された配線層や電極間等の凹
部を絶縁膜で埋め込む際に、１回目の成膜を一旦停止し
てエッチングにより側壁部のオーバハングを選択的に除
去して間口を広げた後、再び成膜することにより、凹部
が高アスペクト比である場合にもボイドの発生を招くこ
となく埋め込むことが可能であり、歩留まりの向上に寄
与することができる。
置の製造方法によれば、基板の表面部分に形成された
溝、あるいは基板上に形成された配線層や電極間等の凹
部を絶縁膜で埋め込む際に、１回目の成膜を一旦停止し
てエッチングにより側壁部のオーバハングを選択的に除
去して間口を広げた後、再び成膜することにより、凹部
が高アスペクト比である場合にもボイドの発生を招くこ
となく埋め込むことが可能であり、歩留まりの向上に寄
与することができる。
【図１】本発明の実施の形態による半導体装置の製造方
法を工程別に示す縦断面図。
法を工程別に示す縦断面図。
【図２】１回目の成膜工程により形成されたシリコン酸
化膜に異方性エッチングを行った場合の形状の変化を示
した縦断面図。
化膜に異方性エッチングを行った場合の形状の変化を示
した縦断面図。
【図３】従来の半導体装置の製造方法を工程別に示す縦
断面図。
断面図。
１ 半導体基板
２、４ シリコン酸化膜
３ シリコン窒化膜
５ 溝
６、８ シリコン酸化膜
７ オーバハング
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(72)発明者 梶 成 彦
神奈川県横浜市磯子区新杉田町８番地 株
式会社東芝横浜事業所内
Ｆターム(参考） 5F032 AA35 AA44 AA45 AA70 DA04
DA25 DA26 DA78
5F033 QQ09 QQ11 QQ13 QQ18 RR04
SS15 XX00 XX02
5F058 BA02 BA20 BD01 BD04 BE04
BF07 BF61 BH12 BJ06
Claims (7)
- 【請求項１】半導体基板に設けられた溝、あるいは半導
体基板上に形成された膜パターンによる凹凸部を表面に
有する基板面の凹部に絶縁膜を埋め込む半導体装置の製
造方法において、 前記凹部を途中の段階まで埋め込むように前記絶縁膜を
堆積する第１の堆積工程と、 前記絶縁膜により形成されたオーバハングをエッチング
により除去するエッチング工程と、 前記エッチング工程の後に、さらに前記凹部を埋めるよ
うに前記絶縁膜を堆積する第２の堆積工程と、 を備えることを特徴とする半導体装置の製造方法。 - 【請求項２】前記エッチング工程では、前記凹部の側面
に形成された前記絶縁膜をエッチングする速度と、前記
凹部の底面に形成された前記絶縁膜をエッチングする速
度とが略等しいことを特徴とする請求項１記載の半導体
装置の製造方法。 - 【請求項３】前記エッチング工程では、前記絶縁膜が埋
め込まれた前記凹部のアスペクト比が前記第１の堆積工
程により前記絶縁膜が埋め込まれる前の前記凹部におけ
るアスペクト比以下に、エッチングによって低下した段
階でこのエッチングを停止することを特徴とする請求項
１又は２記載の半導体装置の製造方法。 - 【請求項４】前記エッチング工程では、前記凹部の側面
に形成された前記絶縁膜が残存する段階でエッチングを
停止することを特徴とする請求項１乃至３のいずれかに
記載の半導体装置の製造方法。 - 【請求項５】前記第１の堆積工程では、前記絶縁膜が堆
積されて形成されたオーバハングが間口を塞がない段階
で前記絶縁膜の堆積を停止することを特徴とする請求項
１乃至４のいずれかに記載の半導体装置の製造方法。 - 【請求項６】前記第１、第２の堆積工程では、シリコン
酸化膜を高密度プラズマ化学的気相成長法により堆積す
ることを特徴とする請求項１乃至５のいずれかに記載の
半導体装置の製造方法。 - 【請求項７】前記エッチング工程では、等方性エッチン
グを用いることを特徴とする請求項１乃至６のいずれか
に記載の半導体装置の製造方法。
Priority Applications (1)
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|---|---|---|---|
| JP2001213564A JP2003031649A (ja) | 2001-07-13 | 2001-07-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001213564A JP2003031649A (ja) | 2001-07-13 | 2001-07-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003031649A true JP2003031649A (ja) | 2003-01-31 |
Family
ID=19048515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001213564A Pending JP2003031649A (ja) | 2001-07-13 | 2001-07-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003031649A (ja) |
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-
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- 2001-07-13 JP JP2001213564A patent/JP2003031649A/ja active Pending
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