JP2003016379A

JP2003016379A - アナログ乗算回路

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Publication number: JP2003016379A
Application number: JP2001199317A
Authority: JP
Inventors: Shuhei Kawachi; 周平河内
Original assignee: A and Cmos Communications Device Inc; A&CMOS Communication Device Inc
Current assignee: A and Cmos Communications Device Inc; A&CMOS Communication Device Inc
Priority date: 2001-06-29
Filing date: 2001-06-29
Publication date: 2003-01-17
Also published as: US20030005018A1

Abstract

(57)【要約】【課題】簡単な回路構成で、入力電流の所望の乗算出
力が得られるアナログ乗算回路を提供する。【解決手段】第１演算増幅器１３及びＭＯＳ抵抗領域
で動作する第１ＭＯＳＦＥＴ１４を有するゲート電圧制
御部１と、第２演算増幅器３２、第１抵抗３１、電流ミ
ラー回路３４及びＭＯＳ抵抗領域で動作する第２ＭＯＳ
ＦＥＴ３３を有する演算部３とを少なくとも有し、第１
ＭＯＳＦＥＴ１４に第１入力電流Ｉ１を、第１抵抗３１
に第２入力電流Ｉ２をそれぞれ供給して、電流ミラー回
路３４の出力側のトランジスタ３６からＩ１とＩ２とを
乗算した出力電流ＩＯＵＴを得るように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力電流を乗算す
るアナログ乗算回路に関する。

【０００２】

【従来の技術】例えば、ＴＣＸＯ（温度制御水晶発振
器）の温度制御や、セラミック発振器の温度制御等で
は、図８に符号Ａで示すような２次関数特性や、図９に
符号Ｂで示すような３次関数特性等で表される温度特性
を有する信号を必要とする場合がある。

【０００３】従来、図８に示したような２次関数特性Ａ
を有する信号を得るにあたっては、例えば傾きの異なる
１次関数特性の３本の直線ａ，ｂ，ｃを生成し、それぞ
れの交点で特性を切り替えることにより、太線Ａ′で示
すような信号を得るようにして、２次関数特性Ａを近似
している。

【０００４】また、図９に示したような３次関数特性Ｂ
を有する信号を得るにあたっては、例えば傾きの異なる
１次関数特性の３本の直線ｄ，ｅ，ｆを生成し、同様に
それぞれの交点で特性を切り替えることにより、太線
Ｂ′で示すような信号を得るようにして、３次関数特性
Ｂを近似している。

【０００５】

【発明が解決しようとする課題】ところが、従来のよう
に、１次関数同士の特性をそれらの交点（切り替わり
点）で切り替えてＮ次関数特性（Ｎは２以上の整数）を
近似すると、切り替わり点でＮ次関数特性が不連続にな
ると共に、その両側ではＮ次関数特性からのずれが大き
くなって、誤差が大きくなることが懸念される。

【０００６】この不連続性や誤差を小さくするために
は、近似する１次関数特性の本数を増加すれば良いが、
このようにすると回路構成が複雑になることが懸念され
る。

【０００７】従って、かかる点に鑑みてなされた本発明
の目的は、簡単な回路構成で、入力電流の所望の乗算出
力、例えば多項式で表される特性を連続的に誤差を小さ
く補正した出力が得られるアナログ乗算回路を提供する
ことにある。

【０００８】

【課題を解決するための手段】上記目的を達成する請求
項１に記載のアナログ乗算回路の発明は、第１ＭＯＳＦ
ＥＴ及び第１演算増幅器を有し、第１ＭＯＳＦＥＴの第
１主電極を第１電源端子に、第２主電極を第１演算増幅
器の一方の入力端子に、ゲート電極を第１演算増幅器の
出力端子にそれぞれ接続して、第１電源端子と第１演算
増幅器の他方の入力端子との間の電圧に基づいて第１Ｍ
ＯＳＦＥＴをＭＯＳ抵抗領域で動作させるゲート電圧制
御部と、第２ＭＯＳＦＥＴ、第２演算増幅器、第１抵
抗、および一対のトランジスタの制御電極を共通接続し
た電流ミラー回路を有し、第２ＭＯＳＦＥＴの第１主電
極を第１電源端子に、第２主電極を第２演算増幅器の一
方の入力端子及び電流ミラー回路に、ゲート電極を上記
ゲート制御部の第１演算増幅器の出力端子にそれぞれ接
続し、第２演算増幅器の他方の入力端子と第１電源端子
との間に第１抵抗を接続し、第２演算増幅器の出力端子
を電流ミラー回路の一対のトランジスタの制御電極に接
続した演算部とを少なくとも有し、上記第１ＭＯＳＦＥ
Ｔの第１主電極−第２主電極通路に第１入力電流を供給
すると共に、上記第１抵抗に第２入力電流を供給するこ
とにより、上記電流ミラー回路から上記第１入力電流と
上記第２入力電流とを乗算した出力電流を得るよう構成
したことを特徴とする。

【０００９】請求項１の発明によると、第１演算増幅器
及びＭＯＳ抵抗領域で動作する第１ＭＯＳＦＥＴを有す
るゲート電圧制御部と、第２演算増幅器、第１抵抗、電
流ミラー回路及びＭＯＳ抵抗領域で動作する第２ＭＯＳ
ＦＥＴを有する演算部とを少なくとも有する簡単な回路
構成で、第２演算増幅器によりその両入力電圧が等しく
なるように、電流ミラー回路の一対のトランジスタの制
御電圧を制御することで、電流ミラー回路の出力側のト
ランジスタから第１入力電流Ｉ１と第２入力電流Ｉ２と
を乗算した出力電流を得ることが可能となり、Ｉ１＝Ｉ
２とすることで、Ｉ１^２の出力電流を得ることが可能に
なると共に、その入力電流が１次の温度特性を有する場
合には温度の２乗に比例した出力電流を得ることが可能
となる。なお、本明細書において、ＭＯＳＦＥＴは、公
知のようにＭＯＳ形の電界効果トランジスタを指してい
る。

【００１０】請求項２に記載の発明は、請求項１のアナ
ログ乗算回路において、上記ゲート電圧制御部及び上記
演算部をそれぞれ２個有し、第１演算部の第２ＭＯＳＦ
ＥＴのゲート電極を第１ゲート電圧制御部の第１演算増
幅器の出力端子に接続し、第２演算部の第２ＭＯＳＦＥ
Ｔのゲート電極を第２ゲート電圧制御部の第１演算増幅
器の出力端子に接続し、第１演算部の電流ミラー回路の
出力電流を第２演算部の第１抵抗に供給して、上記第１
ゲート電圧制御部の第１ＭＯＳＦＥＴの第１主電極−第
２主電極通路に第１入力電流を供給し、上記第１演算部
の第１抵抗に第２入力電流を供給し、上記第２ゲート電
圧制御部の第１ＭＯＳＦＥＴの第１主電極−第２主電極
通路に第３入力電流を供給することにより、上記第２演
算部の電流ミラー回路から上記第１入力電流、上記第２
入力電流及び上記第３入力電流を乗算した出力電流を得
るよう構成したことを特徴とする。

【００１１】請求項２の発明によると、ゲート電圧制御
部及び演算部をそれぞれ２個有する簡単な回路構成で、
第１演算部の第２演算増幅器によりその両入力電圧が等
しくなるように、該第１演算部の電流ミラー回路の一対
のトランジスタの制御電圧を制御し、かつ第２演算部の
第２演算増幅器によりその両入力電圧が等しくなるよう
に、該第２演算部の電流ミラー回路の一対のトランジス
タの制御電圧を制御することで、第２演算部の電流ミラ
ー回路の出力側のトランジスタから第１入力電流Ｉ１、
第２入力電流Ｉ２及び第３入力電流Ｉ３とを乗算した出
力電流を得ることが可能となり、Ｉ１＝Ｉ２、Ｉ２＝Ｉ
３あるいはＩ３＝Ｉ１とすることで、Ｉ１^２×Ｉ３、Ｉ
２^２×Ｉ１あるいはＩ３^２×Ｉ２の出力電流を得ること
が可能となり、Ｉ１＝Ｉ２＝Ｉ３とすることで、Ｉ１^３
の出力電流を得ることが可能になると共に、その入力電
流が１次の温度特性を有する場合には温度の３乗に比例
した出力電流を得ることが可能となる。

【００１２】請求項３に記載の発明は、請求項１のアナ
ログ乗算回路において、上記演算部を複数段有し、前段
の演算部の電流ミラー回路の出力電流を後段の演算部の
第１抵抗に供給して、最終段の演算部の電流ミラー回路
から上記第１入力電流を累乗した出力電流を得るよう構
成したことを特徴とする。

【００１３】請求項３の発明によると、演算部を直列的
に多段接続する簡単な回路構成で、最終段の演算部の電
流ミラー回路から第１入力電流を累乗した出力電流を得
ることが可能になると共に、その入力電流が１次の温度
特性を有する場合には温度の累乗に比例した出力電流を
得ることが可能となる。

【００１４】請求項４に記載の発明は、請求項１のアナ
ログ乗算回路において、上記演算部を複数段有し、前段
の演算部の電流ミラー回路の出力電流を後段の演算部の
第１抵抗に供給すると共に、各段の演算部の出力を加算
する加算回路を設け、該加算回路から上記第１入力電流
に関する多項式演算出力を得るよう構成したことを特徴
とする。

【００１５】請求項４の発明によると、演算部を直列的
に多段接続すると共に、各段の演算部の出力を加算回路
で加算する簡単な回路構成で、加算回路から第１入力電
流に関する多項式演算出力を得ることが可能になると共
に、その入力電流が１次の温度特性を有する場合には温
度の多項式演算出力に比例した出力を得ることが可能と
なる。特に、多項式演算出力を電流出力として得る場合
には、各演算部の電流出力線を単に結線（ショート）す
ることにより、各演算部の出力電流を加算できるので、
加算回路を簡単にできる。

【００１６】請求項５に記載の発明は、請求項１〜４の
アナログ乗算回路において、上記ゲート電圧制御部は、
上記第１電源端子と第２電源端子との間に直列に接続し
た第２抵抗及び電流源を有し、これら第２抵抗と電流源
との接続点に該ゲート電圧制御部の第１演算増幅器の他
方の入力端子を接続したことを特徴とする。

【００１７】請求項５の発明によると、ゲート電圧制御
部の第２抵抗と演算部の第１抵抗とを同じ温度特性の抵
抗とすることで、これら第１、第２抵抗の温度特性をキ
ャンセルすることができるので、第１、第２抵抗として
温度特性を有する安価な抵抗を使用することが可能とな
る。

【００１８】請求項６に記載の発明は、請求項１〜４に
記載のアナログ乗算回路において、上記ゲート電圧制御
部は、該ゲート電圧制御部の第１演算増幅器の他方の入
力端子と上記第１電源端子との間に接続した電圧源を有
することを特徴とする。

【００１９】請求項６の発明によると、電圧源によって
ゲート電圧制御部の第１ＭＯＳＦＥＴのゲート電圧を得
るので、このゲート電圧を請求項５のように第２抵抗と
電流源とで得る場合と比較して、回路構成をより簡略化
することが可能となる。

【００２０】請求項７に記載の発明は、請求項１〜６の
アナログ乗算回路において、上記演算部の電流ミラー回
路の一対のトランジスタがそれぞれＭＯＳＦＥＴからな
ることを特徴とする。

【００２１】請求項７の発明によると、演算部の電流ミ
ラー回路の一対のトランジスタがそれぞれＭＯＳＦＥＴ
からなるので、ゲート電圧制御部の第１ＭＯＳＦＥＴ及
び演算部の第２ＭＯＳＦＥＴとともに、同一半導体基板
に容易に形成することが可能となる。

【００２２】請求項８に記載の発明は、請求項７のアナ
ログ乗算回路において、上記ゲート電圧制御部の第１Ｍ
ＯＳＦＥＴ及び上記演算部の第２ＭＯＳＦＥＴがｐチャ
ネル形のＭＯＳＦＥＴからなり、上記演算部の電流ミラ
ー回路の一対のＭＯＳＦＥＴがそれぞれｎチャネル形の
ＭＯＳＦＥＴからなることを特徴とする。

【００２３】請求項８の発明によると、ゲート電圧制御
部の第１演算増幅器で制御される第１ＭＯＳＦＥＴ及び
第２ＭＯＳＦＥＴがｐチャネル形、演算部の第２演算増
幅器で制御される電流ミラー回路の一対のＭＯＳＦＥＴ
がｎチャネル形となっているので、回路構成をより簡略
化することが可能となる。

【００２４】請求項９に記載の発明は、請求項７のアナ
ログ乗算回路において、上記ゲート電圧制御部の第１Ｍ
ＯＳＦＥＴ及び上記演算部の第２ＭＯＳＦＥＴがｎチャ
ネル形のＭＯＳＦＥＴからなり、上記演算部の電流ミラ
ー回路の一対のＭＯＳＦＥＴがそれぞれｐチャネル形の
ＭＯＳＦＥＴからなることを特徴とする。

【００２５】請求項９の発明によると、ゲート電圧制御
部の第１演算増幅器で制御される第１ＭＯＳＦＥＴ及び
第２ＭＯＳＦＥＴがｎチャネル形、演算部の第２演算増
幅器で制御される電流ミラー回路の一対のＭＯＳＦＥＴ
がｐチャネル形となっているので、請求項８の発明と同
様に回路構成をより簡略化することが可能となる。

【００２６】請求項１０に記載の発明は、請求項８また
は９のアナログ乗算回路において、少なくとも、上記ゲ
ート電圧制御部の第１ＭＯＳＦＥＴ及び第１演算増幅器
と、上記演算部の第２ＭＯＳＦＥＴ、第２演算増幅器及
び電流ミラー回路の一対のＭＯＳＦＥＴとを同一半導体
基板に形成したことを特徴とする。

【００２７】請求項１０の発明によると、同一半導体基
板に、少なくとも第１ＭＯＳＦＥＴ、第１演算増幅器、
第２ＭＯＳＦＥＴ、第２演算増幅器及び電流ミラー回路
を形成するので、容易に集積化でき、乗算回路全体を小
型化することが可能となる。

【００２８】

【発明の実施の形態】以下、本発明によるアナログ乗算
回路の実施の形態について、図１〜図４を参照して説明
する。

【００２９】（第１実施の形態）図１は第1実施の形態
を示す回路構成図である。このアナログ乗算回路は、ゲ
ート電圧制御部１、第１入力部２、演算部３及び第２入
力部４を有している。

【００３０】ゲート電圧制御部１は、抵抗（第２抵抗）
１１、電流源１２、演算増幅器（第１演算増幅器）１
３、及びｐチャネル形のＭＯＳＦＥＴ（第１ＭＯＳＦＥ
Ｔ）１４を有している。

【００３１】抵抗１１は、その一端をＶＤＤ（第１電源
端子）に接続し、他端は電流源１２を介して接地（第２
電源端子）すると共に、演算増幅器１３の反転入力端子
に接続する。また、ＭＯＳＦＥＴ１４は、そのソース電
極（第１主電極）をＶＤＤに、ドレイン電極（第２主電
極）を演算増幅器１３の非反転入力端子に、ゲート電極
を演算増幅器１３の出力端子にそれぞれ接続する。

【００３２】第１入力部２は、ゲート電圧制御部１のＭ
ＯＳＦＥＴ１４のドレイン電極と接地との間に形成し、
この第１入力部２に第１入力電流源５を接続して、ＭＯ
ＳＦＥＴ１４のドレイン−ソース通路に任意の特性を有
する第１入力電流Ｉ１を供給するようにする。

【００３３】演算部３は、抵抗（第１抵抗）３１、演算
増幅器（第２演算増幅器）３２、ｐチャネル形のＭＯＳ
ＦＥＴ（第２ＭＯＳＦＥＴ）３３、及び電流ミラー回路
３４を有しており、電流ミラー回路３４はゲート電極を
共通接続した一対のｎチャネル形のＭＯＳＦＥＴ３５，
３６を有している。

【００３４】抵抗３１は、その一端をＶＤＤに接続し、
他端を演算増幅器３２の反転入力端子に接続する。ま
た、ＭＯＳＦＥＴ３３は、そのソース電極（第１主電
極）をＶＤＤに接続し、ドレイン電極（第２主電極）を
演算増幅器３２の非反転入力端子に接続すると共に電流
ミラー回路３４の入力側のＭＯＳＦＥＴ３５のドレイン
−ソース通路を経て接地し、ゲート電極をゲート電圧制
御部１の演算増幅器１３の出力端子に接続する。演算増
幅器３２の出力端子は、電流ミラー回路３４を構成する
ＭＯＳＦＥＴ３５，３６のゲート電極に接続し、その電
流ミラー回路３４の出力側のＭＯＳＦＥＴ３６のドレイ
ン電極に接続した出力端子３７を経て出力電流ＩＯＵＴ
を取り出すようにする。

【００３５】第２入力部４は、演算部３の抵抗３１の他
端と接地との間に形成し、この第２入力部４に第２入力
電流源６を接続して抵抗３１に任意の特性を有する第２
入力電流Ｉ２を供給するようにする。

【００３６】なお、少なくとも、ゲート電圧制御部１を
構成する演算増幅器１３及びＭＯＳＦＥＴ１４、演算部
３を構成する演算増幅器３２、ＭＯＳＦＥＴ３３及び電
流ミラー回路３４は、同一半導体基板に形成する。

【００３７】上記構成において、ゲート電圧制御部１の
抵抗１１の抵抗値（Ｒ１１）及び電流源１２の電流（Ｉ
０）で決まる抵抗１１の端子間電圧（Ｒ１１×Ｉ０）
は、演算増幅器１３で制御されるＭＯＳＦＥＴ１４及び
ＭＯＳＦＥＴ３３がＭＯＳ抵抗領域で動作するように、
例えば０．１Ｖ〜０．２Ｖ程度に設定すると共に、演算
部３の抵抗３１の抵抗値（Ｒ３１）は、ＭＯＳＦＥＴ３
３がＭＯＳ抵抗領域で動作するように、第２入力電流Ｉ
２を考慮して設定する。

【００３８】このように構成すると、第１入力電流Ｉ１
が入力されるゲート電圧制御部１では、ＭＯＳＦＥＴ１
４の抵抗値をＲ１４とすると、演算増幅器１３の作用に
より、Ｒ１１×Ｉ０＝Ｒ１４×Ｉ１・・・（１）となる。また、第２入力電流Ｉ２が入力される演算部３
では、演算増幅器３２の作用によりその両入力電圧が等
しくなるように、電流ミラー回路３４の一対のＭＯＳＦ
ＥＴ３５，３６のゲート電圧が制御されるので、ＭＯＳ
ＦＥＴ３３の抵抗値をＲ３３、電流ミラー回路３４の入
力側のＭＯＳＦＥＴ３５を流れるドレイン電流をＩＤ３
５とすると、Ｒ３１×Ｉ２＝Ｒ３３×ＩＤ３５・・・（２）となる。また、電流ミラー回路３４の出力側のＭＯＳＦ
ＥＴ３６を流れるドレイン電流をＩＤ３６とすると、演
算部３の出力端子３７を経て取り出せる出力電流ＩＯＵ
Ｔは、ＩＯＵＴ＝ＩＤ３６・・・（３）となる。

【００３９】ここで、電流ミラー回路３４の入力側のＭ
ＯＳＦＥＴ３５を流れるドレイン電流（ＩＤ３５）と、
出力側のＭＯＳＦＥＴ３６を流れるドレイン電流（ＩＤ
３６）とが等しくなるように、それらのトランジスタサ
イズを設定すると、上記（３）及び（２）式から、ＩＯＵＴ＝Ｒ３１×Ｉ２÷Ｒ３３・・・（４）となる。

【００４０】また、ＭＯＳＦＥＴ１４の抵抗値（Ｒ１
４）とＭＯＳＦＥＴ３３の抵抗値（Ｒ３３）とが等しく
なるように、それらのトランジスタサイズを設定する
と、上記（４）及び（１）式から、ＩＯＵＴ＝Ｒ３１×Ｉ２÷（Ｒ１１×Ｉ０÷Ｉ１）・・・（５）となる。

【００４１】更に、Ｒ１１＝Ｒ３１となるように、抵抗
１１及び３１を設定すると、ＩＯＵＴ＝Ｉ１×Ｉ２÷Ｉ０・・・（６）となる。

【００４２】従って、Ｉ０を一定にすれば、入力電流Ｉ
１，Ｉ２の乗算結果を得ることができる。また、Ｉ１＝
Ｉ２とすると、Ｉ１^２の出力電流を得ることができ、Ｉ
１＝Ｉ２＝ｋＴ（１次の温度特性をもつ電流、Ｔ＝
［℃］、ｋは定数）とすると、温度Ｔの２乗に比例した
出力電流を得ることができる。

【００４３】このように、本実施の形態によれば、抵抗
１１、電流源１２、演算増幅器１３、及びＭＯＳ抵抗領
域で動作するＭＯＳＦＥＴ１４を有するゲート電圧制御
部１と、抵抗３１、演算増幅器３２、ＭＯＳ抵抗領域で
動作するＭＯＳＦＥＴ３３、及び電流ミラー回路３４を
有する演算部３とを有する簡単な回路構成で、ＭＯＳＦ
ＥＴ１４に第１入力電流Ｉ１を、抵抗３１に第２入力電
流Ｉ２をそれぞれ入力して、演算増幅器３２によりその
両入力電圧が等しくなるように、電流ミラー回路３４の
一対のＭＯＳＦＥＴ３５，３６のゲート電圧を制御する
ことで、出力端子３７を経て第１入力電流Ｉ１と第２入
力電流Ｉ２とを乗算した出力電流を得ることができる。
また、Ｉ１＝Ｉ２とすることで、Ｉ１^２の出力電流を得
ることができると共に、その入力電流が１次の温度特性
を有する場合には温度の２乗に比例した出力電流を得る
ことができる。

【００４４】また、ゲート電圧制御部１の演算増幅器１
３で制御されるＭＯＳＦＥＴ１４，３３をｐチャネル形
とし、演算部３の演算増幅器３２で制御される電流ミラ
ー回路３４の一対のＭＯＳＦＥＴ３５，３６をｎチャネ
ル形としたので、回路構成を簡略化することができると
共に、少なくとも、ゲート電圧制御部１の演算増幅器１
３及びＭＯＳＦＥＴ１４と、演算部３の演算増幅器３
２、ＭＯＳＦＥＴ３３及び電流ミラー回路３４の一対の
ＭＯＳＦＥＴ３５，３６とを同一半導体基板に形成した
ので、容易に集積化でき、乗算回路全体を小型化するこ
とができる。

【００４５】（第２実施の形態）図２は本発明によるア
ナログ乗算回路の第２実施の形態を示す回路構成図であ
る。本実施の形態は、第１ゲート電圧制御部１ａ及び第
２ゲート電圧制御部１ｂと、第１演算部３ａ及び第２演
算部３ｂとを有し、第１入力電流Ｉ１、第２入力電流Ｉ
２及び第３入力電流Ｉ３の乗算を行なうようにしたもの
である。

【００４６】第１ゲート電圧制御部１ａ及び第２ゲート
電圧制御部１ｂは、それぞれ第１実施の形態で説明した
ゲート電圧制御部１と同様に構成し、第１演算部３ａ及
び第２演算部３ｂも、それぞれ第１実施の形態で説明し
た演算部３と同様に構成する。ここでは、図１で説明し
たゲート電圧制御部１の構成要素と同一作用をなす第１
ゲート電圧制御部１ａ及び１ｂの構成要素にはそれぞれ
同一符号にサフィックスａ及びｂを付し、演算部３の構
成要素と同一作用をなす第１演算部３ａ及び３ｂの構成
要素には同様に同一符号にサフィックスａ及びｂを付し
て、その詳細な説明を省略する。

【００４７】図２において、第１ゲート電圧制御部１
ａ、第１入力部２、第１演算部３ａ及び第２入力部４は
図１と同様に接続して、第１入力部２に接続した第１入
力電流源５から第１入力電流Ｉ１を供給し、第２入力部
４に接続した第２入力電流源６から第２入力電流Ｉ２を
供給する。

【００４８】また、第２ゲート電圧制御部１ｂ及び第２
演算部３ｂは、図１と同様に接続して、第２ゲート電圧
制御部１ｂのＭＯＳＦＥＴ１４ｂのソース電極と接地と
の間の第３入力部７に第３入力電流源８を接続して、Ｍ
ＯＳＦＥＴ１４ｂのドレイン−ソース通路に任意の特性
を有する第３入力電流Ｉ３を供給し、第２演算部３ｂの
抵抗３１ｂには、第１演算部３ａの出力電流Ｉａを供給
する。

【００４９】本実施の形態によると、第１演算部３ａの
出力端子３７ａから得られる出力電流Ｉａは、第１実施
の形態で説明したように、電流源１２ａの電流をＩ０と
すると、Ｉａ＝Ｉ１×Ｉ２÷Ｉ０・・・（７）となる。

【００５０】また、第２演算部３ｂの出力端子３７ｂか
ら得られる出力電流ＩＯＵＴは、第２ゲート電圧制御部
１ｂの抵抗１１ｂの抵抗値と第２演算部３ｂの抵抗３１
ｂの抵抗値とを等しくし、第２ゲート電圧制御部１ｂの
ＭＯＳＦＥＴ１４ｂの抵抗値と第２演算部３ｂのＭＯＳ
ＦＥＴ３３ｂの抵抗値とを等しくし、第２ゲート電圧制
御部１ｂの電流源１２ｂの電流をＩ０′とすると、同様
に、ＩＯＵＴ＝Ｉ３×Ｉａ÷Ｉ０′ ・・・（８）となるので、上記（７）式を（８）式に代入すると、ＩＯＵＴ＝Ｉ１×Ｉ２×Ｉ３÷Ｉ０÷Ｉ０′ ・・・（９）となる。

【００５１】従って、Ｉ０，Ｉ０′を一定にすれば、入
力電流Ｉ１，Ｉ２，Ｉ３の乗算結果を得ることができ
る。また、Ｉ１＝Ｉ２、Ｉ２＝Ｉ３あるいはＩ３＝Ｉ１
とすることで、Ｉ１^２×Ｉ３、Ｉ２^２×Ｉ１あるいはＩ
３^２×Ｉ２の出力電流を得ることができ、Ｉ１＝Ｉ２＝
Ｉ３とすることで、Ｉ１^３の出力電流を得ることができ
ると共に、その入力電流が１次の温度特性を有する場合
には温度Ｔの３乗に比例した出力電流を得ることができ
る。

【００５２】このように、本実施の形態によると、第
１，第２ゲート電圧制御部１ａ，１ｂ及び第１，第２演
算部３ａ，３ｂを有する簡単な回路構成で、入力電流Ｉ
１，Ｉ２，Ｉ３の乗算結果を得ることができる。

【００５３】なお、図２において、電圧制御部及び演算
部の組を順次追加し、各組のゲート電圧制御部に入力電
流を供給し、演算部に前段の演算部の出力電流を供給す
ることにより、最終段の演算部から入力電流Ｉ１，Ｉ
２，Ｉ３，Ｉ４，・・・，Ｉｎの乗算結果を得るよう構
成することもできる。

【００５４】（第３実施の形態）図３は本発明によるア
ナログ乗算回路の第３実施の形態を示す回路構成図であ
る。本実施の形態は、図１に示した構成において、演算
部３の後段に同様の構成の演算部を追加したものであ
る。ここでは、説明の便宜上、前段の演算部を第１演算
部３ａとして図１の演算部３と同一作用をなす構成要素
には同一符号にサフィックスａを付し、後段の演算部を
第２演算部３ｂとして同様にサフィックスｂを付して、
その詳細な説明を省略する。

【００５５】第２演算部３ｂは、ＭＯＳＦＥＴ３３ｂの
ゲート電極をゲート電圧制御部１の演算増幅器１３の出
力端子に接続し、抵抗３１ｂには第１演算部３ａの出力
電流Ｉａを供給する。

【００５６】かかる構成において、ゲート電圧制御部
１、第１演算部３ａ及び第２演算部３ｂでは、第１実施
の形態で説明したと同様に、Ｒ１１×Ｉ０＝Ｒ１４×Ｉ１・・・（１）Ｒ３１ａ×Ｉ２＝Ｒ３３ａ×ＩＤ３５ａ・・・（１０）Ｒ３１ｂ×ＩＤ３６ａ＝Ｒ３３ｂ×ＩＤ３５ｂ・・・（１１）となり、第２演算部３ｂの出力端子３７ｂを経て取り出
せる出力電流ＩＯＵＴは、ＩＯＵＴ＝ＩＤ３６ｂ・・・（１２）となる。

【００５７】ここで、第２増幅部３ｂにおいて、ＩＤ３
５ｂ＝ＩＤ３６ｂ、となるようにＭＯＳＦＥＴ３５ｂ及
び３６ｂのトランジスタサイズを設定すると、上記（１
２）及び（１１）式から、ＩＯＵＴ＝Ｒ３１ｂ×ＩＤ３６ａ÷Ｒ３３ｂ・・・（１３）となる。

【００５８】同様に、第１演算部３ａにおいて、ＩＤ３
５ａ＝ＩＤ３６ａ、となるようにＭＯＳＦＥＴ３５ａ及
び３６ａのトランジスタサイズを設定すると、上記（１
３）及び（１０）式から、ＩＯＵＴ＝Ｒ３１ｂ÷Ｒ３３ｂ×Ｒ３１ａ×Ｉ２÷Ｒ３３ａ・・・（１４）となる。

【００５９】また、Ｒ１４＝Ｒ３３ａ＝Ｒ３３ｂ、とな
るようにそれらのトランジスタサイズを設定すると、上
記（１４）及び（１）式から、ＩＯＵＴ＝Ｒ３１ｂ×Ｒ３１ａ×Ｉ２÷（Ｒ１１×Ｉ０÷Ｉ１）^２・・・（１５）となり、更にＲ１１＝Ｒ３１ａ＝Ｒ３１ｂ、となるよう
に抵抗１１，３１ａ，３１ｂを設定すると、ＩＯＵＴ＝Ｉ１^２×Ｉ２÷Ｉ０^２・・・（１６）となる。

【００６０】従って、最終的に出力端子３７ｂからは、
Ｉ１を２乗した電流にＩ２を掛けた出力電流を得ること
ができ、Ｉ１＝Ｉ２とするとＩ１^３の出力電流を得るこ
とができ、Ｉ１＝Ｉ２＝ｋＴとすると、温度Ｔの３乗に
比例した出力電流を得ることができる。また、演算部を
さらに多段接続することにより、入力電流Ｉ１を更に累
乗した出力電流を得ることができる。

【００６１】（第４実施の形態）図４は本発明によるア
ナログ乗算回路の第４実施の形態を示す回路構成図であ
る。本実施の形態は、図３に示した構成において、第２
演算部３ｂの後段に同様に構成した第３演算部３ｃを追
加して、第２演算部３ｂの出力電流Ｉｂを第３演算部３
ｃの抵抗３１ｃに供給すると共に、第１演算部３ａの出
力電流Ｉａ、第２演算部３ｂの出力電流Ｉｂ及び第３演
算部３ｃの出力電流Ｉｃを加算回路４１に供給して加算
するようにしたものである。なお、第３演算部３ｃにお
いて、図１の演算部３と同一作用をなす構成要素には同
一符号にサフィックスｃを付して、その詳細な説明を省
略する。

【００６２】第３演算部３ｃのＭＯＳＦＥＴ３３ｃのゲ
ート電極は、第１，第２演算部２ａ，２ｂのＭＯＳＦＥ
Ｔ３３ａ，３３ｂのゲート電極と同様に、ゲート電圧制
御部１の演算増幅器１３の出力端子に接続する。また、
加算回路４１に供給する第１，第２演算部３ａ，３ｂの
出力電流Ｉａ，Ｉｂはそれぞれ出力用のＭＯＳＦＥＴ４
２ａ，４２ｂを介して取り出し、出力電流Ｉｃは第３演
算部３ｃの電流ミラー回路３４ｃを構成するＭＯＳＦＥ
Ｔ３６ｃから取り出すようにする。なお、ＭＯＳＦＥＴ
４２ａのゲート電極は、第１演算部３ａの演算増幅器３
２ａの出力端子に接続し、ＭＯＳＦＥＴ４２ｂのゲート
電極は、第２演算部３ｂの演算増幅器３２ｂの出力端子
に接続する。

【００６３】かかる構成において、上述した実施の形態
と同様に、ＩＤ３５ａ＝ＩＤ３６ａ、ＩＤ３５ｂ＝ＩＤ
３６ｂ、ＩＤ３５ｃ＝ＩＤ３６ｃ、となるように各演算
部の電流ミラー回路３４ａ，３４ｂ，３４ｃを構成する
ＭＯＳＦＥＴ３５ａ，３６ａ；３５ｂ，３６ｂ；３５
ｃ，３６ｃのトランジスタサイズを設定すると共に、Ｒ
１４＝Ｒ３３ａ＝Ｒ３３ｂ＝Ｒ３３ｃ、となるようにゲ
ート電圧制御部１のＭＯＳＦＥＴ１４及び第１〜第３演
算部３ａ〜３ｃのＭＯＳＦＥＴ３３ａ〜３３ｃのトラン
ジスタサイズを設定し、かつ、Ｒ１１＝Ｒ３１ａ＝Ｒ３
１ｂ＝Ｒ３１ｃ、となるようにゲート電圧制御部１の抵
抗１１及び第１〜第３演算部３ａ〜３ｃの抵抗３１ａ〜
３１ｃを設定すると、Ｉ１≠Ｉ２の場合には、加算回路
４１からは、ＩＯＵＴ＝（Ｉ１^３＋Ｉ１^２＋Ｉ１）×Ｉ２で表されるＩ１に対する３次多項式解の出力電流ＩＯＵ
Ｔを得ることができ、Ｉ１＝Ｉ２の場合には、ＩＯＵＴ＝Ｉ１^４＋Ｉ１^３＋Ｉ１^２で表されるＩ１に対する４次多項式解の出力電流ＩＯＵ
Ｔを得ることができる。また、入力電流が１次の温度特
性を有する場合には、温度Ｔの３次あるいは４次の多項
式特性を有する出力電流を得ることができる。

【００６４】このように、本実施の形態によると、１つ
のゲート電圧制御部１に第１〜第３演算部３ａ〜３ｃを
多段接続して、各演算部の出力を加算回路４１で加算す
るという簡単な回路構成で、入力電流Ｉ１に対する３次
あるいは４次多項式解の出力電流ＩＯＵＴや、温度Ｔの
３次あるいは４次多項式特性を有する出力電流、すなわ
ち多項式で表される特性を連続的に誤差を小さく補正し
た出力電流を得ることができる。しかも、多項式解を電
流出力で得るようにしているので、ＭＯＳＦＥＴ４２
ａ，４２ｂ及びＭＯＳＦＥＴ３６ｃのドレイン電極にそ
れぞれ接続された電流出力線を単に結線（ショート）す
ることにより、各演算部の出力電流を加算でき、加算回
路４１を簡単にできる。

【００６５】なお、本実施の形態では演算部を３段接続
したが、２段接続にして、同様に２次あるいは３次の多
項式解の出力電流や、温度Ｔの２次あるいは３次の多項
式特性を有する出力電流を得たり、４段以上接続して、
４次あるいは５次以上の多項式解の出力電流や、温度Ｔ
の４次あるいは５次以上の多項式特性を有する出力電流
を得ることもできる。

【００６６】本発明は、上記実施の形態に限定されるこ
となく、発明の趣旨を逸脱しない範囲で種々変更可能で
ある。例えば、上記実施の形態では、ゲート電圧制御部
１のＭＯＳＦＥＴ１４に与える電圧を抵抗１１及び電流
源１２により得るようにしたが、図５に示すように、演
算増幅器１３の反転入力端子とＶＤＤとの間に電圧源４
５を接続して得るよう構成することもできる。

【００６７】また、ゲート電圧制御部１の演算増幅器１
３によりＭＯＳ抵抗領域で動作するように制御するＭＯ
ＳＦＥＴは、ｎチャネル形のＭＯＳＦＥＴとすることも
できる。この場合、例えばゲート電圧制御部１では図６
及び図７に示すように、ＶＤＤを第２電源端子、接地を
第１電源端子として、ＭＯＳＦＥＴ１４のドレイン電極
を演算増幅器１３の非反転入力端子に接続すると共に、
入力電流Ｉ１を与える入力電流源１２を介してＶＤＤに
接続するようにし、ソース電極を接地する。なお、図６
はゲート電圧を抵抗１１と電流源１２とで得る場合を示
しており、図７はゲート電圧を電圧源４５で得る場合を
示している。また、このようにＭＯＳ抵抗領域で動作さ
せるＭＯＳＦＥＴをｎチャネル形とする場合には、演算
部３の電流ミラー回路３４を構成する一対のＭＯＳＦＥ
Ｔ３５，３６はｐチャネル形とするのが回路構成上、好
ましい。

【００６８】更に、多項式解の出力電流は、各演算部の
出力電流を同一方向として加算回路４１で加算する構成
に限らず、任意の段の演算部の出力電流の方向を、電流
ミラー回路を付加して反転してから、同様に電流出力線
を結線した加算回路４１で加算することもできる。この
ようにすれば、例えば図４において中段の演算部３ｂの
出力電流の方向を反転した場合には、加算回路４１か
ら、ＩＯＵＴ＝（Ｉ１^３−Ｉ１^２＋Ｉ１）×Ｉ２あるいは、ＩＯＵＴ＝Ｉ１^４−Ｉ１^３＋Ｉ１^２で表される出力電流ＩＯＵＴを得ることができる。

【００６９】また、電流ミラー回路を付加して出力電流
の方向を反転するのに代えて、ＭＯＳ抵抗領域で動作さ
せるＭＯＳＦＥＴがｐチャネル形で、電流ミラー回路を
構成する一対のＭＯＳＦＥＴがｎチャネル形からなる演
算部と、これとは逆にＭＯＳ抵抗領域で動作させるＭＯ
ＳＦＥＴがｎチャネル形で、電流ミラー回路を構成する
一対のＭＯＳＦＥＴがｐチャネル形からなる演算部とを
組み合わせて、同様に加算回路４１で電流方向が逆方向
の出力電流を含む加算演算を行なうように構成すること
もできる。

【００７０】更に、演算部の電流ミラー回路を構成する
一対のＭＯＳＦＥＴの電流比率は、１対１に限らず、例
えばトランジスタサイズを異ならせて任意の電流比率と
することもでき、これにより出力電流に重み付けを与え
ることもできる。

【００７１】また、入力電流の乗算結果（累乗、多項式
解を含む）は、電流として得る場合に限らず、電流出力
を抵抗を用いて電圧に変換して、電圧出力として得るよ
う構成することもできる。

【００７２】更に、演算部の電流ミラー回路は、ＭＯＳ
ＦＥＴに限らず、バイポーラトランジスタを用いて構成
することもできる。

【００７３】

【発明の効果】以上のように、本発明によれば、第１演
算増幅器及びＭＯＳ抵抗領域で動作する第１ＭＯＳＦＥ
Ｔを有するゲート電圧制御部と、第２演算増幅器、第１
抵抗、電流ミラー回路及びＭＯＳ抵抗領域で動作する第
２ＭＯＳＦＥＴを有する演算部とを少なくとも有し、第
１ＭＯＳＦＥＴに第１入力電流を、第１抵抗に第２入力
電流を供給する簡単な回路構成で、電流ミラー回路の出
力側のトランジスタから第１入力電流Ｉ１と第２入力電
流Ｉ２とを乗算した出力電流を得ることができ、Ｉ１＝
Ｉ２とすることで、Ｉ１^２の出力電流を得ることができ
ると共に、その入力電流が１次の温度特性を有する場合
には温度の２乗に比例した出力電流を得ることができ
る。

【００７４】また、ゲート電圧制御部及び演算部の組を
複数組み合わせる簡単な回路構成で、３以上の入力電流
の乗算出力を得たり、１つのゲート電圧制御部に演算部
を複数段接続する簡単な回路構成で、第１入力電流を累
乗した出力を得ることができると共に、温度の累乗に比
例した出力電流を得ることができる。

【００７５】更に、１つのゲート電圧制御部に演算部を
複数段接続すると共に、各演算部の出力を加算する簡単
な回路構成で、第１入力電流に関する多項式解の出力を
得ることができると共に、第１入力電流が１次の温度特
性を有する場合には温度の多項式解に比例した出力を得
ることができ、多項式で表される特性を連続的に誤差を
小さく補正した出力を得ることができる。

【００７６】従って、例えば２次関数特性や、３次関数
特性等で表される温度特性を有する信号を必要とするＴ
ＣＸＯの温度制御や、セラミック発振器の温度制御等に
有効に応用できると共に、演算をリアルタイムで行なう
ことができるので、例えばセンサの出力を演算して２足
ロボットをリアルタイム制御する等のリアルタイムの演
算を必要とするシステムにも有効に応用することができ
る。

【図面の簡単な説明】

【図１】本発明によるアナログ乗算回路の第1実施の形
態を示す回路構成図である。

【図２】同じく、第２実施の形態を示す回路構成図であ
る。

【図３】同じく、第３実施の形態を示す回路構成図であ
る。

【図４】同じく、第４実施の形態を示す回路構成図であ
る。

【図５】本発明によるアナログ乗算回路を構成するゲー
ト電圧制御部の変形例を示す回路構成図である。

【図６】同じく、他の変形例を示す回路構成図である。

【図７】同じく、更に他の変形例を示す回路構成図であ
る。

【図８】従来の２次関数特性信号の生成方法を説明する
ための図である。

【図９】同じく、従来の３次関数特性信号の生成方法を
説明するための図である。

【符号の説明】

１ゲート電圧制御部１ａ第１ゲート電圧制御部１ｂ第２ゲート電圧制御部２第１入力部３演算部３ａ第１演算部３ｂ第２演算部３ｃ第３演算部４第２入力部５第１入力電流源６第２入力電流源７第３入力部８第３入力電流源１１，１１ａ，１１ｂ抵抗（第２抵抗）１２，１２ａ，１２ｂ電流源１３，１３ａ，１３ｂ演算増幅器（第１演算増幅器）１４，１４ａ，１４ｂＭＯＳＦＥＴ（第１ＭＯＳＦＥ
Ｔ）３１，３１ａ，３１ｂ，３１ｃ抵抗（第１抵抗）３２，３２ａ，３２ｂ，３２ｃ演算増幅器（第２演算
増幅器）３３，３３ａ，３３ｂ，３３ｃＭＯＳＦＥＴ（第２Ｍ
ＯＳＦＥＴ）３４，３４ａ，３４ｂ，３４ｃ電流ミラー回路３５，３５ａ，３５ｂ，３５ｃＭＯＳＦＥＴ３６，３６ａ，３６ｂ，３６ｃＭＯＳＦＥＴ３７，３７ａ，３７ｂ出力端子４１加算回路４２ａ，４２ｂＭＯＳＦＥＴ４５電圧源

Claims

【特許請求の範囲】

【請求項１】第１ＭＯＳＦＥＴ及び第１演算増幅器を
有し、第１ＭＯＳＦＥＴの第１主電極を第１電源端子
に、第２主電極を第１演算増幅器の一方の入力端子に、
ゲート電極を第１演算増幅器の出力端子にそれぞれ接続
して、第１電源端子と第１演算増幅器の他方の入力端子
との間の電圧に基づいて第１ＭＯＳＦＥＴをＭＯＳ抵抗
領域で動作させるゲート電圧制御部と、第２ＭＯＳＦＥＴ、第２演算増幅器、第１抵抗、および
一対のトランジスタの制御電極を共通接続した電流ミラ
ー回路を有し、第２ＭＯＳＦＥＴの第１主電極を第１電
源端子に、第２主電極を第２演算増幅器の一方の入力端
子及び電流ミラー回路に、ゲート電極を上記ゲート制御
部の第１演算増幅器の出力端子にそれぞれ接続し、第２
演算増幅器の他方の入力端子と第１電源端子との間に第
１抵抗を接続し、第２演算増幅器の出力端子を電流ミラ
ー回路の一対のトランジスタの制御電極に接続した演算
部とを少なくとも有し、上記第１ＭＯＳＦＥＴの第１主電極−第２主電極通路に
第１入力電流を供給すると共に、上記第１抵抗に第２入
力電流を供給することにより、上記電流ミラー回路から
上記第１入力電流と上記第２入力電流とを乗算した出力
電流を得るよう構成したことを特徴とするアナログ乗算
回路。
【請求項２】上記ゲート電圧制御部及び上記演算部を
それぞれ２個有し、第１演算部の第２ＭＯＳＦＥＴのゲ
ート電極を第１ゲート電圧制御部の第１演算増幅器の出
力端子に接続し、第２演算部の第２ＭＯＳＦＥＴのゲー
ト電極を第２ゲート電圧制御部の第１演算増幅器の出力
端子に接続し、第１演算部の電流ミラー回路の出力電流
を第２演算部の第１抵抗に供給して、上記第１ゲート電圧制御部の第１ＭＯＳＦＥＴの第１主
電極−第２主電極通路に第１入力電流を供給し、上記第
１演算部の第１抵抗に第２入力電流を供給し、上記第２
ゲート電圧制御部の第１ＭＯＳＦＥＴの第１主電極−第
２主電極通路に第３入力電流を供給することにより、上
記第２演算部の電流ミラー回路から上記第１入力電流、
上記第２入力電流及び上記第３入力電流を乗算した出力
電流を得るよう構成したことを特徴とする請求項１に記
載のアナログ乗算回路。
【請求項３】上記演算部を複数段有し、前段の演算部
の電流ミラー回路の出力電流を後段の演算部の第１抵抗
に供給して、最終段の演算部の電流ミラー回路から上記
第１入力電流を累乗した出力電流を得るよう構成したこ
とを特徴とする請求項１に記載のアナログ乗算回路。
【請求項４】上記演算部を複数段有し、前段の演算部
の電流ミラー回路の出力電流を後段の演算部の第１抵抗
に供給すると共に、各段の演算部の出力を加算する加算
回路を設け、該加算回路から上記第１入力電流に関する
多項式演算出力を得るよう構成したことを特徴とする請
求項１に記載のアナログ乗算回路。
【請求項５】上記ゲート電圧制御部は、上記第１電源
端子と第２電源端子との間に直列に接続した第２抵抗及
び電流源を有し、これら第２抵抗と電流源との接続点に
該ゲート電圧制御部の第１演算増幅器の他方の入力端子
を接続したことを特徴とする請求項１〜４に記載のアナ
ログ乗算回路。
【請求項６】上記ゲート電圧制御部は、該ゲート電圧
制御部の第１演算増幅器の他方の入力端子と上記第１電
源端子との間に接続した電圧源を有することを特徴とす
る請求項１〜４に記載のアナログ乗算回路。
【請求項７】上記演算部の電流ミラー回路の一対のト
ランジスタがそれぞれＭＯＳＦＥＴからなることを特徴
とする請求項１〜６に記載のアナログ乗算回路。
【請求項８】上記ゲート電圧制御部の第１ＭＯＳＦＥ
Ｔ及び上記演算部の第２ＭＯＳＦＥＴがｐチャネル形の
ＭＯＳＦＥＴからなり、上記演算部の電流ミラー回路の
一対のＭＯＳＦＥＴがそれぞれｎチャネル形のＭＯＳＦ
ＥＴからなることを特徴とする請求項７に記載のアナロ
グ乗算回路。
【請求項９】上記ゲート電圧制御部の第１ＭＯＳＦＥ
Ｔ及び上記演算部の第２ＭＯＳＦＥＴがｎチャネル形の
ＭＯＳＦＥＴからなり、上記演算部の電流ミラー回路の
一対のＭＯＳＦＥＴがそれぞれｐチャネル形のＭＯＳＦ
ＥＴからなることを特徴とする請求項７に記載のアナロ
グ乗算回路。
【請求項１０】少なくとも、上記ゲート電圧制御部の
第１ＭＯＳＦＥＴ及び第１演算増幅器と、上記演算部の
第２ＭＯＳＦＥＴ、第２演算増幅器及び電流ミラー回路
の一対のＭＯＳＦＥＴとを同一半導体基板に形成したこ
とを特徴とする請求項８または９に記載のアナログ乗算
回路。