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JP2002343817A - 半導体装置ユニット - Google Patents

半導体装置ユニット

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JP2002343817A
JP2002343817A JP2001141977A JP2001141977A JP2002343817A JP 2002343817 A JP2002343817 A JP 2002343817A JP 2001141977 A JP2001141977 A JP 2001141977A JP 2001141977 A JP2001141977 A JP 2001141977A JP 2002343817 A JP2002343817 A JP 2002343817A
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JP
Japan
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sealing resin
qfn
lead frame
semiconductor
semiconductor device
Prior art date
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Withdrawn
Application number
JP2001141977A
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English (en)
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Yuichi Moriya
祐一 守屋
Toshihiro Nakajima
敏博 中島
Katsuji Nakaba
勝治 中場
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tomoegawa Co Ltd
Original Assignee
Tomoegawa Paper Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Tomoegawa Paper Co Ltd filed Critical Tomoegawa Paper Co Ltd
Priority to JP2001141977A priority Critical patent/JP2002343817A/ja
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Abstract

(57)【要約】 【課題】 ＱＦＮ等の半導体装置を製造するに際して、
１枚のブレードを用いた場合においてもダイシング工程
を高速化することができると共に、封止樹脂硬化工程に
おけるリードフレームの変形を防止することができ、半
導体装置の生産性の向上を図ることができる手段を提供
する。 【解決手段】 複数のＱＦＮ（半導体装置）５０を具備
する本発明のＱＦＮユニット（半導体装置ユニット）１
０においては、リードフレーム２０の各半導体素子搭載
部２１に半導体素子３０が搭載され、各半導体素子３０
がボンディングワイヤ３１を介してリードフレーム２０
のリード２２に電気的に接続され、各半導体素子３０が
封止樹脂４０により封止された構造になっている。ま
た、複数の半導体素子３０を封止する封止樹脂４０が一
体形成され、かつ、複数のＱＦＮ５０を得る際の切断箇
所Ｃに沿って、封止樹脂４０に凹部４１が形成されてい
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数のＱＦＮ等の
半導体装置（半導体パッケージ）を具備し、各半導体装
置の外周に沿って切断することにより、複数の半導体装
置を得ることが可能な半導体装置ユニットに関するもの
である。
【０００２】
【従来の技術】携帯型パソコン、携帯電話等の電子機器
の小型化、多機能化に伴い、電子機器を構成する電子部
品の小型化、高集積化の他、電子部品の高密度実装技術
が必要になっている。このような背景下、従来のＱＦＰ
（Quad Flat Package）やＳＯＰ（Small Outline Packa
ge）等の周辺実装型の半導体装置に代わって、高密度実
装が可能なＣＳＰ（Chip Size Package）等の面実装型
の半導体装置が注目されている。また、ＣＳＰの中でも
特にＱＦＮ（Quad Flat Non-lead）は、従来の半導体装
置の製造技術を適用して製造できるため好適であり、主
に１００ピン以下の小端子型の半導体装置として用いら
れている。
【０００３】以下、図６に基づいて、ＱＦＮを同時に複
数製造することが可能な方法について説明する。なお、
図６（ａ）〜（ｆ）は、製造途中のＱＦＮを、後述する
リードフレームの半導体素子を搭載する側の面に対して
垂直方向に切断した時の概略断面図である。
【０００４】はじめに、図６（ａ）に示すように、ＩＣ
チップ等の半導体素子を搭載する複数の半導体素子搭載
部（ダイパッド部）２１０を具備し、各半導体素子搭載
部２１０の外周に沿って多数のリード２２０が配設され
たリードフレーム２００を用意し、このリードフレーム
２００の一方の面に、粘着シート１００を貼着する。次
に、図６（ｂ）に示すように、ダイアタッチ工程におい
て、リードフレーム２００の各半導体素子搭載部２１０
に半導体素子３００を搭載し、次いで、図６（ｃ）に示
すように、ワイヤボンディング工程において、半導体素
子３００とリードフレーム２００のリード２２０とを、
ボンディングワイヤ３１０を介して電気的に接続する。
【０００５】次に、樹脂封止工程において、図６（ｃ）
に示した製造途中のＱＦＮを金型内に載置し、封止樹脂
を用いて金型成型することにより、図６（ｄ）に示すよ
うに、すべての半導体素子３００を一体形成された封止
樹脂４００により封止する。この工程において用いる金
型は、樹脂封止を行う製造途中のＱＦＮを載置する下側
金型部材と、下側金型部材に対向配置される上側金型部
材とから概略構成され、下側金型部材に製造途中のＱＦ
Ｎを載置した後、この上方に上側金型部材を設置し、下
側金型部材と上側金型部材との間に封止樹脂を充填する
ことにより、金型成型することが可能な構造になってい
る。そして、従来は、上側金型部材の内面（製造途中の
ＱＦＮに対向する面）が平坦な金型を用いているため、
図６（ｄ）に示すように、この工程において形成される
封止樹脂４００の上面は平坦なものとなっている。
【０００６】次に、図６（ｅ）に示すように、粘着シー
ト１００をリードフレーム２００から剥離した後、封止
樹脂硬化工程において、封止樹脂４００を硬化すること
により、複数のＱＦＮ５００が配列されたＱＦＮユニッ
ト６００を形成することができる。最後に、図６（ｆ）
に示すように、ダイシング工程において、ＱＦＮユニッ
ト６００を各ＱＦＮ５００の外周に沿って切断（ダイシ
ング）することにより、複数のＱＦＮ５００を製造する
ことができる。
【０００７】
【発明が解決しようとする課題】上記ＱＦＮの製造方法
のダイシング工程において、ＱＦＮユニットを各ＱＦＮ
の外周に沿って切断する際には、図示したように、ＱＦ
Ｎユニットの封止樹脂とリードフレームの双方を切断す
る必要がある。しかしながら、シリカやアルミナ等のフ
ィラーを含有したエポキシ樹脂等からなる封止樹脂と、
Ｃｕや４２アロイ（Ｆｅ−Ｎｉ）等の金属からなるリー
ドフレームとは材質が異なるため、これらの適切な切断
条件（用いるブレード（刃）の種類や切断速度等）が異
なり、封止樹脂の切断とリードフレームの切断とを別工
程として２段階の切断を行う、あるいは切断速度を落と
して両者を同時に切断する等の対応が必要であり、ＱＦ
Ｎの生産性が低下するという問題点があった。
【０００８】なお、２段階の切断を行う場合には、封止
樹脂を切断するブレードが装着された第１のスピンドル
と、リードフレームを切断するブレードが装着された第
２のスピンドルとを有するダブルスピンドルダイサーを
用いることにより、ダイシング工程の高速化を図ること
が可能であるが、ダブルスピンドルダイサーは通常のシ
ングルスピンドルダイサーよりも高価であると共に、２
枚のブレードを使用するため消耗品が多くなり、ＱＦＮ
の製造コストが高くなるという問題点を有していた。
【０００９】また、上記ＱＦＮの製造方法においては、
リードフレームの片側にのみ封止樹脂を形成するため、
封止樹脂硬化工程において、リードフレームと封止樹脂
の熱膨張差や封止樹脂の硬化による収縮に起因してリー
ドフレームが変形し、リードフレームに反りが発生する
ことがあった。そして、このようにリードフレームに反
りが発生した場合には、後のダイシング工程において、
リードフレームの反りを矯正してから切断を行う、切断
時のリードフレームの保持方法を工夫する等の必要があ
り、ＱＦＮの生産性が低下していた。
【００１０】そこで、本発明は上記事情に鑑みてなされ
たものであり、ＱＦＮ等の半導体装置を製造するに際し
て、１枚のブレードを用いた場合においてもダイシング
工程を高速化することができると共に、封止樹脂硬化工
程におけるリードフレームの変形を防止することがで
き、ＱＦＮ等の半導体装置の生産性の向上を図ることが
できる手段を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明者は上記課題を解
決するべく検討を行った結果、ＱＦＮ等の半導体装置を
製造するに際して、半導体素子を封止する封止樹脂の切
断箇所に沿って凹部を形成することにより、上記課題を
解決することができることを見出し、以下の半導体装置
ユニットを発明するに到った。
【００１２】本発明の半導体装置ユニットは、リードフ
レームに設けられた複数の半導体素子搭載部に各々半導
体素子が搭載され、各半導体素子がボンディングワイヤ
を介して前記リードフレームのリードに電気的に接続さ
れると共に、各半導体素子が封止樹脂により封止されて
なり、各半導体素子、各半導体素子に接続された前記ボ
ンディングワイヤ、及び各半導体素子を封止する前記封
止樹脂により構成される各半導体装置の外周に沿って切
断することにより複数の半導体装置を得ることが可能な
半導体装置ユニットにおいて、前記複数の半導体素子を
封止する前記封止樹脂が一体形成され、かつ、複数の半
導体装置を得る際に切断する切断箇所に沿って、前記封
止樹脂の上面に凹部が形成されていることを特徴とす
る。
【００１３】すなわち、本発明の半導体装置ユニットで
は、複数の半導体装置を得る際の切断箇所に沿って、封
止樹脂の上面に凹部を形成し、切断箇所の封止樹脂の厚
みを薄くする構成を採用している。なお、本明細書にお
いて、「封止樹脂の上面」とは、「封止樹脂のリードフ
レームと反対側の面」を意味しているものとする。
【００１４】そして、ＱＦＮ等の半導体装置を製造する
際に、かかる構成の本発明の半導体装置ユニットを製造
した後、ダイシング工程において、リードフレームの適
切な切断条件に合わせて、半導体装置ユニットの封止樹
脂とリードフレームとを同時に切断することにより、１
枚のブレードを用いた場合においても、封止樹脂とリー
ドフレームとを良好にかつ高速に切断することができ、
半導体装置の生産性の向上を図ることができることを見
出した。
【００１５】また、このように、ＱＦＮ等の半導体装置
を製造する際のダイシング工程において切断に要する時
間を短縮化することができる結果、用いるブレードの高
寿命化を図ることができ、半導体装置の製造コストを低
減することができることを見出した。さらに、ＱＦＮ等
の半導体装置を製造する際のダイシング工程において、
封止樹脂の切削量を低減することができ、切断時に発生
する切削粉の処理に要するコストや時間を削減すること
ができるので、半導体装置の製造コストの削減と生産性
の向上を図ることができることを見出した。
【００１６】また、ＱＦＮ等の半導体装置を製造するに
際して、本発明のＱＦＮユニットを製造することによ
り、封止樹脂硬化工程において、リードフレームと封止
樹脂の熱膨張差あるいは封止樹脂の硬化による収縮に起
因して発生し、リードフレームを変形させる応力を、封
止樹脂に形成された凹部により分散することができ、そ
の結果、リードフレームの変形を防止することができ、
半導体装置の生産性の向上を図ることができることを見
出した。
【００１７】また、本発明の半導体装置ユニットにおい
て、前記封止樹脂に形成された前記凹部の最大高さは、
前記封止樹脂の最大高さの１／２以上であることが好ま
しく、かかる構成を採用することにより上述の効果を安
定して得ることができることを見出した。また、本発明
の半導体装置ユニットにおいて、複数の半導体素子を封
止する封止樹脂を一体形成する構成としているので、各
半導体素子毎に樹脂封止を行う場合に比較して、半導体
装置ユニットを製造する際の樹脂封止工程を簡略化する
ことができる。
【００１８】また、本発明の半導体装置ユニットにおい
て、前記封止樹脂に形成された前記凹部が、該凹部の上
部側から底部側に向けて縮幅されていることが好まし
く、かかる構成を採用することにより、半導体素子（半
導体装置）のピッチを小さくすることができ、１個の半
導体装置ユニットからより多くの半導体装置を得ること
ができるので、好適である。
【００１９】
【発明の実施の形態】次に、本発明に係る実施形態につ
いて詳述する。図１、図２に基づいて、複数のＱＦＮを
具備するＱＦＮユニットを取り上げて本発明に係る実施
形態の半導体装置ユニットの構造について詳述する。な
お、図１は本実施形態のＱＦＮユニットに備えられたリ
ードフレームのみを取り出して、半導体素子を搭載する
側から見た時の概略平面図であり、図２は本実施形態の
ＱＦＮユニットを図１のＡ−Ａ’線（Ｂ−Ｂ’線）に沿
って切断した時の構造を拡大して示す部分概略断面図で
ある。図２に示すように、本実施形態のＱＦＮユニット
のＡ−Ａ’断面及びＢ−Ｂ’断面は全く同様の構造であ
る。また、各図においては、各部材を図面上で認識可能
な程度の大きさとするため、各部材毎に縮尺を異ならせ
てある。
【００２０】図２に示すように、本実施形態のＱＦＮユ
ニット（半導体装置ユニット）１０はリードフレーム２
０を基材として構成されたものである。ここで、リード
フレーム２０は、図１に示すように、ＩＣチップ等の半
導体素子を搭載する島状の半導体素子搭載部（ダイパッ
ド部）２１が複数マトリクス状に配列され、各半導体素
子搭載部２１の外周に沿って多数のリード２２が配設さ
れたものである。なお、図１においては、半導体素子搭
載部２１が１２個配列されたものについて図示している
が、本発明はこれに限定されるものではなく、いかなる
構造のＱＦＮ用リードフレームを用いても良い。
【００２１】図２に示すように、ＱＦＮユニット１０に
おいて、リードフレーム２０の各半導体素子搭載部２１
にはＩＣチップ等の半導体素子３０が搭載され、各半導
体素子３０は金ワイヤ等のボンディングワイヤ３１を介
して各半導体素子搭載部２１の外周に沿って配設された
リード２２に電気的に接続されている。また、すべての
半導体素子３０及びこれらに接続されたボンディングワ
イヤ３１は一体形成された封止樹脂４０により封止され
ている。
【００２２】ＱＦＮユニット１０において、各半導体素
子３０、各半導体素子３０に接続されたボンディングワ
イヤ３１、及び各半導体素子３０を封止する封止樹脂４
０によりＱＦＮ（半導体装置）５０が構成され、各ＱＦ
Ｎ５０の外周に沿って切断することにより、複数のＱＦ
Ｎ５０を得ることが可能な構造になっている。なお、図
１、図２において、複数のＱＦＮ５０を得る際のＱＦＮ
ユニット１０の切断箇所を符号Ｃで示している。
【００２３】また、本実施形態において、封止樹脂４０
の上面には、切断箇所Ｃに沿って凹部４１が形成されて
いる。より詳細には、凹部４１は断面逆三角形状に形成
され、その上部（リードフレームと反対側の端部）４１
ａ側から底部（リードフレーム側端部）４１ｂ側に向け
て縮幅するように形成されている。また、凹部４１の最
大高さ４１Ｈ（上部４１ａと底部４１ｂとの距離）が、
封止樹脂４０の最大高さ４０Ｈの１／２以上に設定され
ており、かつ、凹部４１の底部４１ｂがリードフレーム
２０に接しないように凹部４１は形成されている。な
お、図示するように、封止樹脂４０の最大高さ４０Ｈ
は、リードフレーム２０において半導体素子搭載部２１
とリード２２との間であって開孔部が形成された領域の
封止樹脂４０の高さに相当する。
【００２４】本実施形態のＱＦＮユニット１０は以上の
ように構成され、切断箇所Ｃに沿って封止樹脂４０の上
面に凹部４１を形成し、切断箇所Ｃの封止樹脂４０の厚
みを薄くする構成としている。そして、ＱＦＮ５０を製
造するに際して、上記構成の本実施形態のＱＦＮユニッ
ト１０を製造した後、ダイシング工程において、リード
フレーム２０の切断条件に合わせて、ＱＦＮユニット１
０の封止樹脂４０とリードフレーム２０とを切断箇所Ｃ
に沿って同時に切断することにより、１枚のブレード
（シングルスピンドルダイサー）を用いた場合において
も、封止樹脂４０とリードフレーム２０とを良好にかつ
高速に切断することができ、ＱＦＮ５０の生産性の向上
を図ることができる。
【００２５】また、このように、ＱＦＮ５０を製造する
際のダイシング工程において切断に要する時間を短縮化
することができる結果、用いるブレードの高寿命化を図
ることができ、ＱＦＮ５０の製造コストを低減すること
ができる。さらに、ＱＦＮ５０を製造する際のダイシン
グ工程において、封止樹脂４０の切削量を低減すること
ができ、切削粉の処理に要するコストや時間を削減する
ことができるので、ＱＦＮ５０の製造コストの削減と生
産性の向上を図ることができる。
【００２６】また、ＱＦＮ５０を製造するに際して、本
実施形態のＱＦＮユニット１０を製造することにより、
封止樹脂硬化工程において、リードフレーム２０と封止
樹脂４０の熱膨張差あるいは封止樹脂４０の硬化による
収縮に起因して発生し、リードフレーム２０を変形させ
る応力を、封止樹脂４０に形成された凹部４１により分
散することができ、その結果、リードフレーム２０の変
形を防止することができ、ＱＦＮ５０の生産性の向上を
図ることができる。
【００２７】また、上述したように、本実施形態のＱＦ
Ｎユニット１０において、封止樹脂４０に形成する凹部
４１の最大高さ４１Ｈを、封止樹脂４０の最大高さ４０
Ｈの１／２以上に設定することが好ましく、かかる構成
を採用することにより上述の効果を安定して得ることが
できる。また、本実施形態のＱＦＮユニット１０におい
ては、凹部４１をその底部４１ｂがリードフレーム２０
に接しないように形成する構成とした。かかる構成を採
用することにより、すべての半導体素子３０を封止する
封止樹脂４０を金型成型により一体形成することがで
き、各半導体素子３０毎に樹脂封止を行う場合に比較し
て、ＱＦＮユニット１０を製造する際の樹脂封止工程を
簡略化することができ、好適である。
【００２８】また、本実施形態のＱＦＮユニット１０に
おいては、封止樹脂４０に形成する凹部４１を断面逆三
角形状とし、上部４１ａ側から底部４１ｂ側に向けて縮
幅する構成とした。図２に示すように、ボンディングワ
イヤ３１は、半導体素子３０の上面と、半導体素子３０
の上面の図示斜め下方向に位置するリード２２とを接続
するため、リードフレーム２０の上面に対して斜め方向
に配設される。したがって、凹部４１を断面逆三角形状
とすることにより、半導体素子３０（ＱＦＮ５０）のピ
ッチを小さくすることができ、１個のＱＦＮユニット１
０からより多くのＱＦＮ５０を得ることができる。
【００２９】なお、本実施形態においては、封止樹脂４
０の上面に断面逆三角形状の凹部４１を形成する構成と
したが、本発明はこれに限定されるものではなく、上部
側から底部側に向けて縮幅するように形成されていれば
いかなる形状で凹部を形成しても良く、かかる構成を採
用することにより、本実施形態のＱＦＮユニット１０と
同様の効果を得ることができる。また、以上、上部側か
ら底部側に向けて縮幅するように凹部を形成する場合に
ついてのみ説明したが、本発明はこれに限定されるもの
ではなく、例えば、図３に示すように、上部６１ａと底
部６１ｂとが同一幅の凹部６１を形成する構成としても
良い。このような構成とした場合には、凹部６１の底部
６１ｂが幅広に形成されるため、半導体素子３０（ＱＦ
Ｎ５０）のピッチを小さくすることができるという効果
を得ることはできないが、その他の効果については本実
施形態と同様に得ることができる。
【００３０】次に、図４に基づいて、図２に示したＱＦ
Ｎユニット１０の製造方法及びＱＦＮユニット１０から
複数のＱＦＮ５０を製造する方法の一例について説明す
る。はじめに、図１に示した構造のリードフレーム２０
を用意し、図４（ａ）に示すように、リードフレーム２
０の一方の面（半導体素子３０を搭載しない側の面）上
に、粘着シート７０を貼着する。粘着シート７０として
は、耐熱性フィルムの一方の面上に粘着剤層を具備する
ものが好適である。また、かかる構成の粘着シート７０
を用いる場合には、粘着剤層がリードフレーム側となる
ように貼着する。また、粘着シート７０をリードフレー
ム２０に貼着する方法としては、ラミネート法等が好適
である。
【００３１】次に、図４（ｂ）に示すように、ダイアタ
ッチ工程において、リードフレーム２０の各半導体素子
搭載部２１に、粘着シート７０が貼着されていない側か
らＩＣチップ等の半導体素子３０を、ダイアタッチ剤
（図示略）を用いて搭載し、次いで、図４（ｃ）に示す
ように、ワイヤボンディング工程において、各半導体素
子３０とリードフレーム２０のリード２２とを、金ワイ
ヤ等のボンディングワイヤ３１を介して電気的に接続す
る。
【００３２】次に、図４（ｄ）に示すように、樹脂封止
工程において、図４（ｃ）に示した製造途中のＱＦＮユ
ニットを金型内に載置し、封止樹脂（モールド剤）を用
いて金型成型することにより、すべての半導体素子３０
及びボンディングワイヤ３１を封止樹脂４０により封止
する。ここで、図５（ａ）、（ｂ）に基づいて、樹脂封
止工程において用いて好適な金型の一構成例について説
明する。図５（ａ）は樹脂封止工程において用いて好適
な金型８０の構造を示す部分概略斜視図、図５（ｂ）は
金型８０を図５（ａ）のＤ−Ｄ’線に沿って切断した時
の部分概略断面図である。なお、図５（ａ）において、
後述する上側金型部材についてはその内面のみを取り出
して図示している。
【００３３】図５（ａ）、（ｂ）に示すように、金型８
０は樹脂封止を行う製造途中のＱＦＮユニットを載置す
る下側金型部材８１と、下側金型部材８１に対向配置さ
れる上側金型部材８２とから概略構成され、下側金型部
材８１に製造途中のＱＦＮユニット（図示略）を載置し
た後、その上方に上側金型部材８２を設置し、下側金型
部材８１と上側金型部材８２との間に、金型８０の側部
に設けられた樹脂注入孔８３から溶融状態の封止樹脂を
注入することにより、金型成型を行うことが可能な構造
になっている。
【００３４】ここで、金型８０において、下側金型部材
８１の内面（製造途中のＱＦＮユニットを載置する面）
８４は平坦面となっているのに対し、上側金型部材８２
の内面（下側金型部材８１に対向する面）８５には、封
止樹脂４０に形成する凹部４１の形状及び形成位置に対
応した凸部８５ａが形成されており、金型部材８１、８
２の内面をこのような形状とすることにより、所望の形
状の凹部４１を有する封止樹脂４０を一体形成すること
ができる。
【００３５】次に、図４（ｅ）に示すように、粘着シー
ト７０をリードフレーム２０から剥離した後、封止樹脂
硬化工程において、封止樹脂４０を硬化することによ
り、複数のＱＦＮ５０が配列された上記実施形態のＱＦ
Ｎユニット１０を製造することができる。最後に、図４
（ｆ）に示すように、ダイシング工程において、得られ
たＱＦＮユニット１０を切断箇所Ｃに沿って切断（ダイ
シング）することにより、複数のＱＦＮ５０を製造する
ことができる。
【００３６】本実施形態のＱＦＮユニット１０及びＱＦ
Ｎ５０は以上のように製造することができ、以上の製造
方法によれば、本実施形態のＱＦＮユニット１０を簡易
に得ることができる。また、以上の製造方法によれば、
本実施形態のＱＦＮユニット１０を製造してからＱＦＮ
５０を製造するため、上述したように、ＱＦＮ５０の生
産性の向上と製造コストの削減を図ることができる。
【００３７】
【実施例】次に、本発明に係る実施例及び従来例につい
て説明する。各実施例、従来例においてＱＦＮユニット
を作製し、得られたＱＦＮユニットの評価を行った。 （実施例１）図２に示した構造の本発明のＱＦＮユニッ
トを、図４に基づいて説明したように製造した。なお、
リードフレームとしては、外寸縦６０ｍｍ×横２００ｍ
ｍ×厚さ０．２ｍｍ（但し、切断箇所の厚みは０．１ｍ
ｍ）、Ａｕ−Ｐｄ−ＮｉメッキＣｕリードフレーム、４
×６４個（計２５６個）のマトリックス配列、パッケー
ジサイズ５×５ｍｍ、モールドエリア１８０×４０ｍ
ｍ、３２ピンのＱＦＮ用リードフレームを用いた。ま
た、粘着シートとしては、２５μｍ厚のポリイミドフィ
ルム上に６μｍ厚のシリコーン系粘着剤からなる粘着剤
層が形成されたものを用いた。また、樹脂封止工程にお
いては、封止樹脂として、エポキシ系モールド材（O-ク
レゾールノボラックエポキシ系、フィラー量８５ｗｔ
％）を用い、図５（ａ）、（ｂ）に示した構造の金型を
用い、圧力を１０ＭＰａ、温度を１８０℃、成型時間を
５分間として樹脂封止を行った。但し、上側金型部材の
凸部のピッチを５ｍｍ、凸部の最大高さを０．６ｍｍ、
凸部の最大幅を０．４ｍｍとした。なお、上側金型部材
の凸部のピッチ、最大高さ、最大幅は、封止樹脂に形成
する凹部のピッチ、最大高さ、最大幅（上部の幅）に相
当する。また、形成する封止樹脂の最大高さを０．８ｍ
ｍとした。また、封止樹脂硬化工程における封止樹脂の
硬化条件は、１８０℃、３時間とした。
【００３８】（実施例２）リードフレームとして、外寸
縦６０ｍｍ×横２００ｍｍ×厚み０．２ｍｍ（但し、切
断箇所の厚みは０．１ｍｍ）、Ａｕ−Ｐｄ−Ｎｉメッキ
Ｃｕリードフレーム、４×２５個（計１００個）のマト
リックス配列、パッケージサイズ８×８ｍｍ、モールド
エリア１８０×４０ｍｍ、５２ピンのＱＦＮ用リードフ
レームを用い、樹脂封止工程において、上側金型部材の
凸部のピッチが８ｍｍの金型を用いた以外は実施例１と
同様にして、本発明のＱＦＮユニットを得た。
【００３９】（従来例１）樹脂封止工程において、上側
金型部材の内面が平坦な金型を用いた以外は実施例１と
同様にして、ＱＦＮユニットを得た。 （従来例２）樹脂封止工程において、上側金型部材の内
面が平坦な金型を用いた以外は実施例２と同様にして、
ＱＦＮユニットを得た。
【００４０】（評価項目及び評価方法） ＜リードフレームの反り＞各実施例、従来例において得
られたＱＦＮユニットをリードフレーム側が下側となる
ように、平坦面上に載置し、最も反りの大きい箇所の平
坦面からの高さをデジタル測定顕微鏡（オリンパス製Ｓ
ＴＭ−ＵＭ）にて測定した。 ＜最大切断速度＞表面にダイアモンドをコーティングし
たディスク状ブレード１枚を有するシングルスピンドル
ダイサーを用い、各実施例、従来例において得られたＱ
ＦＮユニットを、各ＱＦＮの外周に沿って切断した。な
お、ブレードの設置箇所を固定し、ＱＦＮユニットを移
送して切断を行った。ＱＦＮユニットの移送速度（切断
速度）を徐々に上げ、切断不良が発生しない範囲におけ
る最大切断速度を測定した。
【００４１】（結果）各実施例、比較例において得られ
た評価結果を表１に示す。表１に示すように、樹脂封止
工程において、上側金型部材の内面に凸部が形成された
金型を用いて樹脂封止を行い、封止樹脂に断面逆三角形
状の凹部を形成した実施例１及び２においては、得られ
たＱＦＮユニットのリードフレームの反りが０．７ｍｍ
以下と極めて小さかった。また、ＱＦＮユニットを切断
する際の最高切断速度が５５ｍｍ／ｓ以上となり、１枚
のブレードでダイシングを行っても高速で切断すること
ができた。
【００４２】これに対して、樹脂封止工程において、上
側金型部材の内面が平坦な金型を用いて樹脂封止を行
い、封止樹脂に凹部を形成しなかった従来例１及び２に
おいては、得られたＱＦＮユニットの反りが２．８ｍｍ
以上と実施例１、２に比較して大きかった。また、ＱＦ
Ｎユニットを切断する際の最高切断速度は２５ｍｍ／ｓ
であり、実施例１、２に比較して高速で切断することが
できなかった。
【００４３】以上の結果から、本発明のＱＦＮユニット
を製造することにより、封止樹脂硬化工程におけるリー
ドフレームの反りを抑制することができることが判明し
た。また、１枚のブレードでダイシングを行った場合に
おいても、本発明のＱＦＮユニットを良好にかつ高速に
切断することができることが判明した。
【００４４】
【表１】
【００４５】
【発明の効果】以上詳述したように、本発明の半導体装
置ユニットにおいては、複数の半導体装置を得る際の切
断箇所に沿って、封止樹脂の上面に凹部を形成する構成
を採用した。そして、かかる構成の本発明の半導体装置
ユニットを製造した後、ＱＦＮ等の半導体装置を製造す
ることにより、ダイシング工程を高速化することがで
き、ＱＦＮ等の半導体装置の生産性の向上を図ることが
できる。また、ＱＦＮ等の半導体装置を製造するに際し
て、本発明のＱＦＮユニットを製造することにより、封
止樹脂硬化工程におけるリードフレームの変形を防止す
ることができ、ＱＦＮ等の半導体装置の生産性の向上を
図ることができる。
【図面の簡単な説明】
【図１】 図１は、本発明に係る実施形態の半導体装置
ユニットに備えられたリードフレームの構造を示す概略
平面図である。
【図２】 図２は、本発明に係る実施形態の半導体装置
ユニットの構造を示す概略断面図である。
【図３】 図３は、本発明に係る実施形態の半導体装置
ユニットの封止樹脂に形成された凹部のその他の構造例
を示す概略断面図である。
【図４】 図４（ａ）〜（ｆ）は、本発明に係る実施形
態の半導体装置ユニットの製造方法及び半導体装置ユニ
ットから複数の半導体装置を製造する方法を示す工程図
である。
【図５】 図５（ａ）、（ｂ）は、本発明に係る実施形
態の半導体装置ユニットを製造する際の樹脂封止工程に
おいて用いて好適な金型の構造を示す図である。
【図６】 図６（ａ）〜（ｆ）は、従来のＱＦＮの製造
方法を示す工程図である。
【符号の説明】
１０ ＱＦＮユニット（半導体装置ユニット） ２０ リードフレーム ２１ 半導体素子搭載部 ２２ リード ３１ ボンディングワイヤ ４０ 封止樹脂 ４１、６１ 凹部 ４１ａ、６１ａ 凹部の上部 ４１ｂ、６１ｂ 凹部の底部 ４１Ｈ 凹部の最大高さ ４０Ｈ 封止樹脂の最大高さ Ｃ 切断箇所
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中場 勝治 静岡県静岡市用宗巴町３番１号 株式会社 巴川製紙所電子材料事業部内 Ｆターム(参考） 5F061 AA01 BA01 CA21 CB13 DA01 DD11 5F067 AA01 AB04 BA02 BD05 DB00 DE01 DF01

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 リードフレームに設けられた複数の半導
    体素子搭載部に各々半導体素子が搭載され、各半導体素
    子がボンディングワイヤを介して前記リードフレームの
    リードに電気的に接続されると共に、各半導体素子が封
    止樹脂により封止されてなり、 各半導体素子、各半導体素子に接続された前記ボンディ
    ングワイヤ、及び各半導体素子を封止する前記封止樹脂
    により構成される各半導体装置の外周に沿って切断する
    ことにより複数の半導体装置を得ることが可能な半導体
    装置ユニットにおいて、 前記複数の半導体素子を封止する前記封止樹脂が一体形
    成され、かつ、複数の半導体装置を得る際の切断箇所に
    沿って、前記封止樹脂の上面に凹部が形成されているこ
    とを特徴とする半導体装置ユニット。
  2. 【請求項２】 前記封止樹脂に形成された前記凹部の最
    大高さが、前記封止樹脂の最大高さの１／２以上である
    ことを特徴とする請求項１に記載の半導体装置ユニッ
    ト。
  3. 【請求項３】 前記封止樹脂に形成された前記凹部が、
    該凹部の上部側から底部側に向けて縮幅されていること
    を特徴とする請求項１又は請求項２に記載の半導体装置
    ユニット。
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Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004214233A (ja) * 2002-12-26 2004-07-29 Renesas Technology Corp 半導体装置およびその製造方法
WO2007083490A1 (ja) * 2006-01-23 2007-07-26 Towa Corporation 電子部品の樹脂封止成形方法、ならびに、それに用いられる型組品およびリードフレーム
JP2008113021A (ja) * 2007-12-17 2008-05-15 Renesas Technology Corp 半導体装置の製造方法
JP2008300504A (ja) * 2007-05-30 2008-12-11 Nec Electronics Corp リードフレームおよびその製造方法、半導体装置およびその製造方法
JP2009170476A (ja) * 2008-01-11 2009-07-30 Panasonic Corp 半導体装置および半導体装置の製造方法
US7595548B2 (en) 2004-10-08 2009-09-29 Yamaha Corporation Physical quantity sensor and manufacturing method therefor
JP2010177272A (ja) * 2009-01-27 2010-08-12 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US7791180B2 (en) 2004-10-01 2010-09-07 Yamaha Corporation Physical quantity sensor and lead frame used for same
JP2011054653A (ja) * 2009-08-31 2011-03-17 Elpida Memory Inc 半導体装置の製造方法
JP2011142337A (ja) * 2011-03-14 2011-07-21 Renesas Electronics Corp 半導体装置の製造方法
JP2014216622A (ja) * 2013-04-30 2014-11-17 日亜化学工業株式会社 発光装置の製造方法
JP5672242B2 (ja) * 2009-12-24 2015-02-18 株式会社村田製作所 電子部品の製造方法
KR20160108170A (ko) 2015-03-04 2016-09-19 토와 가부시기가이샤 제조 장치 및 제조 방법
JP2017228706A (ja) * 2016-06-24 2017-12-28 株式会社三井ハイテック リードフレーム

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004214233A (ja) * 2002-12-26 2004-07-29 Renesas Technology Corp 半導体装置およびその製造方法
US7791180B2 (en) 2004-10-01 2010-09-07 Yamaha Corporation Physical quantity sensor and lead frame used for same
US7595548B2 (en) 2004-10-08 2009-09-29 Yamaha Corporation Physical quantity sensor and manufacturing method therefor
US7727793B2 (en) 2004-10-08 2010-06-01 Yamaha Corporation Physical quantity sensor and manufacturing method therefor
WO2007083490A1 (ja) * 2006-01-23 2007-07-26 Towa Corporation 電子部品の樹脂封止成形方法、ならびに、それに用いられる型組品およびリードフレーム
JP2007194558A (ja) * 2006-01-23 2007-08-02 Towa Corp 電子部品の樹脂封止成形方法と金型及びリードフレーム
JP2008300504A (ja) * 2007-05-30 2008-12-11 Nec Electronics Corp リードフレームおよびその製造方法、半導体装置およびその製造方法
JP2008113021A (ja) * 2007-12-17 2008-05-15 Renesas Technology Corp 半導体装置の製造方法
JP2009170476A (ja) * 2008-01-11 2009-07-30 Panasonic Corp 半導体装置および半導体装置の製造方法
JP2010177272A (ja) * 2009-01-27 2010-08-12 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2011054653A (ja) * 2009-08-31 2011-03-17 Elpida Memory Inc 半導体装置の製造方法
JP5672242B2 (ja) * 2009-12-24 2015-02-18 株式会社村田製作所 電子部品の製造方法
US9005736B2 (en) 2009-12-24 2015-04-14 Murata Manufacturing Co., Ltd. Electronic component manufacturing method
JP2011142337A (ja) * 2011-03-14 2011-07-21 Renesas Electronics Corp 半導体装置の製造方法
JP2014216622A (ja) * 2013-04-30 2014-11-17 日亜化学工業株式会社 発光装置の製造方法
KR20160108170A (ko) 2015-03-04 2016-09-19 토와 가부시기가이샤 제조 장치 및 제조 방법
JP2017228706A (ja) * 2016-06-24 2017-12-28 株式会社三井ハイテック リードフレーム
WO2017221581A1 (ja) * 2016-06-24 2017-12-28 株式会社三井ハイテック リードフレーム
CN109417063A (zh) * 2016-06-24 2019-03-01 株式会社三井高科技 引线框
TWI664705B (zh) * 2016-06-24 2019-07-01 日商三井高科技股份有限公司 引線框架

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