JP2002324897A - 強誘電体半導体メモリ装置及びその製造方法 - Google Patents
強誘電体半導体メモリ装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 本発明は、疲労特性や劣化や信頼性が改善さ
れた強誘電体ランダムアクセスメモリ装置の提供を目的
とする。 【解決手段】 本発明の強誘電体ランダムアクセスメモ
リ装置は、下部電極と、PZT膜と、SrRuO3を含む上部電
極の積層により形成された強誘電体キャパシタを有し、
PZT膜は、約１７個／μｍ２以下の密度のピンホールを
含む。
れた強誘電体ランダムアクセスメモリ装置の提供を目的
とする。 【解決手段】 本発明の強誘電体ランダムアクセスメモ
リ装置は、下部電極と、PZT膜と、SrRuO3を含む上部電
極の積層により形成された強誘電体キャパシタを有し、
PZT膜は、約１７個／μｍ２以下の密度のピンホールを
含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、特に、強誘電体キャパシタを有する半導体メモリに
関する。
り、特に、強誘電体キャパシタを有する半導体メモリに
関する。
【０００２】
【従来の技術】DRAM及びSRAMのような半導体装置は、コ
ンピュータを含む多種の情報処理装置において、高速主
記憶装置として普及している。しかし、従来の半導体装
置は、本質的に揮発性であり、半導体装置に保持された
情報は、電源を切ったときに失われる。そのため、通常
のコンピュータ及びコンピュータシステムでは、実際に
は、プログラム及びデータを保持する大容量補助記憶装
置として、磁気ディスク装置が使用されている。
ンピュータを含む多種の情報処理装置において、高速主
記憶装置として普及している。しかし、従来の半導体装
置は、本質的に揮発性であり、半導体装置に保持された
情報は、電源を切ったときに失われる。そのため、通常
のコンピュータ及びコンピュータシステムでは、実際に
は、プログラム及びデータを保持する大容量補助記憶装
置として、磁気ディスク装置が使用されている。
【０００３】しかし、磁気ディスク装置は、嵩が大き
く、壊れやすく、本質的に機械的衝撃によって損傷しや
すい。さらに、磁気ディスク装置は、一般的に、大量の
電力を消費し、アクセス速度が低い、という欠点があ
る。
く、壊れやすく、本質的に機械的衝撃によって損傷しや
すい。さらに、磁気ディスク装置は、一般的に、大量の
電力を消費し、アクセス速度が低い、という欠点があ
る。
【０００４】上述の問題点に鑑みて、コンピュータ及び
コンピュータシステムでは、不揮発性補助記憶装置とし
てフラッシュメモリを使用する傾向が増え始めている。
フラッシュメモリは、MOSトランジスタと類似の構造を
もち、情報を電荷の形で絶縁性浮遊ゲートに保持する。
フラッシュメモリは、LSIの形式で、半導体チップ上に
モノリシック集積させるために適した構造をもつことに
注意する必要がある。したがって、磁気ディスク装置に
匹敵する大容量記憶装置を、フラッシュメモリを用いて
設計しようとする試みがなされている。
コンピュータシステムでは、不揮発性補助記憶装置とし
てフラッシュメモリを使用する傾向が増え始めている。
フラッシュメモリは、MOSトランジスタと類似の構造を
もち、情報を電荷の形で絶縁性浮遊ゲートに保持する。
フラッシュメモリは、LSIの形式で、半導体チップ上に
モノリシック集積させるために適した構造をもつことに
注意する必要がある。したがって、磁気ディスク装置に
匹敵する大容量記憶装置を、フラッシュメモリを用いて
設計しようとする試みがなされている。
【０００５】フラッシュメモリの場合、情報の書き込み
は、熱電子をトンネル絶縁膜を通過させて浮遊ゲート型
電極へ流すことによって実現される。一方、情報の消去
は、浮遊ゲート中の電子を、トンネル絶縁膜を通して、
ソース領域又はチャネル領域へ流すことによって実現さ
れる。したがって、フラッシュメモリには、情報の書き
込みや消去にかなりの時間を要する、という本質的な欠
点がある。さらに、フラッシュメモリは、一般的に、書
き込み動作及び消去動作の繰り返し後にトンネル絶縁膜
が損なわれる、という問題を生ずる。トンネル絶縁膜が
劣化すると、読み出し動作又は消去動作は不安定にな
り、信頼性が低下する。フラッシュメモリと類似した構
造を有するEEPROMにも同様の問題が生じる。
は、熱電子をトンネル絶縁膜を通過させて浮遊ゲート型
電極へ流すことによって実現される。一方、情報の消去
は、浮遊ゲート中の電子を、トンネル絶縁膜を通して、
ソース領域又はチャネル領域へ流すことによって実現さ
れる。したがって、フラッシュメモリには、情報の書き
込みや消去にかなりの時間を要する、という本質的な欠
点がある。さらに、フラッシュメモリは、一般的に、書
き込み動作及び消去動作の繰り返し後にトンネル絶縁膜
が損なわれる、という問題を生ずる。トンネル絶縁膜が
劣化すると、読み出し動作又は消去動作は不安定にな
り、信頼性が低下する。フラッシュメモリと類似した構
造を有するEEPROMにも同様の問題が生じる。
【０００６】上記の従来の不揮発性半導体装置の多数の
欠点に鑑みて、コンピュータの補助記憶装置として、更
には、高速主記憶装置として、強誘電体半導体メモリ
（以下では、FeRAMのように呼ぶ）が提案されている。
強誘電体半導体メモリは、情報を自発分極の形で強誘電
体キャパシタ絶縁膜に保持する。
欠点に鑑みて、コンピュータの補助記憶装置として、更
には、高速主記憶装置として、強誘電体半導体メモリ
（以下では、FeRAMのように呼ぶ）が提案されている。
強誘電体半導体メモリは、情報を自発分極の形で強誘電
体キャパシタ絶縁膜に保持する。
【０００７】強誘電体半導体メモリは、典型的に、DRAM
と同様にメモリセルトランジスタ及びメモリセルキャパ
シタを含む。メモリセルキャパシタは、キャパシタ絶縁
膜のため、PZT (Pb(Zr,Ti)O3) 又は PLZT ((Pb,La)(Z
r,Ti)O3) のような強誘電体材料を使用する。そのた
め、強誘電体半導体メモリは、LSIを形成するためのモ
ノリシック集積に好適である。
と同様にメモリセルトランジスタ及びメモリセルキャパ
シタを含む。メモリセルキャパシタは、キャパシタ絶縁
膜のため、PZT (Pb(Zr,Ti)O3) 又は PLZT ((Pb,La)(Z
r,Ti)O3) のような強誘電体材料を使用する。そのた
め、強誘電体半導体メモリは、LSIを形成するためのモ
ノリシック集積に好適である。
【０００８】強誘電体半導体メモリは、強誘電体キャパ
シタ絶縁膜の自発分極を制御することによって情報の書
き込みを行なうので、書き込み動作は、フラッシュメモ
リの１０００倍以上の高速で実現される。上述の通り、
フラッシュメモリでは、情報の書き込みは、熱電子をト
ンネル絶縁膜を通して浮遊ゲートへ注入することによっ
て行なわれる。また、分極は、電圧を印加するだけ制御
されるので、電力消費量もフラッシュメモリの場合の約
１０分の１に低減される。さらに、トンネル絶縁膜を使
用しない強誘電体半導体メモリの寿命は、フラッシュメ
モリの寿命の１０万倍に延びる。
シタ絶縁膜の自発分極を制御することによって情報の書
き込みを行なうので、書き込み動作は、フラッシュメモ
リの１０００倍以上の高速で実現される。上述の通り、
フラッシュメモリでは、情報の書き込みは、熱電子をト
ンネル絶縁膜を通して浮遊ゲートへ注入することによっ
て行なわれる。また、分極は、電圧を印加するだけ制御
されるので、電力消費量もフラッシュメモリの場合の約
１０分の１に低減される。さらに、トンネル絶縁膜を使
用しない強誘電体半導体メモリの寿命は、フラッシュメ
モリの寿命の１０万倍に延びる。
【０００９】図１には、従来のFeRAM１０の構造が示さ
れている。
れている。
【００１０】図１に示されたFeRAM１０は、ｐ型とｎ型
の何れの型でもよいSi基板１１に構築されたメモリセル
トランジスタを含む。図１には、セル構造体の半分が示
されているが、図１で使用されたプロセスは、通常のCM
OSプロセスにすぎないことに注意する必要がある。ｐウ
エル１１Ａは、Si基板１１に形成され、Si基板１１には
フィールド酸化膜１２によって活性領域が画成される。
Si基板１１には、活性領域に対応したゲート電極１３が
設けられ、ゲート電極１３は、FeRAMのワード線を構成
する。さらに、図示されないゲート酸化膜がSi基板１１
とゲート電極１３の間に挟まれ、ｎ＋型の拡散領域１１
Ｂ及び１１Ｃが、メモリセルトランジスタのソース領域
及びドレイン領域として、ゲート電極１３の両側面でｐ
ウエル１１Ａ内に形成される。これにより、チャネル領
域が拡散領域１１Ｂと拡散領域１１Ｃの間のｐウエルに
形成される。
の何れの型でもよいSi基板１１に構築されたメモリセル
トランジスタを含む。図１には、セル構造体の半分が示
されているが、図１で使用されたプロセスは、通常のCM
OSプロセスにすぎないことに注意する必要がある。ｐウ
エル１１Ａは、Si基板１１に形成され、Si基板１１には
フィールド酸化膜１２によって活性領域が画成される。
Si基板１１には、活性領域に対応したゲート電極１３が
設けられ、ゲート電極１３は、FeRAMのワード線を構成
する。さらに、図示されないゲート酸化膜がSi基板１１
とゲート電極１３の間に挟まれ、ｎ＋型の拡散領域１１
Ｂ及び１１Ｃが、メモリセルトランジスタのソース領域
及びドレイン領域として、ゲート電極１３の両側面でｐ
ウエル１１Ａ内に形成される。これにより、チャネル領
域が拡散領域１１Ｂと拡散領域１１Ｃの間のｐウエルに
形成される。
【００１１】ゲート電極１３は、活性領域に対応してSi
基板１１の表面を覆うように設けられたCVD酸化膜１４
によって覆われる。Pt/Ti構造を有する下部電極１５
を、CVD酸化膜１４に堆積する。ここで、下部電極１５
は、FeRAMのドライブ線を構成する。PZT若しくはPLZTか
らなる強誘電体キャパシタ絶縁膜１６は、下部電極１５
を多い、Ptからなる上部電極１７は、強誘電体キャパシ
タ絶縁膜１６に形成される。
基板１１の表面を覆うように設けられたCVD酸化膜１４
によって覆われる。Pt/Ti構造を有する下部電極１５
を、CVD酸化膜１４に堆積する。ここで、下部電極１５
は、FeRAMのドライブ線を構成する。PZT若しくはPLZTか
らなる強誘電体キャパシタ絶縁膜１６は、下部電極１５
を多い、Ptからなる上部電極１７は、強誘電体キャパシ
タ絶縁膜１６に形成される。
【００１２】下部電極１５、強誘電体キャパシタ絶縁膜
１６及び上部電極１７は、一体として強誘電体キャパシ
タを形成する。強誘電体キャパシタは、全体として、別
の中間層絶縁膜１８によって覆われる。
１６及び上部電極１７は、一体として強誘電体キャパシ
タを形成する。強誘電体キャパシタは、全体として、別
の中間層絶縁膜１８によって覆われる。
【００１３】コンタクトホール１８Ａは、上部電極パタ
ーン１７を露出させるため中間層絶縁膜１８に形成さ
れ、コンタクトホール１８Ｂ及び１８Ｃは、それぞれ、
拡散層１１Ｂ及び１１Ｃを露出させるため中間層絶縁膜
１８及び１４に形成される。
ーン１７を露出させるため中間層絶縁膜１８に形成さ
れ、コンタクトホール１８Ｂ及び１８Ｃは、それぞれ、
拡散層１１Ｂ及び１１Ｃを露出させるため中間層絶縁膜
１８及び１４に形成される。
【００１４】局所配線パターン１９Ａは、コンタクトホ
ール１８Ａとコンタクトホール１８Ｂを電気的に接続す
るようにAl合金によって形成される。
ール１８Ａとコンタクトホール１８Ｂを電気的に接続す
るようにAl合金によって形成される。
【００１５】Al合金からなるビット線パターン１９Ｂ
が、コンタクトホール１８Ｃで拡散領域１１Ｃと電気的
に接触するように中間層絶縁膜１８に設けられる。局所
配線パターン１９Ａ及びビット線１９Ｂは、パッシベー
ション膜２０によって覆われる。
が、コンタクトホール１８Ｃで拡散領域１１Ｃと電気的
に接触するように中間層絶縁膜１８に設けられる。局所
配線パターン１９Ａ及びビット線１９Ｂは、パッシベー
ション膜２０によって覆われる。
【００１６】このようなFeRAMの場合、強誘電体絶縁膜
１６のスイッチング電荷を最大にさせ、リーク電流を最
小限に抑えることが重要である。さらに、強誘電体キャ
パシタ膜１６は、長時間に亘って初期スイッチング電荷
を維持する。
１６のスイッチング電荷を最大にさせ、リーク電流を最
小限に抑えることが重要である。さらに、強誘電体キャ
パシタ膜１６は、長時間に亘って初期スイッチング電荷
を維持する。
【００１７】スイッチング電荷を最大限にするため、従
来、スパッタリングプロセスを用いて、アモルファス相
の形で強誘電体キャパシタ絶縁膜１６を成膜させ、O2雰
囲気中で結晶化プロセスを適用している。
来、スパッタリングプロセスを用いて、アモルファス相
の形で強誘電体キャパシタ絶縁膜１６を成膜させ、O2雰
囲気中で結晶化プロセスを適用している。
【００１８】強誘電体キャパシタ絶縁膜１６に大きいス
イッチング電荷を維持するため、強誘電体キャパシタ絶
縁膜に酸素欠陥が形成されないように酸化雰囲気中で上
部電極１７を形成することが望ましい。したがって、上
部電極１７にPtではなくIrO2のような導電酸化物を使用
することが提案されている。
イッチング電荷を維持するため、強誘電体キャパシタ絶
縁膜に酸素欠陥が形成されないように酸化雰囲気中で上
部電極１７を形成することが望ましい。したがって、上
部電極１７にPtではなくIrO2のような導電酸化物を使用
することが提案されている。
【００１９】しかし、PZTからなる強誘電体キャパシタ
絶縁膜１６と、IrO2からなる上部電極とを備えた強誘電
体キャパシタは、スイッチング電荷の値が時間経過と共
に減少するというPZT膜１６の経年疲労の問題を生じ
る。この疲労の問題を回避するためには、PZT膜１６に
相当な量のCa及びSrをドープすることが必要であるが、
このようなPZT膜１６のドーピングは、スイッチング電
荷の値を減少を招く。
絶縁膜１６と、IrO2からなる上部電極とを備えた強誘電
体キャパシタは、スイッチング電荷の値が時間経過と共
に減少するというPZT膜１６の経年疲労の問題を生じ
る。この疲労の問題を回避するためには、PZT膜１６に
相当な量のCa及びSrをドープすることが必要であるが、
このようなPZT膜１６のドーピングは、スイッチング電
荷の値を減少を招く。
【００２０】上記の問題点に鑑みて、スパッタ法で形成
されたPZT膜を含む強誘電体キャパシタ絶縁膜がSrRuO3
を含む上部電極と組み合わされたFeRAMに関する発明が
なされている。しかし、上述の構造を有する強誘電体キ
ャパシタは、疲労を抑制することが可能ではあるが、リ
ーク電流による悪影響をうける。IrO2又はSrRuO3の上部
電極と組み合わされたPZT膜のリーク特性の低下に関し
ては、たとえば、Stolichnov, I., et al., "ELECTRICA
L TRANSPORT PROPERTIES OF Pb(Zr,Ti)O3/OXIDEELECTRO
DE INTERFACE, 9th European Meeting on Ferroelectri
city, Praha, Czech Republic, July 12, 1999を参考に
するとよい。
されたPZT膜を含む強誘電体キャパシタ絶縁膜がSrRuO3
を含む上部電極と組み合わされたFeRAMに関する発明が
なされている。しかし、上述の構造を有する強誘電体キ
ャパシタは、疲労を抑制することが可能ではあるが、リ
ーク電流による悪影響をうける。IrO2又はSrRuO3の上部
電極と組み合わされたPZT膜のリーク特性の低下に関し
ては、たとえば、Stolichnov, I., et al., "ELECTRICA
L TRANSPORT PROPERTIES OF Pb(Zr,Ti)O3/OXIDEELECTRO
DE INTERFACE, 9th European Meeting on Ferroelectri
city, Praha, Czech Republic, July 12, 1999を参考に
するとよい。
【００２１】
【発明が解決しようとする課題】本発明は、主として、
上記の従来技術の問題点に鑑みて、疲労特性や劣化や信
頼性が改善された、新しいタイプの強誘電体ランダムア
クセスメモリ装置の提供を目的とする。
上記の従来技術の問題点に鑑みて、疲労特性や劣化や信
頼性が改善された、新しいタイプの強誘電体ランダムア
クセスメモリ装置の提供を目的とする。
【００２２】さらに、本発明は、より特定的には、使用
される強誘電体キャパシタに対するリーク電流が少ない
強誘電体ランダムアクセスメモリ装置の提供を目的とす
る。
される強誘電体キャパシタに対するリーク電流が少ない
強誘電体ランダムアクセスメモリ装置の提供を目的とす
る。
【００２３】また、本発明は、強誘電体ランダムアクセ
スメモリ装置の製造方法の提供を目的とする。
スメモリ装置の製造方法の提供を目的とする。
【００２４】
【課題を解決するための手段】上記目的を達成するた
め、本発明により提供される強誘電体ランダムアクセス
メモリは、活性層を載せる基板と、上記基板に設けら
れ、上記活性層と電気的に接続する下部電極と、少なく
ともPb、Zr及びTiを含有し、ペロブスカイト構造を有
し、下面から上面へ連続的に広がって柱状微構造を形成
する多数の結晶粒子を含み、上記結晶粒子は数十ナノメ
ートルのサイズのピンホールを有する、強誘電体膜と、
上記強誘電体膜に設けられた導電酸化物膜を含み、ペロ
ブスカイト構造を有し、Sr及びRuを含有する上部電極
と、を備え、上記強誘電体膜は、Ca及びSrを更に含有
し、上記強誘電体膜は、３４／μｍ２を超えない密度で
ピンホールが設けられている。
め、本発明により提供される強誘電体ランダムアクセス
メモリは、活性層を載せる基板と、上記基板に設けら
れ、上記活性層と電気的に接続する下部電極と、少なく
ともPb、Zr及びTiを含有し、ペロブスカイト構造を有
し、下面から上面へ連続的に広がって柱状微構造を形成
する多数の結晶粒子を含み、上記結晶粒子は数十ナノメ
ートルのサイズのピンホールを有する、強誘電体膜と、
上記強誘電体膜に設けられた導電酸化物膜を含み、ペロ
ブスカイト構造を有し、Sr及びRuを含有する上部電極
と、を備え、上記強誘電体膜は、Ca及びSrを更に含有
し、上記強誘電体膜は、３４／μｍ２を超えない密度で
ピンホールが設けられている。
【００２５】本発明による強誘電体ランダムアクセスメ
モリの製造方法は、少なくともPb、Zr、Ti、Ca及びSrを
含有するターゲットを使用するスパッタ法によりペロブ
スカイト構造を有する強誘電体膜を下部電極に成膜する
工程と、分圧が低いO2を含有する第１の不活性雰囲気中
で上記強誘電体膜を熱処理する工程と、第２の酸化雰囲
気中で上記強誘電体膜を熱処理する工程と、ペロブスカ
イト構造を有し、Sr及びRuを含有する導電膜を上記強誘
電体膜に成膜する工程と、を含み、上記ターゲットは、
Caの濃度が０．０３５を超えず、Srの濃度が０．０２５
を超えないように、上記ターゲット中のZr原子及びTi原
子の和に正規化された夫々の濃度でCa及びSrを含有す
る。
モリの製造方法は、少なくともPb、Zr、Ti、Ca及びSrを
含有するターゲットを使用するスパッタ法によりペロブ
スカイト構造を有する強誘電体膜を下部電極に成膜する
工程と、分圧が低いO2を含有する第１の不活性雰囲気中
で上記強誘電体膜を熱処理する工程と、第２の酸化雰囲
気中で上記強誘電体膜を熱処理する工程と、ペロブスカ
イト構造を有し、Sr及びRuを含有する導電膜を上記強誘
電体膜に成膜する工程と、を含み、上記ターゲットは、
Caの濃度が０．０３５を超えず、Srの濃度が０．０２５
を超えないように、上記ターゲット中のZr原子及びTi原
子の和に正規化された夫々の濃度でCa及びSrを含有す
る。
【００２６】本発明によれば、強誘電体膜を流れるリー
ク電流は、強誘電体膜内のピンホール密度を３４／μｍ
２未満、好ましくは、約１７／μｍ２以下になるように
制御することによって最小限に抑えられる。このような
ピンホール密度の低下は、強誘電体膜中のCa及びSrの含
有量を減少させることによって実現される、という点
で、本発明の強誘電体キャパシタは、スイッチング電荷
の値を大きくすることが可能である。本発明において、
強誘電体膜の疲労の問題は、強誘電体膜と上部電極の両
方がペロブスカイト構造をもつこと、並びに、強誘電体
膜と上部電極の間の格子ミスフィットの程度が上部電極
にIrO2を使用する場合よりも減少することによって、Ca
及びSrの含有量が強誘電体膜中で減少した場合でも、巧
く回避される。
ク電流は、強誘電体膜内のピンホール密度を３４／μｍ
２未満、好ましくは、約１７／μｍ２以下になるように
制御することによって最小限に抑えられる。このような
ピンホール密度の低下は、強誘電体膜中のCa及びSrの含
有量を減少させることによって実現される、という点
で、本発明の強誘電体キャパシタは、スイッチング電荷
の値を大きくすることが可能である。本発明において、
強誘電体膜の疲労の問題は、強誘電体膜と上部電極の両
方がペロブスカイト構造をもつこと、並びに、強誘電体
膜と上部電極の間の格子ミスフィットの程度が上部電極
にIrO2を使用する場合よりも減少することによって、Ca
及びSrの含有量が強誘電体膜中で減少した場合でも、巧
く回避される。
【００２７】また、本発明の強誘電体ランダムアクセス
メモリの製造方法は、Pb、Zr及びTiを含有する強誘電体
膜をスパッタ法により下部電極に成膜する工程と、分圧
が低いO2を含有する第１の不活性雰囲気中で上記強誘電
体膜を熱処理する工程と、ペロブスカイト構造を有し、
Sr及びRuを含有する導電膜の上部電極を、上記強誘電体
膜に成膜する工程と、第２の酸化雰囲気中で上記強誘電
体膜及び上記上部電極を熱処理する工程と、を含む。
メモリの製造方法は、Pb、Zr及びTiを含有する強誘電体
膜をスパッタ法により下部電極に成膜する工程と、分圧
が低いO2を含有する第１の不活性雰囲気中で上記強誘電
体膜を熱処理する工程と、ペロブスカイト構造を有し、
Sr及びRuを含有する導電膜の上部電極を、上記強誘電体
膜に成膜する工程と、第２の酸化雰囲気中で上記強誘電
体膜及び上記上部電極を熱処理する工程と、を含む。
【００２８】本発明によれば、上部電極は、酸化雰囲気
中で行われる熱処理工程の前に、したがって、強誘電体
膜にピンホールを形成する前に、強誘電体膜に形成され
る。さらに、強誘電体膜中のピンホールの形成は、強誘
電体膜の上面を上部電極で機械的に保持する間に、２回
目の熱処理工程の結果として抑制される。このように処
理された強誘電体膜は、特徴的な平坦かつ滑らかな上面
を備える。
中で行われる熱処理工程の前に、したがって、強誘電体
膜にピンホールを形成する前に、強誘電体膜に形成され
る。さらに、強誘電体膜中のピンホールの形成は、強誘
電体膜の上面を上部電極で機械的に保持する間に、２回
目の熱処理工程の結果として抑制される。このように処
理された強誘電体膜は、特徴的な平坦かつ滑らかな上面
を備える。
【００２９】本発明のその他の目的及び特徴は、添付図
面と共に以下の詳細な説明から明らかになるであろう。
面と共に以下の詳細な説明から明らかになるであろう。
【００３０】
【発明の実施の形態】［原理の説明］図２に示されるよ
うな構造を有する多種の強誘電体キャパシタのリーク特
性に関する調査研究を行なった。
うな構造を有する多種の強誘電体キャパシタのリーク特
性に関する調査研究を行なった。
【００３１】図２を参照するに、強誘電体キャパシタ３
０は、酸化膜３２によって覆われたSi基板３１に形成さ
れる。Ti層３３ＡとPt層３３Ｂの積層により構成される
下部電極３３は、スパッタ法によって２０ｎｍの厚さの
Ti層３３Ａと１７５ｎｍの厚さのPt層３３Ｂを続けて堆
積することによって、酸化膜３２に形成される。
０は、酸化膜３２によって覆われたSi基板３１に形成さ
れる。Ti層３３ＡとPt層３３Ｂの積層により構成される
下部電極３３は、スパッタ法によって２０ｎｍの厚さの
Ti層３３Ａと１７５ｎｍの厚さのPt層３３Ｂを続けて堆
積することによって、酸化膜３２に形成される。
【００３２】このようにして形成された下部電極３３
に、種々の条件下で、スパッタ法によってPZT膜３４を
約２００ｎｍの厚さで形成した。このように形成したPZ
T膜３４は、５％を超えない割合のO2を含有するAr雰囲
気中、９０秒間の非常に短い時間に亘って６００℃の第
１の熱処理（アニール処理）が加えられ、次に、O2雰囲
気中、２０秒間に亘って７２５℃の第２の熱処理（アニ
ール処理）が加えられる。
に、種々の条件下で、スパッタ法によってPZT膜３４を
約２００ｎｍの厚さで形成した。このように形成したPZ
T膜３４は、５％を超えない割合のO2を含有するAr雰囲
気中、９０秒間の非常に短い時間に亘って６００℃の第
１の熱処理（アニール処理）が加えられ、次に、O2雰囲
気中、２０秒間に亘って７２５℃の第２の熱処理（アニ
ール処理）が加えられる。
【００３３】第１のアニーリングプロセスの結果とし
て、下部電極３３に緻密化が生じ、Ti層３３ＡからPt層
３３Ｂの表面へのTiの移動は最小限に抑えられる。さら
に、PZT膜３４に結晶化が起こり、最初にアモルファス
相の形で成膜させたPZT膜３４は、強誘電性を帯びる。
これに対し、第２のアニーリングプロセスの結果とし
て、PZT膜３４は、更なる緻密化が加えられ、酸素欠陥
が補われる。したがって、PZT膜３４の強誘電性が一層
高められる。第１のアニーリングプロセス及び第２のア
ニーリングプロセスを加えられたPZT膜３４は、膜が緻
密化した結果としてピンホールをもつことに注意する必
要がある。
て、下部電極３３に緻密化が生じ、Ti層３３ＡからPt層
３３Ｂの表面へのTiの移動は最小限に抑えられる。さら
に、PZT膜３４に結晶化が起こり、最初にアモルファス
相の形で成膜させたPZT膜３４は、強誘電性を帯びる。
これに対し、第２のアニーリングプロセスの結果とし
て、PZT膜３４は、更なる緻密化が加えられ、酸素欠陥
が補われる。したがって、PZT膜３４の強誘電性が一層
高められる。第１のアニーリングプロセス及び第２のア
ニーリングプロセスを加えられたPZT膜３４は、膜が緻
密化した結果としてピンホールをもつことに注意する必
要がある。
【００３４】次に、Pt、IrO2又はSrRuO3の上部電極３５
がスパッタ法によってPZT膜３４に形成される。かくし
て形成された上部電極３５は、IrO2又はSrRuO3を含む場
合、結晶化のため更なるアニーリングが加えられる。Ir
O2又はSrRuO3を含む上部電極３５の結晶化は、７２５℃
の温度の酸化雰囲気中で行なわれる。
がスパッタ法によってPZT膜３４に形成される。かくし
て形成された上部電極３５は、IrO2又はSrRuO3を含む場
合、結晶化のため更なるアニーリングが加えられる。Ir
O2又はSrRuO3を含む上部電極３５の結晶化は、７２５℃
の温度の酸化雰囲気中で行なわれる。
【００３５】以下の表１から表４には、図２のキャパシ
タに対して、上部電極３５に種々の変更を加えた場合
に、測定されたリーク電流が示されている。表１は、Zr
原子及びTi原子の和に関して正規化された夫々の濃度
（Ca＝Ca/(Zr＋Ti), Sr=Sr/(Zr+Ti)）が０．０５及び
０．０２５であるCa及びSrを含む従来のPZTターゲット
が、PZT膜３４のスパッタプロセス中に使用されている
場合を表わす。表２は、Zr原子及びTi原子の和に関して
正規化された夫々の濃度が０．０３５及び０．０２５で
あるCa及びSrを含むPZTターゲットが、PZT膜３４のスパ
ッタプロセス中に使用されている場合を表わす。表３
は、Zr原子及びTi原子の和に関して正規化された夫々の
濃度が０．０２及び０．０１であるCa及びSrを含むPZT
ターゲットが、PZT膜３４のスパッタプロセス中に使用
されている場合を表わす。表４は、実質的にCa及びSrを
含まないPZTターゲットがPZT膜３４のスパッタプロセス
中に使用されている場合を表わす。
タに対して、上部電極３５に種々の変更を加えた場合
に、測定されたリーク電流が示されている。表１は、Zr
原子及びTi原子の和に関して正規化された夫々の濃度
（Ca＝Ca/(Zr＋Ti), Sr=Sr/(Zr+Ti)）が０．０５及び
０．０２５であるCa及びSrを含む従来のPZTターゲット
が、PZT膜３４のスパッタプロセス中に使用されている
場合を表わす。表２は、Zr原子及びTi原子の和に関して
正規化された夫々の濃度が０．０３５及び０．０２５で
あるCa及びSrを含むPZTターゲットが、PZT膜３４のスパ
ッタプロセス中に使用されている場合を表わす。表３
は、Zr原子及びTi原子の和に関して正規化された夫々の
濃度が０．０２及び０．０１であるCa及びSrを含むPZT
ターゲットが、PZT膜３４のスパッタプロセス中に使用
されている場合を表わす。表４は、実質的にCa及びSrを
含まないPZTターゲットがPZT膜３４のスパッタプロセス
中に使用されている場合を表わす。
【００３６】
【表１】 ターゲット中のCa/(Zr+Ti)=０．０５ ターゲット中のSr/(Zr+Ti)＝０．０２５ ターゲット＝Std
【００３７】
【表２】 ターゲット中のCa/(Zr+Ti)=０．０３５ ターゲット中のSr/(Zr+Ti)＝０．０２５ ターゲット＝2CS5
【００３８】
【表３】 ターゲット中のCa/(Zr+Ti)=０．０２ ターゲット中のSr/(Zr+Ti)＝０．０１ ターゲット＝1CS8
【００３９】
【表４】 ターゲット中のCa/(Zr+Ti)=０ ターゲット中のSr/(Zr+Ti)＝０ ターゲット＝QL 表１〜表４を参照すると、PZT膜３４中のピンホール密
度は、スパッタターゲット中のCa及びSrの含有量、すな
わち、SrRuO3を含む上部電極３５がPZT膜３４に形成さ
れている場合には、PZT膜３４中のCa及びSrの含有量の
減少に伴って減少することがわかる。さらに、リーク電
流は、上部電極３５がPt又はIrO2により構成される場合
には、ピンホール密度の影響を受けないことに注意する
必要がある。
度は、スパッタターゲット中のCa及びSrの含有量、すな
わち、SrRuO3を含む上部電極３５がPZT膜３４に形成さ
れている場合には、PZT膜３４中のCa及びSrの含有量の
減少に伴って減少することがわかる。さらに、リーク電
流は、上部電極３５がPt又はIrO2により構成される場合
には、ピンホール密度の影響を受けないことに注意する
必要がある。
【００４０】上部電極３５がSrRuO3から形成される場
合、PZTターゲットが表１に示される濃度レベル０．０
５及び０．０２５、並びに、表２に示される濃度レベル
０．０３５及び０．０２５のように、Zr原子及びTi原子
に関して正規化された濃度レベルのCa及びSrを含有する
とき、１０−２Ａ／ｃｍ２の大きいリーク電流が観測さ
れることがわかる。さらに、リーク電流は、表３又は表
４に示されるように、正規化濃度レベルが０．０２以下
のCa及び正規化濃度レベルが０．０１以下のSrを含有す
るターゲットを使用するとき、１×１０−５Ａ／ｃｍ２
のレベルまで減少する。
合、PZTターゲットが表１に示される濃度レベル０．０
５及び０．０２５、並びに、表２に示される濃度レベル
０．０３５及び０．０２５のように、Zr原子及びTi原子
に関して正規化された濃度レベルのCa及びSrを含有する
とき、１０−２Ａ／ｃｍ２の大きいリーク電流が観測さ
れることがわかる。さらに、リーク電流は、表３又は表
４に示されるように、正規化濃度レベルが０．０２以下
のCa及び正規化濃度レベルが０．０１以下のSrを含有す
るターゲットを使用するとき、１×１０−５Ａ／ｃｍ２
のレベルまで減少する。
【００４１】表１若しくは表２の条件下で形成されたPZ
T膜３４が約３４／μｍ２のピンホール密度を有し、Ca
及びSrを含む表３若しくは表４の条件下で形成されたPZ
T膜３４が約１７／μｍ２のピンホール密度を有すると
いう点から見て、上部電極３５がSr及びRuを含有する導
電ペロブスカイトにより形成される場合に、PZT膜３４
のピンホールは、何らかの形でリークパスとしての役割
を果たす、と考えられる。
T膜３４が約３４／μｍ２のピンホール密度を有し、Ca
及びSrを含む表３若しくは表４の条件下で形成されたPZ
T膜３４が約１７／μｍ２のピンホール密度を有すると
いう点から見て、上部電極３５がSr及びRuを含有する導
電ペロブスカイトにより形成される場合に、PZT膜３４
のピンホールは、何らかの形でリークパスとしての役割
を果たす、と考えられる。
【００４２】上部電極３５がPt又はIrO2により形成され
る場合、このようなリーク特性の依存性は見られない。
この観測結果は、リーク電流のメカニズムが、IrO2もし
くはPtが上部電極３５のために使用された場合と、SrRu
O3が上部電極３５のために使用された場合との間で異な
る、ということを示す。
る場合、このようなリーク特性の依存性は見られない。
この観測結果は、リーク電流のメカニズムが、IrO2もし
くはPtが上部電極３５のために使用された場合と、SrRu
O3が上部電極３５のために使用された場合との間で異な
る、ということを示す。
【００４３】図３の（Ａ）には、上部電極３５の堆積前
の状態において、走査電子顕微鏡によって観察された表
２に対応したPZT膜３４の表面微構造が示されている。
の状態において、走査電子顕微鏡によって観察された表
２に対応したPZT膜３４の表面微構造が示されている。
【００４４】図３の（Ａ）を参照すると、表２のPZTタ
ーゲット2CS5を使用するスパッタ法によって形成された
PZT膜３４は、上方向から見たとき、顆粒状テクスチャ
ーを有し、PZT膜３４は、数１０ナノメートルの略均一
サイズの結晶粒子により形成され、各結晶粒子は、下部
電極３３への下側境界面まで、PZT膜３４の主面に対し
略垂直に広がる。
ーゲット2CS5を使用するスパッタ法によって形成された
PZT膜３４は、上方向から見たとき、顆粒状テクスチャ
ーを有し、PZT膜３４は、数１０ナノメートルの略均一
サイズの結晶粒子により形成され、各結晶粒子は、下部
電極３３への下側境界面まで、PZT膜３４の主面に対し
略垂直に広がる。
【００４５】さらに、各結晶粒子は、走査電子顕微鏡の
分解能から判断して、数ナノメートルのサイズを有する
多数のピンホールを含み、各ピンホールは、図５に示さ
れるように、PZT膜３４の主面に対して略垂直に広が
る。ピンホールは、酸化雰囲気中で行なわれる第２のア
ニーリング工程の結果として現れ、PZT膜３４の緻密化
の結果として形成されることに注意する必要がある。
分解能から判断して、数ナノメートルのサイズを有する
多数のピンホールを含み、各ピンホールは、図５に示さ
れるように、PZT膜３４の主面に対して略垂直に広が
る。ピンホールは、酸化雰囲気中で行なわれる第２のア
ニーリング工程の結果として現れ、PZT膜３４の緻密化
の結果として形成されることに注意する必要がある。
【００４６】図３（Ａ）のPZT膜３４において、ピンホ
ールの平均表面密度は、約３４／μｍ２であることに注
意する必要がある。このピンホール密度の値は、PZT膜
３４が表１に示された従来のPZTターゲットStdを使用し
てスパッタ法によって形成された図３（Ｂ）の場合にも
得られる。
ールの平均表面密度は、約３４／μｍ２であることに注
意する必要がある。このピンホール密度の値は、PZT膜
３４が表１に示された従来のPZTターゲットStdを使用し
てスパッタ法によって形成された図３（Ｂ）の場合にも
得られる。
【００４７】図４（Ａ）は、上部電極３５の堆積前の状
態で走査電子顕微鏡によって観察された、表３に対応し
たPZT膜３４の表面微構造を示す。
態で走査電子顕微鏡によって観察された、表３に対応し
たPZT膜３４の表面微構造を示す。
【００４８】図４（Ａ）を参照すると、PZT膜３４は、P
ZT膜３４が数１０ナノメートルの略均一サイズの結晶粒
子により形成されているという点で、図３（Ａ）の顆粒
状テクスチャーと類似した顆粒状テクスチャーを表面に
具備することが判る。但し、図４（Ａ）のテクスチャー
の場合、ピンホール密度は、１７／μｍ２まで低減され
る。
ZT膜３４が数１０ナノメートルの略均一サイズの結晶粒
子により形成されているという点で、図３（Ａ）の顆粒
状テクスチャーと類似した顆粒状テクスチャーを表面に
具備することが判る。但し、図４（Ａ）のテクスチャー
の場合、ピンホール密度は、１７／μｍ２まで低減され
る。
【００４９】図４（Ｂ）は、上部電極３５の堆積前の状
態で、表３に対応したPZT膜３４を、走査電子顕微鏡に
よって観察した表面微構造を示す。
態で、表３に対応したPZT膜３４を、走査電子顕微鏡に
よって観察した表面微構造を示す。
【００５０】図４（Ｂ）を参照するに、PZT膜３４は、P
ZT膜３４が数１０ナノメートルの略均一サイズの結晶粒
子により形成されているという点で、図３（Ａ）の顆粒
状テクスチャーと類似した顆粒状テクスチャーを表面に
具備することが判る。但し、図４（Ｂ）のテクスチャー
の場合、ピンホール密度は、１／μｍ２未満まで低減さ
れる。
ZT膜３４が数１０ナノメートルの略均一サイズの結晶粒
子により形成されているという点で、図３（Ａ）の顆粒
状テクスチャーと類似した顆粒状テクスチャーを表面に
具備することが判る。但し、図４（Ｂ）のテクスチャー
の場合、ピンホール密度は、１／μｍ２未満まで低減さ
れる。
【００５１】このように、図３（Ａ）及び（Ｂ）と図４
（Ａ）及び（Ｂ）の観察から、SrRuO3を含む上部電極３
５がPZT膜３４に設けられた場合、PZT膜３４のピンホー
ル密度、すなわち、ピンホールに沿ってPZT膜３４を流
れるリーク電流は、PZT膜が表３若しくは表４の条件下
で形成されたとき、有効に減少させられることに注意す
る必要がある。
（Ａ）及び（Ｂ）の観察から、SrRuO3を含む上部電極３
５がPZT膜３４に設けられた場合、PZT膜３４のピンホー
ル密度、すなわち、ピンホールに沿ってPZT膜３４を流
れるリーク電流は、PZT膜が表３若しくは表４の条件下
で形成されたとき、有効に減少させられることに注意す
る必要がある。
【００５２】以下の表５〜表７は、PZT膜３４がゾルゲ
ル法によって形成された場合の図２における強誘電体キ
ャパシタ３０のリーク特性を示す。表５、６及び７は、
上部電極３５がPt、IrO2、及び、SrRuO3によって形成さ
れた場合に対するリーク電流を表現する。表５は、PZT
膜３４が密度３４／μｍ２のピンホールを含む場合を表
わし、表６は、PZT膜３４が密度１７／μｍ２のピンホ
ールを含む場合を表わす。さらに、表７は、PZT膜３４
が約１／μｍ２未満の密度のピンホールを含む場合を表
わす。
ル法によって形成された場合の図２における強誘電体キ
ャパシタ３０のリーク特性を示す。表５、６及び７は、
上部電極３５がPt、IrO2、及び、SrRuO3によって形成さ
れた場合に対するリーク電流を表現する。表５は、PZT
膜３４が密度３４／μｍ２のピンホールを含む場合を表
わし、表６は、PZT膜３４が密度１７／μｍ２のピンホ
ールを含む場合を表わす。さらに、表７は、PZT膜３４
が約１／μｍ２未満の密度のピンホールを含む場合を表
わす。
【００５３】
【表５】
【００５４】
【表６】
【００５５】
【表７】 表５〜７からわかるように、PZT膜３４がゾルゲル法に
よって形成されるならば、PZT膜３４のピンホール密度
は、SrRuO3膜が上部電極３５としてPZT膜３４に設けら
れている場合でも、リーク電流に影響を与えない。その
ため、PZT膜３４のリーク電流のPZT膜３４のピンホール
密度への依存性は、上部電極３５がSrRuO 3により形成さ
れるのと同時に、PZT膜３４がスパッタ法によって形成
されたときに顕著に現れる現象である。
よって形成されるならば、PZT膜３４のピンホール密度
は、SrRuO3膜が上部電極３５としてPZT膜３４に設けら
れている場合でも、リーク電流に影響を与えない。その
ため、PZT膜３４のリーク電流のPZT膜３４のピンホール
密度への依存性は、上部電極３５がSrRuO 3により形成さ
れるのと同時に、PZT膜３４がスパッタ法によって形成
されたときに顕著に現れる現象である。
【００５６】また、表１〜４の結果から、スパッタ法に
より形成されたPZTキャパシタ絶縁膜３４がSrRuO3上部
電極と組み合わされた強誘電体キャパシタ３０のリーク
電流を最小限に抑えるため、O2雰囲気中で行なわれる２
回目のアニーリングプロセスによる結晶化プロセス後
に、スパッタ法で形成されたPZT膜３４が３４／μｍ２
未満のピンホール密度を有するように、それぞれの正規
化された濃度レベルが０．０３５及び０．０２５未満で
あるCa及びSrを含有するPZTスパッタターゲットを用い
ることが好ましい。より好ましくは、結晶化プロセス後
に、スパッタ法で形成されたPZT膜３４が約１７／μｍ
２以下のピンホール密度を有するように、正規化濃度レ
ベルが約０．０２のCa及び約０．０１のSrを含有するPZ
Tスパッタターゲットを使用する。
より形成されたPZTキャパシタ絶縁膜３４がSrRuO3上部
電極と組み合わされた強誘電体キャパシタ３０のリーク
電流を最小限に抑えるため、O2雰囲気中で行なわれる２
回目のアニーリングプロセスによる結晶化プロセス後
に、スパッタ法で形成されたPZT膜３４が３４／μｍ２
未満のピンホール密度を有するように、それぞれの正規
化された濃度レベルが０．０３５及び０．０２５未満で
あるCa及びSrを含有するPZTスパッタターゲットを用い
ることが好ましい。より好ましくは、結晶化プロセス後
に、スパッタ法で形成されたPZT膜３４が約１７／μｍ
２以下のピンホール密度を有するように、正規化濃度レ
ベルが約０．０２のCa及び約０．０１のSrを含有するPZ
Tスパッタターゲットを使用する。
【００５７】スパッタ法で形成されたPZT膜３４の疲労
が、Ca及びSrの含有量が減少したときに顕著になり始め
るという傾向はあるが、正規化されたCa及びSrの濃度レ
ベルが約０．０２及び０．０１まで減少したとしても、
PZT膜がPZT膜３４と類似したペロブスカイト構造を有す
るSrRuO3上部電極３５で覆われている限り、重大な疲労
の問題は生じない。
が、Ca及びSrの含有量が減少したときに顕著になり始め
るという傾向はあるが、正規化されたCa及びSrの濃度レ
ベルが約０．０２及び０．０１まで減少したとしても、
PZT膜がPZT膜３４と類似したペロブスカイト構造を有す
るSrRuO3上部電極３５で覆われている限り、重大な疲労
の問題は生じない。
【００５８】図６（Ａ）には、図２の強誘電体キャパシ
タ３０における種々の要素のＳＩＭＳプロファイルが、
PZT膜３４が表１のスパッタターゲットを用いて形成さ
れ、SrRuO3(SRO)の上部電極３５と組み合わされた場合
について示されている。表１に示したように、このよう
にして形成された強誘電体キャパシタ３０は、１×１０
−２Ａ／ｃｍ２の大きいリーク電流を示す。
タ３０における種々の要素のＳＩＭＳプロファイルが、
PZT膜３４が表１のスパッタターゲットを用いて形成さ
れ、SrRuO3(SRO)の上部電極３５と組み合わされた場合
について示されている。表１に示したように、このよう
にして形成された強誘電体キャパシタ３０は、１×１０
−２Ａ／ｃｍ２の大きいリーク電流を示す。
【００５９】図６（Ａ）を参照すると、Sr及びRuの上部
電極３５からPZT膜３４への広範囲に亘る拡散が発生し
ていることがわかる。図６（Ａ）に示されるようなSr及
びRuの広範囲の拡散は、図５に概略的に示されるように
PZT膜３４に形成されたピンホールに沿って発生する。
換言すると、図６（Ａ）の結果は、PZT膜３４中のピン
ホールがSr及びRuの上部電極３５からPZT膜３４への拡
散パスとしての役割を果たす、という仮説を裏付ける。
電極３５からPZT膜３４への広範囲に亘る拡散が発生し
ていることがわかる。図６（Ａ）に示されるようなSr及
びRuの広範囲の拡散は、図５に概略的に示されるように
PZT膜３４に形成されたピンホールに沿って発生する。
換言すると、図６（Ａ）の結果は、PZT膜３４中のピン
ホールがSr及びRuの上部電極３５からPZT膜３４への拡
散パスとしての役割を果たす、という仮説を裏付ける。
【００６０】図５に示されているように、図３及び図４
のＳＥＭ像のPZT膜３４の表面で観察される凹凸は、PZT
膜３４の結晶化の結果として、PZT膜３４に成長したPZT
の柱状結晶粒子に対応する。
のＳＥＭ像のPZT膜３４の表面で観察される凹凸は、PZT
膜３４の結晶化の結果として、PZT膜３４に成長したPZT
の柱状結晶粒子に対応する。
【００６１】これに対し、図６（Ｂ）には、表３の条件
に従って形成されたPZT膜３４がSrRuO3からなる上部電
極と組み合わされた場合のＳＩＭＳプロファイルが示さ
れている。
に従って形成されたPZT膜３４がSrRuO3からなる上部電
極と組み合わされた場合のＳＩＭＳプロファイルが示さ
れている。
【００６２】図５（Ｂ）を参照するに、Sr及びRuのPZT
膜３４への侵入は実質的に抑制される。このSr及びRu拡
散の顕著な減少は、ピンホール密度が約１７／μｍ２以
下のレベルまで減少した結果として生じる。
膜３４への侵入は実質的に抑制される。このSr及びRu拡
散の顕著な減少は、ピンホール密度が約１７／μｍ２以
下のレベルまで減少した結果として生じる。
【００６３】表１〜３の実験例の場合に、PZTターゲッ
トは、Zr原子及びTi原子を４：６の比で含有していた。
これに対し、表４の実験例では、PZTターゲットは、
３：７の比のZr原子及びTi原子を含有している。
トは、Zr原子及びTi原子を４：６の比で含有していた。
これに対し、表４の実験例では、PZTターゲットは、
３：７の比のZr原子及びTi原子を含有している。
【００６４】そのため、PZTターゲット内のZr/Tiの割合
の影響を調べるため、含有するZrとTiの比が３：７であ
る点を除いて従来使用されているPZTターゲットと類似
したPZTターゲットを用いて、PZT膜３４を図２の強誘電
体キャパシタ３０に堆積させた。
の影響を調べるため、含有するZrとTiの比が３：７であ
る点を除いて従来使用されているPZTターゲットと類似
したPZTターゲットを用いて、PZT膜３４を図２の強誘電
体キャパシタ３０に堆積させた。
【００６５】表８は、この調査に使用したPZTターゲッ
トの組成を示している。
トの組成を示している。
【００６６】
【表８】 表８を参照するに、ターゲット2CS5は、表２の実験で使
用したターゲットに対応し、ターゲット1CS8は、表３の
実験で使用したターゲットに対応し、ターゲットQLは、
表４の実験で使用したターゲットに対応する。さらに、
ターゲットstdは、表１の実験で使用したターゲットに
対応する。
用したターゲットに対応し、ターゲット1CS8は、表３の
実験で使用したターゲットに対応し、ターゲットQLは、
表４の実験で使用したターゲットに対応する。さらに、
ターゲットstdは、表１の実験で使用したターゲットに
対応する。
【００６７】PZT膜３４が、表１の従来のターゲットStd
を用いて形成された場合、SrRuO3の上部電極がPZT膜３
４に形成されたときに、１×１０−２Ａ／ｃｍ２の大き
いリーク電流が観測される。これに対し、表８のターゲ
ットZr/TiをPZT膜３４の堆積のため使用した場合、リー
ク電流は、１×１０−５Ａ／ｃｍ２未満のレベルまで低
下する。
を用いて形成された場合、SrRuO3の上部電極がPZT膜３
４に形成されたときに、１×１０−２Ａ／ｃｍ２の大き
いリーク電流が観測される。これに対し、表８のターゲ
ットZr/TiをPZT膜３４の堆積のため使用した場合、リー
ク電流は、１×１０−５Ａ／ｃｍ２未満のレベルまで低
下する。
【００６８】この観測から、PZTスパッタターゲット中
のZr/Ti比は、SrRuO3上部電極３５をPZTキャパシタ絶縁
膜３４と共に使用する強誘電体キャパシタ３０のリーク
特性に影響を与えることがわかり、また、Zr/Ti比は、
好ましくは２／３未満、より好ましくは、３／７未満に
セットすべきであることがわかる。
のZr/Ti比は、SrRuO3上部電極３５をPZTキャパシタ絶縁
膜３４と共に使用する強誘電体キャパシタ３０のリーク
特性に影響を与えることがわかり、また、Zr/Ti比は、
好ましくは２／３未満、より好ましくは、３／７未満に
セットすべきであることがわかる。
【００６９】他の局面において、本発明は、SrRuO3の上
部電極３５とPZT膜３４を組み合わせて使用する図２の
強誘電体キャパシタ３０内のPZT膜３４を通るリーク電
流を抑制するため、図７（Ａ）に示すように、スパッタ
法を用いてPZT膜３４を形成し、図７（Ｂ）に示すよう
に、予備的な結晶化のため、約６５０℃の適度な温度の
ArとO2の混合雰囲気中でPZT膜３４をアニーリングし、
図７（Ｃ）に示すように、スパッタ法を用いてSrRuO3か
らなる上部電極３５を上述の如く処理されたPZT膜３４
に成膜し、図７（Ｄ）に示すように、完全な結晶化と緻
密化のため、約７２５℃の高温のＯ2雰囲気中で更なる
アニーリングを加える。
部電極３５とPZT膜３４を組み合わせて使用する図２の
強誘電体キャパシタ３０内のPZT膜３４を通るリーク電
流を抑制するため、図７（Ａ）に示すように、スパッタ
法を用いてPZT膜３４を形成し、図７（Ｂ）に示すよう
に、予備的な結晶化のため、約６５０℃の適度な温度の
ArとO2の混合雰囲気中でPZT膜３４をアニーリングし、
図７（Ｃ）に示すように、スパッタ法を用いてSrRuO3か
らなる上部電極３５を上述の如く処理されたPZT膜３４
に成膜し、図７（Ｄ）に示すように、完全な結晶化と緻
密化のため、約７２５℃の高温のＯ2雰囲気中で更なる
アニーリングを加える。
【００７０】本発明によれば、図７（Ｃ）の工程におけ
るSrRuO3の上部電極３５の成膜は、PZT膜３４に図７
（Ｄ）の工程で完全な結晶化と緻密化が行なわれる前に
実行される。換言すると、上部電極３５がPZT膜３４に
形成される段階で、ピンホールは、PZT膜３４に殆ど形
成されない。図７（Ｃ）の状態におけるピンホール密度
は、約１７／μｍ２であると考えられる。
るSrRuO3の上部電極３５の成膜は、PZT膜３４に図７
（Ｄ）の工程で完全な結晶化と緻密化が行なわれる前に
実行される。換言すると、上部電極３５がPZT膜３４に
形成される段階で、ピンホールは、PZT膜３４に殆ど形
成されない。図７（Ｃ）の状態におけるピンホール密度
は、約１７／μｍ２であると考えられる。
【００７１】図７の（Ａ）〜（Ｄ）のプロセスによれ
ば、PZT膜３４に、より高温で行なわれる２回目のアニ
ーリングで完全結晶化プロセスが加えられたとしても、
図７（Ｄ）の構造体において、リーク電流の増加は観測
されず、リーク電流の大きさは１×１０−５Ａ／ｃｍ２
以下のオーダーに抑制される、ことが確認された。
ば、PZT膜３４に、より高温で行なわれる２回目のアニ
ーリングで完全結晶化プロセスが加えられたとしても、
図７（Ｄ）の構造体において、リーク電流の増加は観測
されず、リーク電流の大きさは１×１０−５Ａ／ｃｍ２
以下のオーダーに抑制される、ことが確認された。
【００７２】図７（Ｄ）に示された構造体は、PZT膜３
４の上面においてピンホール密度が低下し、或いは、実
質的に零にされているだけではなく、PZT膜３４の上面
が平坦かつ滑らかであることを特徴とする。図７（Ｄ）
のプロセス中に、PZT膜３４の緻密化の結果として、PZT
膜３４に離散的な空隙が形成される場合があるが、これ
らの空隙は、Sr原子及びRu原子の拡散パス、すなわち、
リーク電流の電流パスを与えるために、連結、或いは、
整列されることはない。SrRuO3上部電極が存在するた
め、ピンホールの形成が効率的に抑制され、PZT膜３４
に粗い面が出現することも効率的に抑制される、と考え
られる。
４の上面においてピンホール密度が低下し、或いは、実
質的に零にされているだけではなく、PZT膜３４の上面
が平坦かつ滑らかであることを特徴とする。図７（Ｄ）
のプロセス中に、PZT膜３４の緻密化の結果として、PZT
膜３４に離散的な空隙が形成される場合があるが、これ
らの空隙は、Sr原子及びRu原子の拡散パス、すなわち、
リーク電流の電流パスを与えるために、連結、或いは、
整列されることはない。SrRuO3上部電極が存在するた
め、ピンホールの形成が効率的に抑制され、PZT膜３４
に粗い面が出現することも効率的に抑制される、と考え
られる。
【００７３】［第１の実施例］図８〜図１３には、本発
明の第１の実施例による半導体装置の製造方法が示され
ている。
明の第１の実施例による半導体装置の製造方法が示され
ている。
【００７４】図８（Ａ）を参照するに、ｐ型ウエル４１
Ａ及びｎ型ウエル４１ＢがSi基板４１に形成される。Si
基板４１はｐ型とｎ型の何れでも構わない。Si基板４１
は、ｐ型ウエル４１Ａ及びｎ型ウエル４１Ｂの夫々に活
性領域を画成するフィールド酸化膜４２によって覆われ
る。
Ａ及びｎ型ウエル４１ＢがSi基板４１に形成される。Si
基板４１はｐ型とｎ型の何れでも構わない。Si基板４１
は、ｐ型ウエル４１Ａ及びｎ型ウエル４１Ｂの夫々に活
性領域を画成するフィールド酸化膜４２によって覆われ
る。
【００７５】次に、ゲート酸化膜４３がｐ型ウエル４１
Ａの活性領域及びｎ型ウエル４１Ｂの活性領域に形成さ
れ、ｐ型ポリシリコンゲート電極４４Ａがｐ型ウエル４
１Ａ内のゲート酸化膜４３に形成される。同様に、ｎ型
ポリシリコンゲート電極４４Ｂがｎ型ウエル４１Ｂに対
応したゲート酸化膜４３に形成される。図示された例で
は、ポリシリコン配線パターン４４Ｃ及び４４Ｄが、ポ
リシリコンゲート電極４４Ａ及び４４Ｂと同様に、フィ
ールド酸化膜４２に形成される。
Ａの活性領域及びｎ型ウエル４１Ｂの活性領域に形成さ
れ、ｐ型ポリシリコンゲート電極４４Ａがｐ型ウエル４
１Ａ内のゲート酸化膜４３に形成される。同様に、ｎ型
ポリシリコンゲート電極４４Ｂがｎ型ウエル４１Ｂに対
応したゲート酸化膜４３に形成される。図示された例で
は、ポリシリコン配線パターン４４Ｃ及び４４Ｄが、ポ
リシリコンゲート電極４４Ａ及び４４Ｂと同様に、フィ
ールド酸化膜４２に形成される。
【００７６】図８（Ａ）の構造体では、ゲート電極４４
Ａ及び側壁絶縁膜をセルフ・アライメント・マスクとし
て使用して、ｎ型不純物素子をイオン注入プロセスによ
って導通させることにより、ｎ型拡散領域４１ａ及び４
１ｂがｐ型ウエル４１Ａの活性領域に形成される。同様
に、ｐ型拡散領域４１ｃ及び４１ｄは、ゲート電極４４
Ｂ及び側壁絶縁膜をセルフ・アライメント・マスクとし
て使用したｐ型不純物素子のイオン注入プロセスによっ
て、ｎ型ウエル４１Ｂの活性領域に形成される。
Ａ及び側壁絶縁膜をセルフ・アライメント・マスクとし
て使用して、ｎ型不純物素子をイオン注入プロセスによ
って導通させることにより、ｎ型拡散領域４１ａ及び４
１ｂがｐ型ウエル４１Ａの活性領域に形成される。同様
に、ｐ型拡散領域４１ｃ及び４１ｄは、ゲート電極４４
Ｂ及び側壁絶縁膜をセルフ・アライメント・マスクとし
て使用したｐ型不純物素子のイオン注入プロセスによっ
て、ｎ型ウエル４１Ｂの活性領域に形成される。
【００７７】ここまでのプロセスは、通常のCMOSプロセ
ス以上のプロセスではない。
ス以上のプロセスではない。
【００７８】次に、図８（Ｂ）の工程で、CVD法を用い
て、約２００ｎｍの厚さでSiON膜４５を図８（Ｂ）の構
造体に堆積し、さらに、CVD法を用いてSiO2膜４６を約
１０００ｎｍの厚さでSiON膜に堆積する。
て、約２００ｎｍの厚さでSiON膜４５を図８（Ｂ）の構
造体に堆積し、さらに、CVD法を用いてSiO2膜４６を約
１０００ｎｍの厚さでSiON膜に堆積する。
【００７９】図８（Ｃ）の工程では、SiON膜４５を研磨
ストッパーとして用いてSiO2膜４６にCMPプロセスを施
し、図９（Ａ）の工程で、コンタクトホール４６Ａ〜４
６ＤをSiO2膜４６に形成し、拡散領域４１ａ、４１ｂ、
４１ｃ及び４１ｄがコンタクトホール４６Ａ、４６Ｂ、
４６Ｃ及び４６Ｄによって露出されるようにプレーナー
化する。図示した例では、SiO2膜４６には、さらに、コ
ンタクトホール４６Ｅが形成され、配線パターン４４Ｃ
を露出する。
ストッパーとして用いてSiO2膜４６にCMPプロセスを施
し、図９（Ａ）の工程で、コンタクトホール４６Ａ〜４
６ＤをSiO2膜４６に形成し、拡散領域４１ａ、４１ｂ、
４１ｃ及び４１ｄがコンタクトホール４６Ａ、４６Ｂ、
４６Ｃ及び４６Ｄによって露出されるようにプレーナー
化する。図示した例では、SiO2膜４６には、さらに、コ
ンタクトホール４６Ｅが形成され、配線パターン４４Ｃ
を露出する。
【００８０】次に、図９（Ｂ）の工程において、Ｗ層４
７が図９（Ａ）の構造体に堆積され、コンタクトホール
４６Ａ〜４６Ｅを埋める。このように堆積されたＷ層４
７は、SiO2膜４６をストッパーとして用いてCMPプロセ
スが施される。研磨プロセスの結果として、Wプラグ４
７Ａ〜４７Ｅがコンタクトホール４６Ａ〜４６Ｅに対応
させて形成される（図９（Ｃ））。
７が図９（Ａ）の構造体に堆積され、コンタクトホール
４６Ａ〜４６Ｅを埋める。このように堆積されたＷ層４
７は、SiO2膜４６をストッパーとして用いてCMPプロセ
スが施される。研磨プロセスの結果として、Wプラグ４
７Ａ〜４７Ｅがコンタクトホール４６Ａ〜４６Ｅに対応
させて形成される（図９（Ｃ））。
【００８１】次に、図１０（Ａ）の工程において、SiN
からなる酸化ストッパー膜４８と、SiO2膜４９を、それ
ぞれ、１００ｎｍ及び１３０ｎｍの厚さで図９（Ｃ）の
構造体に順番に堆積させ、その後に、N2雰囲気中でアニ
ーリングプロセスを行なう。
からなる酸化ストッパー膜４８と、SiO2膜４９を、それ
ぞれ、１００ｎｍ及び１３０ｎｍの厚さで図９（Ｃ）の
構造体に順番に堆積させ、その後に、N2雰囲気中でアニ
ーリングプロセスを行なう。
【００８２】次に、図１０（Ｂ）の工程において、スパ
ッタ法を用いて、２０ｎｍの厚さのTi膜５０及び１７５
ｎｍの厚さのPt膜５１を続けてSiO2膜４９に堆積させ
る。Ti膜５０及びPt膜５１には、形成されるべき強誘電
体キャパシタの下部電極層が構成される。
ッタ法を用いて、２０ｎｍの厚さのTi膜５０及び１７５
ｎｍの厚さのPt膜５１を続けてSiO2膜４９に堆積させ
る。Ti膜５０及びPt膜５１には、形成されるべき強誘電
体キャパシタの下部電極層が構成される。
【００８３】Ti膜５０及びPt膜５１の堆積後、PZT若し
くはPLZTの強誘電体膜５２が、図１０（Ｂ）の工程で、
Zr原子とTi原子の合計に関して正規化された濃度レベル
が０．０３５未満のCaと０．０２５未満のSr、より好ま
しくは、約０．０２以下のCaと約０．０１以下のSrを含
有するスパッタターゲットを使用するスパッタ堆積法を
用いて形成される。或いは、約３／７以下の比でZr原子
及びTi原子を含有するPZT若しくはPLZTのスパッタター
ゲットが図１０（Ｂ）の工程で使用される。
くはPLZTの強誘電体膜５２が、図１０（Ｂ）の工程で、
Zr原子とTi原子の合計に関して正規化された濃度レベル
が０．０３５未満のCaと０．０２５未満のSr、より好ま
しくは、約０．０２以下のCaと約０．０１以下のSrを含
有するスパッタターゲットを使用するスパッタ堆積法を
用いて形成される。或いは、約３／７以下の比でZr原子
及びTi原子を含有するPZT若しくはPLZTのスパッタター
ゲットが図１０（Ｂ）の工程で使用される。
【００８４】さらに、図１０（Ｂ）の工程において、強
誘電体膜５２は、最初に行なわれる６００℃のO2とArの
混合雰囲気中のアニーリングと、次に行なわれる７２５
℃の酸化雰囲気中のアニーリングとによって、結晶化さ
せられる。
誘電体膜５２は、最初に行なわれる６００℃のO2とArの
混合雰囲気中のアニーリングと、次に行なわれる７２５
℃の酸化雰囲気中のアニーリングとによって、結晶化さ
せられる。
【００８５】さらに、図１０（Ｂ）の工程において、Sr
RuO3膜５３を、強誘電体膜５２に成膜し、厚さ５０ｎｍ
のスパッタプロセスによって上部電極層として処理され
る。
RuO3膜５３を、強誘電体膜５２に成膜し、厚さ５０ｎｍ
のスパッタプロセスによって上部電極層として処理され
る。
【００８６】次に、図１０（Ｃ）の工程において、レジ
ストパターンが上部電極層５３に形成され、続いて、強
誘電体膜５２にSrRuO3の上部電極パターン５３Ａを形成
するためドライエッチング法によって上部電極層５３の
パターニング処理が行なわれる。図１０（Ｃ）の工程で
は、強誘電体膜５２は、上部電極パターン５３Ａのスパ
ッタリング及びパターニングの後に、上記のスパッタリ
ング及びパターニング処理の結果として強誘電体膜５２
に生じた損傷を回復させるため、O2雰囲気中でリカバリ
ー・アニーリングが施されることに注意する必要があ
る。このようなリカバリー・アニーリングの結果とし
て、SrRuO3上部電極パターン５３Ａは、結晶化される。
ストパターンが上部電極層５３に形成され、続いて、強
誘電体膜５２にSrRuO3の上部電極パターン５３Ａを形成
するためドライエッチング法によって上部電極層５３の
パターニング処理が行なわれる。図１０（Ｃ）の工程で
は、強誘電体膜５２は、上部電極パターン５３Ａのスパ
ッタリング及びパターニングの後に、上記のスパッタリ
ング及びパターニング処理の結果として強誘電体膜５２
に生じた損傷を回復させるため、O2雰囲気中でリカバリ
ー・アニーリングが施されることに注意する必要があ
る。このようなリカバリー・アニーリングの結果とし
て、SrRuO3上部電極パターン５３Ａは、結晶化される。
【００８７】次に、図１１（Ａ）の工程において、形成
されるべきキャパシタ絶縁膜の形状に対応した形状を有
するレジストパターンが強誘電体絶縁膜５２に形成さ
れ、強誘電体絶縁膜５２は、上記のレジストパターンを
マスクとして用いて、ドライエッチング法で処理され
る。その結果として、所望のキャパシタ絶縁膜パターン
５２Ａが下側にある下部電極層５１に形成される。さら
に、エンキャプシュレート層５２Ｂが、厚さ約２０ｎｍ
のスパッタ法を用いて、強誘電体膜５２を構成する材料
の組成と実質的に同一の組成である強誘電体材料によっ
て下部電極層５１に形成される。このようにして堆積し
たエンキャプシュレート層５２Ｂは、O2雰囲気中でRTA
法によってアニーリングされる。エンキャプシュレート
層５２Ｂは、強誘電体キャパシタ絶縁膜パターン５２Ａ
を還元から保護する。
されるべきキャパシタ絶縁膜の形状に対応した形状を有
するレジストパターンが強誘電体絶縁膜５２に形成さ
れ、強誘電体絶縁膜５２は、上記のレジストパターンを
マスクとして用いて、ドライエッチング法で処理され
る。その結果として、所望のキャパシタ絶縁膜パターン
５２Ａが下側にある下部電極層５１に形成される。さら
に、エンキャプシュレート層５２Ｂが、厚さ約２０ｎｍ
のスパッタ法を用いて、強誘電体膜５２を構成する材料
の組成と実質的に同一の組成である強誘電体材料によっ
て下部電極層５１に形成される。このようにして堆積し
たエンキャプシュレート層５２Ｂは、O2雰囲気中でRTA
法によってアニーリングされる。エンキャプシュレート
層５２Ｂは、強誘電体キャパシタ絶縁膜パターン５２Ａ
を還元から保護する。
【００８８】次に、図１１（Ｂ）の工程において、レジ
ストパターンが下部電極層５１に形成され、エンキャプ
シュレート層５２Ｂを形成されるべき下部電極パターン
に対応したパターンで覆う。さらに、エンキャプシュレ
ート層５２Ｂと、エンキャプシュレート層５２Ｂの下側
にあるPt膜５０及びTi膜５１にドライエッチング法を実
施することにより、下部電極パターン５１Ａが形成され
る。
ストパターンが下部電極層５１に形成され、エンキャプ
シュレート層５２Ｂを形成されるべき下部電極パターン
に対応したパターンで覆う。さらに、エンキャプシュレ
ート層５２Ｂと、エンキャプシュレート層５２Ｂの下側
にあるPt膜５０及びTi膜５１にドライエッチング法を実
施することにより、下部電極パターン５１Ａが形成され
る。
【００８９】下部電極パターン５１Ａの形成後、レジス
トパターンは、図１１（Ｂ）の工程で除去され、下部電
極パターン５１Ａのドライエッチングプロセス中に強誘
電体キャパシタ膜５２Ａに加えられた損傷は、O2雰囲気
中で再生アニーリング処理を実施することによって復元
される。
トパターンは、図１１（Ｂ）の工程で除去され、下部電
極パターン５１Ａのドライエッチングプロセス中に強誘
電体キャパシタ膜５２Ａに加えられた損傷は、O2雰囲気
中で再生アニーリング処理を実施することによって復元
される。
【００９０】次に、図１１（Ｃ）の工程において、CVD
法を用いてSiO2膜５４を図１１（Ｂ）の構造体に、典型
的に約２００ｎｍの厚さで堆積させ、続いて、SOG膜５
５をSiO2膜５４に形成する。ここで、SOG膜５５は、下
にあるSiO2膜５４に形成された任意の鋭い段差を平滑化
する。SiO2膜５４及びSOG膜５５は、一体として、中間
層絶縁膜５６を形成する。
法を用いてSiO2膜５４を図１１（Ｂ）の構造体に、典型
的に約２００ｎｍの厚さで堆積させ、続いて、SOG膜５
５をSiO2膜５４に形成する。ここで、SOG膜５５は、下
にあるSiO2膜５４に形成された任意の鋭い段差を平滑化
する。SiO2膜５４及びSOG膜５５は、一体として、中間
層絶縁膜５６を形成する。
【００９１】次に、図１２（Ａ）の工程において、上部
電極パターン５３Ａ及び下部電極バターン５１Ａをそれ
ぞれ露出させるため、コンタクトホール５６Ａ及び５６
Ｂが中間層絶縁膜５６に形成され、さらに、コンタクト
ホール５６Ｃ及び５６Ｄが、下側にあるSiO2膜４９及び
SiN膜４８を通してＷプラグ４７Ｂ及び４７Ｄをそれぞ
れ露出させるため、図１２（Ｂ）の工程で、中間層絶縁
膜５６に形成される。さらに、図１２（Ａ）の工程で
は、コンタクトホール５６Ａ及び５６Ｂを形成するドラ
イエッチングプロセスの後に、O2雰囲気中で再生アニー
リング処理が行なわれる。再生アニーリングプロセスの
結果として、ドライエッチングプロセス中に強誘電体膜
パターン５２Ａ及び５２Ｂに生じた損傷は取り除かれ
る。
電極パターン５３Ａ及び下部電極バターン５１Ａをそれ
ぞれ露出させるため、コンタクトホール５６Ａ及び５６
Ｂが中間層絶縁膜５６に形成され、さらに、コンタクト
ホール５６Ｃ及び５６Ｄが、下側にあるSiO2膜４９及び
SiN膜４８を通してＷプラグ４７Ｂ及び４７Ｄをそれぞ
れ露出させるため、図１２（Ｂ）の工程で、中間層絶縁
膜５６に形成される。さらに、図１２（Ａ）の工程で
は、コンタクトホール５６Ａ及び５６Ｂを形成するドラ
イエッチングプロセスの後に、O2雰囲気中で再生アニー
リング処理が行なわれる。再生アニーリングプロセスの
結果として、ドライエッチングプロセス中に強誘電体膜
パターン５２Ａ及び５２Ｂに生じた損傷は取り除かれ
る。
【００９２】次に、図１２（Ｃ）の工程において、局所
配線パターン５７Ａがコンタクトホール５６Ａとコンタ
クトホール５６Ｃを電気的に接続するようTiN膜によっ
て形成される。同様に、局所配線パターン５７Ｂ及び５
７Ｃは、コンタクトホール５６Ｂ及び５６Ｃに関して形
成される。
配線パターン５７Ａがコンタクトホール５６Ａとコンタ
クトホール５６Ｃを電気的に接続するようTiN膜によっ
て形成される。同様に、局所配線パターン５７Ｂ及び５
７Ｃは、コンタクトホール５６Ｂ及び５６Ｃに関して形
成される。
【００９３】次に、図１３（Ａ）の工程において、SiO2
膜５８が図１２（Ｃ）の構造体に形成され、コンタクト
ホール５８Ａ、５８Ｂ及び５８Ｃが、Wプラグ４７Ａ、
局所配線パターン５８Ｂ、及び、Wプラグ４７Ｃを夫々
露出させるため、図１３（Ｂ）の工程で、SiO2膜に形成
される。
膜５８が図１２（Ｃ）の構造体に形成され、コンタクト
ホール５８Ａ、５８Ｂ及び５８Ｃが、Wプラグ４７Ａ、
局所配線パターン５８Ｂ、及び、Wプラグ４７Ｃを夫々
露出させるため、図１３（Ｂ）の工程で、SiO2膜に形成
される。
【００９４】さらに、図１３（Ｃ）の工程において、電
極５９Ａ、５９Ｂ及び５９Ｃが、それぞれ、コンタクト
ホール５８Ａ、５８Ｂ及び５８Ｃに対応して形成され
る。
極５９Ａ、５９Ｂ及び５９Ｃが、それぞれ、コンタクト
ホール５８Ａ、５８Ｂ及び５８Ｃに対応して形成され
る。
【００９５】さらに、中間層絶縁膜及び配線パターンを
形成する処理は、多層配線構造体を形成刷るため、必要
に応じて繰り返される。
形成する処理は、多層配線構造体を形成刷るため、必要
に応じて繰り返される。
【００９６】本発明によれば、強誘電体キャパシタ絶縁
膜パターン５２Ａを通るリーク電流は、Ca及びSrの含有
量が減少させられたPZTスパッタターゲットを用いて、
強誘電体膜５２内のピンホールを約１７／μｍ２以下の
レベルまで減少させることによって、巧く最小限に抑え
られる。
膜パターン５２Ａを通るリーク電流は、Ca及びSrの含有
量が減少させられたPZTスパッタターゲットを用いて、
強誘電体膜５２内のピンホールを約１７／μｍ２以下の
レベルまで減少させることによって、巧く最小限に抑え
られる。
【００９７】［第２の実施例］以下では、図８〜図１３
を参照して、本発明の第２の実施例を説明する。
を参照して、本発明の第２の実施例を説明する。
【００９８】本発明の第２の実施例では、製造方法のプ
ロセスは、図８（Ａ）の工程から図１０（Ｂ）の工程ま
で第１の実施例と同じように進む。PZT若しくはPLZTの
強誘電体膜５２は、第１の実施例の場合と類似したスパ
ッタ法を用いて、下部電極層５２に堆積する。
ロセスは、図８（Ａ）の工程から図１０（Ｂ）の工程ま
で第１の実施例と同じように進む。PZT若しくはPLZTの
強誘電体膜５２は、第１の実施例の場合と類似したスパ
ッタ法を用いて、下部電極層５２に堆積する。
【００９９】第２の実施例において、このようにして堆
積させられた強誘電体膜５２は、結晶化のためのArとO2
の混合雰囲気中で、第１のRTAプロセスを用いてアニー
リングが加えられ、SrRuO3からなる上部電極層５３が、
上記の第１のRTAプロセスの直後に強誘電体膜５２に成
膜される。
積させられた強誘電体膜５２は、結晶化のためのArとO2
の混合雰囲気中で、第１のRTAプロセスを用いてアニー
リングが加えられ、SrRuO3からなる上部電極層５３が、
上記の第１のRTAプロセスの直後に強誘電体膜５２に成
膜される。
【０１００】上部電極層５３の堆積後、強誘電体膜５２
は、完全結晶化及び緻密化のためのO2雰囲気中で、第２
のRTAプロセスに対応した第２のアニーリングが加えら
れる。
は、完全結晶化及び緻密化のためのO2雰囲気中で、第２
のRTAプロセスに対応した第２のアニーリングが加えら
れる。
【０１０１】図１０（Ｂ）の工程の後に、第１の実施例
と同様に、図１０（Ｃ）〜図１３（Ｃ）の工程が順番に
行なわれる。
と同様に、図１０（Ｃ）〜図１３（Ｃ）の工程が順番に
行なわれる。
【０１０２】本発明の第２の実施例では、スパッタ法に
より形成され、SrRuO3の上部電極５３Ａが上に堆積させ
られたPZTの強誘電体キャパシタ絶縁パターン５２Ａを
流れるリーク電流を最小限に抑えることが可能である。
より形成され、SrRuO3の上部電極５３Ａが上に堆積させ
られたPZTの強誘電体キャパシタ絶縁パターン５２Ａを
流れるリーク電流を最小限に抑えることが可能である。
【０１０３】本発明は、上述の実施例に制限されること
はなく、多様な変形及び変更が本発明の精神を逸脱する
ことなく実施される。
はなく、多様な変形及び変更が本発明の精神を逸脱する
ことなく実施される。
【０１０４】以上の説明に関して更に以下のような態様
が考えられる。
が考えられる。
【０１０５】（付記１） 活性層が設けられた基板と、
該活性層と電気接続され、該基板に設けられた下部電極
と、少なくともPb、Zr及びTiを含み、下面から上面へ連
続的に広がって柱状微構造を形成する多数の結晶粒子を
含み、該結晶粒子はピンホールを有する、ペロブスカイ
ト型の強誘電体膜と、該強誘電体膜に設けられ、Sr及び
Ruを含有するペロブスカイト型の導電酸化物膜の上部電
極と、を備え、該強誘電体膜は、Ca及びSrを更に含有
し、該強誘電体膜は、１μｍ２当たり３４個を超えない
密度でピンホールが設けられている、強誘電体ランダム
アクセスメモリ装置。・・・（１）。
該活性層と電気接続され、該基板に設けられた下部電極
と、少なくともPb、Zr及びTiを含み、下面から上面へ連
続的に広がって柱状微構造を形成する多数の結晶粒子を
含み、該結晶粒子はピンホールを有する、ペロブスカイ
ト型の強誘電体膜と、該強誘電体膜に設けられ、Sr及び
Ruを含有するペロブスカイト型の導電酸化物膜の上部電
極と、を備え、該強誘電体膜は、Ca及びSrを更に含有
し、該強誘電体膜は、１μｍ２当たり３４個を超えない
密度でピンホールが設けられている、強誘電体ランダム
アクセスメモリ装置。・・・（１）。
【０１０６】（付記２） 該ピンホールは数十ナノメー
トルのサイズを有する、付記１記載の強誘電体ランダム
アクセスメモリ装置。
トルのサイズを有する、付記１記載の強誘電体ランダム
アクセスメモリ装置。
【０１０７】（付記３） 該強誘電体膜は、１μｍ２当
たり１７個の密度でピンホールが設けられている、付記
１記載の強誘電体ランダムアクセスメモリ装置。
たり１７個の密度でピンホールが設けられている、付記
１記載の強誘電体ランダムアクセスメモリ装置。
【０１０８】（付記４） 該強誘電体膜は、１μｍ２当
たり１個の密度でピンホールが設けられている、付記１
記載の強誘電体ランダムアクセスメモリ装置。
たり１個の密度でピンホールが設けられている、付記１
記載の強誘電体ランダムアクセスメモリ装置。
【０１０９】（付記５） 各ピンホールは該強誘電体膜
の主面に対し垂直に延びる、付記１乃至４のうちいずれ
か一項記載の強誘電体ランダムアクセスメモリ装置。
の主面に対し垂直に延びる、付記１乃至４のうちいずれ
か一項記載の強誘電体ランダムアクセスメモリ装置。
【０１１０】（付記６） 該強誘電体膜は、含まれてい
る結晶粒子に対応した凹凸を有する、付記１乃至５のう
ちいずれか一項記載の強誘電体ランダムアクセスメモリ
装置。・・・（２）。
る結晶粒子に対応した凹凸を有する、付記１乃至５のう
ちいずれか一項記載の強誘電体ランダムアクセスメモリ
装置。・・・（２）。
【０１１１】（付記７） 少なくともPb、Zr、Ti、Ca及
びSrを含有するターゲットを使用してスパッタ法を用い
てペロブスカイト型の強誘電体膜を下部電極に成膜する
工程と、低い分圧のO2を含有する第１の不活性雰囲気中
で該強誘電体膜を熱処理する工程と、第２の酸化雰囲気
中で該強誘電体膜を熱処理する工程と、Sr及びRuを含有
するペロブスカイト型の導電膜を該強誘電体膜に成膜す
る工程と、を含み、該ターゲットは、該ターゲット中の
Zr原子及びTi原子の和で正規化された濃度で表わしたと
きに、０．０３５を超えない濃度のCaと、０．０２５を
超えない濃度のSrを含有する、強誘電体ランダムアクセ
スメモリ装置の製造方法。・・・（３）。
びSrを含有するターゲットを使用してスパッタ法を用い
てペロブスカイト型の強誘電体膜を下部電極に成膜する
工程と、低い分圧のO2を含有する第１の不活性雰囲気中
で該強誘電体膜を熱処理する工程と、第２の酸化雰囲気
中で該強誘電体膜を熱処理する工程と、Sr及びRuを含有
するペロブスカイト型の導電膜を該強誘電体膜に成膜す
る工程と、を含み、該ターゲットは、該ターゲット中の
Zr原子及びTi原子の和で正規化された濃度で表わしたと
きに、０．０３５を超えない濃度のCaと、０．０２５を
超えない濃度のSrを含有する、強誘電体ランダムアクセ
スメモリ装置の製造方法。・・・（３）。
【０１１２】（付記８） 該ターゲットは、該ターゲッ
ト中のZr原子及びTi原子の和で正規化された濃度で表わ
したときに、０．０２以下の濃度のCaと、０．０１以下
の濃度のSrを含有する、付記７記載の強誘電体ランダム
アクセスメモリ装置の製造方法。
ト中のZr原子及びTi原子の和で正規化された濃度で表わ
したときに、０．０２以下の濃度のCaと、０．０１以下
の濃度のSrを含有する、付記７記載の強誘電体ランダム
アクセスメモリ装置の製造方法。
【０１１３】（付記９） 該ターゲットは、Zr原子とTi
原子の比が２：３未満となる割合でZr原子及びTi原子を
含有する、付記７又は８記載の強誘電体ランダムアクセ
スメモリ装置の製造方法。
原子の比が２：３未満となる割合でZr原子及びTi原子を
含有する、付記７又は８記載の強誘電体ランダムアクセ
スメモリ装置の製造方法。
【０１１４】（付記１０） 該ターゲットは、Zr原子と
Ti原子の比が３：７以下となる割合でZr原子及びTi原子
を含有する、付記７又は８記載の強誘電体ランダムアク
セスメモリ装置の製造方法。
Ti原子の比が３：７以下となる割合でZr原子及びTi原子
を含有する、付記７又は８記載の強誘電体ランダムアク
セスメモリ装置の製造方法。
【０１１５】（付記１１） 該強誘電体膜を該下部電極
に成膜する工程は、該第２の酸化雰囲気中で該強誘電体
膜を熱処理する工程の後に、該強誘電体膜が１μｍ２当
たりに３４個未満の密度でピンホールが含まれるように
行なわれる、付記７乃至１０のうちいずれか一項記載の
強誘電体ランダムアクセスメモリ装置の製造方法。・・
・（４）。
に成膜する工程は、該第２の酸化雰囲気中で該強誘電体
膜を熱処理する工程の後に、該強誘電体膜が１μｍ２当
たりに３４個未満の密度でピンホールが含まれるように
行なわれる、付記７乃至１０のうちいずれか一項記載の
強誘電体ランダムアクセスメモリ装置の製造方法。・・
・（４）。
【０１１６】（付記１２） 該強誘電体膜を該下部電極
に成膜する工程は、該第２の酸化雰囲気中で該強誘電体
膜を熱処理する工程の後に、該強誘電体膜が１μｍ２当
たりに１７個以下の密度でピンホールが含まれるように
行なわれる、付記１１記載の強誘電体ランダムアクセス
メモリ装置の製造方法。
に成膜する工程は、該第２の酸化雰囲気中で該強誘電体
膜を熱処理する工程の後に、該強誘電体膜が１μｍ２当
たりに１７個以下の密度でピンホールが含まれるように
行なわれる、付記１１記載の強誘電体ランダムアクセス
メモリ装置の製造方法。
【０１１７】（付記１３） 該第１の不活性雰囲気は、
O2を含有するAr雰囲気であり、該第２の雰囲気は、O2雰
囲気であり、該第１の不活性雰囲気中で該強誘電体膜を
熱処理する工程は、第１の温度で行なわれ、該第２の雰
囲気中で該強誘電体膜を熱処理する工程は、第１の温度
よりも高い第２の温度で行なわれる、付記７乃至１２の
うちいずれか一項記載の強誘電体ランダムアクセスメモ
リ装置の製造方法。・・・（５）。
O2を含有するAr雰囲気であり、該第２の雰囲気は、O2雰
囲気であり、該第１の不活性雰囲気中で該強誘電体膜を
熱処理する工程は、第１の温度で行なわれ、該第２の雰
囲気中で該強誘電体膜を熱処理する工程は、第１の温度
よりも高い第２の温度で行なわれる、付記７乃至１２の
うちいずれか一項記載の強誘電体ランダムアクセスメモ
リ装置の製造方法。・・・（５）。
【０１１８】（付記１４） Pb、Zr及びTiを含有する強
誘電体膜をスパッタ法により下部電極に成膜する工程
と、低い分圧のO2を含有する第１の不活性雰囲気中で該
強誘電体膜を熱処理する工程と、Sr及びRuを含有するペ
ロブスカイト型の導電膜の上部電極を、該強誘電体膜に
成膜する工程と、第２の酸化雰囲気中で該強誘電体膜及
び該上部電極を熱処理する工程と、を含む、強誘電体ラ
ンダムアクセスメモリ装置の製造方法。・・・（６）。
誘電体膜をスパッタ法により下部電極に成膜する工程
と、低い分圧のO2を含有する第１の不活性雰囲気中で該
強誘電体膜を熱処理する工程と、Sr及びRuを含有するペ
ロブスカイト型の導電膜の上部電極を、該強誘電体膜に
成膜する工程と、第２の酸化雰囲気中で該強誘電体膜及
び該上部電極を熱処理する工程と、を含む、強誘電体ラ
ンダムアクセスメモリ装置の製造方法。・・・（６）。
【０１１９】（付記１５） 該第１の不活性雰囲気は、
O2を含有するAr雰囲気であり、該第２の酸化雰囲気は、
O2雰囲気であり、該第１の不活性雰囲気中で該強誘電体
膜を熱処理する工程は、第１の温度で行なわれ、該第２
の雰囲気中で該強誘電体膜を熱処理する工程は、第１の
温度よりも高い第２の温度で行なわれる、付記１４記載
の強誘電体ランダムアクセスメモリ装置の製造方法。
O2を含有するAr雰囲気であり、該第２の酸化雰囲気は、
O2雰囲気であり、該第１の不活性雰囲気中で該強誘電体
膜を熱処理する工程は、第１の温度で行なわれ、該第２
の雰囲気中で該強誘電体膜を熱処理する工程は、第１の
温度よりも高い第２の温度で行なわれる、付記１４記載
の強誘電体ランダムアクセスメモリ装置の製造方法。
【０１２０】（付記１６） 該第１の温度は、該第１の
温度で行なわれる熱処理の工程の後に、該強誘電体膜に
ピンホールが形成されないように選択される、付記１５
記載の強誘電体ランダムアクセスメモリ装置の製造方
法。・・・（７）。
温度で行なわれる熱処理の工程の後に、該強誘電体膜に
ピンホールが形成されないように選択される、付記１５
記載の強誘電体ランダムアクセスメモリ装置の製造方
法。・・・（７）。
【０１２１】（付記１７） 該第１の温度は、該第１の
温度で行なわれる熱処理の工程の後に、該強誘電体膜の
上面に滑らかで平坦な表面が維持されるように選択され
る、付記１５記載の強誘電体ランダムアクセスメモリ装
置の製造方法。・・・（８）。
温度で行なわれる熱処理の工程の後に、該強誘電体膜の
上面に滑らかで平坦な表面が維持されるように選択され
る、付記１５記載の強誘電体ランダムアクセスメモリ装
置の製造方法。・・・（８）。
【０１２２】（付記１８） 該第２の温度は、該第２の
温度で行なわれる熱処理の工程の後に、該強誘電体膜に
完全な緻密化が生じるように選択される、付記１５乃至
１７のうちいずれか一項記載の強誘電体ランダムアクセ
スメモリ装置の製造方法。・・・（９）。
温度で行なわれる熱処理の工程の後に、該強誘電体膜に
完全な緻密化が生じるように選択される、付記１５乃至
１７のうちいずれか一項記載の強誘電体ランダムアクセ
スメモリ装置の製造方法。・・・（９）。
【０１２３】（付記１９） 該上部電極はSrRuO3であ
る、付記１４乃至１８のうち何れか一項記載の強誘電体
ランダムアクセスメモリ装置の製造方法。・・・（１
０）。
る、付記１４乃至１８のうち何れか一項記載の強誘電体
ランダムアクセスメモリ装置の製造方法。・・・（１
０）。
【０１２４】（付記２０） 該強誘電体膜はPb(Zr,Ti)O
3である、付記１４乃至１９のうち何れか一項記載の強
誘電体ランダムアクセスメモリ装置の製造方法。
3である、付記１４乃至１９のうち何れか一項記載の強
誘電体ランダムアクセスメモリ装置の製造方法。
【０１２５】
【発明の効果】本発明によれば、強誘電体ランダムアク
セスメモリ装置の疲労特性や劣化や信頼性を改善するこ
とができる。
セスメモリ装置の疲労特性や劣化や信頼性を改善するこ
とができる。
【図１】従来のFeRAMの構造の説明図である。
【図２】本発明の原理を説明する強誘電体キャパシタの
断面図である。
断面図である。
【図３】多種のスパッタターゲットを用いて形成された
PZT膜の表面微構造の説明図（その１）である。
PZT膜の表面微構造の説明図（その１）である。
【図４】多種のスパッタターゲットを用いて形成された
PZT膜の表面微構造の説明図（その２）である。
PZT膜の表面微構造の説明図（その２）である。
【図５】図３及び図４のPZT膜の略断面図である。
【図６】図２の強誘電体キャパシタのSIMS分析結果のグ
ラフである。
ラフである。
【図７】本発明の他の局面の説明図である。
【図８】本発明の第１及び第２の実施例によるFeRAMの
製造方法の工程図（その１）である。
製造方法の工程図（その１）である。
【図９】本発明の第１及び第２の実施例によるFeRAMの
製造方法の工程図（その２）である。
製造方法の工程図（その２）である。
【図１０】本発明の第１及び第２の実施例によるFeRAM
の製造方法の工程図（その３）である。
の製造方法の工程図（その３）である。
【図１１】本発明の第１及び第２の実施例によるFeRAM
の製造方法の工程図（その４）である。
の製造方法の工程図（その４）である。
【図１２】本発明の第１及び第２の実施例によるFeRAM
の製造方法の工程図（その５）である。
の製造方法の工程図（その５）である。
【図１３】本発明の第１及び第２の実施例によるFeRAM
の製造方法の工程図（その６）である。
の製造方法の工程図（その６）である。
３０ 強誘電体キャパシタ ３１ Si基板 ３２ 酸化膜 ３３ 下部電極 ３３Ａ Ti層 ３３Ｂ Pt層 ３４ PZT膜 ３５ 上部電極 ４１ Si基板 ４１ａ，４１ｂ ｎ型拡散領域 ４１ｃ，４１ｄ ｐ型拡散領域 ４１Ａ ｐ型ウエル ４１Ｂ ｎ型ウエル ４２ フィールド酸化膜 ４３ ゲート酸化膜 ４４Ａ ｐ型ポリシリコンゲート ４４Ｂ ｎ型ポリシリコンゲート ４４Ｃ，４４Ｄ ポリシリコン配線パターン ４５ SiON膜 ４６ SiO2膜 ４６Ａ〜４６Ｄ，４６Ｅ コンタクトホール ４７ Ｗ層 ４７Ａ〜４７Ｅ Ｗプラグ ４８ 酸化ストッパー膜 ４９ SiO2膜 ５０ Ti膜 ５１ Pt膜 ５２ 強誘電体膜 ５２Ａ キャパシタ絶縁膜パターン ５２Ｂ エンキャプシュレート層 ５３ SrRuO3層 ５３Ａ 上部電極パターン ５４ SiO2膜 ５５ SOG膜 ５６ 中間層絶縁膜 ５６Ａ，５６Ｂ，５６Ｃ，５６Ｄ コンタクトホール ５７Ａ，５７Ｂ，５７Ｃ 局所配線パターン ５８ SiO2膜 ５８Ａ，５８Ｂ，５８Ｃ コンタクトホール ５９Ａ，５９Ｂ，５９Ｃ 電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 能代 英之 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 ジョージ ヒッカート アメリカ合衆国，コロラド州 80922，コ ロラド・スプリングズ，ウィーヴァー・ド ライヴ 5239番 (72)発明者 松浦 克好 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 ファン チュウ アメリカ合衆国，コロラド州 80908，ブ ラック・フォレスト，カーク・ドライヴ 8325番 (72)発明者 齊藤 丈靖 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5F058 BA11 BC03 BF12 BH03 5F083 FR02 GA21 JA15 JA38 JA40 JA43 JA45 MA06 MA19 NA08 PR22 PR33
Claims (10)
- 【請求項１】 活性層が設けられた基板と、 該活性層と電気接続され、該基板に設けられた下部電極
と、 少なくともPb、Zr及びTiを含み、下面から上面へ連続的
に広がって柱状微構造を形成する多数の結晶粒子を含
み、該結晶粒子はピンホールを有する、ペロブスカイト
型の強誘電体膜と、 該強誘電体膜に設けられ、Sr及びRuを含有するペロブス
カイト型の導電酸化物膜の上部電極と、を備え、 該強誘電体膜は、Ca及びSrを更に含有し、 該強誘電体膜は、１μｍ２当たり３４個を超えない密度
でピンホールが設けられている、強誘電体ランダムアク
セスメモリ装置。 - 【請求項２】 該強誘電体膜は、含まれている結晶粒子
に対応した凹凸を有する、請求項１記載の強誘電体ラン
ダムアクセスメモリ装置。 - 【請求項３】 少なくともPb、Zr、Ti、Ca及びSrを含有
するターゲットを使用してスパッタ法を用いてペロブス
カイト型の強誘電体膜を下部電極に成膜する工程と、 低い分圧のO2を含有する第１の不活性雰囲気中で該強誘
電体膜を熱処理する工程と、 第２の酸化雰囲気中で該強誘電体膜を熱処理する工程
と、 Sr及びRuを含有するペロブスカイト型の導電膜を該強誘
電体膜に成膜する工程と、を含み、 該ターゲットは、該ターゲット中のZr原子及びTi原子の
和で正規化された濃度で表わしたときに、０．０３５を
超えない濃度のCaと、０．０２５を超えない濃度のSrを
含有する、強誘電体ランダムアクセスメモリ装置の製造
方法。 - 【請求項４】 該強誘電体膜を該下部電極に成膜する工
程は、該第２の酸化雰囲気中で該強誘電体膜を熱処理す
る工程の後に、該強誘電体膜が１μｍ２当たりに３４個
未満の密度でピンホールが含まれるように行なわれる、
請求項３記載の強誘電体ランダムアクセスメモリ装置の
製造方法。 - 【請求項５】 該第１の不活性雰囲気は、O2を含有する
Ar雰囲気であり、 該第２の雰囲気は、O2雰囲気であり、 該第１の不活性雰囲気中で該強誘電体膜を熱処理する工
程は、第１の温度で行なわれ、 該第２の雰囲気中で該強誘電体膜を熱処理する工程は、
第１の温度よりも高い第２の温度で行なわれる、請求項
４記載の強誘電体ランダムアクセスメモリ装置の製造方
法。 - 【請求項６】 Pb、Zr及びTiを含有する強誘電体膜をス
パッタ法により下部電極に成膜する工程と、 低い分圧のO2を含有する第１の不活性雰囲気中で該強誘
電体膜を熱処理する工程と、 Sr及びRuを含有するペロブスカイト型の導電膜の上部電
極を、該強誘電体膜に成膜する工程と、 第２の酸化雰囲気中で該強誘電体膜及び該上部電極を熱
処理する工程と、を含む、強誘電体ランダムアクセスメ
モリ装置の製造方法。 - 【請求項７】 該第１の不活性雰囲気は、O2を含有する
Ar雰囲気であり、 該第２の酸化雰囲気は、O2雰囲気であり、 該第１の不活性雰囲気中で該強誘電体膜を熱処理する工
程は、第１の温度で行なわれ、 該第２の雰囲気中で該強誘電体膜を熱処理する工程は、
第１の温度よりも高い第２の温度で行なわれ、 該第１の温度は、該第１の温度で行なわれる熱処理の工
程の後に、該強誘電体膜にピンホールが形成されないよ
うに選択される、請求項６記載の強誘電体ランダムアク
セスメモリ装置の製造方法。 - 【請求項８】 該第１の不活性雰囲気は、O2を含有する
Ar雰囲気であり、 該第２の酸化雰囲気は、O2雰囲気であり、 該第１の不活性雰囲気中で該強誘電体膜を熱処理する工
程は、第１の温度で行なわれ、 該第２の雰囲気中で該強誘電体膜を熱処理する工程は、
第１の温度よりも高い第２の温度で行なわれ、 該第１の温度は、該第１の温度で行なわれる熱処理の工
程の後に、該強誘電体膜の上面に滑らかで平坦な表面が
維持されるように選択される、請求項６記載の強誘電体
ランダムアクセスメモリ装置の製造方法。 - 【請求項９】 該第２の温度は、該第２の温度で行なわ
れる熱処理の工程の後に、該強誘電体膜に完全な緻密化
が生じるように選択される、請求項７又は８記載の強誘
電体ランダムアクセスメモリ装置の製造方法。 - 【請求項１０】 該上部電極はSrRuO3である、請求項６
乃至９のうち何れか一項記載の強誘電体ランダムアクセ
スメモリ装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/797,430 US6617626B2 (en) | 2001-02-28 | 2001-02-28 | Ferroelectric semiconductor memory device and a fabrication process thereof |
| US09/797430 | 2001-02-28 |
Publications (3)
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|---|---|
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| JP4295464B2 JP4295464B2 (ja) | 2009-07-15 |
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|---|---|---|---|
| JP2002052230A Expired - Fee Related JP4295464B2 (ja) | 2001-02-28 | 2002-02-27 | 強誘電体半導体メモリ装置及びその製造方法 |
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| JP (1) | JP4295464B2 (ja) |
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| JP2006303188A (ja) * | 2005-04-20 | 2006-11-02 | Oki Electric Ind Co Ltd | 強誘電体キャパシタ及びその製造方法 |
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| US10266936B2 (en) | 2011-10-17 | 2019-04-23 | The United States Of America As Represented By The Secretary Of The Army | Process for making lead zirconate titanate (PZT) layers and/or platinum electrodes and products thereof |
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