JP2002299973A - 増幅回路、増幅システム及びミュート方法 - Google Patents

Abstract

(57)【要約】 【課題】ミュート機能を付加しても低コスト化が図れる
増幅回路、増幅システム及びミュート方法を提供するこ
とを目的としている。 【解決手段】出力端子をハイインピーダンス状態に設定
する端子を有する増幅器２２と、ドレインが前記増幅器
の出力端子に接続され、ソースが接地されたＮチャネル
型ＭＯＳトランジスタＱ１と、抵抗値を変化させるため
の可変端子を有し、一端が増幅器の出力端子に接続さ
れ、他端が容量Ｃ１を介して接地された電子ボリューム
２３と、入力端子が電子ボリュームの可変端子に接続さ
れ、出力端子から増幅器の入力端子に入力された信号に
対応する信号を出力するボルテージフォロア２５とを具
備し、電源オンから一定時間且つ電源オフの一定時間前
から電源オフまで、増幅器の出力端子をハイインピーダ
ンス状態に設定すると共に、Ｎチャネル型ＭＯＳトラン
ジスタをオン状態に設定することを特徴としている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、電子ボリューム
内蔵のアナログアンプＩＣに係り、特に電源オン／オフ
時の異常音の発生を抑制した増幅回路、増幅システム及
びミュート方法に関する。

【０００２】

【従来の技術】図１５は、従来の電子ボリューム内蔵ア
ナログアンプＩＣの出力部と電源オン／オフ（ＯＮ／Ｏ
ＦＦ）時の異常音の発生を抑制するためのミュート回路
部を抽出して示している。アナログアンプＩＣ １１の
出力部には、増幅器（ＡＭＰ）１２、電子ボリューム１
３、ボリューム制御回路（ＶＲＣ）１４、及び出力バッ
ファ（ボルテージフォロア）１５等が含まれている。内
部回路からの信号ＩＮＴは、増幅器１２に供給されて増
幅された後、電子ボリューム１３の一端に供給される。
この電子ボリューム１３の他端は出力端子１６に接続さ
れており、ボリューム制御回路１４で抵抗値が制御され
る。ボリューム制御回路１４には、内部回路から制御信
号ＣＯＮＴが供給される。上記出力端子１６は、電子ボ
リュームＡＣ接地用コンデンサ（容量）Ｃ１を介して接
地点に接続されている。また、上記電子ボリューム１３
の可変端子は、出力バッファ１５の非反転入力端子
（＋）に接続される。この出力バッファ１５の出力端子
は、出力信号ＯＵＴを外部に出力するための出力端子１
７に接続されると共に、その反転入力端子（−）に接続
される。

【０００３】上記のような構成の出力部を有するアナロ
グアンプＩＣ １１にあっては、出力バッファ１５の出
力端子のＤＣ電位が、電源のオン／オフ時に過渡現象に
より激しく変化することが多い。このＤＣ電位変動によ
り、耳障りな音（いわゆるボツ音あるいはクリックノイ
ズ、ここではボツ音と称する）が発生するばかりか、場
合によってはこのアナログアンプＩＣ １１の後段に接
続された機器を破損することもあり得る。このため、ア
ナログアンプＩＣ １１の出力端子１７にミュート回路
１８を外付けし、電源のオン／オフ時のボツ音を抑制し
ている。

【０００４】上記ミュート回路１８は、ＮＰＮ型のバイ
ポーラトランジスタＴｒと抵抗Ｒ１，Ｒ２で構成され、
コンデンサＣ２により出力端子１７に結合されている。
上記バイポーラトランジスタＴｒのコレクタは出力端子
１９に接続され、エミッタは接地されている。上記バイ
ポーラトランジスタＴｒのベースには抵抗Ｒ２の一端が
接続され、この抵抗Ｒ２の他端からミュート信号ＭＵＴ
Ｅが供給される。そして、上記コンデンサＣ２と出力端
子１９間に抵抗Ｒ１が接続されている。

【０００５】上記図１５に示した回路は、図１６に示す
タイミングチャートのような動作を行う。すなわち、ア
ナログアンプＩＣ １１の電源が投入（オン）される直
前か投入と同時に、ミュート信号ＭＵＴＥが一定時間
（所定時間）“Ｈ”レベルとなる。これによって、電源
オン時の出力信号ＯＵＴのＤＣ変位は、抵抗Ｒ１の抵抗
値ｒとバイポーラトランジスタＴｒのオン抵抗Ｒｔｒに
より分圧される。

【０００６】ｒ＞＞Ｒｔｒであれば、出力端子１９から
出力される出力信号ＯＵＴｄのＤＣ変位は十分減衰さ
れ、電源オン時におけるボツ音の発生を回避できる。

【０００７】また、アナログアンプＩＣ １１の電源が
遮断（オフ）される一定時間前から電源オフと同時かそ
の直後の期間、ミュート信号ＭＵＴＥが“Ｈ”レベルと
なる。電源オフ時の出力端子１７でのＤＣ変位は、抵抗
Ｒ１の抵抗値ｒとバイポーラトランジスタＴｒのオン抵
抗Ｒｔｒにより分圧され、出力端子１９でのＤＣ変位は
十分減衰し、電源オン時のボツ音の発生を回避すること
ができる。

【０００８】しかしながら、上記のような構成では、ア
ナログアンプＩＣ １１にオン抵抗が十分低いバイポー
ラトランジスタＴｒと抵抗Ｒ１，Ｒ２を外付けする必要
があり、コストの上昇を招くという問題があった。

【０００９】

【発明が解決しようとする課題】上記のように従来の電
子ボリューム内蔵アナログアンプＩＣ等の増幅回路及び
ミュート方法は、ミュート機能を実現しようとすると外
付け部品が必要となり、コストが高くなるという問題が
あった。

【００１０】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、ミュート機能を
付加しても低コスト化が図れる増幅回路、増幅システム
及びミュート方法を提供することにある。

【００１１】

【課題を解決するための手段】この発明の増幅回路は、
入力端子、出力端子及びこの出力端子をハイインピーダ
ンス状態に設定する端子を有し、前記入力端子から入力
された信号を増幅して前記出力端子から出力する増幅器
と、ドレインが前記増幅器の出力端子に接続され、ソー
スが接地されたＮチャネル型ＭＯＳトランジスタと、抵
抗値を変化させるための可変端子を有し、一端が前記増
幅器の出力端子に接続され、他端が容量を介して接地さ
れた電子ボリュームと、入力端子が前記電子ボリューム
の前記可変端子に接続され、出力端子から前記増幅器の
入力端子に入力された信号に対応する信号を出力するボ
ルテージフォロアとを具備し、電源オンから所定時間、
前記増幅器の出力端子をハイインピーダンス状態に設定
すると共に、Ｎチャネル型ＭＯＳトランジスタをオン状
態に設定し、且つ電源オフの所定時間前から電源オフま
で、前記増幅器の出力端子をハイインピーダンス状態に
設定すると共に、前記Ｎチャネル型ＭＯＳトランジスタ
をオン状態に設定することを特徴としている。

【００１２】また、この発明の増幅回路は、入力端子、
出力端子及びこの出力端子をハイインピーダンス状態に
設定する端子を有し、前記入力端子から入力された信号
を増幅して前記出力端子から出力する増幅器と、ドレイ
ンが前記増幅器の出力端子に接続され、ソースが接地さ
れた第１のＮチャネル型ＭＯＳトランジスタと、抵抗値
を変化させるための可変端子を有し、一端が前記増幅器
の出力端子に接続され、他端が容量を介して接地された
電子ボリュームと、出力端子をハイインピーダンス状態
に設定する端子を有し、入力端子に前記電子ボリューム
の前記可変端子が接続されたボルテージフォロアと、ド
レインが前記ボルテージフォロアの出力端子に接続さ
れ、ソースが接地された第２のＮチャネル型ＭＯＳトラ
ンジスタとを具備し、電源オン時に、前記増幅器及び前
記ボルテージフォロアの出力端子をハイインピーダンス
状態に設定すると共に、前記第１及び第２のＮチャネル
型ＭＯＳトランジスタをオン状態に設定し、電源オンか
ら所定時間後の第１のタイミングで、前記ボルテージフ
ォロアを能動状態に設定し、前記第１のタイミングから
所定時間後の第２のタイミングで、前記第２のＮチャネ
ル型ＭＯＳトランジスタをオフ状態に設定し、前記第２
のタイミングから所定時間後の第３のタイミングで、前
記増幅器を能動状態に設定すると共に、前記第１のＮチ
ャネル型ＭＯＳトランジスタをオフ状態に設定し、電源
オフより所定時間前の第４のタイミングで、前記増幅器
の出力端子をハイインピーダンス状態に設定すると共
に、前記第１のＮチャネル型ＭＯＳトランジスタをオン
状態に設定し、前記第４のタイミングから所定時間後の
第５のタイミングで、前記第２のＮチャネル型ＭＯＳト
ランジスタをオン状態に設定し、前記第５のタイミング
から所定時間後の第６のタイミングで、前記ボルテージ
フォロアの出力端子をハイインピーダンス状態に設定
し、その後の第７のタイミングで電源をオフすることを
特徴としている。

【００１３】更に、この発明の増幅回路は、入力端子、
出力端子及びこの出力端子をハイインピーダンス状態に
設定する端子を有し、前記入力端子から入力された信号
を増幅して前記出力端子から出力する増幅器と、ドレイ
ンが前記増幅器の出力端子に接続され、ソースが接地さ
れた第１のＮチャネル型ＭＯＳトランジスタと、抵抗値
を変化させるための可変端子を有し、一端が前記増幅器
の出力端子に接続され、他端が第１の容量を介して接地
された電子ボリュームと、出力端子をハイインピーダン
ス状態に設定する端子を有し、非反転入力端子に前記電
子ボリュームの可変端子が接続された非反転アンプと、
ドレインが前記非反転アンプの出力端子に接続され、ソ
ースが接地された第２のＮチャネル型ＭＯＳトランジス
タとを具備し、前記非反転アンプは、出力端子と反転入
力端子間に接続された第１の抵抗と、一端が反転入力端
子に接続された第２の抵抗と、一端が出力端子に接続さ
れた第３の抵抗と、ゲイン切換信号に応答して前記第２
の抵抗の他端と前記第３の抵抗の他端を選択的に第２の
容量を介して接地するスイッチとを含み、電源オン時
に、前記増幅器及び前記非反転アンプの出力端子をハイ
インピーダンス状態に設定すると共に、前記第１及び第
２のＮチャネル型ＭＯＳトランジスタをオン状態に設定
し、電源オンから所定時間後の第１のタイミングで、前
記非反転アンプを能動状態に設定し、前記第１のタイミ
ングから所定時間後の第２のタイミングで、前記第２の
Ｎチャネル型ＭＯＳトランジスタをオフ状態に設定し、
前記第２のタイミングから所定時間後の第３のタイミン
グで、前記増幅器を能動状態に設定すると共に、前記第
１のＮチャネル型ＭＯＳトランジスタをオフ状態に設定
し、電源オフより所定時間前の第４のタイミングで、前
記増幅器の出力端子をハイインピーダンス状態に設定す
ると共に、前記第１のＮチャネル型ＭＯＳトランジスタ
をオン状態に設定し、前記第４のタイミングから所定時
間後の第５のタイミングで、前記第２のＮチャネル型Ｍ
ＯＳトランジスタをオン状態に設定し、前記第５のタイ
ミングから所定時間後の第６のタイミングで、前記非反
転アンプの出力端子をハイインピーダンス状態に設定
し、その後の第７のタイミングで電源をオフすることを
特徴としている。

【００１４】この発明の増幅システムは、入力端子、出
力端子及びこの出力端子をハイインピーダンス状態に設
定する端子を有し、前記入力端子から入力された信号を
増幅して前記出力端子から出力する増幅器と、ドレイン
が前記増幅器の出力端子に接続され、ソースが接地され
たＮチャネル型ＭＯＳトランジスタと、抵抗値を変化さ
せるための可変端子を有し、一端が前記増幅器の出力端
子に接続され、他端が容量を介して接地された電子ボリ
ュームと、入力端子が前記電子ボリュームの前記可変端
子に接続され、出力端子から前記増幅器の入力端子に入
力された信号に対応する信号を出力するボルテージフォ
ロアと、前記増幅器の出力端子をハイインピーダンス状
態に設定する端子、及び前記Ｎチャネル型ＭＯＳトラン
ジスタのゲートに制御信号を供給する制御信号発生回路
とを具備し、前記制御信号は、電源オンから所定時間、
且つ電源オフの所定時間前から電源オフまで、前記増幅
器の出力端子をハイインピーダンス状態に設定すると共
に、Ｎチャネル型ＭＯＳトランジスタをオン状態に設定
する第１のレベルであり、それ以外は前記増幅器を能動
状態、前記Ｎチャネル型ＭＯＳトランジスタをオフ状態
に設定する第２のレベルであることを特徴としている。

【００１５】また、この発明の増幅システムは、入力端
子、出力端子及びこの出力端子をハイインピーダンス状
態に設定する端子を有し、前記入力端子から入力された
信号を増幅して前記出力端子から出力する増幅器と、ド
レインが前記増幅器の出力端子に接続され、ソースが接
地された第１のＮチャネル型ＭＯＳトランジスタと、抵
抗値を変化させるための可変端子を有し、一端が前記増
幅器の出力端子に接続され、他端が容量を介して接地さ
れた電子ボリュームと、出力端子をハイインピーダンス
状態に設定する端子を有し、入力端子に前記電子ボリュ
ームの前記可変端子が接続されたボルテージフォロア
と、ドレインが前記ボルテージフォロアの出力端子に接
続され、ソースが接地された第２のＮチャネル型ＭＯＳ
トランジスタと、前記増幅器の出力端子をハイインピー
ダンス状態に設定する端子、及び前記第１のＮチャネル
型ＭＯＳトランジスタのゲートに第１の制御信号を供給
する第１の制御信号発生回路と、前記ボルテージフォロ
アの出力端子をハイインピーダンス状態に設定する端子
に第２の制御信号を供給する第２の制御信号発生回路
と、前記第２のＮチャネル型ＭＯＳトランジスタのゲー
トに第３の制御信号を供給する第３の制御信号発生回路
とを具備し、前記第２の制御信号は、電源オンから所定
時間後の第１のタイミングまで、且つ電源オフの所定時
間前の第２のタイミングから電源オフまで、前記ボルテ
ージフォロアの出力端子をハイインピーダンス状態に設
定する第１のレベル、それ以外は前記ボルテージフォロ
アを能動状態に設定する第２のレベルであり、前記第３
の制御信号は、電源オンから前記第１のタイミングの所
定時間後で且つ第２のタイミングより前の第３のタイミ
ング、及び前記第２のタイミングより所定時間前の第４
のタイミングから電源オフまで、前記第２のＮチャネル
型ＭＯＳトランジスタをオン状態に設定する第１のレベ
ル、それ以外は前記第２のＮチャネル型ＭＯＳトランジ
スタをオフ状態に設定する第２のレベルであり、前記第
１の制御信号は、電源オンから前記第３のタイミングの
所定時間後で且つ第４のタイミングより前の第５のタイ
ミング、及び前記第４のタイミングより所定時間前の第
６のタイミングから電源オフまで、前記増幅器の出力端
子をハイインピーダンス状態に設定すると共に、前記第
１のＮチャネル型ＭＯＳトランジスタをオン状態に設定
する第１のレベル、それ以外は前記増幅器を能動状態、
前記第１のＮチャネル型ＭＯＳトランジスタをオフ状態
に設定する第２のレベルであることを特徴としている。

【００１６】更に、この発明の増幅システムは、入力端
子、出力端子及びこの出力端子をハイインピーダンス状
態に設定する端子を有し、前記入力端子から入力された
信号を増幅して前記出力端子から出力する増幅器と、ド
レインが前記増幅器の出力端子に接続され、ソースが接
地された第１のＮチャネル型ＭＯＳトランジスタと、抵
抗値を変化させるための可変端子を有し、一端が前記増
幅器の出力端子に接続され、他端が第１の容量を介して
接地された電子ボリュームと、出力端子をハイインピー
ダンス状態に設定する端子を有し、非反転入力端子に前
記電子ボリュームの可変端子が接続された非反転アンプ
と、ドレインが前記非反転アンプの出力端子に接続さ
れ、ソースが接地された第２のＮチャネル型ＭＯＳトラ
ンジスタと、前記増幅器の出力端子をハイインピーダン
ス状態に設定する端子、及び前記第１のＮチャネル型Ｍ
ＯＳトランジスタのゲートに第１の制御信号を供給する
第１の制御信号発生回路と、前記非反転アンプの出力端
子をハイインピーダンス状態に設定する端子に第２の制
御信号を供給する第２の制御信号発生回路と、前記第２
のＮチャネル型ＭＯＳトランジスタのゲートに第３の制
御信号を供給する第３の制御信号発生回路とを具備し、
前記非反転アンプは、出力端子と反転入力端子間に接続
された第１の抵抗と、一端が反転入力端子に接続された
第２の抵抗と、一端が出力端子に接続された第３の抵抗
と、ゲイン切換信号に応答して前記第２の抵抗の他端と
前記第３の抵抗の他端を選択的に第２の容量を介して接
地するスイッチとを含み、前記第２の制御信号は、電源
オンから所定時間後の第１のタイミングまで、且つ電源
オフの所定時間前の第２のタイミングから電源オフま
で、前記非反転アンプの出力端子をハイインピーダンス
状態に設定する第１のレベル、それ以外は前記非反転ア
ンプを能動状態に設定する第２のレベルであり、前記第
３の制御信号は、電源オンから前記第１のタイミングの
所定時間後で且つ第２のタイミングより前の第３のタイ
ミング、及び前記第２のタイミングより所定時間前の第
４のタイミングから電源オフまで、前記第２のＮチャネ
ル型ＭＯＳトランジスタをオン状態に設定する第１のレ
ベル、それ以外は前記第２のＮチャネル型ＭＯＳトラン
ジスタをオフ状態に設定する第２のレベルであり、前記
第１の制御信号は、電源オンから前記第３のタイミング
の所定時間後で且つ第４のタイミングより前の第５のタ
イミング、及び前記第４のタイミングより所定時間前の
第６のタイミングから電源オフまで、前記増幅器の出力
端子をハイインピーダンス状態に設定すると共に、前記
第１のＮチャネル型ＭＯＳトランジスタをオン状態に設
定する第１のレベル、それ以外は前記増幅器を能動状
態、前記第１のＮチャネル型ＭＯＳトランジスタをオフ
状態に設定する第２のレベルであることを特徴としてい
る。

【００１７】この発明のミュート方法は、入力端子、出
力端子及びこの出力端子をハイインピーダンス状態に設
定する端子を有し、前記入力端子から入力された信号を
増幅して前記出力端子から出力する増幅器と、ドレイン
が前記増幅器の出力端子に接続され、ソースが接地され
たＮチャネル型ＭＯＳトランジスタと、抵抗値を変化さ
せるための可変端子を有し、一端が前記増幅器の出力端
子に接続され、他端が容量を介して接地された電子ボリ
ュームと、入力端子が前記電子ボリュームの前記可変端
子に接続され、出力端子から前記増幅器の入力端子に入
力された信号に対応する信号を出力するボルテージフォ
ロアとを備えた増幅回路のミュート方法であって、電源
オンから所定時間、前記増幅器の出力端子をハイインピ
ーダンス状態に設定すると共に、Ｎチャネル型ＭＯＳト
ランジスタをオン状態に設定するステップと、電源オフ
の所定時間前から電源オフまで、前記増幅器の出力端子
をハイインピーダンス状態に設定すると共に、前記Ｎチ
ャネル型ＭＯＳトランジスタをオン状態に設定するステ
ップとを具備することを特徴としている。

【００１８】また、この発明のミュート方法は、入力端
子、出力端子及びこの出力端子をハイインピーダンス状
態に設定する端子を有し、前記入力端子から入力された
信号を増幅して前記出力端子から出力する増幅器と、ド
レインが前記増幅器の出力端子に接続され、ソースが接
地された第１のＮチャネル型ＭＯＳトランジスタと、抵
抗値を変化させるための可変端子を有し、一端が前記増
幅器の出力端子に接続され、他端が容量を介して接地さ
れた電子ボリュームと、出力端子をハイインピーダンス
状態に設定する端子を有し、入力端子に前記電子ボリュ
ームの前記可変端子が接続されたボルテージフォロア
と、ドレインが前記ボルテージフォロアの出力端子に接
続され、ソースが接地された第２のＮチャネル型ＭＯＳ
トランジスタとを備えた増幅回路のミュート方法であっ
て、電源オンから所定時間、前記増幅器及び前記ボルテ
ージフォロアの出力端子をハイインピーダンス状態に設
定すると共に、前記第１及び第２のＮチャネル型ＭＯＳ
トランジスタをオン状態に設定するステップと、電源オ
ンから前記所定時間後の第１のタイミングで、前記ボル
テージフォロアを能動状態に設定するステップと、前記
第１のタイミングから所定時間後の第２のタイミング
で、前記第２のＮチャネル型ＭＯＳトランジスタをオフ
状態に設定するステップと、前記第２のタイミングから
所定時間後の第３のタイミングで、前記増幅器を能動状
態に設定すると共に、前記第１のＮチャネル型ＭＯＳト
ランジスタをオフ状態に設定するステップと、電源オフ
より所定時間前の第４のタイミングで、前記増幅器の出
力端子をハイインピーダンス状態に設定すると共に、前
記第１のＮチャネル型ＭＯＳトランジスタをオン状態に
設定するステップと、前記第４のタイミングから所定時
間後の第５のタイミングで、前記第２のＮチャネル型Ｍ
ＯＳトランジスタをオン状態に設定するステップと、前
記第５のタイミングから所定時間後の第６のタイミング
で、前記ボルテージフォロアの出力端子をハイインピー
ダンス状態に設定するステップと、その後の第７のタイ
ミングで電源をオフするステップとを具備することを特
徴としている。

【００１９】更に、この発明のミュート方法は、入力端
子、出力端子及びこの出力端子をハイインピーダンス状
態に設定する端子を有し、前記入力端子から入力された
信号を増幅して前記出力端子から出力する増幅器と、ド
レインが前記増幅器の出力端子に接続され、ソースが接
地された第１のＮチャネル型ＭＯＳトランジスタと、抵
抗値を変化させるための可変端子を有し、一端が前記増
幅器の出力端子に接続され、他端が第１の容量を介して
接地された電子ボリュームと、出力端子をハイインピー
ダンス状態に設定する端子を有し、非反転入力端子に前
記電子ボリュームの可変端子が接続された非反転アンプ
と、ドレインが前記非反転アンプの出力端子に接続さ
れ、ソースが接地された第２のＮチャネル型ＭＯＳトラ
ンジスタとを備え、前記非反転アンプは、出力端子と反
転入力端子間に接続された第１の抵抗と、一端が反転入
力端子に接続された第２の抵抗と、一端が出力端子に接
続された第３の抵抗と、ゲイン切換信号に応答して前記
第２の抵抗の他端と前記第３の抵抗の他端を選択的に第
２の容量に接続するスイッチとを含む増幅回路のミュー
ト方法であって、電源オンと同時に前記増幅器及び前記
非反転アンプの出力端子をハイインピーダンス状態に設
定すると共に、前記第１及び第２のＮチャネル型ＭＯＳ
トランジスタをオン状態に設定するステップと、電源オ
ンから所定時間後の第１のタイミングで、前記非反転ア
ンプを能動状態に設定するステップと、前記第１のタイ
ミングから所定時間後の第２のタイミングで、前記第２
のＮチャネル型ＭＯＳトランジスタをオフ状態に設定す
るステップと、前記第２のタイミングから所定時間後の
第３のタイミングで、前記増幅器を能動状態に設定する
と共に、前記第１のＮチャネル型ＭＯＳトランジスタを
オフ状態に設定するステップと、電源オフより所定時間
前の第４のタイミングで、前記増幅器の出力端子をハイ
インピーダンス状態に設定すると共に、前記第１のＮチ
ャネル型ＭＯＳトランジスタをオン状態に設定するステ
ップと、前記第４のタイミングから所定時間後の第５の
タイミングで、前記第２のＮチャネル型ＭＯＳトランジ
スタをオン状態に設定するステップと、前記第５のタイ
ミングから所定時間後の第６のタイミングで、前記非反
転アンプの出力端子をハイインピーダンス状態に設定す
るステップと、その後の第７のタイミングで電源をオフ
するステップとを具備することを特徴としている。

【００２０】上記のような構成並びに方法によれば、電
子ボリュームをＡＣ接地するための容量（コンデンサ）
と電子ボリュームの抵抗による時定数を利用して電源オ
ン／オフ時の異常音の発生を抑制するので、ミュート機
能を実現する際の外付け部品が不要であり、ミュート機
能を付加しても低コスト化が図れる増幅回路、増幅シス
テム及びミュート方法が得られる。

【００２１】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、この発明の第１
の実施の形態に係る増幅回路、増幅システム及びミュー
ト方法について説明するためのもので、ミュート機能付
の増幅回路を示す回路図である。この図１に示す回路が
図１５に示した従来の回路と異なるのは、電源オン／オ
フ時のボツ音防止回路（ミュート回路）を外付けではな
く、ＩＣ内の回路で構成していることである。

【００２２】すなわち、図１は電子ボリューム内蔵アナ
ログアンプＩＣの出力部を抽出して示している。アナロ
グアンプＩＣ ２１の出力部には、増幅器（ＡＭＰ）２
２、電子ボリューム２３、ボリューム制御回路（ＶＲ
Ｃ）２４、出力バッファ（ボルテージフォロア）２５及
びＮチャネル型ＭＯＳトランジスタＱ１等が含まれてい
る。内部回路からの信号ＩＮＴは、増幅器２２に供給さ
れて増幅された後、電子ボリューム２３の一端に供給さ
れる。上記増幅器２２は出力端子をハイインピーダンス
状態に設定する端子（オフ端子）２８を備えており、ミ
ュートオン（ＭＵＴＥ ＯＮ）時に“Ｈ”レベル、ミュ
ートオフ（ＭＵＴＥ ＯＦＦ）時に“Ｌ”レベルとなる
ミュート信号ＭＵＴＥが供給される。上記増幅器２２の
出力端子には上記ＭＯＳトランジスタＱ１のドレインが
接続され、そのソースが接地されており、このＭＯＳト
ランジスタＱ１のゲートは上記オフ端子２８に接続され
てミュート信号ＭＵＴＥが供給されるようになってい
る。

【００２３】また、上記増幅器２２の出力端子は、電子
ボリューム２３の一端に接続される。この電子ボリュー
ム２３の他端は、出力端子２６に接続されており、ボリ
ューム制御回路２４で抵抗値が制御される。ボリューム
制御回路２４には、内部回路から制御信号ＣＯＮＴが供
給される。上記出力端子２６は、電子ボリュームＡＣ接
地用コンデンサ（容量）Ｃ１を介して接地点に接続され
ている。また、上記電子ボリューム２３の可変端子は、
出力バッファ２５の非反転入力端子（＋）に接続され
る。この出力バッファ２５の出力端子は、出力信号ＯＵ
Ｔを出力するための出力端子２７に接続されると共に、
その反転入力端子（−）に接続される。上記出力端子２
７には、コンデンサ（容量）Ｃ２の一方の電極が接続さ
れている。

【００２４】次に、上記のような構成において図２のタ
イミングチャートにより動作を説明する。まず、電源投
入（オン）時は、電源オンと同時（時刻ｔ０）にミュー
ト信号ＭＵＴＥが“Ｈ”レベルとなり、Ｎチャネル型Ｍ
ＯＳトランジスタＱ１がオンすると共に、増幅器２２の
オフ端子２８が“Ｈ”レベルとなるので、この増幅器２
２の出力端子はハイインピーダンス状態となる。よっ
て、コンデンサＣ１の初期状態が０Ｖであるとすると、
出力バッファ２５の非反転入力端子（＋）は０Ｖのまま
であるので、出力端子２７も０Ｖである。この時、電子
ボリューム２３の位置は−∞、すなわち出力バッファ２
５の非反転入力端子（＋）はコンデンサＣ１に接続され
た状態にしておく。

【００２５】一定時間後（時刻ｔ１）に、ミュート信号
ＭＵＴＥを“Ｌ”レベルに設定することにより、ＭＯＳ
トランジスタＱ１をオフすると共に、増幅器２２のオフ
端子２８の“Ｌ”レベルにより出力端子を能動状態に設
定する。これにより、増幅器２２の出力は過渡的にＤＣ
電位が激しく変化するが、電子ボリューム２３が−∞に
絞ってあるので、出力バッファ２５の入力に影響を及ぼ
すことはない。増幅器２２の出力端子は、非常に短時間
の間、過渡的なＤＣ変位が起こった後、一定電位（通常
は電源の半分の値）ＶＲＥＦに固定される。もし、過渡
的ＤＣ変位が比較的大きく、出力バッファの入力に影響
を及ぼす恐れがある場合は、図１７に示すように、オフ
端子２８とＭＯＳトランジスタＱ１のゲートとの間に遅
延回路ＤＬとオアゲートＯＲを設け、ＭＯＳトランジス
タＱ１がオフする時間を少し遅らせれば良い。この場合
のタイミングチャートを図１８に示す。図１８のタイミ
ングチャートに示すように、電源投入後、ＭＯＳトラン
ジスタＱ１がオフするタイミング、すなわちミュート信
号ＭＵＴＥ２が“Ｈ”レベルから“Ｌ”レベルに反転す
るタイミングｔ１’は、ミュート信号ＭＵＴＥが“Ｈ”
レベルから“Ｌ”レベルに反転するタイミングｔ１に対
して、遅延回路ＤＬによる遅延時間分遅れる。これによ
り、コンデンサＣ１に充電が始まり、出力バッファ２５
の非反転入力端子（＋）は ｅ＝ＶＲＥＦ＊［１−ｅｘｐ（−ｔ／ＣＲ）］ で示される式に従って電圧が上昇する。

【００２６】これを分かりやすく示したのが図３（ａ）
の等価回路である。スイッチＳＷａの固定接点Ｎａには
直流電源（基準電圧源）３１から基準電圧ＶＲＥＦが印
加され、固定接点Ｎｂは接地点に接続され、可動接点Ｎ
ｃと出力端子２６間に電子ボリューム２３（抵抗値Ｒ）
が接続されている。また、上記出力端子２６と接地点間
には、コンデンサＣ１が接続されている。

【００２７】電源オンの後、一定時間スイッチＳＷａの
可動接点Ｎｃは固定接点Ｎｂ側に接続されているが、そ
の後固定接点Ｎａ側に接続されると、上記の式に従って
コンデンサＣ１の充電が始まる。

【００２８】この時、ＣＲ（コンデンサＣ１の容量値と
電子ボリューム２３の抵抗値Ｒの積）が十分大きな値で
あれば、図３（ｂ）に示すように増幅器２２の出力電圧
ｅの変化は非常に穏やかであり、出力バッファ２５の非
反転入力端子（＋）は０ＶからＶＲＥＦへ穏やかに変化
する。このため、出力バッファ２５の出力信号ＯＵＴも
０ＶからＶＲＥＦへ穏やかに変化するため、電源オン時
のボツ音の発生を回避することができる。

【００２９】一方、電源のオフ時には、電源オフよりも
一定時間前（時刻ｔ２）からオフ時（時刻ｔ３）までミ
ュート信号ＭＵＴＥが“Ｈ”レベルとなり、ＭＯＳトラ
ンジスタＱ１がオンすると共に、増幅器２２の出力端子
がハイインピーダンス状態となる。この時、電子ボリュ
ームＡＣ接地用コンデンサＣ１は、ＶＲＥＦに充電され
ているが、ＭＯＳトランジスタＱ１がオンするため、 ｅ＝ＶＲＥＦ＊ｅｘｐ（−ｔ／ＣＲ） で示される式に従って電圧が下降する。

【００３０】すなわち、図３（ａ）に示した等価回路に
おいて、電源オフの一定時間前にスイッチＳＷａの可動
接点Ｎｃは固定接点Ｎａ側からＮｂ側に接続され、上記
の式に従ってコンデンサＣ１の放電が始まる。

【００３１】この時、やはりＣＲ（コンデンサＣ１の容
量値と電子ボリューム２３の抵抗値Ｒの積）が十分大き
な値であれば、図３（ｂ）に示すように増幅器２２の出
力電圧ｅの変化は非常に穏やかになり、出力バッファ２
５の非反転入力端子（＋）はＶＲＥＦから０Ｖへ穏やか
に変化する。このため、出力バッファ２５の出力信号Ｏ
ＵＴも穏やかにＶＲＥＦから０Ｖへ変化し、電源オフ時
のボツ音の発生も回避することができる。

【００３２】上記のような構成並びに方法によれば、電
子ボリュームをＡＣ接地するための容量（コンデンサＣ
１）と電子ボリューム２３の抵抗値Ｒによる時定数を利
用して電源オン／オフ時のボツ音の発生を抑制するの
で、増幅器２２に出力端子をハイインピーダンス状態に
設定できるものを用い、且つＭＯＳトランジスタＱ１を
設けるだけでミュート機能を実現でき、外付け部品を不
要にして低コスト化が図れる増幅回路及びミュート方法
が得られる。

【００３３】なお、上記ミュート信号ＭＵＴＥを発生す
る制御信号発生回路等をアナログアンプＩＣ ２１内に
集積形成した増幅回路や、制御信号発生回路を外部に有
する増幅システムにも同様に適用できるのは勿論であ
る。

【００３４】図４は、図１に示した回路における増幅器
２２の具体的な構成例を示すもので、増幅器２２をオペ
アンプを用いた反転アンプで構成したものである。図４
において、図１と同一構成部には同じ符号を付してその
詳細な説明は省略する。

【００３５】すなわち、増幅器２２は、オペアンプ３２
と抵抗Ｒ３，Ｒ４により構成されている。上記オペアン
プ３２の非反転入力端子（＋）には基準電圧源ＶＲＥＦ
が接続され、反転入力端子（−）と内部回路からの信号
ＩＮＴが供給される端子３３との間には上記抵抗Ｒ３が
接続される。また、上記オペアンプ３２の出力端子と反
転入力端子（−）間には、抵抗Ｒ４が接続される。そし
て、上記オペアンプ３２の出力端子をハイインピーダン
ス状態に設定する端子がオフ端子２８に接続されてい
る。

【００３６】図５は、上記図４に示した回路の変形例を
示すもので、Ｎチャネル型ＭＯＳトランジスタＱ１のド
レインとオペアンプ３２の出力端子間に抵抗Ｒ５を設け
たものである。

【００３７】このような構成では、電子ボリューム２３
の抵抗値ＲとＡＣ接地用コンデンサＣ１の容量値との積
が小さい場合にも、電源オン／オフ時のボツ音を回避す
るのに十分な時定数を確保でき、外付け部品を付加する
ことなく電源オン／オフ時のボツ音を効果的に防止でき
る。

【００３８】図６は、上記図４及び図５に示した回路に
おけるオフ端子付きのオペアンプ３２の具体的な回路構
成例を示している。この回路は、Ｐチャネル型ＭＯＳト
ランジスタＱＰ１〜ＱＰ１１、Ｎチャネル型ＭＯＳトラ
ンジスタＱＮ１〜ＱＮ１４、電流源３４、キャパシタ
（コンデンサ）Ｃ３、抵抗Ｒ６及びインバータ３５，３
６等により構成されている。

【００３９】オペアンプ３２の入力端子３７，３８は、
ＭＯＳトランジスタＱＰ１，ＱＰ２のゲートに接続さ
れ、入力信号ＩＮ−，ＩＮ＋が供給される。これらＭＯ
ＳトランジスタＱＰ１，ＱＰ２のソースは共通接続さ
れ、このソース共通接続点と電源ＶＤＤ端子３９間に、
ＭＯＳトランジスタＱＰ３のドレイン，ソース間が接続
される。また、上記ＭＯＳトランジスタＱＰ１，ＱＰ２
の各ドレインと電源（接地点）ＶＳＳ端子４０間に、カ
レントミラー回路を構成するＭＯＳトランジスタＱＮ
１，ＱＮ２が接続される。

【００４０】上記ＭＯＳトランジスタＱＰ４のソースは
電源ＶＤＤ端子３９に接続され、このＭＯＳトランジス
タＱＰ４のドレイン及びゲートと電源ＶＳＳ端子４０間
に、電流源３４が接続されている。上記ＭＯＳトランジ
スタＱＰ３のゲートは、上記ＭＯＳトランジスタＱＰ４
のゲート及びドレインに接続される。また、上記ＭＯＳ
トランジスタＱＰ５，ＱＰ６のソースはそれぞれ上記電
源ＶＤＤ端子３９に接続され、ゲートはそれぞれ上記Ｍ
ＯＳトランジスタＱＰ４のゲート及びドレインに接続さ
れる。上記ＭＯＳトランジスタＱＰ６のドレインは、Ｍ
ＯＳトランジスタＱＮ５のドレイン及びゲート、ＭＯＳ
トランジスタＱＮ６のドレイン及びＭＯＳトランジスタ
ＱＮ７のゲートにそれぞれ接続されている。上記ＭＯＳ
トランジスタＱＰ５のドレイン及び上記ＭＯＳトランジ
スタＱＮ５のソースと電源ＶＳＳ端子４０との間には、
カレントミラー回路を構成するＭＯＳトランジスタＱＮ
３，ＱＮ４が接続される。

【００４１】上記ＭＯＳトランジスタＱＮ７のドレイン
は電源ＶＤＤ端子３９に接続され、ソースはＭＯＳトラ
ンジスタＱＰ７のドレイン、ＭＯＳトランジスタＱＮ
８，ＱＮ９のドレイン、及びＭＯＳトランジスタＱＮ１
３のゲートにそれぞれ接続される。上記ＭＯＳトランジ
スタＱＮ６のソースは電源ＶＳＳ端子４０に接続され、
ゲートはＭＯＳトランジスタＱＮ９，ＱＮ１２のゲート
及びインバータ３６の出力端子にそれぞれ接続される。
上記インバータ３６の入力端子には、インバータ３５の
出力端子が接続されている。上記ＭＯＳトランジスタＱ
Ｎ８のソースは電源ＶＳＳ端子４０に接続され、ゲート
はＭＯＳトランジスタＱＰ２，ＱＮ２のドレイン共通接
続点、ＭＯＳトランジスタＱ１２のドレイン、及びＭＯ
ＳトランジスタＱＮ１４のゲートにそれぞれ供給され
る。

【００４２】更に、上記ＭＯＳトランジスタＱＰ８のソ
ースは電源ＶＤＤ端子３９に接続され、ドレインは上記
ＭＯＳトランジスタＱＰ４のゲート及びドレイン接続点
に接続され、ゲートはインバータ３５の出力端子に接続
される。このインバータ３５の入力端子には、オフ端子
２８が接続されている。上記ＭＯＳトランジスタＱＰ７
のソースは電源ＶＤＤ端子３９に接続され、ゲートは上
記ＭＯＳトランジスタＱＰ８のドレインに接続される。

【００４３】上記ＭＯＳトランジスタＱＮ１０のドレイ
ンはＭＯＳトランジスタＱＰ５，ＱＮ３のドレイン共通
接続点に接続され、ソースは電源ＶＳＳ端子４０に接続
され、ゲートはそのドレイン及びＭＯＳトランジスタＱ
Ｎ１１のゲートに接続される。上記ＭＯＳトランジスタ
ＱＮ１１のドレインは、ＭＯＳトランジスタＱＰ９のド
レイン、ＭＯＳトランジスタＱＰ１０，ＱＮ１３のドレ
イン共通接続点、及びＭＯＳトランジスタＱＰ１０，Ｑ
Ｐ１１のゲートにそれぞれ接続され、ソースは電源ＶＳ
Ｓ端子４０に接続される。上記ＭＯＳトランジスタＱＮ
１２のドレインはＭＯＳトランジスタＱＮ１４のゲート
に接続され、ソースは電源ＶＳＳ端子４０に接続され
る。

【００４４】また、上記ＭＯＳトランジスタＱＰ９のソ
ースは電源ＶＤＤ端子３９に接続され、ゲートはインバ
ータ３５の出力端子に接続される。上記ＭＯＳトランジ
スタＱＰ１０，ＱＰ１１は、カレントミラー回路を構成
しており、各々のソースは電源ＶＤＤ端子３９に接続さ
れている。上記ＭＯＳトランジスタＱＮ１３のソース
は、電源ＶＳＳ端子４０に接続される。上記ＭＯＳトラ
ンジスタＱＰ１１，ＱＮ１４のドレインは出力端子４１
に共通接続され、ＭＯＳトランジスタＱＮ１４のソース
は電源ＶＳＳ端子４０に接続される。そして、上記ＭＯ
ＳトランジスタＱＮ１４のゲートと上記出力端子４１間
に抵抗Ｒ６とキャパシタＣ３が直列接続されている。

【００４５】上記のような回路構成において、ＭＯＳト
ランジスタＱＰ８，ＱＰ９，ＱＮ６，ＱＮ１２及びイン
バータ３５，３６は、オフ端子２８に供給されるオフ信
号ＯＦＦ（ミュート信号ＭＵＴＥ）に基づいて出力端子
４１をハイインピーダンス状態に設定するためのもので
ある。

【００４６】オフ端子２８に“Ｈ”レベルのオフ信号Ｏ
ＦＦが供給されると、ＭＯＳトランジスタＱＰ８，ＱＰ
９，ＱＮ６，ＱＮ９，ＱＮ１２がそれぞれオン状態とな
る。上記ＭＯＳトランジスタＱＰ８がオン状態となるこ
とによって、各ＭＯＳトランジスタＱＰ３，ＱＰ４，Ｑ
Ｐ５，ＱＰ６，ＱＰ７が全てオフ状態となる。また、上
記ＭＯＳトランジスタＱＰ９がオン状態となることによ
って、各ＭＯＳトランジスタＱＰ１０，ＱＰ１１が共に
オフ状態となる。更に、上記ＭＯＳトランジスタＱＮ６
がオン状態となることによって、各ＭＯＳトランジスタ
ＱＮ５，ＱＮ７が共にオフ状態となる。更にまた、上記
ＭＯＳトランジスタＱＮ１２がオン状態となることによ
って、各ＭＯＳトランジスタＱＮ８，ＱＮ１４が共にオ
フ状態となる。

【００４７】これによって、出力段のＭＯＳトランジス
タＱＰ１１，ＱＮ１４がオフすると共に、電源ＶＤＤ端
子３９からの各電流供給経路が遮断され、且つ電荷が蓄
積されるノードが電源ＶＳＳ端子４０に接続されるの
で、出力端子４１はハイインピーダンス状態となる。

【００４８】一方、オフ端子２８に“Ｌ”レベルのオフ
信号ＯＦＦが供給されると、ＭＯＳトランジスタＱＰ
８，ＱＰ９，ＱＮ６，ＱＮ９，ＱＮ１２は、それぞれオ
フ状態となる。これによって、図６に示すオペアンプ
は、入力端子３７，３８に入力された入力信号ＩＮ−，
ＩＮ＋を増幅して出力端子４１から出力する通常の増幅
動作を行う。

【００４９】図７（ａ），（ｂ），（ｃ）はそれぞれ、
上記図１、図４及び図５に示した回路における電子ボリ
ューム２３の具体的な回路構成例を示すもので、（ａ）
図は全体の回路図、（ｂ）図は（ａ）図に示した回路に
おけるアナログスイッチ回路のシンボル図、（ｃ）図は
（ｂ）図に示したアナログスイッチ回路の詳細な構成例
を示す回路図である。

【００５０】この回路は１６ステップの電子ボリューム
となっており、各々の抵抗値がｒの抵抗ＲＶ１〜ＲＶ１
５とアナログスイッチ回路ＳＷ０〜ＳＷ１５を含んで構
成されている。上記抵抗ＲＶ１〜ＲＶ１５は、増幅器２
２（またはオペアンプ３２）の出力端子と外部への出力
端子２６間に直列接続される。アナログスイッチ回路Ｓ
Ｗ０〜ＳＷ１５はそれぞれ、各抵抗ＲＶ１〜ＲＶ１５の
接続点と出力バッファ２５の非反転入力端子（＋）間に
接続されており、上記ボリューム制御回路（ＶＲＣ）２
４から出力されるスイッチ制御信号Ｓ０〜Ｓ１５が供給
されて選択的にオン／オフ制御される。これによって、
電子ボリューム２３の抵抗値Ｒが抵抗値ｒの単位で０〜
１５ｒに段階的に変化する。

【００５１】図７（ｂ）のシンボル図に示す上記アナロ
グスイッチ回路ＳＷ０〜ＳＷ１５はそれぞれ、例えば図
７（ｃ）に示すように、Ｐチャネル型ＭＯＳトランジス
タＱＰｓｗ、Ｎチャネル型ＭＯＳトランジスタＱＮｓｗ
及びインバータＩＮＶで構成されている。上記ＭＯＳト
ランジスタＱＰｓｗとＱＮｓｗの電流通路は並列接続さ
れ、アナログスイッチ回路ＳＷの端子Ｔａと端子Ｔｂ間
に接続される。

【００５２】アナログスイッチ回路ＳＷの端子Ｔｃに
は、ＭＯＳトランジスタＱＮｓｗのゲートが接続される
と共に、インバータＩＮＶの入力端が接続され、このイ
ンバータＩＮＶの出力端にはＭＯＳトランジスタＱＰｓ
ｗのゲートが接続される。

【００５３】図８（ａ），（ｂ），（ｃ）はそれぞれ、
上記電子ボリューム２３を制御するボリューム制御回路
２４について説明するためのもので、（ａ）図は具体的
な回路図、（ｂ）図は（ａ）図におけるシフトレジスタ
のシンボル図、（ｃ）図は（ｂ）図に示したシフトレジ
スタの詳細な構成例を示す回路図である。

【００５４】上記ボリューム制御回路２４は、アンドゲ
ート５１〜５８、インバータ５９〜６６、ナンドゲート
６７〜８２及びシフトレジスタ８３〜９８等を含んで構
成されている。この回路では、内部回路から供給される
制御信号ＣＯＮＴをＡ，Ｂ，Ｃ，Ｄで表している。

【００５５】制御信号Ａは、インバータ５９の入力端に
供給されるとともに、反転されてアンドゲート５１，５
３の一方の入力端に供給される。制御信号Ｂは、インバ
ータ６０の入力端に供給されるとともに、反転されて上
記アンドゲート５１の他方の入力端及びアンドゲート５
２の一方の入力端に供給される。制御信号Ｃは、インバ
ータ６１の入力端に供給されるとともに、反転されてア
ンドゲート５５，５７の一方の入力端に供給される。更
に、制御信号Ｄは、インバータ６２の入力端に供給され
るとともに、反転されてアンドゲート５５の他方の入力
端及びアンドゲート５６の一方の入力端に供給される。

【００５６】上記インバータ５９の出力信号は、反転さ
れてアンドゲート５２の他方の入力端に供給されるとと
もに、反転されてアンドゲート５４の一方の入力端に供
給される。上記インバータ６０の出力信号は、反転され
てアンドゲート５３の他方の入力端に供給されるととも
に、反転されてアンドゲート５４の他方の入力端に供給
される。上記インバータ６１の出力信号は、反転されて
アンドゲート５６の他方の入力端に供給されるととも
に、反転されてアンドゲート５８の一方の入力端に供給
される。上記インバータ６２の出力信号は、反転されて
上記アンドゲート５７，５８の他方の入力端に供給され
る。

【００５７】上記アンドゲート５１の論理出力はＡ／＊
Ｂ／、アンドゲート５２の論理出力はＡ＊Ｂ／、アンド
ゲート５３の論理出力はＡ／＊Ｂ、アンドゲート５４の
論理出力はＡ＊Ｂ、アンドゲート５５の論理出力はＣ／
＊Ｄ／、アンドゲート５６の論理出力はＣ＊Ｄ／、アン
ドゲート５７の論理出力はＣ／＊Ｄ、アンドゲート５８
の論理出力はＣ＊Ｄとなる。

【００５８】なお、ここで符号の後に付けた“／”はバ
ーを意味しており、Ａ／，Ｂ／，Ｃ／，Ｄ／はそれぞれ
Ａ，Ｂ，Ｃ，Ｄの反転信号である。

【００５９】上記アンドゲート５１の出力信号はナンド
ゲート６７，７１，７５，７９の一方の入力端にそれぞ
れ供給され、上記アンドゲート５２の出力信号はナンド
ゲート６８，７２，７６，８０の一方の入力端に供給さ
れる。また、上記アンドゲート５３の出力信号はナンド
ゲート６９，７３，７７，８１の一方の入力端に供給さ
れ、上記アンドゲート５４の出力信号はナンドゲート７
０，７４，７８，８２の一方の入力端に供給される。上
記アンドゲート５５の出力信号は上記ナンドゲート６７
〜７０の他方の入力端に供給される。上記アンドゲート
５６の出力信号はナンドゲート７１〜７４の他方の入力
端に供給される。また、上記アンドゲート５７の出力信
号はナンドゲート７５〜７８の他方の入力端に接続され
る。更に、上記アンドゲート５８の出力信号はナンドゲ
ート７９〜８２の他方の入力端に供給される。上記各ナ
ンドゲート６７〜８２の出力信号は、シフトレジスタ８
３〜９８のデータ入力端Ｄにそれぞれ反転して供給され
る。

【００６０】上記各シフトレジスタ８３，８５，８７，
８９，９１，９３，９５，９７のクロック入力端ＣＫに
は、ストローブ信号ＳＴＲＯＢＥがインバータ６３〜６
５を介して供給され、上記各シフトレジスタ８４，８
６，８８，９０，９２，９４，９６，９８のクロック入
力端ＣＫには、ストローブ信号ＳＴＲＯＢＥがインバー
タ６３，６４，６６を介して供給される。そして、上記
各シフトレジスタ８３〜９８の出力端Ｑからスイッチ制
御信号Ｓ０〜Ｓ１５を出力するようになっている。

【００６１】図８（ｂ）のシンボル図で示す各シフトレ
ジスタ８３〜９８はそれぞれ、図８（ｃ）に示すように
構成されている。すなわち、クロック信号φ／（クロッ
ク信号φと逆相の信号）で制御されるクロックドインバ
ータ１００，１０１、クロック信号φで制御されるクロ
ックドインバータ１０２，１０３及びインバータ１０
４，１０５，１０６を含んで構成されている。上記イン
バータ１０４、クロックドインバータ１００、インバー
タ１０５、クロックドインバータ１０３及びインバータ
１０６は、出力端と入力端が順次縦続接続されている。
クロックドインバータ１０２の入力端はインバータ１０
５の出力端に接続され、出力端はこのインバータ１０５
の入力端に接続される。クロックドインバータ１０１の
入力端はインバータ１０６の出力端に接続され、出力端
はこのインバータ１０６の入力端に接続される。

【００６２】ここで、クロックドインバータ１００〜１
０３とインバータ１０５，１０６とでシフトレジスタが
構成され、入力されたデータをインバータ１０４で反転
して取り込むようになっている。

【００６３】図９は、上記図８に示したボリューム制御
回路２４の動作について説明するための真理値を示す図
であり、上記図８に示した回路の論理動作をまとめて示
している。制御信号Ａ，Ｂ，Ｃ，Ｄのレベルの組み合わ
せに応じてスイッチ制御信号Ｓ０〜Ｓ１５が選択的に
“Ｈ”レベルになり、電子ボリューム２３の抵抗値Ｒが
０／１５〜１５／１５に変化するように制御する。例え
ば、制御信号Ａ，Ｂ，Ｃ，Ｄが全て“０”レベルの時に
はスイッチ制御信号Ｓ０が“Ｈ”レベルとなり、電子ボ
リューム２３の抵抗値Ｒが最小（ＡＴＴ＝０／１５）と
なる。制御信号Ａが“１”レベルで、制御信号Ｂ，Ｃ，
Ｄが“０”レベルの時には、スイッチ制御信号Ｓ１が
“Ｈ”レベルとなり、ＡＴＴ＝１／１５となる。以下、
同様に制御信号のレベルに応じてＡＴＴが１／１５ずつ
増大し、制御信号Ａ，Ｂ，Ｃ，Ｄが全て“１”レベルに
なると、スイッチ制御信号Ｓ１５が“Ｈ”レベルとな
り、電子ボリューム２３の抵抗値Ｒは最大（ＡＴＴ＝１
５／１５）となる。

【００６４】このような構成並びに方法によれば、電子
ボリューム２３をＡＣ接地するための容量（コンデン
サ）Ｃ１と電子ボリューム２３の抵抗による時定数を利
用して電源オン／オフ時の異常音の発生を抑制するの
で、ミュート機能を実現する際の外付け部品が不要であ
り、ミュート機能を付加しても低コスト化が図れる増幅
回路、増幅システム及びミュート方法が得られる。

【００６５】次に、この発明の第２の実施の形態に係る
増幅回路、増幅システム及びミュート方法について図１
０により説明する。この図１０に示す回路が第１の実施
の形態と異なるのは、増幅器２２だけでなく、出力バッ
ファ２５にもオフ端子（出力端子をハイインピーダンス
状態に設定する端子）を有するタイプのものを用いると
共に、この出力バッファ１２０の出力端子を接地するた
めの第２のＮチャネル型ＭＯＳトランジスタＱ２を設け
た点にある。そして、上記出力バッファ１２０のオフ端
子１２１にミュート信号ＭＵＴＥｄを供給して制御する
と共に、上記ＭＯＳトランジスタＱ２のゲートに端子１
２２から制御信号ＭＵＴＥ２ｄを供給して制御するよう
にしている。他の回路構成は図４に示した回路と同様で
あるので、同一部分に同じ符号を付してその詳細な説明
は省略する。

【００６６】この図１０に示す回路は、図１１に示すタ
イミングチャートに従って動作する。具体的には、まず
電源のオン時には、電源オンと同時（時刻ｔ０）にミュ
ート信号ＭＵＴＥ，ＭＵＴＥｄ，ＭＵＴＥ２ｄが“Ｈ”
レベルとなり、Ｎチャネル型ＭＯＳトランジスタＱ１，
Ｑ２がオンすると共に、オペアンプ３２と出力バッファ
１２０の出力端子がハイインピーダンス状態となる。こ
の時、電子ボリュームＡＣ接地用コンデンサＣ１の初期
状態が０Ｖであるとすると、出力バッファ１２０の非反
転入力端子（＋）は０Ｖのままであると共に、出力端子
２７の電位はＭＯＳトランジスタＱ２がオンしているた
めに強制的に０Ｖが維持される。この時、電子ボリュー
ム２３の位置は−∞、すなわち出力バッファ１２０の非
反転入力端子（＋）はコンデンサＣ１に接続された状態
にしておく。

【００６７】次に、一定時間後（時刻ｔ１）に、まずミ
ュート信号ＭＵＴＥｄが“Ｌ”レベルとなり、出力バッ
ファ１２０のオフ端子１２１を“Ｌ”レベルに設定す
る。これにより、出力バッファ１２０の出力端子は、ハ
イインピーダンス状態から能動状態となる。しかし、電
子ボリューム２３の位置は−∞、すなわち出力バッファ
１２０の非反転入力端子（＋）はコンデンサＣ１に接続
されて０Ｖの状態にあり、出力バッファ１２０がボルテ
ージフォロアであることから、ＭＯＳトランジスタＱ２
がオン状態であることとコンフリクトは起こさず、出力
バッファ１２０の出力信号は０Ｖのままである。この
時、出力バッファ１２０がオフ状態から能動状態への過
渡現象でその出力信号がＤＣ変動を起こそうとしても、
ＭＯＳトランジスタＱ２のオン抵抗が十分低ければ、Ｄ
Ｃ変動は大幅に抑制され、ボツ音を抑制することができ
る。

【００６８】次に、更に一定時間後（時刻ｔ２）、ミュ
ート信号ＭＵＴＥ２ｄが“Ｌ”レベルとなる。この結
果、ＭＯＳトランジスタＱ２がオフするが、この時は既
に出力バッファ１２０の出力が安定しており、０Ｖ出力
が維持される。

【００６９】その後、更に一定時間後（時刻ｔ３）に、
ミュート信号ＭＵＴＥが“Ｌ”レベルとなり、ＭＯＳト
ランジスタＱ１をオフすると共に、オペアンプ３２のオ
フ端子２８を“Ｌ”レベルに設定する。これにより、オ
ペアンプ３２の出力信号は過渡的にＤＣ電位が激しく変
動するが、電子ボリューム２３が−∞に絞ってあるの
で、出力バッファ１２０の入力に影響を及ぼすことはな
い。もし、過渡的ＤＣ変位が比較的大きく、出力バッフ
ァの入力に影響を及ぼす恐れがある場合は、図１７に示
したように、オフ端子２８とＭＯＳトランジスタＱ１の
ゲートとの間に遅延回路ＤＬとオアゲートＯＲを設け、
ＭＯＳトランジスタＱ１がオフする時間を少し遅らせれ
ば良い。この場合のタイミングチャートは図１８に示し
た通りである。オペアンプ３２の出力は、非常に短時間
の間、過渡的なＤＣ変位が起こった後、一定電位（通常
は電源の半分の値）ＶＲＥＦに固定される。これによ
り、コンデンサＣ１に充電が始まり、出力バッファ１２
０の非反転入力端子（＋）は ｅ＝ＶＲＥＦ＊［１−ｅｘｐ（−ｔ／ＣＲ）］ で示される式に従って電圧が上昇する。

【００７０】この時、ＣＲ（コンデンサＣ１の容量値と
電子ボリューム２３の抵抗値Ｒの値の積）が十分大きな
値であれば、オペアンプ３２の出力電圧ｅの変化は非常
に穏やかであり、出力バッファ１２０の非反転入力端子
（＋）は０ＶからＶＲＥＦへ穏やかに変化する。このた
め、出力バッファ１２０の出力信号ＯＵＴも穏やかに０
ＶからＶＲＥＦへ変化するため、電源オン時のボツ音の
発生を回避することができる。

【００７１】次に、電源オフ時には、電源オフよりも一
定時間前（時刻ｔ４）からオフ時までミュート信号ＭＵ
ＴＥが“Ｈ”レベルとなり、ＭＯＳトランジスタＱ１が
オンすると共に、オペアンプ３２の出力端子はハイイン
ピーダンス状態となる。この時、電子ボリュームＡＣ接
地用コンデンサＣ１は、ＶＲＥＦに充電されているが、
ＭＯＳトランジスタＱ１がオンするため、 ｅ＝ＶＲＥＦ＊ｅｘｐ（−ｔ／ＣＲ） で示される式に従って電圧が下降する。この時、ＣＲ
（コンデンサＣ１の容量値と電子ボリューム２３の抵抗
値Ｒの値の積）が十分大きな値であれば、オペアンプ３
２の出力電圧ｅの変化は非常に穏やかであり、出力バッ
ファ１２０の非反転入力端子（＋）はＶＲＥＦから０Ｖ
へ穏やかに変化する。このため、出力バッファ１２０の
出力信号ＯＵＴも穏やかにＶＲＥＦから０Ｖへ変化す
る。

【００７２】次に、一定時間後（時刻ｔ５）、ミュート
信号ＭＵＴＥ２ｄが“Ｈ”レベルとなり、ＭＯＳトラン
ジスタＱ２がオンする。しかし、この時には既に出力バ
ッファ１２０の出力が０Ｖ出力となっており、それが維
持されるのみでコンフリクトは発生しない。

【００７３】次に、更に一定時間後（時刻ｔ６）にミュ
ート信号ＭＵＴＥｄが“Ｈ”レベルになり、出力バッフ
ァ１２０のオフ端子１２１が“Ｈ”レベルに設定され
る。これにより、出力バッファ１２０は能動状態から出
力端子がハイインピーダンス状態となるが、ＭＯＳトラ
ンジスタＱ２がオン状態となっているので、出力端子の
０Ｖは維持され、ボツ音は発生しない。

【００７４】最後に、電源オフ（時刻ｔ７）でミュート
信号ＭＵＴＥ，ＭＵＴＥｄ，ＭＵＴＥ２ｄが全て“Ｌ”
レベルとなる。この瞬間には、オペアンプ３２と出力バ
ッファ１２０はオフ状態であり、直前までＭＯＳトラン
ジスタＱ２により出力端子２７が０Ｖに接地されている
ため、電源オフ時のＤＣ変動は大幅に抑制され、ボツ音
を抑制することができる。

【００７５】図１２は、上記図４に示した回路におい
て、オペアンプ３２の帰還抵抗Ｒ４と反転入力端子
（−）との間にスイッチＳＷｂを設けたものである。こ
のスイッチＳＷｂは、ミュート信号ＭＵＴＥが“Ｌ”レ
ベルでオン、“Ｈ”レベルでオフとなるように構成す
る。このスイッチＳＷｂは、例えば図７（ｃ）に示した
アナログスイッチを用いて構成すれば良い。

【００７６】このスイッチＳＷｂを設けることでミュー
ト信号ＭＵＴＥが“Ｈ”レベルの時にＭＯＳトランジス
タＱ１に流れる電流は０Ｖとなる。これにより、ミュー
ト信号ＭＵＴＥを“Ｈ”レベルに設定することで、電源
オンのままでも消費電力を０に近い値にするパワーセー
ブモードにすることができる。

【００７７】図１３は、上記図１２に示した回路におい
て、オペアンプ３２の帰還抵抗Ｒ４と反転入力端子
（−）間に設けていたスイッチＳＷｂを、入力抵抗Ｒ３
と反転入力端子（−）間に設けたものである。図１３に
おいて、図１２と同一構成部には同じ符号を付してその
詳細な説明は省略する。

【００７８】このような構成であっても、基本的には上
記図１２に示した回路と同様な動作を行い、同じ効果が
得られる。

【００７９】図１４に示す回路は、上記図１０に示した
回路において、出力バッファ１２０をボルテージフォロ
アからゲインを１と１より大きい値に切り換えられる正
転アンプ（非反転アンプ）にしたものである。すなわ
ち、出力バッファ１２０の出力端子と反転入力端子
（−）間に抵抗Ｒ７を接続すると共に、出力バッファ１
２０の反転入力端子（−）に抵抗Ｒ８の一端、出力端子
に抵抗Ｒ９の一端をそれぞれ接続し、これら抵抗Ｒ８，
Ｒ９の他端をスイッチＳＷｇを介して外部への出力端子
１２３に接続している。上記スイッチＳＷｇは、ゲイン
切換信号ＧＣＳによりスイッチング制御され、抵抗Ｒ８
または抵抗Ｒ９の他端を選択的にＡＣ接地用のコンデン
サ（容量）Ｃ４に接続するようになっている。上記抵抗
Ｒ９は抵抗Ｒ８に比して高抵抗であり、上記スイッチＳ
Ｗｇのスイッチング動作によりゲインが切り換えられ
る。

【００８０】図１４に示す回路にあっては、ゲインを変
えてもボツ音が発生しないように、ゲインが１の時にも
ＡＣ接地用のコンデンサ（容量）Ｃ４をアンプの出力に
高抵抗Ｒ９で接続している。これにより、コンデンサＣ
４は、常にＶＲＥＦに充電されていることになり、ゲイ
ンを切り換えてもＤＣ変位によるボツ音は発生しない。
更に、電源オン時と電源オフの直前にはＭＯＳトランジ
スタＱ２によりコンデンサＣ４が放電されて０Ｖとなっ
ているので、電源オン／オフ時のボツ音防止効果は図１
０に示した回路と同様に達成されている。

【００８１】以上実施の形態を用いてこの発明の説明を
行ったが、この発明は上記各実施の形態に限定されるも
のではなく、実施段階ではその要旨を逸脱しない範囲で
種々に変形することが可能である。また、上記各実施の
形態には種々の段階の発明が含まれており、開示される
複数の構成要件の適宜な組み合わせにより種々の発明が
抽出され得る。例えば各実施の形態に示される全構成要
件からいくつかの構成要件が削除されても、発明が解決
しようとする課題の欄で述べた課題の少なくとも１つが
解決でき、発明の効果の欄で述べられている効果の少な
くとも１つが得られる場合には、この構成要件が削除さ
れた構成が発明として抽出され得る。

【００８２】

【発明の効果】以上説明したように、この発明によれ
ば、ミュート機能を付加しても低コスト化が図れる増幅
回路、増幅システム及びミュート方法が得られる。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態に係る増幅回路、
増幅システム及びミュート方法について説明するための
もので、電子ボリューム内蔵アナログアンプＩＣの出力
部を抽出して示す回路図。

【図２】図１に示した回路の動作を説明するためのタイ
ミングチャート。

【図３】図１に示した回路の等価回路図及び出力電圧の
波形図。

【図４】図１に示した回路における増幅器の具体的な構
成例を示す回路図。

【図５】図１に示した回路の変形例を示す回路図。

【図６】図４及び図５に示した回路におけるオフ端子付
のオペアンプの具体的な回路構成例を示す回路図。

【図７】図１、図４及び図５に示した回路における電子
ボリュームの具体的な回路構成例について説明するため
の図。

【図８】電子ボリュームを制御するボリューム制御回路
の構成例について説明するための図。

【図９】図８に示したボリューム制御回路の動作につい
て説明するための真理値表を示す図。

【図１０】この発明の第２の実施の形態に係る増幅回
路、増幅システム及びミュート方法について説明するた
めのもので、電子ボリューム内蔵アナログアンプＩＣの
出力部を抽出して示す回路図。

【図１１】図１０に示した回路の動作を説明するための
タイミングチャート。

【図１２】図４に示した回路の変形例について説明する
ための回路図。

【図１３】図４に示した回路のもう一つの変形例につい
て説明するための回路図。

【図１４】図１０に示した回路の変形例について説明す
るための回路図。

【図１５】従来の電子ボリューム内蔵アナログアンプＩ
Ｃの出力部と電源オン／オフ時の異常音の発生を抑制す
るためのミュート回路部を抽出して示す回路図。

【図１６】図１６に示した回路の動作を説明するための
タイミングチャート。

【図１７】図１に示した回路でＭＯＳトランジスタのゲ
ートへのミュート信号を遅延した場合の回路図。

【図１８】図１７に示した回路の動作を説明するための
タイミングチャート。

【符号の説明】

２１…アナログアンプＩＣ、 ２２…増幅器（ＡＭＰ）、 ２３…電子ボリューム、 ２４…ボリューム制御回路（ＶＲＣ）、 ２５，１２０…出力バッファ（ボルテージフォロア）、 ２６，２７…出力端子、 ２８，１２１，１２２…オフ端子、 ３２…オペアンプ、 Ｑ１，Ｑ２…Ｎチャネル型ＭＯＳトランジスタ、 Ｒ３〜Ｒ５…抵抗、 Ｃ１，Ｃ２，Ｃ４…コンデンサ（容量）、 ＳＷｂ，ＳＷＧ…スイッチ、 ＭＵＴＥ，ＭＵＴＥｄ，ＭＵＴＥ２ｄ…ミュート信号
（制御信号）、 ＧＣＳ…ゲイン切換信号。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J069 AA02 AA12 AA45 AA59 CA48 CA49 HA02 HA10 HA26 HA39 KA02 KA03 KA10 KA15 TA01 5J100 AA23 BA01 BB02 BC01 EA02

Claims (18)

【特許請求の範囲】
1. 【請求項１】 入力端子、出力端子及びこの出力端子を
   ハイインピーダンス状態に設定する端子を有し、前記入
   力端子から入力された信号を増幅して前記出力端子から
   出力する増幅器と、 ドレインが前記増幅器の出力端子に接続され、ソースが
   接地されたＮチャネル型ＭＯＳトランジスタと、 抵抗値を変化させるための可変端子を有し、一端が前記
   増幅器の出力端子に接続され、他端が容量を介して接地
   された電子ボリュームと、 入力端子が前記電子ボリュームの前記可変端子に接続さ
   れ、出力端子から前記増幅器の入力端子に入力された信
   号に対応する信号を出力するボルテージフォロアとを具
   備し、 電源オンから所定時間、前記増幅器の出力端子をハイイ
   ンピーダンス状態に設定すると共に、Ｎチャネル型ＭＯ
   Ｓトランジスタをオン状態に設定し、 且つ電源オフの所定時間前から電源オフまで、前記増幅
   器の出力端子をハイインピーダンス状態に設定すると共
   に、前記Ｎチャネル型ＭＯＳトランジスタをオン状態に
   設定することを特徴とする増幅回路。
2. 【請求項２】 前記Ｎチャネル型ＭＯＳトランジスタの
   電流通路と前記増幅器の出力端子との間に設けられる抵
   抗を更に具備することを特徴とする請求項１に記載の増
   幅回路。
3. 【請求項３】 入力端子、出力端子及びこの出力端子を
   ハイインピーダンス状態に設定する端子を有し、前記入
   力端子から入力された信号を増幅して前記出力端子から
   出力する増幅器と、 ドレインが前記増幅器の出力端子に接続され、ソースが
   接地された第１のＮチャネル型ＭＯＳトランジスタと、 抵抗値を変化させるための可変端子を有し、一端が前記
   増幅器の出力端子に接続され、他端が容量を介して接地
   された電子ボリュームと、 出力端子をハイインピーダンス状態に設定する端子を有
   し、入力端子に前記電子ボリュームの前記可変端子が接
   続されたボルテージフォロアと、 ドレインが前記ボルテージフォロアの出力端子に接続さ
   れ、ソースが接地された第２のＮチャネル型ＭＯＳトラ
   ンジスタとを具備し、 電源オン時に、前記増幅器及び前記ボルテージフォロア
   の出力端子をハイインピーダンス状態に設定すると共
   に、前記第１及び第２のＮチャネル型ＭＯＳトランジス
   タをオン状態に設定し、 電源オンから所定時間後の第１のタイミングで、前記ボ
   ルテージフォロアを能動状態に設定し、 前記第１のタイミングから所定時間後の第２のタイミン
   グで、前記第２のＮチャネル型ＭＯＳトランジスタをオ
   フ状態に設定し、 前記第２のタイミングから所定時間後の第３のタイミン
   グで、前記増幅器を能動状態に設定すると共に、前記第
   １のＮチャネル型ＭＯＳトランジスタをオフ状態に設定
   し、 電源オフより所定時間前の第４のタイミングで、前記増
   幅器の出力端子をハイインピーダンス状態に設定すると
   共に、前記第１のＮチャネル型ＭＯＳトランジスタをオ
   ン状態に設定し、 前記第４のタイミングから所定時間後の第５のタイミン
   グで、前記第２のＮチャネル型ＭＯＳトランジスタをオ
   ン状態に設定し、 前記第５のタイミングから所定時間後の第６のタイミン
   グで、前記ボルテージフォロアの出力端子をハイインピ
   ーダンス状態に設定し、 その後の第７のタイミングで電源をオフすることを特徴
   とする増幅回路。
4. 【請求項４】 前記増幅器は、反転形式のオペアンプで
   形成され、 前記反転形式のオペアンプの帰還抵抗と反転入力端子間
   に設けられ、前記第１のＮチャネル型ＭＯＳトランジス
   タがオンするときはオフし、前記第１のＮチャネル型Ｍ
   ＯＳトランジスタがオフするときはオンするスイッチを
   更に具備することを特徴とする請求項１乃至３いずれか
   １つの項に記載の増幅回路。
5. 【請求項５】 前記増幅器は、反転形式のオペアンプで
   形成され、 前記反転形式のオペアンプの入力抵抗と反転入力端子間
   に設けられ、前記第１のＮチャネル型ＭＯＳトランジス
   タがオンするときはオフし、前記第１のＮチャネル型Ｍ
   ＯＳトランジスタがオフするときはオンするスイッチを
   更に具備することを特徴とする請求項１乃至３いずれか
   １つの項に記載の増幅回路。
6. 【請求項６】 入力端子、出力端子及びこの出力端子を
   ハイインピーダンス状態に設定する端子を有し、前記入
   力端子から入力された信号を増幅して前記出力端子から
   出力する増幅器と、 ドレインが前記増幅器の出力端子に接続され、ソースが
   接地された第１のＮチャネル型ＭＯＳトランジスタと、 抵抗値を変化させるための可変端子を有し、一端が前記
   増幅器の出力端子に接続され、他端が第１の容量を介し
   て接地された電子ボリュームと、 出力端子をハイインピーダンス状態に設定する端子を有
   し、非反転入力端子に前記電子ボリュームの可変端子が
   接続された非反転アンプと、 ドレインが前記非反転アンプの出力端子に接続され、ソ
   ースが接地された第２のＮチャネル型ＭＯＳトランジス
   タとを具備し、 前記非反転アンプは、出力端子と反転入力端子間に接続
   された第１の抵抗と、 一端が反転入力端子に接続された第２の抵抗と、一端が
   出力端子に接続された第３の抵抗と、ゲイン切換信号に
   応答して前記第２の抵抗の他端と前記第３の抵抗の他端
   を選択的に第２の容量を介して接地するスイッチとを含
   み、 電源オン時に、前記増幅器及び前記非反転アンプの出力
   端子をハイインピーダンス状態に設定すると共に、前記
   第１及び第２のＮチャネル型ＭＯＳトランジスタをオン
   状態に設定し、 電源オンから所定時間後の第１のタイミングで、前記非
   反転アンプを能動状態に設定し、 前記第１のタイミングから所定時間後の第２のタイミン
   グで、前記第２のＮチャネル型ＭＯＳトランジスタをオ
   フ状態に設定し、 前記第２のタイミングから所定時間後の第３のタイミン
   グで、前記増幅器を能動状態に設定すると共に、前記第
   １のＮチャネル型ＭＯＳトランジスタをオフ状態に設定
   し、 電源オフより所定時間前の第４のタイミングで、前記増
   幅器の出力端子をハイインピーダンス状態に設定すると
   共に、前記第１のＮチャネル型ＭＯＳトランジスタをオ
   ン状態に設定し、 前記第４のタイミングから所定時間後の第５のタイミン
   グで、前記第２のＮチャネル型ＭＯＳトランジスタをオ
   ン状態に設定し、 前記第５のタイミングから所定時間後の第６のタイミン
   グで、前記非反転アンプの出力端子をハイインピーダン
   ス状態に設定し、 その後の第７のタイミングで電源をオフすることを特徴
   とする増幅回路。
7. 【請求項７】 入力端子、出力端子及びこの出力端子を
   ハイインピーダンス状態に設定する端子を有し、前記入
   力端子から入力された信号を増幅して前記出力端子から
   出力する増幅器と、 ドレインが前記増幅器の出力端子に接続され、ソースが
   接地されたＮチャネル型ＭＯＳトランジスタと、 抵抗値を変化させるための可変端子を有し、一端が前記
   増幅器の出力端子に接続され、他端が容量を介して接地
   された電子ボリュームと、 入力端子が前記電子ボリュームの前記可変端子に接続さ
   れ、出力端子から前記増幅器の入力端子に入力された信
   号に対応する信号を出力するボルテージフォロアと、 前記増幅器の出力端子をハイインピーダンス状態に設定
   する端子、及び前記Ｎチャネル型ＭＯＳトランジスタの
   ゲートに制御信号を供給する制御信号発生回路とを具備
   し、 前記制御信号は、電源オンから所定時間、且つ電源オフ
   の所定時間前から電源オフまで、前記増幅器の出力端子
   をハイインピーダンス状態に設定すると共に、Ｎチャネ
   ル型ＭＯＳトランジスタをオン状態に設定する第１のレ
   ベルであり、それ以外は前記増幅器を能動状態、前記Ｎ
   チャネル型ＭＯＳトランジスタをオフ状態に設定する第
   ２のレベルであることを特徴とする増幅システム。
8. 【請求項８】 前記Ｎチャネル型ＭＯＳトランジスタの
   電流通路と前記増幅器の出力端子との間に設けられる抵
   抗を更に具備することを特徴とする請求項７に記載の増
   幅システム。
9. 【請求項９】 入力端子、出力端子及びこの出力端子を
   ハイインピーダンス状態に設定する端子を有し、前記入
   力端子から入力された信号を増幅して前記出力端子から
   出力する増幅器と、 ドレインが前記増幅器の出力端子に接続され、ソースが
   接地された第１のＮチャネル型ＭＯＳトランジスタと、 抵抗値を変化させるための可変端子を有し、一端が前記
   増幅器の出力端子に接続され、他端が容量を介して接地
   された電子ボリュームと、 出力端子をハイインピーダンス状態に設定する端子を有
   し、入力端子に前記電子ボリュームの前記可変端子が接
   続されたボルテージフォロアと、 ドレインが前記ボルテージフォロアの出力端子に接続さ
   れ、ソースが接地された第２のＮチャネル型ＭＯＳトラ
   ンジスタと、 前記増幅器の出力端子をハイインピーダンス状態に設定
   する端子、及び前記第１のＮチャネル型ＭＯＳトランジ
   スタのゲートに第１の制御信号を供給する第１の制御信
   号発生回路と、 前記ボルテージフォロアの出力端子をハイインピーダン
   ス状態に設定する端子に第２の制御信号を供給する第２
   の制御信号発生回路と、 前記第２のＮチャネル型ＭＯＳトランジスタのゲートに
   第３の制御信号を供給する第３の制御信号発生回路とを
   具備し、 前記第２の制御信号は、電源オンから所定時間後の第１
   のタイミングまで、且つ電源オフの所定時間前の第２の
   タイミングから電源オフまで、前記ボルテージフォロア
   の出力端子をハイインピーダンス状態に設定する第１の
   レベル、それ以外は前記ボルテージフォロアを能動状態
   に設定する第２のレベルであり、 前記第３の制御信号は、電源オンから前記第１のタイミ
   ングの所定時間後で且つ第２のタイミングより前の第３
   のタイミング、及び前記第２のタイミングより所定時間
   前の第４のタイミングから電源オフまで、前記第２のＮ
   チャネル型ＭＯＳトランジスタをオン状態に設定する第
   １のレベル、それ以外は前記第２のＮチャネル型ＭＯＳ
   トランジスタをオフ状態に設定する第２のレベルであ
   り、 前記第１の制御信号は、電源オンから前記第３のタイミ
   ングの所定時間後で且つ第４のタイミングより前の第５
   のタイミング、及び前記第４のタイミングより所定時間
   前の第６のタイミングから電源オフまで、前記増幅器の
   出力端子をハイインピーダンス状態に設定すると共に、
   前記第１のＮチャネル型ＭＯＳトランジスタをオン状態
   に設定する第１のレベル、それ以外は前記増幅器を能動
   状態、前記第１のＮチャネル型ＭＯＳトランジスタをオ
   フ状態に設定する第２のレベルであることを特徴とする
   増幅システム。
10. 【請求項１０】 前記増幅器は、反転形式のオペアンプ
    で形成され、 前記反転形式のオペアンプの帰還抵抗と反転入力端子間
    に設けられ、前記第１のＮチャネル型ＭＯＳトランジス
    タがオンするときはオフし、前記第１のＮチャネル型Ｍ
    ＯＳトランジスタがオフするときはオンするスイッチを
    更に具備することを特徴とする請求項７乃至９いずれか
    １つの項に記載の増幅システム。
11. 【請求項１１】 前記増幅器は、反転形式のオペアンプ
    で形成され、 前記反転形式のオペアンプの入力抵抗と反転入力端子間
    に設けられ、前記第１のＮチャネル型ＭＯＳトランジス
    タがオンするときはオフし、前記第１のＮチャネル型Ｍ
    ＯＳトランジスタがオフするときはオンするスイッチを
    更に具備することを特徴とする請求項７乃至９いずれか
    １つの項に記載の増幅システム。
12. 【請求項１２】 入力端子、出力端子及びこの出力端子
    をハイインピーダンス状態に設定する端子を有し、前記
    入力端子から入力された信号を増幅して前記出力端子か
    ら出力する増幅器と、 ドレインが前記増幅器の出力端子に接続され、ソースが
    接地された第１のＮチャネル型ＭＯＳトランジスタと、 抵抗値を変化させるための可変端子を有し、一端が前記
    増幅器の出力端子に接続され、他端が第１の容量を介し
    て接地された電子ボリュームと、 出力端子をハイインピーダンス状態に設定する端子を有
    し、非反転入力端子に前記電子ボリュームの可変端子が
    接続された非反転アンプと、 ドレインが前記非反転アンプの出力端子に接続され、ソ
    ースが接地された第２のＮチャネル型ＭＯＳトランジス
    タと、 前記増幅器の出力端子をハイインピーダンス状態に設定
    する端子、及び前記第１のＮチャネル型ＭＯＳトランジ
    スタのゲートに第１の制御信号を供給する第１の制御信
    号発生回路と、 前記非反転アンプの出力端子をハイインピーダンス状態
    に設定する端子に第２の制御信号を供給する第２の制御
    信号発生回路と、 前記第２のＮチャネル型ＭＯＳトランジスタのゲートに
    第３の制御信号を供給する第３の制御信号発生回路とを
    具備し、 前記非反転アンプは、出力端子と反転入力端子間に接続
    された第１の抵抗と、一端が反転入力端子に接続された
    第２の抵抗と、一端が出力端子に接続された第３の抵抗
    と、ゲイン切換信号に応答して前記第２の抵抗の他端と
    前記第３の抵抗の他端を選択的に第２の容量を介して接
    地するスイッチとを含み、 前記第２の制御信号は、電源オンから所定時間後の第１
    のタイミングまで、且つ電源オフの所定時間前の第２の
    タイミングから電源オフまで、前記非反転アンプの出力
    端子をハイインピーダンス状態に設定する第１のレベ
    ル、それ以外は前記非反転アンプを能動状態に設定する
    第２のレベルであり、 前記第３の制御信号は、電源オンから前記第１のタイミ
    ングの所定時間後で且つ第２のタイミングより前の第３
    のタイミング、及び前記第２のタイミングより所定時間
    前の第４のタイミングから電源オフまで、前記第２のＮ
    チャネル型ＭＯＳトランジスタをオン状態に設定する第
    １のレベル、それ以外は前記第２のＮチャネル型ＭＯＳ
    トランジスタをオフ状態に設定する第２のレベルであ
    り、 前記第１の制御信号は、電源オンから前記第３のタイミ
    ングの所定時間後で且つ第４のタイミングより前の第５
    のタイミング、及び前記第４のタイミングより所定時間
    前の第６のタイミングから電源オフまで、前記増幅器の
    出力端子をハイインピーダンス状態に設定すると共に、
    前記第１のＮチャネル型ＭＯＳトランジスタをオン状態
    に設定する第１のレベル、それ以外は前記増幅器を能動
    状態、前記第１のＮチャネル型ＭＯＳトランジスタをオ
    フ状態に設定する第２のレベルであることを特徴とする
    増幅システム。
13. 【請求項１３】 入力端子、出力端子及びこの出力端子
    をハイインピーダンス状態に設定する端子を有し、前記
    入力端子から入力された信号を増幅して前記出力端子か
    ら出力する増幅器と、ドレインが前記増幅器の出力端子
    に接続され、ソースが接地されたＮチャネル型ＭＯＳト
    ランジスタと、抵抗値を変化させるための可変端子を有
    し、一端が前記増幅器の出力端子に接続され、他端が容
    量を介して接地された電子ボリュームと、入力端子が前
    記電子ボリュームの前記可変端子に接続され、出力端子
    から前記増幅器の入力端子に入力された信号に対応する
    信号を出力するボルテージフォロアとを備えた増幅回路
    のミュート方法であって、 電源オンから所定時間、前記増幅器の出力端子をハイイ
    ンピーダンス状態に設定すると共に、Ｎチャネル型ＭＯ
    Ｓトランジスタをオン状態に設定するステップと、 電源オフの所定時間前から電源オフまで、前記増幅器の
    出力端子をハイインピーダンス状態に設定すると共に、
    前記Ｎチャネル型ＭＯＳトランジスタをオン状態に設定
    するステップとを具備することを特徴とするミュート方
    法。
14. 【請求項１４】 前記増幅回路は、前記Ｎチャネル型Ｍ
    ＯＳトランジスタの電流通路と前記増幅器の出力端子と
    の間に設けられる抵抗を更に具備することを特徴とする
    請求項１３に記載のミュート方法。
15. 【請求項１５】 入力端子、出力端子及びこの出力端子
    をハイインピーダンス状態に設定する端子を有し、前記
    入力端子から入力された信号を増幅して前記出力端子か
    ら出力する増幅器と、ドレインが前記増幅器の出力端子
    に接続され、ソースが接地された第１のＮチャネル型Ｍ
    ＯＳトランジスタと、抵抗値を変化させるための可変端
    子を有し、一端が前記増幅器の出力端子に接続され、他
    端が容量を介して接地された電子ボリュームと、出力端
    子をハイインピーダンス状態に設定する端子を有し、入
    力端子に前記電子ボリュームの前記可変端子が接続され
    たボルテージフォロアと、ドレインが前記ボルテージフ
    ォロアの出力端子に接続され、ソースが接地された第２
    のＮチャネル型ＭＯＳトランジスタとを備えた増幅回路
    のミュート方法であって、 電源オンから所定時間、前記増幅器及び前記ボルテージ
    フォロアの出力端子をハイインピーダンス状態に設定す
    ると共に、前記第１及び第２のＮチャネル型ＭＯＳトラ
    ンジスタをオン状態に設定するステップと、 電源オンから前記所定時間後の第１のタイミングで、前
    記ボルテージフォロアを能動状態に設定するステップ
    と、 前記第１のタイミングから所定時間後の第２のタイミン
    グで、前記第２のＮチャネル型ＭＯＳトランジスタをオ
    フ状態に設定するステップと、 前記第２のタイミングから所定時間後の第３のタイミン
    グで、前記増幅器を能動状態に設定すると共に、前記第
    １のＮチャネル型ＭＯＳトランジスタをオフ状態に設定
    するステップと、 電源オフより所定時間前の第４のタイミングで、前記増
    幅器の出力端子をハイインピーダンス状態に設定すると
    共に、前記第１のＮチャネル型ＭＯＳトランジスタをオ
    ン状態に設定するステップと、 前記第４のタイミングから所定時間後の第５のタイミン
    グで、前記第２のＮチャネル型ＭＯＳトランジスタをオ
    ン状態に設定するステップと、 前記第５のタイミングから所定時間後の第６のタイミン
    グで、前記ボルテージフォロアの出力端子をハイインピ
    ーダンス状態に設定するステップと、 その後の第７のタイミングで電源をオフするステップと
    を具備することを特徴とするミュート方法。
16. 【請求項１６】 前記増幅器は、反転形式のオペアンプ
    で形成され、 前記反転形式のオペアンプの帰還抵抗と反転入力端子間
    に設けられ、前記第１のＮチャネル型ＭＯＳトランジス
    タがオンするときはオフし、前記第１のＮチャネル型Ｍ
    ＯＳトランジスタがオフするときはオンするスイッチを
    更に具備することを特徴とする請求項１３乃至１５いず
    れか１つの項に記載のミュート方法。
17. 【請求項１７】 前記増幅器は、反転形式のオペアンプ
    で形成され、 前記反転形式のオペアンプの反転抵抗と反転入力端子間
    に設けられ、前記第１のＮチャネル型ＭＯＳトランジス
    タがオンするときはオフし、前記第１のＮチャネル型Ｍ
    ＯＳトランジスタがオフするときはオンするスイッチを
    更に具備することを特徴とする請求項１３乃至１５いず
    れか１つの項に記載のミュート方法。
18. 【請求項１８】 入力端子、出力端子及びこの出力端子
    をハイインピーダンス状態に設定する端子を有し、前記
    入力端子から入力された信号を増幅して前記出力端子か
    ら出力する増幅器と、ドレインが前記増幅器の出力端子
    に接続され、ソースが接地された第１のＮチャネル型Ｍ
    ＯＳトランジスタと、抵抗値を変化させるための可変端
    子を有し、一端が前記増幅器の出力端子に接続され、他
    端が第１の容量を介して接地された電子ボリュームと、
    出力端子をハイインピーダンス状態に設定する端子を有
    し、非反転入力端子に前記電子ボリュームの可変端子が
    接続された非反転アンプと、ドレインが前記非反転アン
    プの出力端子に接続され、ソースが接地された第２のＮ
    チャネル型ＭＯＳトランジスタとを備え、前記非反転ア
    ンプは、出力端子と反転入力端子間に接続された第１の
    抵抗と、一端が反転入力端子に接続された第２の抵抗
    と、一端が出力端子に接続された第３の抵抗と、ゲイン
    切換信号に応答して前記第２の抵抗の他端と前記第３の
    抵抗の他端を選択的に第２の容量に接続するスイッチと
    を含む増幅回路のミュート方法であって、 電源オンと同時に前記増幅器及び前記非反転アンプの出
    力端子をハイインピーダンス状態に設定すると共に、前
    記第１及び第２のＮチャネル型ＭＯＳトランジスタをオ
    ン状態に設定するステップと、 電源オンから所定時間後の第１のタイミングで、前記非
    反転アンプを能動状態に設定するステップと、 前記第１のタイミングから所定時間後の第２のタイミン
    グで、前記第２のＮチャネル型ＭＯＳトランジスタをオ
    フ状態に設定するステップと、 前記第２のタイミングから所定時間後の第３のタイミン
    グで、前記増幅器を能動状態に設定すると共に、前記第
    １のＮチャネル型ＭＯＳトランジスタをオフ状態に設定
    するステップと、 電源オフより所定時間前の第４のタイミングで、前記増
    幅器の出力端子をハイインピーダンス状態に設定すると
    共に、前記第１のＮチャネル型ＭＯＳトランジスタをオ
    ン状態に設定するステップと、 前記第４のタイミングから所定時間後の第５のタイミン
    グで、前記第２のＮチャネル型ＭＯＳトランジスタをオ
    ン状態に設定するステップと、 前記第５のタイミングから所定時間後の第６のタイミン
    グで、前記非反転アンプの出力端子をハイインピーダン
    ス状態に設定するステップと、 その後の第７のタイミングで電源をオフするステップと
    を具備することを特徴とするミュート方法。