JP2002299469A - 半導体装置 - Google Patents
半導体装置Info
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 駆動能力の向上と小型化及び、ゲート絶縁膜
の信頼性を向上した半導体装置の提供。 【解決手段】 半導体基板上の窒化処理されたゲート絶
縁膜、ゲート絶縁膜上のＰ型多結晶シリコンゲート電
極、前記ゲート電極上の絶縁膜、前記ゲート電極をマス
クとして自己整合的に半導体基板表面付近に導入された
低濃度の不純物領域と、前記ゲート電極と間隔を空けて
半導体基板表面付近に導入された高濃度の不純物領域か
らなり、表面チャネル型Ｐ型トランジスタと埋め込みチ
ャネル型Ｎ型トランジスタを構築した半導体装置。
の信頼性を向上した半導体装置の提供。 【解決手段】 半導体基板上の窒化処理されたゲート絶
縁膜、ゲート絶縁膜上のＰ型多結晶シリコンゲート電
極、前記ゲート電極上の絶縁膜、前記ゲート電極をマス
クとして自己整合的に半導体基板表面付近に導入された
低濃度の不純物領域と、前記ゲート電極と間隔を空けて
半導体基板表面付近に導入された高濃度の不純物領域か
らなり、表面チャネル型Ｐ型トランジスタと埋め込みチ
ャネル型Ｎ型トランジスタを構築した半導体装置。
Description
【０００１】
【発明の利用分野】本発明はMOS構造の電界効果型半導
体装置に関する。
体装置に関する。
【０００２】
【発明の属する技術分野】本発明は携帯機器等の電源電
圧管理用に用いられるボルテージレギュレータ、スィチ
ングレギュレータ、ボルテージデテクター等の半導体集
積回路を構成する半導体装置に関する。
圧管理用に用いられるボルテージレギュレータ、スィチ
ングレギュレータ、ボルテージデテクター等の半導体集
積回路を構成する半導体装置に関する。
【０００３】
【従来の技術】図２に従来の半導体装置の模式的断面図
を示す。P型半導体基板に形成されたゲート電極がN＋型
の多結晶シリコンからなるNチャネル型MOSトランジスタ
（以後NMOSと表記）と、Nウェル領域に形成されたゲー
ト電極がやはりN＋型の多結晶シリコンからなるPチャネ
ル型MOSトランジスタ（以後PMOSと表記）とからなる相
補型MOS構造（Complementary MOS、以後CMOSと表記）
である。
を示す。P型半導体基板に形成されたゲート電極がN＋型
の多結晶シリコンからなるNチャネル型MOSトランジスタ
（以後NMOSと表記）と、Nウェル領域に形成されたゲー
ト電極がやはりN＋型の多結晶シリコンからなるPチャネ
ル型MOSトランジスタ（以後PMOSと表記）とからなる相
補型MOS構造（Complementary MOS、以後CMOSと表記）
である。
【０００４】従来のように、十分に不純物濃度の大きな
ソースおよびドレインという不純物領域に極性が反対の
不純物がドープされたチャネル領域がはさまれた構造で
は、チャネル領域を縮小するにしたがって、ソースとド
レインに印加される電圧によってチャネル領域と不純物
領域の境界付近の電界が大きくなる。その結果、トラン
ジスタの動作は極めて不安定になる。そのような問題点
を解決するトランジスタ構造としてスペーサーを用いた
ＬＤＤ（Lightly-Doped-Drain）がある。
ソースおよびドレインという不純物領域に極性が反対の
不純物がドープされたチャネル領域がはさまれた構造で
は、チャネル領域を縮小するにしたがって、ソースとド
レインに印加される電圧によってチャネル領域と不純物
領域の境界付近の電界が大きくなる。その結果、トラン
ジスタの動作は極めて不安定になる。そのような問題点
を解決するトランジスタ構造としてスペーサーを用いた
ＬＤＤ（Lightly-Doped-Drain）がある。
【０００５】この構造は図２に示すように、Ｎ型多結晶
シリコンゲート電極２２、ゲート絶縁膜２１、スペーサ
ー２３、低濃度の不純物領域、高濃度の不純物領域から
なる。そして、高濃度の不純物領域よりも浅く設けられ
た低濃度の不純物領域がＬＤＤと呼ばれる。このような
領域を設けることによって、チャネル領域と不純物領域
の境界近傍の電界を小さくし、素子の動作を安定化させ
ることが可能となる。
シリコンゲート電極２２、ゲート絶縁膜２１、スペーサ
ー２３、低濃度の不純物領域、高濃度の不純物領域から
なる。そして、高濃度の不純物領域よりも浅く設けられ
た低濃度の不純物領域がＬＤＤと呼ばれる。このような
領域を設けることによって、チャネル領域と不純物領域
の境界近傍の電界を小さくし、素子の動作を安定化させ
ることが可能となる。
【０００６】またＬＤＤ構造以外にも、マスクを用いた
オフセット型ＬＤＤ構造が知られている。この構造は図
２に示すように、Ｎ型多結晶シリコンゲート電極２２、
ゲート絶縁膜２１、低濃度の不純物領域、高濃度の不純
物領域からなり、ＬＤＤ構造のようなスペーサー２３を
持たない。このため、高濃度の不純物領域とＮ型多結晶
シリコンゲート電極との間隔は、前記のスペーサー２３
を用いたＬＤＤ構造の場合とは異なり、広く設定でき
る。これにより、ドレイン印可電圧７Ｖの場合は０．５
〜１．０ｕｍ程度、１０Ｖの場合は０．７〜２．０ｕｍ
程度、３６Ｖの場合は２．０〜５．０ｕｍ程度に設定さ
れていた。
オフセット型ＬＤＤ構造が知られている。この構造は図
２に示すように、Ｎ型多結晶シリコンゲート電極２２、
ゲート絶縁膜２１、低濃度の不純物領域、高濃度の不純
物領域からなり、ＬＤＤ構造のようなスペーサー２３を
持たない。このため、高濃度の不純物領域とＮ型多結晶
シリコンゲート電極との間隔は、前記のスペーサー２３
を用いたＬＤＤ構造の場合とは異なり、広く設定でき
る。これにより、ドレイン印可電圧７Ｖの場合は０．５
〜１．０ｕｍ程度、１０Ｖの場合は０．７〜２．０ｕｍ
程度、３６Ｖの場合は２．０〜５．０ｕｍ程度に設定さ
れていた。
【０００７】最後に、一般の集積回路の作製の場合と同
様に層間絶縁膜１０として、ボロン・リンガラス層及び
リンガラス層を形成する。層間絶縁膜１０の形成には、
例えば、減圧ＣＶＤ法を用いればよい。その後、層間絶
縁膜に電極形成用の穴を開け、金属電極１１を形成す
る。こうして相補型半導体装置が完成する。
様に層間絶縁膜１０として、ボロン・リンガラス層及び
リンガラス層を形成する。層間絶縁膜１０の形成には、
例えば、減圧ＣＶＤ法を用いればよい。その後、層間絶
縁膜に電極形成用の穴を開け、金属電極１１を形成す
る。こうして相補型半導体装置が完成する。
【０００８】
【発明が解決しようとする課題】上記の従来の構造によ
る半導体装置において、標準的なしきい値電圧である
０．７Ｖ程度のエンハンスメント型のNMOS（以後E型NMO
Sと表記）は、ゲート電極の導電型がN＋型の多結晶シリ
コンであるためゲート電極と半導体基板の仕事関数の関
係からチャネルが半導体基板の表面に形成される表面チ
ャネルであるが、標準的なしきい値電圧である−０．７
Ｖ程度のエンハンスメント型のPMOS（以後E型PMOSと表
記）は、N＋型多結晶シリコンであるゲート電極とNウェ
ルの仕事関数の関係からチャネルが半導体基板表面より
も幾分半導体基板内側に形成される埋込みチャネルとな
っている。
る半導体装置において、標準的なしきい値電圧である
０．７Ｖ程度のエンハンスメント型のNMOS（以後E型NMO
Sと表記）は、ゲート電極の導電型がN＋型の多結晶シリ
コンであるためゲート電極と半導体基板の仕事関数の関
係からチャネルが半導体基板の表面に形成される表面チ
ャネルであるが、標準的なしきい値電圧である−０．７
Ｖ程度のエンハンスメント型のPMOS（以後E型PMOSと表
記）は、N＋型多結晶シリコンであるゲート電極とNウェ
ルの仕事関数の関係からチャネルが半導体基板表面より
も幾分半導体基板内側に形成される埋込みチャネルとな
っている。
【０００９】埋込みチャネル型のE型PMOSにおいて、低
電圧動作を実現すべくしきい値電圧を例えば−０．５Ｖ
以上に設定する場合、MOSトランジスタの低電圧動作の
一指標であるサブスッレッショルド特性は極めて悪化
し、従ってPMOSのオフ時におけるリーク電流は増加し、
結果として半導体装置の待機時における消費電流が著し
く増加し、近年需要が大きく今後もその市場がさらに発
展すると言われている携帯電話や携帯端末に代表される
携帯機器への適用が困難であるという問題を有してい
る。
電圧動作を実現すべくしきい値電圧を例えば−０．５Ｖ
以上に設定する場合、MOSトランジスタの低電圧動作の
一指標であるサブスッレッショルド特性は極めて悪化
し、従ってPMOSのオフ時におけるリーク電流は増加し、
結果として半導体装置の待機時における消費電流が著し
く増加し、近年需要が大きく今後もその市場がさらに発
展すると言われている携帯電話や携帯端末に代表される
携帯機器への適用が困難であるという問題を有してい
る。
【００１０】一方上記の課題である低電圧動作と低消費
電流を両立させる技術的方策として、NMOSのゲート電極
の導電型がN型であり、PMOSのゲート電極の導電型をP型
としたいわゆる同極ゲート技術が一般に知られていると
ころである。この場合E型NMOSとE型PMOSともに表面チャ
ネル型のMOSトランジスタであるため、しきい値電圧を
小さくしても極端なサブスレッショルド係数の悪化に至
らず低電圧動作および低消費電力がともに可能となる。
電流を両立させる技術的方策として、NMOSのゲート電極
の導電型がN型であり、PMOSのゲート電極の導電型をP型
としたいわゆる同極ゲート技術が一般に知られていると
ころである。この場合E型NMOSとE型PMOSともに表面チャ
ネル型のMOSトランジスタであるため、しきい値電圧を
小さくしても極端なサブスレッショルド係数の悪化に至
らず低電圧動作および低消費電力がともに可能となる。
【００１１】しかし同極ゲートCMOSは、N＋多結晶シリ
コン単極だけのゲート電極であるCMOSに比べ、その製造
工程においてNMOS、PMOSともにゲートの極性を各々作り
分けるために工程数が増加し製造コストや製造工期の増
大を招き、さらに最も基本的な回路要素であるインバー
タ回路においては通常は、面積効率の向上のためにNMOS
とPMOSのゲートはメタルを介しての結線を避け平面的に
NMOSからPMOSまで連続な1個の多結晶シリコンないしは
多結晶シリコンと高融点金属シリサイドとの積層からな
るポリサイド構造によりレイアウトされるが、多結晶シ
リコン単層から形成される場合にはその多結晶シリコン
中のPN接合のインピーダンスが高く実用的でないこと、
ポリサイド構造の場合にはN型とP型の不純物は工程にお
ける熱処理中に高融点金属シリサイド中を高速でお互い
に逆導電型のゲート電極へ拡散し、その結果として仕事
関数が変化してしきい値電圧が安定しないなどの、コス
ト面や特性面において問題を有している。
コン単極だけのゲート電極であるCMOSに比べ、その製造
工程においてNMOS、PMOSともにゲートの極性を各々作り
分けるために工程数が増加し製造コストや製造工期の増
大を招き、さらに最も基本的な回路要素であるインバー
タ回路においては通常は、面積効率の向上のためにNMOS
とPMOSのゲートはメタルを介しての結線を避け平面的に
NMOSからPMOSまで連続な1個の多結晶シリコンないしは
多結晶シリコンと高融点金属シリサイドとの積層からな
るポリサイド構造によりレイアウトされるが、多結晶シ
リコン単層から形成される場合にはその多結晶シリコン
中のPN接合のインピーダンスが高く実用的でないこと、
ポリサイド構造の場合にはN型とP型の不純物は工程にお
ける熱処理中に高融点金属シリサイド中を高速でお互い
に逆導電型のゲート電極へ拡散し、その結果として仕事
関数が変化してしきい値電圧が安定しないなどの、コス
ト面や特性面において問題を有している。
【００１２】本発明は低コストで短工期でありかつ低電
圧動作や低消費電力であるパワーマネージメント半導体
装置やアナログ半導体装置の実現を可能とする構造を提
供することを目的とする。
圧動作や低消費電力であるパワーマネージメント半導体
装置やアナログ半導体装置の実現を可能とする構造を提
供することを目的とする。
【００１３】
【課題を解決するための手段】そこで本発明は、上記課
題を解決するために以下の手段を用いた。 （１）Nチャネル型MOSトランジスタとPチャネル型MOSト
ランジスタを有する相補型MOS半導体装置において、前
記Nチャネル型MOSトランジスタのゲート電極の導電型が
P型であり、前記Pチャネル型MOSトランジスタのゲート
電極の導電型がP型である相補型MOS半導体装置とした。 （２）前記Nチャネル型MOSトランジスタのP型ゲート電
極および前記Pチャネル型MOSトランジスタのP型ゲート
電極が第一の多結晶シリコンからなる相補型MOS半導体
装置とした。 （３）前記Nチャネル型MOSトランジスタのP型ゲート電
極および前記Pチャネル型MOSトランジスタのP型ゲート
電極が第一の多結晶シリコンと第一の高融点金属シリサ
イドとの積層からなるポリサイド構造である相補型MOS
半導体装置とした。 （４）前記第一の多結晶シリコン単層からなる前記P型
ゲート電極の膜厚は２０００Åから５０００Åの範囲で
ある相補型MOS半導体装置とした。 （５）前記第一の多結晶シリコンと前記第一の高融点金
属シリサイドとの積層である前記ポリサイド構造からな
る前記P型ゲート電極において、前記第一の多結晶シリ
コンの膜厚が２０００Åから４５００Åの範囲であり、
前記第一の高融点金属シリサイドの膜厚が５００Åから
３０００Åの範囲である相補型MOS半導体装置とした。 （６）前記第一の高融点金属シリサイドがタングステン
シリサイドもしくはモリブデンシリサイドもしくチタン
シリサイドもしくはプラチナシリサイドである相補型MO
S半導体装置とした。 （７）前記Nチャネル型MOSトランジスタのP型ゲート電
極および前記Pチャネル型MOSトランジスタのP型ゲート
電極を構成する前記第一の多結晶シリコンは不純物濃度
が１×１０18atoms／cm3以上のボロンまたはBF2を含む
相補型MOS半導体装置とした。 （８）前記Nチャネル型MOSトランジスタおよび前記Pチ
ャネル型MOSトランジスタは、ソースとドレインが前記P
型ゲート電極と平面的にオーバーラップしている高不純
物濃度の拡散層からなるシングルドレイン構造である第
一の構造のMOSトランジスタを含む相補型MOS半導体装置
とした。 （９）前記Nチャネル型MO Sトランジスタおよび前記Pチ
ャネル型MOSトランジスタは、ドレイン側だけが前記P型
ゲート電極と平面的にオーバーラップしているかもしく
はソースとドレインの両方が前記P型ゲート電極と平面
的にオーバーラップしている低不純物濃度の拡散層と、
ドレイン側だけが前記P型ゲート電極と平面的にオーバ
ーラップしないかもしくはソースとドレインの両方が前
記P型ゲート電極と平面的にオーバーラップしない高不
純物濃度の拡散層とからなる第二の構造のMOSトランジ
スターを含む相補型MOS半導体装置。 （１０）前記第二の構造のMOSトランジスタにおける前
記低不純物濃度拡散層の不純物濃度が１×１０16〜１×
１０18atoms／cm3であり、前記第一の構造のMOSトラン
ジスタおよび前記第二の構造のMOSトランジスタにおけ
る前記高不純物濃度拡散層の不純物濃度が１×１０19at
oms／cm3以上である相補型MOS半導体装置。 （１１）前記Nチャネル型MOSトランジスタの前記第二の
構造のMOSトランジスタにおける前記低不純物濃度拡散
層の不純物が砒素またはリンであり、前記Nチャネル型M
OSトランジスタの前記第一の構造のMOSトランジスタお
よび前記第二の構造のMOSトランジスタにおける前記高
不純物濃度拡散層の不純物が砒素またはリンである相補
型MOS半導体装置。 （１２）前記Pチャネル型MOSトランジスタの前記第二の
構造のMOSトランジスタにおける前記低不純物濃度拡散
層の不純物がボロンまたはBF2であり、前記Pチャネル型
MOSトランジスタの前記第一の構造のMOSトランジスタお
よび前記第二の構造のMOSトランジスタにおける前記高
不純物濃度拡散層の不純物がボロンまたはBF2である相
補型MOS半導体装置とした。
題を解決するために以下の手段を用いた。 （１）Nチャネル型MOSトランジスタとPチャネル型MOSト
ランジスタを有する相補型MOS半導体装置において、前
記Nチャネル型MOSトランジスタのゲート電極の導電型が
P型であり、前記Pチャネル型MOSトランジスタのゲート
電極の導電型がP型である相補型MOS半導体装置とした。 （２）前記Nチャネル型MOSトランジスタのP型ゲート電
極および前記Pチャネル型MOSトランジスタのP型ゲート
電極が第一の多結晶シリコンからなる相補型MOS半導体
装置とした。 （３）前記Nチャネル型MOSトランジスタのP型ゲート電
極および前記Pチャネル型MOSトランジスタのP型ゲート
電極が第一の多結晶シリコンと第一の高融点金属シリサ
イドとの積層からなるポリサイド構造である相補型MOS
半導体装置とした。 （４）前記第一の多結晶シリコン単層からなる前記P型
ゲート電極の膜厚は２０００Åから５０００Åの範囲で
ある相補型MOS半導体装置とした。 （５）前記第一の多結晶シリコンと前記第一の高融点金
属シリサイドとの積層である前記ポリサイド構造からな
る前記P型ゲート電極において、前記第一の多結晶シリ
コンの膜厚が２０００Åから４５００Åの範囲であり、
前記第一の高融点金属シリサイドの膜厚が５００Åから
３０００Åの範囲である相補型MOS半導体装置とした。 （６）前記第一の高融点金属シリサイドがタングステン
シリサイドもしくはモリブデンシリサイドもしくチタン
シリサイドもしくはプラチナシリサイドである相補型MO
S半導体装置とした。 （７）前記Nチャネル型MOSトランジスタのP型ゲート電
極および前記Pチャネル型MOSトランジスタのP型ゲート
電極を構成する前記第一の多結晶シリコンは不純物濃度
が１×１０18atoms／cm3以上のボロンまたはBF2を含む
相補型MOS半導体装置とした。 （８）前記Nチャネル型MOSトランジスタおよび前記Pチ
ャネル型MOSトランジスタは、ソースとドレインが前記P
型ゲート電極と平面的にオーバーラップしている高不純
物濃度の拡散層からなるシングルドレイン構造である第
一の構造のMOSトランジスタを含む相補型MOS半導体装置
とした。 （９）前記Nチャネル型MO Sトランジスタおよび前記Pチ
ャネル型MOSトランジスタは、ドレイン側だけが前記P型
ゲート電極と平面的にオーバーラップしているかもしく
はソースとドレインの両方が前記P型ゲート電極と平面
的にオーバーラップしている低不純物濃度の拡散層と、
ドレイン側だけが前記P型ゲート電極と平面的にオーバ
ーラップしないかもしくはソースとドレインの両方が前
記P型ゲート電極と平面的にオーバーラップしない高不
純物濃度の拡散層とからなる第二の構造のMOSトランジ
スターを含む相補型MOS半導体装置。 （１０）前記第二の構造のMOSトランジスタにおける前
記低不純物濃度拡散層の不純物濃度が１×１０16〜１×
１０18atoms／cm3であり、前記第一の構造のMOSトラン
ジスタおよび前記第二の構造のMOSトランジスタにおけ
る前記高不純物濃度拡散層の不純物濃度が１×１０19at
oms／cm3以上である相補型MOS半導体装置。 （１１）前記Nチャネル型MOSトランジスタの前記第二の
構造のMOSトランジスタにおける前記低不純物濃度拡散
層の不純物が砒素またはリンであり、前記Nチャネル型M
OSトランジスタの前記第一の構造のMOSトランジスタお
よび前記第二の構造のMOSトランジスタにおける前記高
不純物濃度拡散層の不純物が砒素またはリンである相補
型MOS半導体装置。 （１２）前記Pチャネル型MOSトランジスタの前記第二の
構造のMOSトランジスタにおける前記低不純物濃度拡散
層の不純物がボロンまたはBF2であり、前記Pチャネル型
MOSトランジスタの前記第一の構造のMOSトランジスタお
よび前記第二の構造のMOSトランジスタにおける前記高
不純物濃度拡散層の不純物がボロンまたはBF2である相
補型MOS半導体装置とした。
【００１４】
【発明の実施の形態】以下に、この発明の実施例を図面
に基づいて説明する。本実施例ではＰ型半導体基板上に
相補型トランジスタを形成した場合を説明しているが、
Ｎ型半導体基板上にも本発明を適用できる。
に基づいて説明する。本実施例ではＰ型半導体基板上に
相補型トランジスタを形成した場合を説明しているが、
Ｎ型半導体基板上にも本発明を適用できる。
【００１５】図１は半導体基板上に形成した相補型トラ
ンジスタに本発明を用いた場合の断面図である。Ｎ型ト
ランジスタは、窒化処理されたゲート絶縁膜１と、ゲー
ト絶縁膜１上に形成されたＰ型多結晶シリコンゲート電
極２と、Ｐ型多結晶シリコンゲート電極２をマスクとし
て自己整合的に半導体基板表面付近に導入された低濃度
のＮ型不純物領域５と、Ｐ型多結晶シリコンゲート電極
２と間隔を空けて半導体基板表面付近に導入された高濃
度のＮ型不純物領域６からなる。さらにＮ型トランジス
タ上には、電極形成のためのコンタクトホールが開けら
れたＰＳＧあるいはＢＰＳＧ層間絶縁膜１０が形成さ
れ、金属電極１１が形成される。一方Ｐ型トランジスタ
は、窒化処理されたゲート絶縁膜１と、ゲート絶縁膜１
上に形成されたＰ型多結晶シリコンゲート電極２と、Ｐ
型多結晶シリコンゲート電極２をマスクとして自己整合
的に半導体基板表面付近に導入された低濃度のＰ型不純
物領域５と、Ｐ型多結晶シリコンゲート電極２と間隔を
空けて半導体基板表面付近に導入された高濃度のＰ型不
純物領域６と、Ｎウェル領域９からなる。さらにＰ型ト
ランジスタ上には、電極形成のためのコンタクトホール
が開けられたＰＳＧあるいはＢＰＳＧ層間絶縁膜１０が
形成され、金属電極１１が形成される。
ンジスタに本発明を用いた場合の断面図である。Ｎ型ト
ランジスタは、窒化処理されたゲート絶縁膜１と、ゲー
ト絶縁膜１上に形成されたＰ型多結晶シリコンゲート電
極２と、Ｐ型多結晶シリコンゲート電極２をマスクとし
て自己整合的に半導体基板表面付近に導入された低濃度
のＮ型不純物領域５と、Ｐ型多結晶シリコンゲート電極
２と間隔を空けて半導体基板表面付近に導入された高濃
度のＮ型不純物領域６からなる。さらにＮ型トランジス
タ上には、電極形成のためのコンタクトホールが開けら
れたＰＳＧあるいはＢＰＳＧ層間絶縁膜１０が形成さ
れ、金属電極１１が形成される。一方Ｐ型トランジスタ
は、窒化処理されたゲート絶縁膜１と、ゲート絶縁膜１
上に形成されたＰ型多結晶シリコンゲート電極２と、Ｐ
型多結晶シリコンゲート電極２をマスクとして自己整合
的に半導体基板表面付近に導入された低濃度のＰ型不純
物領域５と、Ｐ型多結晶シリコンゲート電極２と間隔を
空けて半導体基板表面付近に導入された高濃度のＰ型不
純物領域６と、Ｎウェル領域９からなる。さらにＰ型ト
ランジスタ上には、電極形成のためのコンタクトホール
が開けられたＰＳＧあるいはＢＰＳＧ層間絶縁膜１０が
形成され、金属電極１１が形成される。
【００１６】ここでＰ型多結晶シリコンゲート電極２の
厚さについて考えると、同じイオン注入濃度に対しては
薄いほうがシート抵抗が小さくなり有利であるが、Ｐ型
のイオン注入で使われるボロンは酸化膜を突き抜けやす
い。そのため、Ｐ型多結晶シリコンゲート電極２にイオ
ン注入されたボロンはゲート絶縁膜１を突き抜けてトラ
ンジスタのチャネル領域に染み出し、トランジスタの特
性ばらつき要因となる。このためイオン注入濃度を減ら
してボロンのチャネル領域への染み出しを防ぐ方法があ
るが、本発明では多結晶シリコンゲート電極の膜厚を２
０００Å以上にすることでイオン注入時にボロンが多結
晶シリコンゲート電極２を突き抜けてトランジスタのチ
ャネル領域に染み出すのを防ぐ。２０００Å以下ではイ
オン注入時のエネルギーでボロンが多結晶シリコンゲー
ト電極２を突き抜け、その後のプロセス中の熱処理でボ
ロンがゲート絶縁膜を通してチャネル領域に染み出し、
特性ばらつきを引き起こす。逆に多結晶シリコンゲート
電極２の厚みが厚い場合、ボロンの突き抜けは防ぐこと
ができるがシート抵抗の増加を引き起こす。本発明のト
ランジスタが使われる回路ではシート抵抗が１ｋΩ／□
以下であるので、それを満たす多結晶ポリシリコンゲー
ト電極２の厚みは５０００Å以下となる。よってゲート
電極がＰ型多結晶ポリシリコンゲート電極２単層の場
合、その厚みは２０００Å以上５０００Å以下となる。
厚さについて考えると、同じイオン注入濃度に対しては
薄いほうがシート抵抗が小さくなり有利であるが、Ｐ型
のイオン注入で使われるボロンは酸化膜を突き抜けやす
い。そのため、Ｐ型多結晶シリコンゲート電極２にイオ
ン注入されたボロンはゲート絶縁膜１を突き抜けてトラ
ンジスタのチャネル領域に染み出し、トランジスタの特
性ばらつき要因となる。このためイオン注入濃度を減ら
してボロンのチャネル領域への染み出しを防ぐ方法があ
るが、本発明では多結晶シリコンゲート電極の膜厚を２
０００Å以上にすることでイオン注入時にボロンが多結
晶シリコンゲート電極２を突き抜けてトランジスタのチ
ャネル領域に染み出すのを防ぐ。２０００Å以下ではイ
オン注入時のエネルギーでボロンが多結晶シリコンゲー
ト電極２を突き抜け、その後のプロセス中の熱処理でボ
ロンがゲート絶縁膜を通してチャネル領域に染み出し、
特性ばらつきを引き起こす。逆に多結晶シリコンゲート
電極２の厚みが厚い場合、ボロンの突き抜けは防ぐこと
ができるがシート抵抗の増加を引き起こす。本発明のト
ランジスタが使われる回路ではシート抵抗が１ｋΩ／□
以下であるので、それを満たす多結晶ポリシリコンゲー
ト電極２の厚みは５０００Å以下となる。よってゲート
電極がＰ型多結晶ポリシリコンゲート電極２単層の場
合、その厚みは２０００Å以上５０００Å以下となる。
【００１７】さらにゲート絶縁膜１が窒化処理されてい
るため、Ｐ型多結晶シリコンゲート電極に含まれている
ボロンが製造工程の熱処理によりゲート絶縁膜１を通り
ぬけ、トランジスタのチャネル領域に染み出すことを防
ぐことができると共に、ゲート絶縁膜１界面の界面準
位、トラップ、結晶の未結合手を窒素が埋め、ホットエ
レクトロン耐性が上がり、ゲート絶縁膜１の信頼性を向
上させる。
るため、Ｐ型多結晶シリコンゲート電極に含まれている
ボロンが製造工程の熱処理によりゲート絶縁膜１を通り
ぬけ、トランジスタのチャネル領域に染み出すことを防
ぐことができると共に、ゲート絶縁膜１界面の界面準
位、トラップ、結晶の未結合手を窒素が埋め、ホットエ
レクトロン耐性が上がり、ゲート絶縁膜１の信頼性を向
上させる。
【００１８】P型トランジスタにおいてゲート電極をP型
多結晶シリコンゲート電極２とすることで、Nウェル９
とゲート電極の仕事関数の関係からエンハンスメント型
P型トランジスタのチャネルは表面チャネルとなるが、
表面チャネル型P型トランジスタにおいてはしきい値電
圧を例えば−０．５Ｖ以上に設定しても極端なサブスレ
ッショルド係数の悪化に至らず低電圧動作および低消費
電力がともに可能となる。
多結晶シリコンゲート電極２とすることで、Nウェル９
とゲート電極の仕事関数の関係からエンハンスメント型
P型トランジスタのチャネルは表面チャネルとなるが、
表面チャネル型P型トランジスタにおいてはしきい値電
圧を例えば−０．５Ｖ以上に設定しても極端なサブスレ
ッショルド係数の悪化に至らず低電圧動作および低消費
電力がともに可能となる。
【００１９】一方N型トランジスタにおいては、P型多結
晶シリコンゲート電極２とP型半導体基板１２の仕事関
数の関係からエンハンスメント型Ｎ型トランジスタのチ
ャネルは埋込みチャネルとなるが、しきい値を所望の値
に設定する場合に拡散係数の小さな砒素をしきい値制御
用ドナー不純物として使用できるためチャネルは極めて
浅い埋込みチャネルとなる。従ってしきい値電圧を例え
ば０．５Ｖ以下の小さな値に設定しても、しきい値制御
用アクセプター不純物として拡散係数が大きくイオン注
入のプロジェクションレンジも大きいボロンを使用せざ
るを得ず深い埋込みチャネルとなるN型多結晶シリコン
をゲート電極としたエンハンスメント型P型トランジス
タの場合に比べ、サブスレッショルドの劣化やリーク電
流の増大を著しく抑制できる。
晶シリコンゲート電極２とP型半導体基板１２の仕事関
数の関係からエンハンスメント型Ｎ型トランジスタのチ
ャネルは埋込みチャネルとなるが、しきい値を所望の値
に設定する場合に拡散係数の小さな砒素をしきい値制御
用ドナー不純物として使用できるためチャネルは極めて
浅い埋込みチャネルとなる。従ってしきい値電圧を例え
ば０．５Ｖ以下の小さな値に設定しても、しきい値制御
用アクセプター不純物として拡散係数が大きくイオン注
入のプロジェクションレンジも大きいボロンを使用せざ
るを得ず深い埋込みチャネルとなるN型多結晶シリコン
をゲート電極としたエンハンスメント型P型トランジス
タの場合に比べ、サブスレッショルドの劣化やリーク電
流の増大を著しく抑制できる。
【００２０】以上の説明により本発明によるP型多結晶
シリコン単極をゲート電極としたCMOSは、従来のN＋多
結晶シリコン単極をゲート電極としたCMOSに比べ、低電
圧動作および低消費電力に対し有効な技術であることが
理解される。
シリコン単極をゲート電極としたCMOSは、従来のN＋多
結晶シリコン単極をゲート電極としたCMOSに比べ、低電
圧動作および低消費電力に対し有効な技術であることが
理解される。
【００２１】また低電圧動作や低消費電力に対してはい
わゆる同極ゲートCMOS技術が一般的に知られているとこ
ろであるが、同極ゲート形成においてはゲート電極をP
型とN型に作り分けるために通常の単極ゲートプロセス
に比べ少なくともマスク工程が２工程追加必要となる。
単極ゲートCMOSの標準的なマスク工程数は１０回程度で
あるが、同極ゲートとすることで概算２０％の工程コス
ト増となり、半導体装置のパフォーマンスとコストの総
合的な観点からも本発明によるP型多結晶シリコン単極
のゲート電極によるCMOSが有効といえよう。
わゆる同極ゲートCMOS技術が一般的に知られているとこ
ろであるが、同極ゲート形成においてはゲート電極をP
型とN型に作り分けるために通常の単極ゲートプロセス
に比べ少なくともマスク工程が２工程追加必要となる。
単極ゲートCMOSの標準的なマスク工程数は１０回程度で
あるが、同極ゲートとすることで概算２０％の工程コス
ト増となり、半導体装置のパフォーマンスとコストの総
合的な観点からも本発明によるP型多結晶シリコン単極
のゲート電極によるCMOSが有効といえよう。
【００２２】図１に示す本発明の実施例においてはゲー
ト電極はP型多結晶シリコン単層としたが、その場合P型
多結晶シリコン単層でのシート抵抗値は１００Ω／□程
度と大きく、高速動作や高周波対応の必要な半導体装置
への適用は難しいという問題を有していた。その対策と
してP型多結晶シリコンゲート電極２の上にタングステ
ンシリサイドやモリブデンシリサイドやチタンシリサイ
ドやプラチナシリサイドなどの高融点金属シリサイド膜
３を形成したいわゆるポリサイド構造をゲート電極とし
低抵抗化したのが図３に示す構造である。
ト電極はP型多結晶シリコン単層としたが、その場合P型
多結晶シリコン単層でのシート抵抗値は１００Ω／□程
度と大きく、高速動作や高周波対応の必要な半導体装置
への適用は難しいという問題を有していた。その対策と
してP型多結晶シリコンゲート電極２の上にタングステ
ンシリサイドやモリブデンシリサイドやチタンシリサイ
ドやプラチナシリサイドなどの高融点金属シリサイド膜
３を形成したいわゆるポリサイド構造をゲート電極とし
低抵抗化したのが図３に示す構造である。
【００２３】Ｎ型トランジスタは、窒化処理されたゲー
ト絶縁膜１と、ゲート絶縁膜１上に形成されたＰ型多結
晶シリコンゲート電極２と、Ｐ型多結晶シリコンゲート
電極２上に形成された金属シリサイド膜３と、金属シリ
サイド膜３上に形成されたＮＳＧ層間絶縁膜４と、Ｐ型
多結晶シリコンゲート電極２、金属シリサイド膜３、Ｎ
ＳＧ層間絶縁膜４をマスクとして自己整合的に半導体基
板表面付近に導入された低濃度のＮ型不純物領域５と、
Ｐ型多結晶シリコンゲート電極２と間隔を空けて半導体
基板表面付近に導入された高濃度のＮ型不純物領域６か
らなる。さらにＮ型トランジスタ上には、電極形成のた
めのコンタクトホールが開けられたＰＳＧあるいはＢＰ
ＳＧ層間絶縁膜１０が形成され、金属電極１１が形成さ
れる。一方Ｐ型トランジスタは、窒化処理されたゲート
絶縁膜１と、ゲート絶縁膜１上に形成されたＰ型多結晶
シリコンゲート電極２と、Ｐ型多結晶シリコンゲート電
極２上に形成された金属シリサイド膜３と、金属シリサ
イド膜３上に形成されたＮＳＧ層間絶縁膜４と、Ｐ型多
結晶シリコンゲート電極２、金属シリサイド膜３、ＮＳ
Ｇ層間絶縁膜４をマスクとして自己整合的に半導体基板
表面付近に導入された低濃度のＰ型不純物領域５と、Ｐ
型多結晶シリコンゲート電極２と間隔を空けて半導体基
板表面付近に導入された高濃度のＰ型不純物領域６と、
Ｎウェル領域９からなる。さらにＰ型トランジスタ上に
は、電極形成のためのコンタクトホールが開けられたＰ
ＳＧあるいはＢＰＳＧ層間絶縁膜１０が形成され、金属
電極１１が形成される。
ト絶縁膜１と、ゲート絶縁膜１上に形成されたＰ型多結
晶シリコンゲート電極２と、Ｐ型多結晶シリコンゲート
電極２上に形成された金属シリサイド膜３と、金属シリ
サイド膜３上に形成されたＮＳＧ層間絶縁膜４と、Ｐ型
多結晶シリコンゲート電極２、金属シリサイド膜３、Ｎ
ＳＧ層間絶縁膜４をマスクとして自己整合的に半導体基
板表面付近に導入された低濃度のＮ型不純物領域５と、
Ｐ型多結晶シリコンゲート電極２と間隔を空けて半導体
基板表面付近に導入された高濃度のＮ型不純物領域６か
らなる。さらにＮ型トランジスタ上には、電極形成のた
めのコンタクトホールが開けられたＰＳＧあるいはＢＰ
ＳＧ層間絶縁膜１０が形成され、金属電極１１が形成さ
れる。一方Ｐ型トランジスタは、窒化処理されたゲート
絶縁膜１と、ゲート絶縁膜１上に形成されたＰ型多結晶
シリコンゲート電極２と、Ｐ型多結晶シリコンゲート電
極２上に形成された金属シリサイド膜３と、金属シリサ
イド膜３上に形成されたＮＳＧ層間絶縁膜４と、Ｐ型多
結晶シリコンゲート電極２、金属シリサイド膜３、ＮＳ
Ｇ層間絶縁膜４をマスクとして自己整合的に半導体基板
表面付近に導入された低濃度のＰ型不純物領域５と、Ｐ
型多結晶シリコンゲート電極２と間隔を空けて半導体基
板表面付近に導入された高濃度のＰ型不純物領域６と、
Ｎウェル領域９からなる。さらにＰ型トランジスタ上に
は、電極形成のためのコンタクトホールが開けられたＰ
ＳＧあるいはＢＰＳＧ層間絶縁膜１０が形成され、金属
電極１１が形成される。
【００２４】シート抵抗値は高融点金属シリサイド膜３
の種類と膜厚によるが、標準的には５００Åから２５０
０Åの膜厚で十数Ω／□から数Ω／□のシート抵抗値で
ある。MOSの動作そのものはP型多結晶シリコンと半導体
との仕事関数で決まるため、低電圧動作、低消費電力、
低コストに関しては図１で説明した効果と同等な効果が
得られ、ゲート電極が低抵抗化される分、さらに半導体
装置性能の向上となる。
の種類と膜厚によるが、標準的には５００Åから２５０
０Åの膜厚で十数Ω／□から数Ω／□のシート抵抗値で
ある。MOSの動作そのものはP型多結晶シリコンと半導体
との仕事関数で決まるため、低電圧動作、低消費電力、
低コストに関しては図１で説明した効果と同等な効果が
得られ、ゲート電極が低抵抗化される分、さらに半導体
装置性能の向上となる。
【００２５】ここで金属シリサイド膜３の膜厚である
が、高速動作や高周波対応に必要なシート抵抗は十数Ω
／□以下なのでこれを満たす金属シリサイド膜厚は５０
０Å以上となる。また金属シリサイド膜３の膜厚を厚く
すればシート抵抗が下がるが、プロセス上、多結晶シリ
コンゲート電極２の上に金属シリサイド膜３が形成され
るため、段差が大きくなってしまう。この段差がプロセ
ス上許容される範囲は、多結晶シリコンゲート電極厚＋
金属シリサイド膜厚＝５０００Åであるため、多結晶シ
リコンゲート電極２の膜厚は４５００Å以下である。さ
らに、Ｐ型多結晶シリコンゲート電極２を形成するため
のイオン注入時に懸念されるボロンの突き抜けを防止す
るため、多結晶シリコンゲート電極２の厚みは２０００
Å以上とする。以上の条件から、金属シリサイド膜３を
用いたゲート電極の場合、多結晶シリコンゲート電極の
膜厚は２０００Åから４５００Åの範囲であり、金属シ
リサイド膜３の膜厚は５００Åから３０００Åの範囲と
なる。
が、高速動作や高周波対応に必要なシート抵抗は十数Ω
／□以下なのでこれを満たす金属シリサイド膜厚は５０
０Å以上となる。また金属シリサイド膜３の膜厚を厚く
すればシート抵抗が下がるが、プロセス上、多結晶シリ
コンゲート電極２の上に金属シリサイド膜３が形成され
るため、段差が大きくなってしまう。この段差がプロセ
ス上許容される範囲は、多結晶シリコンゲート電極厚＋
金属シリサイド膜厚＝５０００Åであるため、多結晶シ
リコンゲート電極２の膜厚は４５００Å以下である。さ
らに、Ｐ型多結晶シリコンゲート電極２を形成するため
のイオン注入時に懸念されるボロンの突き抜けを防止す
るため、多結晶シリコンゲート電極２の厚みは２０００
Å以上とする。以上の条件から、金属シリサイド膜３を
用いたゲート電極の場合、多結晶シリコンゲート電極の
膜厚は２０００Åから４５００Åの範囲であり、金属シ
リサイド膜３の膜厚は５００Åから３０００Åの範囲と
なる。
【００２６】本発明の実施例では、Ｐ型トランジスタが
Ｎ型トランジスタに比べて比較的多く使用される半導体
集積回路装置において、チャネル長の短チャネル化が容
易となるようＰ型トランジスタを表面チャネル型のトラ
ンジスタで構成し、その駆動能力の向上と小型化を促進
させたものである。
Ｎ型トランジスタに比べて比較的多く使用される半導体
集積回路装置において、チャネル長の短チャネル化が容
易となるようＰ型トランジスタを表面チャネル型のトラ
ンジスタで構成し、その駆動能力の向上と小型化を促進
させたものである。
【００２７】また、短チャネル化に不向きな埋め込みチ
ャネルをＮ型トランジスタに適用した場合、Ｎ型トラン
ジスタのみに対しては不利益なものではあるが、従来の
埋め込みチャネルＰ型トランジスタとのパフォーマンス
の比較においては、従来より著しく向上しさせることが
できる。これは仮にＮ型とＰ型トランジスタが同一のチ
ャネル長であっても、Ｎ型トランジスタのキャリアであ
るエレクトロンの方がＰ型トランジスタのキャリアであ
るホールより移動度が大きい事による。
ャネルをＮ型トランジスタに適用した場合、Ｎ型トラン
ジスタのみに対しては不利益なものではあるが、従来の
埋め込みチャネルＰ型トランジスタとのパフォーマンス
の比較においては、従来より著しく向上しさせることが
できる。これは仮にＮ型とＰ型トランジスタが同一のチ
ャネル長であっても、Ｎ型トランジスタのキャリアであ
るエレクトロンの方がＰ型トランジスタのキャリアであ
るホールより移動度が大きい事による。
【００２８】また、Ｎ型トランジスタの最小チャネル長
を決定する際、必ずしも短チャネル効果で決まらない場
合がある。それは、Ｎ型トランジスタの基板電流による
バイポーラ動作（スナップバック現象）が生じてしまう
場合である。これは、短チャネル化に伴いドレイン電
流、ドレイン電界が増加しホットキャリアの発生が増進
されるためである。一方、Ｐ型トランジスタはホットキ
ャリアの発生がＮ型に比べて著しく少ないため、スナッ
プバック現象でチャネル長が決定されることはほとんど
ない。つまり、本発明のようなアプリケーションの場
合、一般的な微細化の常識とは反対で、Ｎ型トランジス
タよりもむしろ、Ｐ型トランジスタの方がより短チャネ
ル化が容易である。そうしたことからも、本発明のＰ型
トランジスタを表面チャネルで構成しＮ型トランジスタ
を埋め込みチャネルで構成したことはたいへん効果的で
ある。
を決定する際、必ずしも短チャネル効果で決まらない場
合がある。それは、Ｎ型トランジスタの基板電流による
バイポーラ動作（スナップバック現象）が生じてしまう
場合である。これは、短チャネル化に伴いドレイン電
流、ドレイン電界が増加しホットキャリアの発生が増進
されるためである。一方、Ｐ型トランジスタはホットキ
ャリアの発生がＮ型に比べて著しく少ないため、スナッ
プバック現象でチャネル長が決定されることはほとんど
ない。つまり、本発明のようなアプリケーションの場
合、一般的な微細化の常識とは反対で、Ｎ型トランジス
タよりもむしろ、Ｐ型トランジスタの方がより短チャネ
ル化が容易である。そうしたことからも、本発明のＰ型
トランジスタを表面チャネルで構成しＮ型トランジスタ
を埋め込みチャネルで構成したことはたいへん効果的で
ある。
【００２９】さらに、Ｎ型トランジスタのホットキャリ
ア発生は、表面チャネルよりもむしろ埋め込みチャネル
の場合の方が少ない。これは、図４に示す表面チャネル
型トランジスタと埋め込みチャネルトランジスタのホッ
トキャリア発生領域にあるように、表面チャネルではホ
ットキャリア発生領域はゲート酸化膜付近に形成される
が、埋め込みチャネルの場合、ホットキャリア発生領域
はゲート酸化膜より深い領域に形成される。このため、
ホットキャリアがトラップされ、トランジスタ特性劣化
をもたらすゲート酸化膜とチャネル領域との距離が遠ざ
かり、トランジスタ特性の劣化が少なくなる。
ア発生は、表面チャネルよりもむしろ埋め込みチャネル
の場合の方が少ない。これは、図４に示す表面チャネル
型トランジスタと埋め込みチャネルトランジスタのホッ
トキャリア発生領域にあるように、表面チャネルではホ
ットキャリア発生領域はゲート酸化膜付近に形成される
が、埋め込みチャネルの場合、ホットキャリア発生領域
はゲート酸化膜より深い領域に形成される。このため、
ホットキャリアがトラップされ、トランジスタ特性劣化
をもたらすゲート酸化膜とチャネル領域との距離が遠ざ
かり、トランジスタ特性の劣化が少なくなる。
【００３０】また、Ｎ型トランジスタの短チャネル化の
限界が、リーク電流で決定されない場合、スナップバッ
ク現象による短チャネル化の限界をブレークスルーでき
る要因となる。つまり、この場合、Ｎ型トランジスタの
短チャネル化をも推進できる。
限界が、リーク電流で決定されない場合、スナップバッ
ク現象による短チャネル化の限界をブレークスルーでき
る要因となる。つまり、この場合、Ｎ型トランジスタの
短チャネル化をも推進できる。
【００３１】さらに、本発明ではＰ型多結晶シリコンゲ
ート電極２をマスクにＮ型不純物を注入する際、Ｐ型多
結晶シリコンゲート電極２の濃度低下による、抵抗の増
大、ゲート電極の空乏化が懸念される。この課題を解決
するため、Ｐ型多結晶シリコンゲート電極２上に絶縁膜
４を形成したり、あるいは金属シリサイド膜３を形成し
さらに金属シリサイド膜３上に絶縁膜４を形成した。こ
れにより、Ｐ型多結晶シリコンゲート電極２をマスクに
Ｎ型不純物を注入する際にＰ型多結晶シリコンゲート電
極２にＮ型不純物が注入されないようにすることを可能
とすることができる。
ート電極２をマスクにＮ型不純物を注入する際、Ｐ型多
結晶シリコンゲート電極２の濃度低下による、抵抗の増
大、ゲート電極の空乏化が懸念される。この課題を解決
するため、Ｐ型多結晶シリコンゲート電極２上に絶縁膜
４を形成したり、あるいは金属シリサイド膜３を形成し
さらに金属シリサイド膜３上に絶縁膜４を形成した。こ
れにより、Ｐ型多結晶シリコンゲート電極２をマスクに
Ｎ型不純物を注入する際にＰ型多結晶シリコンゲート電
極２にＮ型不純物が注入されないようにすることを可能
とすることができる。
【００３２】さらにトランジスタのソース・ドレイン領
域の構造を見ると、不純物濃度の低い領域と不純物濃度
の高い領域からなる。ＬＤＤ構造も同じ構造をとるが、
ＬＤＤ構造はスペーサーの厚みで不純物濃度の低い領域
の幅が決まってしまう。それに対し本発明による半導体
装置では、不純物濃度の高い領域と多結晶シリコンゲー
ト電極２との間隔を、任意に設定することができる。こ
れにより、ドレイン印可電圧７Ｖの場合は０．５〜１．
０ｕｍ程度、１０Ｖの場合は０．７〜２．０ｕｍ程度、
３６Ｖの場合は２．０〜５．０ｕｍ程度に設定する。
域の構造を見ると、不純物濃度の低い領域と不純物濃度
の高い領域からなる。ＬＤＤ構造も同じ構造をとるが、
ＬＤＤ構造はスペーサーの厚みで不純物濃度の低い領域
の幅が決まってしまう。それに対し本発明による半導体
装置では、不純物濃度の高い領域と多結晶シリコンゲー
ト電極２との間隔を、任意に設定することができる。こ
れにより、ドレイン印可電圧７Ｖの場合は０．５〜１．
０ｕｍ程度、１０Ｖの場合は０．７〜２．０ｕｍ程度、
３６Ｖの場合は２．０〜５．０ｕｍ程度に設定する。
【００３３】ここで不純物濃度の低い領域と高い領域の
濃度であるが、高い領域の濃度は多結晶シリコンゲート
電極２のシート抵抗は１ｋΩ／□以下という限定から１
×１０19atoms／cm3以上となる。本発明で用いられるト
ランジスタのドレイン印加電圧は数Ｖから４０Ｖを想定
しているので、不純物濃度の低い領域の濃度は１×１０
16〜１×１０18atoms／cm3の範囲となる。
濃度であるが、高い領域の濃度は多結晶シリコンゲート
電極２のシート抵抗は１ｋΩ／□以下という限定から１
×１０19atoms／cm3以上となる。本発明で用いられるト
ランジスタのドレイン印加電圧は数Ｖから４０Ｖを想定
しているので、不純物濃度の低い領域の濃度は１×１０
16〜１×１０18atoms／cm3の範囲となる。
【００３４】図１、３に示す構造では、低濃度のＰ型不
純物領域７はボロンないしはBF2を用い濃度が１×１０
16〜１×１０18atoms／cm3程度であり、低濃度のＮ型不
純物領域５はリンないしは砒素を用い濃度が１×１０16
〜１×１０18atoms／cm3程度である。一方、高濃度のＰ
型不純物領域８はボロンないしはBF2を用い濃度が１×
１０19atoms／cm3以上であり、高濃度のＮ型不純物領域
６はリンないしは砒素を用い濃度が１×１０19atoms／c
m3以上である。
純物領域７はボロンないしはBF2を用い濃度が１×１０
16〜１×１０18atoms／cm3程度であり、低濃度のＮ型不
純物領域５はリンないしは砒素を用い濃度が１×１０16
〜１×１０18atoms／cm3程度である。一方、高濃度のＰ
型不純物領域８はボロンないしはBF2を用い濃度が１×
１０19atoms／cm3以上であり、高濃度のＮ型不純物領域
６はリンないしは砒素を用い濃度が１×１０19atoms／c
m3以上である。
【００３５】こうして得られた相補型トランジスタ装置
を構成するトランジスタはＰ型多結晶シリコンをゲート
電極に用いているため、Ｐ型トランジスタのチャネルが
表面チャネルで、Ｎ型トランジスタのチャネルが埋め込
みチャネルで形成される。この表面チャネルＰ型トラン
ジスタは従来の埋め込みチャネルＰ型トランジスタに比
べて、そのトランジスタ特性の安定度や、信頼度、パフ
ォーマンスに優れている。特にチャネル長を縮小する場
合のソース、ドレイン間リーク電流を著しく低減でき、
微細化を容易にした。
を構成するトランジスタはＰ型多結晶シリコンをゲート
電極に用いているため、Ｐ型トランジスタのチャネルが
表面チャネルで、Ｎ型トランジスタのチャネルが埋め込
みチャネルで形成される。この表面チャネルＰ型トラン
ジスタは従来の埋め込みチャネルＰ型トランジスタに比
べて、そのトランジスタ特性の安定度や、信頼度、パフ
ォーマンスに優れている。特にチャネル長を縮小する場
合のソース、ドレイン間リーク電流を著しく低減でき、
微細化を容易にした。
【００３６】本発明は主としてシリコン系の半導体装置
について述べたが、ゲルマニウムや炭化珪素、砒化ガリ
ウム等の他の材料を使用する半導体装置にも本発明が適
用できる。さらに本発明では、ゲート電極の低抵抗化が
重要な役割を果たすが、本発明で主として記述したシリ
コンゲート以外にも、Ｐ型トランジスタを表面チャネル
化できる物質等をゲート電極として用いてもよい。ま
た、実施例ではＰ型半導体基板上のトランジスタの作製
工程について記述したが、石英やサファイヤ等の絶縁性
基板上に形成された多結晶あるいは単結晶半導体被膜を
利用した薄膜トランジスタ（ＴＦＴ）の作製にも本発明
が適用できる。
について述べたが、ゲルマニウムや炭化珪素、砒化ガリ
ウム等の他の材料を使用する半導体装置にも本発明が適
用できる。さらに本発明では、ゲート電極の低抵抗化が
重要な役割を果たすが、本発明で主として記述したシリ
コンゲート以外にも、Ｐ型トランジスタを表面チャネル
化できる物質等をゲート電極として用いてもよい。ま
た、実施例ではＰ型半導体基板上のトランジスタの作製
工程について記述したが、石英やサファイヤ等の絶縁性
基板上に形成された多結晶あるいは単結晶半導体被膜を
利用した薄膜トランジスタ（ＴＦＴ）の作製にも本発明
が適用できる。
【００３７】次に本発明を実製品に適用した場合の具体
的な効果を図５を用いて説明する。図５は半導体装置に
よる正型ボルテージレギュレータの構成概要を示す。ボ
ルテージレギュレータは基準電圧回路５１.とエラーア
ンプ５２とPMOS出力素子５３と抵抗５７からなる分圧回
路５８とからなり、入力端子５４に任意の電圧が入力さ
れても常に一定の電圧を必要とされる電流値とともに出
力端子５５に出力する機能を有する半導体装置である。
的な効果を図５を用いて説明する。図５は半導体装置に
よる正型ボルテージレギュレータの構成概要を示す。ボ
ルテージレギュレータは基準電圧回路５１.とエラーア
ンプ５２とPMOS出力素子５３と抵抗５７からなる分圧回
路５８とからなり、入力端子５４に任意の電圧が入力さ
れても常に一定の電圧を必要とされる電流値とともに出
力端子５５に出力する機能を有する半導体装置である。
【００３８】近年、特に携帯機器向けのボルテージレギ
ュレータには入力電圧の低電圧化、低消費電力化、小入
出力電位差でも高電流を出力できること、出力電圧の高
精度化、低コスト化、小型化などが市場から要求されて
いる。特に低コスト化と小型化は優先度の高い要求であ
る。以上の要求に対し、本発明の構造、すなわち低コス
トで低しきい値電圧化が可能なCMOSによりエラーアンプ
やPMOS出力素子や基準電圧回路を構成し、低コストで高
抵抗かつ高精度であるP−抵抗体により分圧回路を構成
することにより低電圧動作、低消費電力、出力電圧の高
精度化への対応が可能となる。さらに最も優先度の高い
要求である低コスト化、即ちチップサイズの縮小や小型
化に対して本発明の構造は極めて多大な効果をもたらす
ことを具体的に説明する。
ュレータには入力電圧の低電圧化、低消費電力化、小入
出力電位差でも高電流を出力できること、出力電圧の高
精度化、低コスト化、小型化などが市場から要求されて
いる。特に低コスト化と小型化は優先度の高い要求であ
る。以上の要求に対し、本発明の構造、すなわち低コス
トで低しきい値電圧化が可能なCMOSによりエラーアンプ
やPMOS出力素子や基準電圧回路を構成し、低コストで高
抵抗かつ高精度であるP−抵抗体により分圧回路を構成
することにより低電圧動作、低消費電力、出力電圧の高
精度化への対応が可能となる。さらに最も優先度の高い
要求である低コスト化、即ちチップサイズの縮小や小型
化に対して本発明の構造は極めて多大な効果をもたらす
ことを具体的に説明する。
【００３９】VRは数十ｍＡから数百ｍＡの電流を出力す
るが、それはP型トランジスタ出力素子の駆動能力に１
００％依存し、製品によってはチップ面積のほぼ半分を
P型トランジスタ出力素子が占める場合がある。従って
このP型トランジスタ出力素子のサイズを如何に縮小で
きるかが低コスト化および小型化のキーとなる。
るが、それはP型トランジスタ出力素子の駆動能力に１
００％依存し、製品によってはチップ面積のほぼ半分を
P型トランジスタ出力素子が占める場合がある。従って
このP型トランジスタ出力素子のサイズを如何に縮小で
きるかが低コスト化および小型化のキーとなる。
【００４０】一方、入力電圧の低電圧化の要求と小入出
力電位差下で高電流出力の市場要求も強いことは述べた
が、これはP型トランジスタ出力素子においてゲートに
印加される電圧が小さくかつソースとドレイン間電圧が
小さい非飽和動作モードにおいて高電流であることを指
す。非飽和動作におけるMOSトランジスターのドレイン
電流は Id＝(μ・Cox・W／L)×{(Vgs−Vth)−１／２・Vds}×Vds −（１）式 Id：ドレイン電流 μ：移動度 Cox：ゲート絶縁膜容量 W：チャネル幅 L：チャネル長 Vgs：ゲート・ソース間電圧 Vth：しきい値電圧 Vds：ドレイン・ソース間電圧 で表される。面積を増やさず、VgsやVdsが小さくても十
分大きいドレインとするには、（１）式よりチャネル長
の縮小並びにVthの低下を行う必要がある。
力電位差下で高電流出力の市場要求も強いことは述べた
が、これはP型トランジスタ出力素子においてゲートに
印加される電圧が小さくかつソースとドレイン間電圧が
小さい非飽和動作モードにおいて高電流であることを指
す。非飽和動作におけるMOSトランジスターのドレイン
電流は Id＝(μ・Cox・W／L)×{(Vgs−Vth)−１／２・Vds}×Vds −（１）式 Id：ドレイン電流 μ：移動度 Cox：ゲート絶縁膜容量 W：チャネル幅 L：チャネル長 Vgs：ゲート・ソース間電圧 Vth：しきい値電圧 Vds：ドレイン・ソース間電圧 で表される。面積を増やさず、VgsやVdsが小さくても十
分大きいドレインとするには、（１）式よりチャネル長
の縮小並びにVthの低下を行う必要がある。
【００４１】本発明によるP型多結晶シリコン電極２を
ゲートとしたCMOS構造は、オフ時のリーク電流を抑制し
たまましきい値電圧の低電圧化並びにチャネル長の縮小
が行なえるため、上記のVRの低コスト化および小型化に
対して非常に有効な手段であることが理解されよう。勿
論同極ゲートCMOS技術を用いてもチップサイズに関して
は同等な効果は得られるが、コストの面で工程増となる
ため総合的には本発明ほどの効果には至らない。
ゲートとしたCMOS構造は、オフ時のリーク電流を抑制し
たまましきい値電圧の低電圧化並びにチャネル長の縮小
が行なえるため、上記のVRの低コスト化および小型化に
対して非常に有効な手段であることが理解されよう。勿
論同極ゲートCMOS技術を用いてもチップサイズに関して
は同等な効果は得られるが、コストの面で工程増となる
ため総合的には本発明ほどの効果には至らない。
【００４２】またVRにおける本発明のP型多結晶シリコ
ンゲート電極のCMOS構造による利点として、基準電圧回
路をエンハンスメント型N型トランジスタとディプリー
ション型のN型トランジスタ（以後D型NMOSと表記）で構
成する場合、E型NMOS、D型NMOS両方ともに埋込みチャネ
ル型となるため各々のトランジスタのしきい値電圧や相
互コンダクタンスの温度変化に対する変化具合を同程度
とすることができ、従来のN型多結晶シリコンをゲート
電極とした場合のE型NMOSが表面チャネル型でD型NMOSが
埋込みチャネル型から構成される基準電圧回路に比べ、
温度変化に対し出力電圧変化の小さい基準電圧回路を提
供できることも挙げられる。
ンゲート電極のCMOS構造による利点として、基準電圧回
路をエンハンスメント型N型トランジスタとディプリー
ション型のN型トランジスタ（以後D型NMOSと表記）で構
成する場合、E型NMOS、D型NMOS両方ともに埋込みチャネ
ル型となるため各々のトランジスタのしきい値電圧や相
互コンダクタンスの温度変化に対する変化具合を同程度
とすることができ、従来のN型多結晶シリコンをゲート
電極とした場合のE型NMOSが表面チャネル型でD型NMOSが
埋込みチャネル型から構成される基準電圧回路に比べ、
温度変化に対し出力電圧変化の小さい基準電圧回路を提
供できることも挙げられる。
【００４３】さらに本発明のP型多結晶シリコンゲート
電極CMOS構造により、従来のN型多結晶シリコンゲート
構造では、特にそのディプリーション型のしきい値電圧
のばらつきが大きいため実使用に耐えなかったP型トラ
ンジスタのエンハンスメント／ディプリーション型基準
電圧回路も実用可能となる。従ってエンハンスメント／
ディプリーション型による基準電圧回路においてN型ト
ランジスタもしくはP型トランジスタのどちらもが選択
が可能であり、回路設計における自由度が増えるという
利点も本発明は有している。
電極CMOS構造により、従来のN型多結晶シリコンゲート
構造では、特にそのディプリーション型のしきい値電圧
のばらつきが大きいため実使用に耐えなかったP型トラ
ンジスタのエンハンスメント／ディプリーション型基準
電圧回路も実用可能となる。従ってエンハンスメント／
ディプリーション型による基準電圧回路においてN型ト
ランジスタもしくはP型トランジスタのどちらもが選択
が可能であり、回路設計における自由度が増えるという
利点も本発明は有している。
【００４４】以上ボルテージレギュレータにおける本発
明の効果を説明したが、やはり高出力素子を搭載するス
イッチングレギュレータや低電圧動作、低消費電力、低
コスト、小型化などの要求が強いボルテージディテクタ
においても、本発明の適用によりボルテージレギュレー
タと同様に多大な効果が得られることも言及しておく。
明の効果を説明したが、やはり高出力素子を搭載するス
イッチングレギュレータや低電圧動作、低消費電力、低
コスト、小型化などの要求が強いボルテージディテクタ
においても、本発明の適用によりボルテージレギュレー
タと同様に多大な効果が得られることも言及しておく。
【００４５】
【発明の効果】本発明による実施の形態では、上記のよ
うな構造にすることによって以下のような効果がある。 Ｎ型トランジスタのゲート電極がＰ型多結晶シリコン
ゲート電極、Ｐ型トランジスタのゲート電極がＰ型多結
晶シリコンゲート電極という構造にすることによって、
Ｎ型トランジスタは埋め込みチャネル型トランジスタに
なり、Ｐ型トランジスタは表面チャネル型トランジスタ
になる。これにより、スナップバック現象でチャネル長
が決定される場合、Ｎ型トランジスタよりもむしろＰ型
トランジスタの方がより短チャネル化が容易となる。特
にボルテージレギュレータ用半導体集積回路装置におい
ては、Ｐ型トランジスタが占める面積比率が著しく大き
いため、Ｐ型トランジスタの短チャネル化による高駆動
化、小型化の効果は大きく、コスト低減効果も著しい。
さらに、表面チャネルではホットキャリア発生領域はゲ
ート酸化膜付近に形成されるが、埋め込みチャネルの場
合ホットキャリア発生領域はゲート酸化膜より深い領域
に形成されるため、ホットキャリアがトラップされ、ト
ランジスタ特性劣化をもたらすゲート酸化膜とチャネル
領域との距離が遠ざかり、トランジスタ特性の劣化が少
なくなるという効果がある。 ゲート絶縁膜を窒化処理することによって、ゲート絶
縁膜１界面の界面準位、トラップ、結晶の未結合手を窒
素が埋め、ホットエレクトロン耐性が上がり、ゲート絶
縁膜１の信頼性を向上させる。さらに、Ｐ型多結晶シリ
コンゲート電極に含まれているボロンが製造工程の熱処
理によりゲート絶縁膜１を通りぬけ、トランジスタのチ
ャネル領域に染み出すことを防ぐことができる。 トランジスタのソース・ドレイン領域の構造が不純物
濃度の低い領域と不純物濃度の高い領域からなり、さら
に不純物濃度の高い領域と多結晶シリコンゲート電極と
の間隔を、任意に設定することができる。これにより、
アプリケーションによってドレイン印可電圧を変える場
合、製造工程条件を変えることなく、不純物濃度の高い
領域と多結晶シリコンゲート電極との間隔を変えること
で対応することができるという効果がある。 Ｐ型多結晶シリコンゲート電極上、あるいは金属シリ
サイド膜上に絶縁膜を形成することにより、Ｐ型多結晶
シリコンゲート電極をマスクにＮ型不純物を注入する際
にＰ型多結晶シリコンゲート電極にＮ型不純物が注入さ
れないようにすることを可能とし、Ｐ型多結晶シリコン
ゲート電極の濃度低下による抵抗の増大、ゲート電極の
空乏化を防ぐ効果がある。
うな構造にすることによって以下のような効果がある。 Ｎ型トランジスタのゲート電極がＰ型多結晶シリコン
ゲート電極、Ｐ型トランジスタのゲート電極がＰ型多結
晶シリコンゲート電極という構造にすることによって、
Ｎ型トランジスタは埋め込みチャネル型トランジスタに
なり、Ｐ型トランジスタは表面チャネル型トランジスタ
になる。これにより、スナップバック現象でチャネル長
が決定される場合、Ｎ型トランジスタよりもむしろＰ型
トランジスタの方がより短チャネル化が容易となる。特
にボルテージレギュレータ用半導体集積回路装置におい
ては、Ｐ型トランジスタが占める面積比率が著しく大き
いため、Ｐ型トランジスタの短チャネル化による高駆動
化、小型化の効果は大きく、コスト低減効果も著しい。
さらに、表面チャネルではホットキャリア発生領域はゲ
ート酸化膜付近に形成されるが、埋め込みチャネルの場
合ホットキャリア発生領域はゲート酸化膜より深い領域
に形成されるため、ホットキャリアがトラップされ、ト
ランジスタ特性劣化をもたらすゲート酸化膜とチャネル
領域との距離が遠ざかり、トランジスタ特性の劣化が少
なくなるという効果がある。 ゲート絶縁膜を窒化処理することによって、ゲート絶
縁膜１界面の界面準位、トラップ、結晶の未結合手を窒
素が埋め、ホットエレクトロン耐性が上がり、ゲート絶
縁膜１の信頼性を向上させる。さらに、Ｐ型多結晶シリ
コンゲート電極に含まれているボロンが製造工程の熱処
理によりゲート絶縁膜１を通りぬけ、トランジスタのチ
ャネル領域に染み出すことを防ぐことができる。 トランジスタのソース・ドレイン領域の構造が不純物
濃度の低い領域と不純物濃度の高い領域からなり、さら
に不純物濃度の高い領域と多結晶シリコンゲート電極と
の間隔を、任意に設定することができる。これにより、
アプリケーションによってドレイン印可電圧を変える場
合、製造工程条件を変えることなく、不純物濃度の高い
領域と多結晶シリコンゲート電極との間隔を変えること
で対応することができるという効果がある。 Ｐ型多結晶シリコンゲート電極上、あるいは金属シリ
サイド膜上に絶縁膜を形成することにより、Ｐ型多結晶
シリコンゲート電極をマスクにＮ型不純物を注入する際
にＰ型多結晶シリコンゲート電極にＮ型不純物が注入さ
れないようにすることを可能とし、Ｐ型多結晶シリコン
ゲート電極の濃度低下による抵抗の増大、ゲート電極の
空乏化を防ぐ効果がある。
【図１】本発明の半導体装置の構造断面図である。
【図２】従来の半導体装置の構造断面図である。
【図３】本発明の半導体装置の構造断面図である。
【図４】本発明の半導体装置の概略断面図である。
【図５】本発明によるボルテージレギュレータの構成概
要図である。
要図である。
１ ゲート絶縁膜 ２ Ｐ型多結晶シリコンゲート電極 ３ 金属シリサイド膜 ４ 絶縁膜 ５ 低濃度のＮ型不純物領域 ６ 高濃度のＮ型不純物領域 ７ 低濃度のＰ型不純物領域 ８ 高濃度のＰ型不純物領域 ９ Ｎウェル １０ 層間絶縁膜 １１ 金属電極 １２ 半導体基板 ２１ ゲート絶縁膜 ２２ Ｎ型多結晶シリコンゲート電極 ２３ スペーサー ３１ ゲート電極 ３２ ゲート絶縁膜 ３３ チャネル領域 ３４ Ｎ型ドレイン領域 ３５ ホットキャリア発生領域 ３６ ピンチオフ点 ３７ 半導体基板 ５１ 基準電圧回路 ５２ エラーアンプ ５３ Ｐ型トランジスタ出力素子 ５４ 入力端子 ５５ 出力素子 ５６ 接地端子 ５７ 抵抗 ５８ 分圧回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１７Ｌ ６１３Ａ 29/62 Ｇ 27/08 ３２１Ｅ Ｆターム(参考） 4M104 AA01 AA09 BB01 BB40 CC05 DD19 DD26 EE03 EE14 FF13 FF14 GG09 GG10 GG14 HH16 HH20 5F048 AA00 AA07 AA09 AB08 AC02 AC03 AC04 BA01 BA16 BB06 BB07 BB08 BB11 BB12 BC06 BD05 BE04 DA00 5F110 AA04 AA09 AA30 BB04 CC02 DD03 DD04 EE05 EE09 EE11 EE14 EE31 FF03 GG02 GG12 GG13 HJ01 HJ04 HJ13 HM15 NN02 NN22 NN25 QQ11 5F140 AA02 AA23 AA28 AA39 AB03 AC01 AC36 BA01 BA02 BA03 BA07 BB06 BD07 BE08 BF04 BF11 BF18 BF38 BG08 BH15 BH49 BK02 BK13 CC05 CC07
Claims (9)
- 【請求項１】 Nチャネル型MOSトランジスタとPチャネ
ル型MOSトランジスタを有する相補型MOS半導体装置にお
いて、前記Nチャネル型MOSトランジスタのゲート電極の
導電型がP型であり、前記Pチャネル型MOSトランジスタ
のゲート電極の導電型がP型であり、かつ、Ｎチャネル
型ＭＯＳトランジスタ、Ｐチャネル型ＭＯＳトランジス
タのゲート絶縁膜は窒化処理されていることを特徴とす
る相補型MOS半導体装置。 - 【請求項２】 前記Nチャネル型MOSトランジスタのP型
ゲート電極および前記Pチャネル型MOSトランジスタのP
型ゲート電極が第一の多結晶シリコンからなることを特
徴とする請求項１記載の相補型MOS半導体装置。 - 【請求項３】 前記Nチャネル型MOSトランジスタのP型
ゲート電極および前記Pチャネル型MOSトランジスタのP
型ゲート電極が第一の多結晶シリコンと第一の高融点金
属シリサイドと絶縁膜との積層からなるポリサイド構造
であることを特徴とする請求項１記載の相補型MOS半導
体装置。 - 【請求項４】 前記Nチャネル型MOSトランジスタおよび
前記Pチャネル型MOSトランジスタは、ドレイン側だけが
前記P型ゲート電極と平面的にオーバーラップしている
かもしくはソースとドレインの両方が前記P型ゲート電
極と平面的にオーバーラップしている低不純物濃度の拡
散層と、ドレイン側だけが前記P型ゲート電極と平面的
にオーバーラップしないかもしくはソースとドレインの
両方が前記P型ゲート電極と平面的にオーバーラップし
ない高不純物濃度の拡散層とからなる第二の構造のMOS
トランジスタを含むことを特徴とする請求項１、２、３
に記載の相補型MOS半導体装置。 - 【請求項５】 前記第一の多結晶シリコン単層からなる
前記P型ゲート電極の膜厚は２０００Åから５０００Å
の範囲であることを特徴とする請求項１から４記載の相
補型MOS半導体装置。 - 【請求項６】 前記第一の多結晶シリコンと前記第一の
高融点金属シリサイドとの積層である前記ポリサイド構
造からなる前記P型ゲート電極において、前記第一の多
結晶シリコンの膜厚が２０００Åから４５００Åの範囲
であり、前記第一の高融点金属シリサイドの膜厚が５０
０Åから３０００Åの範囲であることを特徴とする請求
項１から５に記載の相補型MOS半導体装置。 - 【請求項７】 前記第二の構造のMOSトランジスタにお
ける前記低不純物濃度拡散層の不純物濃度が１×１０16
〜１×１０18atoms／cm3であり、前記第一の構造のMOS
トランジスタおよび前記第二の構造のMOSトランジスタ
における前記高不純物濃度拡散層の不純物濃度が１×１
０19atoms／cm3以上であることを特徴とする請求項１か
ら６に記載の相補型MOS半導体装置。 - 【請求項８】 前記Nチャネル型MOSトランジスタの前記
第二の構造のMOSトランジスタにおける前記低不純物濃
度拡散層の不純物が砒素またはリンであり、前記Nチャ
ネル型MOSトランジスタの前記第一の構造のMOSトランジ
スタおよび前記第二の構造のMOSトランジスタにおける
前記高不純物濃度拡散層の不純物が砒素またはリンであ
ることを特徴とする請求項１から７に記載の相補型MOS
半導体装置。 - 【請求項９】 前記Pチャネル型MOSトランジスタの前記
第二の構造のMOSトランジスタにおける前記低不純物濃
度拡散層の不純物がボロンまたはBF2であり、前記Pチャ
ネル型MOSトランジスタの前記第一の構造のMOSトランジ
スタおよび前記第二の構造のMOSトランジスタにおける
前記高不純物濃度拡散層の不純物がボロンまたはBF2で
あることを特徴とする請求項１から８に記載の相補型MO
S半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001106095A JP2002299469A (ja) | 2001-04-04 | 2001-04-04 | 半導体装置 |
| US10/116,641 US20020149038A1 (en) | 2001-04-04 | 2002-04-03 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001106095A JP2002299469A (ja) | 2001-04-04 | 2001-04-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002299469A true JP2002299469A (ja) | 2002-10-11 |
Family
ID=18958669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001106095A Pending JP2002299469A (ja) | 2001-04-04 | 2001-04-04 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20020149038A1 (ja) |
| JP (1) | JP2002299469A (ja) |
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-
2001
- 2001-04-04 JP JP2001106095A patent/JP2002299469A/ja active Pending
-
2002
- 2002-04-03 US US10/116,641 patent/US20020149038A1/en not_active Abandoned
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| Publication number | Publication date |
|---|---|
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