[go: up one dir, main page]

JP2002289733A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2002289733A
JP2002289733A JP2001089258A JP2001089258A JP2002289733A JP 2002289733 A JP2002289733 A JP 2002289733A JP 2001089258 A JP2001089258 A JP 2001089258A JP 2001089258 A JP2001089258 A JP 2001089258A JP 2002289733 A JP2002289733 A JP 2002289733A
Authority
JP
Japan
Prior art keywords
circuit board
wiring
semiconductor device
wiring pattern
sealing resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001089258A
Other languages
English (en)
Other versions
JP4626919B2 (ja
Inventor
Shuichi Matsuda
修一 松田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2001089258A priority Critical patent/JP4626919B2/ja
Priority to US10/106,495 priority patent/US7084511B2/en
Publication of JP2002289733A publication Critical patent/JP2002289733A/ja
Priority to US11/447,148 priority patent/US7268439B2/en
Application granted granted Critical
Publication of JP4626919B2 publication Critical patent/JP4626919B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49431—Connecting portions the connecting portions being staggered on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

(57)【要約】 （修正有） 【課題】 回路基板上に半導体チップを封止するための
封止樹脂をモールド成形した構成の半導体装置におい
て、封止樹脂の漏れ出しによる樹脂バリ量を低減し、さ
らに配線層の潰れによる断線の発生を防止する。 【解決手段】 表面に複数本の配線パターンＨＰが形成
され、かつ当該配線パターンを絶縁被覆するためのソル
ダーレジスト１１５が形成された回路基板１０１上に半
導体チップ１０５を封止するための封止樹脂１０３をモ
ールド成形してなる半導体装置において、配線パターン
ＨＰは封止樹脂１０３のモールドライン領域ＭＬＡでは
隣接する配線パターンＨＰの間隔ｄをほぼ均一にする。
封止樹脂１０３をモールド成形する際に、金型と回路基
板との間に隙間が生じることがない。また、金型により
加えられる荷重は各配線パターンに対して均等に分散さ
れる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は回路基板の表面を半
導体チップと共に樹脂封止する半導体装置に関し、特に
樹脂封止による半導体装置の信頼性の低下を防止した半
導体装置に関するものである。
【０００２】
【従来の技術】半導体装置の薄型化、多ピン化の要求に
伴い、ＢＧＡ（Ball Grid Array)構造の半導体装置（以
下、ＢＧＡ型半導体装置と称する）が提案されている。
このＢＧＡ型半導体装置は、半導体チップを回路基板に
搭載し、当該回路基板に設けた半田ボールを外部接続用
端子として構成したものであり、パッケージの厚さをほ
ぼ回路基板の厚さ程度に抑えることができ、かつ多数の
半田ボールを高密度に配列することが可能であるため、
薄型化、多ピン化の要求に応えることが可能である。ま
た、近年では、半田ボールを回路基板の表面側に配列す
ることで、回路基板の裏面側にヒートスプレッダ（放熱
板）を配置することを可能にし、半導体装置の放熱性を
高めて半導体装置の特性の向上を図った半導体装置も提
案されている。このような半導体装置をＥＢＧＡ（Enha
nced Ball Grid Array) と称するが、本明細書ではＡＢ
ＧＡ（Advanced Ball Grid Array) 型半導体装置と称し
ている。
【０００３】図１１は従来のＡＢＧＡ型半導体装置の一
部を破断した平面図、図１２はその一部領域Ｓ２の拡大
平面図、図１３は図１２のＤＤ線に沿う一部を省略した
拡大断面図である。図外の金属板材からなるヒートスプ
レッダの表面上に、詳細な図示は省略した多層構造の回
路基板４０１が接着されるとともに、当該回路基板の中
央に設けられた開口部４１１内において前記ヒートスプ
レッダの表面上に半導体チップ４０５が搭載される。前
記半導体チップ４０５は回路基板４０１の表面に形成さ
れている配線層４２１で構成される多数本の配線パター
ンＨＰの一端部に形成されたボンディングパッド４２６
に対してボンディングワイヤ４０６により電気接続され
る。前記配線層４２１はスルーホール４２５を通して前
記回路基板４０１の下層の図外の配線層に電気接続され
るとともに、回路基板４０１の表面に設けられたソルダ
ーレジスト４１５により絶縁被覆されている。その上
で、前記半導体チップ４０５、ボンディングワイヤ４０
６等を覆うように封止樹脂４０３がモールド成形されて
いる。このモールド成形に際しては、前述のように半導
体チップ４０５が搭載された回路基板４０１を樹脂成形
装置にセットし、回路基板４０１を上下から挟むように
金型を配置した上で、当該金型内に封止樹脂を注入して
硬化させることで成形が行われる。また、回路基板４０
１の封止樹脂４０３が設けられない表面の周辺部には、
前記配線パターンＨＰの他端部に形成されたボールパッ
ド４２７が配列されており、このボールパッド４２７上
に半田ボール４０４が形成される。
【０００４】
【発明が解決しようとする課題】このような従来のＡＢ
ＧＡ型半導体装置においては、次のような問題が生じて
いる。第１は、封止樹脂４０３のモールド成形を行った
ときに、樹脂の一部が回路基板４０１の表面に沿って周
辺部にまで流れ出て硬化されるため、図１１に一例を示
すように、封止樹脂の外形ラインであるモールドライン
ＭＬ（ここでは前記ＤＤ線に沿うラインに一致する）か
ら外周側に向けての樹脂バリＸが発生する。特に、樹脂
がボールパッド４２７の形成領域にまで流れ出たときに
は、ボールパッド４２７の表面上に樹脂バリＸが形成さ
れることになる。このような樹脂バリが生じると、ボー
ルパッド４２７上に半田ボール４０４を形成するときに
樹脂バリＸによって半田ボール４０４を形成するための
金属材料がボールパッド４２７の表面上に形成されず、
あるいは形成された場合でも半田ボール４０４を形成し
た後の他の工程中、搬送中等に半田ボールが脱落してし
まうことがある。第２は、封止樹脂４０３の成形を行っ
たときに、封止樹脂４０３の外形線、すなわちモールド
ラインＭＬに沿った部分において配線パターンＨＰを形
成している配線層４２１に厚さ方向の潰れが生じ、極端
な場合には配線層４２１が断線されてしまうことがあ
る。したがって、従来のＡＢＧＡ型半導体装置では、こ
のような半田ボールの接合不良や配線層の断線等の不良
の発生により、半導体装置の製造歩留りが低下するとと
もに、半導体装置の信頼性が低下するという問題が生じ
ている。
【０００５】このような問題が生じる原因については、
本発明者の検討によれば、次の通りである。図１１に示
したように、従来のＡＢＧＡ型半導体装置の回路基板で
は、表面に形成されている多数本の配線パターンＨＰ
は、半導体チップ４０５に対してボンディングワイヤ４
０６で接続されるボンディングパッド４２６と、半田ボ
ール４０４が形成されるボールパッド４２７との間の配
線長が可及的に短くなるように各配線層は直線的に延長
されている。また、矩形をした回路基板４０１の四辺領
域と四隅領域とでは、単位面積当たりの配線パターンＨ
Ｐの本数に差が生じる。これらの理由により、図１２に
示す構成例の場合には、配線パターンＨＰ１１〜ＨＰ１
５には、隣接する配線パターンとの間隔が小さい間隔寸
法ｄ１の密の領域と、大きい間隔寸法ｄ２の粗の領域が
生じることになり、その結果、回路基板４０１の表面で
は、図１３に示すように、配線パターンＨＰ１１〜ＨＰ
１５が密な領域に対して、配線パターンが粗の領域では
ソルダーレジスト４１５の表面が相対的に凹む状態とな
る。
【０００６】そのため、配線パターンの粗密によるソル
ダーレジスト４１５の表面凹凸が生じている回路基板で
は、搭載した半導体チップ等を封止樹脂で封止する際
に、図１４に図１３と同様のモールドラインＭＬに沿っ
た断面図を示すように、樹脂成形装置において回路基板
を上側金型ＵＫと下側金型ＤＫとの間に挟持したとき
に、配線パターンが密の領域ではソルダーレジスト４１
５が若干押し潰されて平坦化されて上側金型ＵＫに対し
て密接した状態となるが、配線パターンが粗の領域では
ソルダーレジスト４１５の表面と上側金型ＵＫとの間に
隙間ＳＰが生じる状態となる。したがって、金型のキャ
ビティ内に樹脂を注入してモールドを行ったときに、樹
脂の一部が隙間ＳＰを通して封止領域よりも外側に漏れ
出し、前述したように回路基板４０１上のモールドライ
ンＭＬを越えて周辺部のボールパッド４２７の領域にま
で流れ出し、硬化したときに樹脂バリＸが発生してしま
うことになる。
【０００７】また、封止樹脂のモールド成形時に、樹脂
成形装置において回路基板が上下の金型ＵＫ，ＤＫ間に
挟持されたときに、その挟持力によって回路基板４０１
には厚さ方向の荷重が加えられる。このとき、配線パタ
ーンＨＰが密の領域では荷重が多くの配線パターンに分
散されるため、個々の配線パターンに加えられる荷重は
低減されるが、配線パターンが粗の領域では荷重の分散
効果は少なくため、個々の配線パターンに加えられる荷
重は相対的に大きなものとなる。そのため、当該荷重に
よって配線パターンが粗の領域の配線パターンは厚さ方
向に潰されることになり、配線パターンの厚さが低減し
て電気抵抗が増大する要因となり、あるいは場合によっ
ては配線パターンが断線してしまうことになる。
【０００８】なお、以上の説明はＡＢＧＡ型半導体装置
について説明したが、半田ボールが回路基板の裏面側に
配列されているＢＧＡ型半導体装置においても同様であ
る。例えば、特開平１１−３１７４７２号公報や特開平
９−２１９４７０号公報には、ＢＧＡ型半導体装置にお
いて、回路基板の周縁部において樹脂バリが発生し、回
路基板を個々の半導体装置に対応して切断分離する際に
問題が生じることが記載されている。そして、この樹脂
バリの発生を防止するために、前者の公報の技術では、
モールドラインに沿って第２のソルダーレジストを積層
し、この第２のソルダーレジストにより回路基板と金型
との隙間を塞いで樹脂の漏れ出しを防止している。ま
た、後者の技術では、モールドラインに沿ってダミー配
線と樹脂層、あるいは樹脂層のみで構成されるダム枠を
形成し、このダム枠により回路基板と金型との隙間を塞
いで樹脂の漏れ出しを防止している。
【０００９】しかしながら、このように回路基板と金型
との隙間を塞ぐための第２のソルダーレジストやダム枠
を形成する技術では、これら第２のソルダーレジストや
ダム枠を形成するための工程が必要であり、工程数の増
加による半導体装置のコスト高を生じる要因になる。ま
た、第２のソルダーレジストやダム枠は、封止樹脂のモ
ールドラインに沿って形成されていないと樹脂の漏れを
有効に防止することができないため、第２のソルダーレ
ジストやダム枠を高精度に位置決めして形成する必要が
あり、特に小型化された半導体装置では位置決め精度の
要求も高いものになり、その結果、半導体装置の製造が
困難になり、かつ製造工程が煩雑なものになる。
【００１０】本発明の目的は、回路基板の表面上に半導
体チップを封止するための封止樹脂をモールドした構成
の半導体装置を容易に製造することを可能にする一方
で、封止樹脂の漏れ出しによる樹脂バリ量を低減し、さ
らに配線層の潰れによる断線の発生を防止した半導体装
置を提供するものである。
【００１１】
【課題を解決するための手段】本発明の半導体装置は、
少なくとも表面に複数本の配線パターンが形成され、か
つ当該配線パターンを絶縁被覆するためのソルダーレジ
スト層が形成された回路基板と、前記配線パターンに電
気接続される半導体チップとを備え、前記回路基板の表
面上に前記半導体チップを封止するための封止樹脂をモ
ールド成形してなる半導体装置において、前記配線パタ
ーンは前記封止樹脂の周縁に沿う領域において、隣接す
る配線パターンの間隔がほぼ均一であることを特徴とす
る。ここで、前記配線パターンは、一端部において前記
半導体チップに電気接続され、他端部は前記封止樹脂の
内部から外部にまで延長され、当該他端部側において外
部接続電極に接続される。
【００１２】本発明の半導体装置の第１の形態では、前
記回路基板は裏面にヒートスプレッダを一体に有すると
ともに中央領域には開口部が設けられ、前記開口部内に
おいて前記ヒートスプレッダに前記半導体チップがマウ
ントされて前記配線パターンの一端部に電気接続され、
前記回路基板の表面の前記封止樹脂の外周領域には、前
記配線パターンの他端部に外部接続用の電極が配置され
る。あるいは、回路基板は表面の中央領域に半導体チッ
プがマウントされて前記配線パターンの一端部に電気接
続され、前記回路基板の表面の前記封止樹脂の外周領域
には、前記配線パターンの他端部に外部接続用の電極が
配置される。また、第２の形態では、前記回路基板の表
面上には前記半導体チップがマウントされて前記配線パ
ターンに電気接続され、前記回路基板の裏面には、前記
配線パターンとスルーホールにより電気接続される外部
接続用の電極が配置される。
【００１３】また、本発明においては、前記複数本の配
線パターン間にはダミー配線パターンが設けられ、隣接
する前記配線パターンの間隔、及び前記配線パターンと
前記ダミー配線パターンとの間隔がほぼ均一である構成
としてもよい。この場合、前記ダミー配線パターンは固
定電位に接続されることが好ましい。例えば、前記回路
基板は多層配線構造であり、中間層に電源配線層、グラ
ンド配線層等の固定電位配線層が形成され、前記固定電
位配線層はスルーホールにより前記ダミー配線パターン
に電気接続される構成とする。
【００１４】本発明によれば、複数本の配線パターンの
間隔寸法が均一であるため、回路基板の表面上に封止樹
脂をモールド成形する際に、各配線パターン間におい
て、回路基板に当接された金型のクランプ部と回路基板
の表面との間に隙間が生じることがなくなる。したがっ
て、金型のキャビティ内に封止用の樹脂を圧入して封止
樹脂をモールド成形したときに、樹脂がクランプ部と回
路基板の表面との間から外側に漏れ出ることはなく、封
止樹脂の外周領域での樹脂バリの発生を防止することが
可能になる。また、金型の挟持力によってモールドライ
ン領域において配線パターンに荷重が加えられたとき
に、当該荷重は各配線パターンに対して均等に分散され
た状態で加えられることになり、配線パターンが金型に
よって押し潰されて断線するようなこともない。
【００１５】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は本発明をＡＢ
ＧＡ型半導体装置に適用した実施形態の概略斜視図、図
２は封止樹脂の一部を破断した平面図、図３は図２の要
部領域Ｓ１の拡大平面図、図４は図２のＡＡ線に沿う拡
大断面図、図５は図３のＢＢ線に沿う一部を省略した拡
大断面図である。図１に示すように、ＡＢＧＡ型半導体
装置は、回路基板１０１の下面に熱伝導性の高い金属板
で構成されたヒートスプレッダ１０２が一体に接着され
ている。前記回路基板１０２の中央領域にはモールド成
形された封止樹脂１０３が設けられ、後述するように半
導体チップ等を封止している。また、前記回路基板１０
１の表面の周辺領域には、多数の半田ボール１０４が格
子状に配列されている。このようなＡＢＧＡ型半導体装
置は、図外の実装基板に実装する場合には、半田ボール
１０４が形成されている表面側を実装基板の表面に対向
配置し、半田ボール１０４を加熱溶融して実装基板の配
線パターンに接続する表面実装により行われることにな
る。また、この実装状態では、封止された半導体チップ
で発生された熱はヒートスプレッダ１０２により効率的
に放熱されることになる。
【００１６】図２ないし図４に示すように、前記回路基
板１０１は前記ヒートスプレッダ１０２と同じ外形寸法
をした正方形に近い平面形状とされており、その中央領
域には後述する半導体チップよりも一回り大きな開口部
１１１が形成されている。前記回路基板１０１は、本実
施形態では４層の配線構造として形成されている。すな
わち、ガラス・エポキシ樹脂等の絶縁板からなるコア１
１２の両面にはそれぞれ金属薄膜が貼り付けられてお
り、リソグラフィ技術により各金属薄膜がパターン形成
して所要の配線パターンの配線層１２２，１２３が形成
される。さらに各配線層１２２，１２３の表面上にはそ
れぞれ樹脂を薄膜状に形成したプリプレグ１１３，１１
４と金属薄膜を載せ、キュアを行って一体化した上でリ
ソグラフィ技術により前記金属薄膜をパターン形成して
配線層１２１，１２４が形成される。これにより、前記
コア１１２及びプリプレグ１１３，１１４を挟んで上下
に互いに絶縁された４層の配線層が形成されることにな
り、上層から第１配線層１２１、第２配線層１２２、第
３配線層１２３、及び第４配線層１２４として構成され
る。そして、前記各配線層のうち、最上層の第１配線層
１２１は信号配線層として構成されているが、他の配線
層は、例えば、第２配線層１２２は信号配線層として、
第３配線層１２３は電源配線層として、第４配線層１２
４はグランド配線層としてそれぞれ構成されている。ま
た、前記回路基板１０１の所要箇所にはスルーホール１
２５が設けられ、前記第１ないし第４の各配線層１２１
〜１２４は前記スルーホール１２５によって相互に電気
接続されている。さらに、前記回路基板１０１の表裏
面、すなわち前記第１配線層１２１及び第４配線層１２
４の各の表面上には絶縁材からなるソルダーレジスト１
１５が塗布形成され、各配線層１２１，１２４の表面が
絶縁保護されている。
【００１７】前記第１配線層１２１は、図２及び図３に
示すように、前記回路基板１０１の中央領域の前記開口
部１１１の周縁に沿った位置に配置された一端部から回
路基板１０１の周辺方向に向けて短い寸法で、あるいは
長い寸法でそれぞれ他端部に向けて延長された多数本の
細幅の配線パターンＨＰとして形成されている。前記第
１配線層１２１の各配線パターンＨＰはほぼ全長にわた
って等しい幅寸法に形成されているが、それぞれの一端
部は配線幅が若干大きく形成されるとともに、各一端部
の領域のソルダーレジスト１１５が除去されて第１配線
層１２１の表面が露出され、ボンディングパッド１２６
として形成されている。また、前記各配線パターンＨＰ
の他端部は配線幅が更に大きく形成されるとともに、各
他端部におけるソルダーレジスト１１５がそれぞれ除去
されて第１配線層１２１の表面が露出され、ボールパッ
ド１２７として形成されている。ここで、前記配線パタ
ーンＨＰのうち、短い寸法のものは一端部が内側ライン
に沿って配置され、長い寸法のものは一端部がその外側
ラインに沿って配置され、これにより前記ボンディング
パッド１２６は、前記開口部１１１の周縁に沿って２列
に配列されている。また、同じく配線パターンＨＰのう
ち、短い寸法の他端部はスルーホール１２５により終端
され、下層の配線層に電気接続される。一方、長い寸法
の他端部は前記ボールパッド１２７として形成されてお
り、各ボールパッド１２７は回路基板１０１の外周に沿
って複数列、ここでは２列の格子状に配列されている。
【００１８】さらに、前記配線パターンＨＰのうち、長
い寸法のものは、それぞれボンディングパッド１２６と
ボールパッド１２７との間で可及的に直線部分が長くな
るように延長配置されており、そのために各配線パター
ンＨＰの間隔はボンディングパッド１２６やボールパッ
ド１２７の近傍領域においては必ずしも均一にはされて
いないが、回路基板１０１上における前記封止樹脂１０
３の外周縁に沿った領域、すなわち図２及び図３に一点
鎖線で示すモールドラインＭＬ（ここではＢＢ線に一致
する）に沿った所要の幅の二点鎖線で示す幅領域（以
下、モールドライン領域と称する）ＭＬＡにおいては、
図５に示す５本の配線パターンＨＰ１〜ＨＰ５の間に生
じる当該モールドラインＭＬに沿った方向の空隙の幅寸
法（以下、間隔寸法と称する）ｄが均一になるようにパ
ターン形状が設定されている。例えば、図５の例の場合
に、各配線パターンＨＰ１〜ＨＰ５の厚さが２５μｍ、
配線幅が７０μｍで、その上に塗布形成するソルダーレ
ジスト１１５の厚さが約２０μｍの場合には、各配線パ
ターンＨＰ１〜ＨＰ５の間隔寸法ｄを０．２５〜０．３
ｍｍ程度の寸法で均一なものとする。また、モールド成
形時における金型との位置合わせ精度の誤差を考慮し、
前記モールドラインＭＬの設計上の位置を含んだ０．４
ｍｍ程度の幅のモールドライン領域ＭＬＡにおいて前記
配線パターンＨＰ１〜ＨＰ５の間隔寸法ｄが均一になる
ようにパターン形状の設計が行われている。
【００１９】また、前記回路基板１０１の四隅領域のよ
うに、単位面積に対する配線パターンＨＰの本数が少な
い領域では、配線パターンＨＰの密度が粗になり、前記
した間隔寸法ｄで配線パターンＨＰを配置することが難
しいため、配線パターンＨＰ間にダミー配線パターンＤ
Ｐを形成し、少なくとも前記モールドライン領域ＭＬＡ
において当該ダミー配線パターンＤＨＰと配線パターン
ＨＰとの間隔寸法ｄを前記した均一の寸法となるように
設定している。そして、前記ダミー配線パターンＤＨＰ
は前記スルーホール１２６により第３配線層１２３の電
源配線層、あるいは第４配線層１２４のグランド配線層
等に電気接続し、固定電位状態に保っている。なお、ダ
ミー配線パターンＤＨＰは図２に示したような太い幅の
配線パターンとして形成してもよく、あるいは複数本の
細い配線パターンを集合した状態に形成してもよい。ま
た、ダミー配線パターンＤＨＰを電気的にフローティン
グ状態とすると、配線パターンＨＰとの間に寄生する容
量等によって配線パターンＨＰにノイズが発生する要因
となる。一方、ダミー配線パターンＤＨＰを形成するこ
となく、配線パターンＨＰの幅をモールドライン領域Ｍ
ＬＡにおいて部分的に増大することで間隔寸法を均一化
することが考えられるが、この構成では幅を増大した部
分において配線パターンＨＰを通流される電流に乱れが
生じ、ノイズを発生する原因となる。
【００２０】以上の構成の回路基板を用いた半導体装置
の製造工程を図６の工程図を参照して説明する。先ず、
図６（ａ）のように、回路基板１０１は、裏面側、すな
わち第４配線層１２４側において前記ヒートスプレッダ
１０２の表面に接着剤１３１により接着される。このと
き、接着剤１３１に導電性接着剤を用い、グランド配線
層として構成されている第４配線層１２４とヒートスプ
レッダ１０２を電気接続してヒートスプレッダをグラン
ド電位に固定するようにしてもよい。次いで、図６
（ｂ）のように、前記回路基板１０１の開口部１１１内
に露呈される前記ヒートスプレッダ１０２の表面上に、
接着剤あるいはロー材１３２を用いて半導体チップ１０
５がマウントされる。そして、前記半導体チップ１０５
の表面に形成されている電極パッド１４１と、前記回路
基板１０１のボンディングパッド１２６とがボンディン
グワイヤ１０６により相互に接続され、半導体チップ１
０５は前記回路基板１０１の各配線パターンＨＰに電気
接続される。
【００２１】そして、図６（ｃ）のように、前記半導体
チップ１０５、ボンディングワイヤ１０６を含む領域に
封止樹脂１０３がモールド成形され、当該半導体チップ
１０５、ボンディングワイヤ１０６、および回路基板１
０１のボンディングパッド１２６を含む領域が封止樹脂
１０３によって封止される。前記封止樹脂１０３のモー
ルド成形に際しては、前述までの工程で形成された半導
体装置を樹脂成形装置の下側金型ＤＫ上に載置し、上側
金型ＵＫを下降して両金型で半導体装置を挟持する。前
記上側金型ＵＫの下面には前記封止樹脂に対応した形状
のキャビティＣＡが形成されており、また、当該キャビ
ティＣＡの外縁に沿った領域はクランプ部ＣＬとして前
記回路基板１０１の上面に当接可能に構成されている。
そのため、前記上側金型ＵＫがモールドライン領域ＭＬ
Ａにおいて回路基板１０１の上面に当接されたときに
は、上下の金型の挟持力によってクランプ部ＣＬはモー
ルドライン領域ＭＬＡのソルダーレジスト１１５の表面
を若干押し潰した状態となる。このとき、図７に図５同
様な領域の状態を拡大して示すように、モールドライン
領域ＭＬＡでは、配線パターンＨＰ１〜ＨＰ５が均一な
間隔寸法ｄに形成されているため、各配線パターンＨＰ
１〜ＨＰ５間のソルダーレジスト１１５の表面に、図１
３に示した従来技術のような顕著な凹みが生じることは
なく、クランプ部ＣＬの当接面とソルダーレジスト１１
５の表面との間に図１４に示したような隙間が生じるこ
とはない。このとき、配線パターンＨＰ１〜ＨＰ５間に
ソルダーレジスト１１５の表面の微小な凹みは生じてい
るが、前記したようなクランプ部ＣＬによるソルダーレ
ジスト１１５の表面の潰れによって当該凹みによる隙間
が生じることはない。
【００２２】したがって、図６（ｄ）のように、その状
態で金型のキャビティ内に封止用の樹脂１０３を圧入
し、前記半導体チップ１０５、ボンディングワイヤ１０
６、回路基板１０１のボンディングパッド１２６を含む
領域、すなわちモールドラインＭＬで囲まれる領域を樹
脂で封止した場合においても、封止樹脂１０３がクラン
プ部ＣＬと回路基板１０１の表面との間から外側に漏れ
出ることはなく、樹脂バリの発生を防止することが可能
になる。また、このとき、金型の挟持力によってモール
ドラインＭＬの近傍領域において配線パターンＨＰに荷
重が加えられることになるが、配線パターンＨＰがモー
ルドライン領域ＭＬＡにおいて均一な間隔寸法に形成さ
れているため、当該荷重は各配線パターンＨＰに対して
均等に分散された状態で加えられることになり、配線パ
ターンＨＰがモールドラインＭＬの近傍領域において押
し潰されて厚さが低減され、あるいは断線するようなこ
ともなく、回路基板の信頼性を高めることが可能にな
る。
【００２３】しかる上で、図６（ｅ）のように、前記回
路基板１０１の周辺部に配列されたボールパッド１２７
上に半田ボール１０４が形成される。この半田ボール１
０４は、例えば、回路基板１０１の表面にフラックスを
塗布した上で、ボールパッド１２７上に半田ボールをマ
ウントし、リフローして半田ボール１０４を形成した
後、フラックスを洗浄する手法が用いられる。これによ
り、前記半導体チップ１０５は第１配線層１２１の各配
線パターンＨＰを介して半田ボール１０４に電気接続さ
れることになり、図１に示したＡＢＧＡ型半導体装置が
構成されることになる。このとき、前述のように封止樹
脂１０３による樹脂バリがモールドライン領域ＭＬＡの
外側に生じることが抑制されるため、ボールパッド１２
７の表面に樹脂バリが存在することはなく、半田ボール
１０４とボールパッド１２７との密着性を高め、半田ボ
ール不良の発生を未然に防止し、半導体装置の信頼性を
高めることが可能になる。
【００２４】図８は本発明をＢＧＡに適用した他の実施
形態の一部を破断した平面図、図９は図８のＣＣ線近傍
領域の拡大断面図である。図８に示すように、ＢＧＡ型
半導体装置は、回路基板２０１の上面の中央領域には半
導体チップ２０５が搭載されており、回路基板２０１に
形成された配線層に電気接続されるとともに、回路基板
２０１上にモールド成形された封止樹脂２０３により前
記半導体チップ２０５等を封止している。また、前記回
路基板２０１の裏面には、多数の半田ボール２０４が格
子状に配列されている。前記回路基板２０１は、図８に
示した回路基板が平面方向に複数個連結された状態で形
成され、製造工程の最終段階において切達分離されて形
成されているが、回路基板２０１の切断分離箇所、すな
わち回路基板２０１の外周縁に前記封止樹脂２０３の樹
脂バリが存在していると、この樹脂バリが障害になって
回路基板２０１の切断分離が困難になり、回路基板２０
１の外周縁に割れや欠けが発生し、これが配線層にまで
及ぶと配線層の信頼性に影響を与えることになる。ま
た、一方では半導体装置の外観が損なわれ、商品として
の品質低下を生ずる要因になる。なお、このＢＧＡ型半
導体装置は、図外の実装基板に実装する場合には、半田
ボール２０４が形成されている裏面側を実装基板の表面
に対向配置し、半田ボール２０４を加熱溶融して実装基
板の配線パターンに接続する表面実装により行われる。
【００２５】前記回路基板２０１は所定の平面形状とさ
れており、少なくとも表面と裏面にそれぞれ配線層が形
成されている。図９に示すように、本実施形態では、前
記実施形態と同様に４層の配線構造として形成されてお
り、絶縁板からなるコア２１２の両面にそれぞれ金属薄
膜をリソグラフィ技術によりパターン形成した配線層２
２２，２２３が形成され、さらに各配線層２２２，２２
３上にはそれぞれ樹脂を薄膜状に形成したプリプレグ２
１３，２１４を介して金属薄膜をリソグラフィ技術によ
りパターン形成した配線層２２１，２２４が形成されて
いる。これにより、前記コア２１２及びプリプレグ２１
３，２１４を挟んで上下に互いに絶縁された４層の配線
層が形成されることになり、上層から第１配線層２２
１、第２配線層２２２、第３配線層２２３、及び第４配
線層２２４として構成される。なお、コア２１２の表面
の中央領域には前記プリプレグ２１３が形成されておら
ず、凹部２１１が形成されている。そして、前記各配線
層のうち、最上層の第１配線層２２１は信号配線層とし
て構成されているが、第２配線層２２２は電源配線層と
して、第３配線層２２３はグランド配線層として構成さ
れ、裏面の第４配線層２２４はパッド配線層として構成
されている。また、前記回路基板２０１の所要箇所には
スルーホール２２５が設けられ、前記第１ないし第４の
各配線層２２１〜２２４は相互に電気接続されている。
さらに、前記回路基板２０１の表面と裏面のそれぞれに
は絶縁材からなるソルダーレジスト２１５が塗布形成さ
れ、第１配線層２２１と第４配線層２２４の表面が絶縁
保護されている。
【００２６】前記第１配線層２２１は、図８に示すよう
に、前記回路基板２０１の中央領域の凹部２１１の周縁
に沿った位置に配置された一端部から回路基板の周辺方
向に向けた他端部にまで短い寸法に、あるいは長い寸法
にそれぞれ延長された多数本の細幅の配線パターンＨＰ
として形成されている。各配線パターンＨＰの一端部は
前記実施形態と同様に表面のソルダーレジスト２１５が
除去されて配線パターンが露出され、ボンディングパッ
ド２２６として形成されている。また、前記各配線パタ
ーンＨＰの他端部はそれぞれ適宜の位置においてスルー
ホール２２５により下層の配線層に電気接続されてい
る。一方、パッド配線層としての前記第４配線層２１４
は、前記スルーホール２２５を介して第１配線層２２１
あるいは第２，３配線層２２２，２２３に接続されてい
るが、その一部は前記実施形態と同様に配線幅が大きく
形成されるとともに、格子状に配列され、かつ前記ソル
ダーレジスト２１５が除去されて表面が露出され、ボー
ルパッド２２７が形成されている。
【００２７】ここで、前記多数本の配線パターンＨＰ
は、前記実施形態の場合と同様に、それぞれボンディン
グパッド２２６と周辺近傍領域のスルーホール２２５が
形成された他端部との間で可及的に直線部分が長くなる
ように延長配置されており、回路基板２０１上における
前記封止樹脂２０３の外周縁に沿ったモールドラインＭ
Ｌ、ないしモールドライン領域ＭＬＡにおいては、図８
に示すように、前記多数本の配線パターンＨＰの間に生
じる当該モールドラインに沿った方向の間隔寸法が均一
になるようにパターン形状が設定されている。
【００２８】なお、本実施形態では図示は省略するが、
前記実施形態と同様に、前記回路基板２０１上の単位面
積に対する配線パターンＨＰの配列本数が少なく、配線
パターンの密度が粗になって前記した間隔寸法で配線パ
ターンを配置することが難しい場合には、配線パターン
ＨＰ間にダミー配線パターンを形成し、少なくとも前記
モールドライン領域において当該ダミー配線パターンと
配線パターンとの間隔寸法を前記した均一の寸法となる
ように設定してもよい。また、この場合に、前記ダミー
配線パターンは前記スルーホールにより第２配線層２２
２の電源配線層、あるいは第３配線層２２３のグランド
配線層等に電気接続し、固定電位状態に保つことが好ま
しいことも同様である。
【００２９】以上の構成の回路基板２０１には、中央領
域の凹部２１１内のコア２１２の表面上に半導体チップ
２０５が接着剤２３２によりマウントされる。そして、
前記半導体チップ２０５の表面に形成されている電極パ
ッド２４１と、前記回路基板２０１のボンディングパッ
ド２０６とがボンディングワイヤ２０６により相互に接
続される。そして、前記半導体チップ２０５、ボンディ
ングワイヤ２０６を含む領域に封止樹脂２０３がモール
ド成形され、当該半導体チップ２０５、ボンディングワ
イヤ２０６、および回路基板２０１のボンディングパッ
ド２２６の領域が封止樹脂２０３によって封止される。
【００３０】前記封止樹脂２０３のモールド成形に際し
ては、前記実施形態と同様に、前述までの工程で形成さ
れた半導体装置を樹脂成形装置の下側金型上に載置し、
上側金型を下降して両金型で半導体装置を挟持する。前
記金型の構成は前記実施形態と同様であり、したがっ
て、上側金型がモールドライン領域において回路基板の
上面に当接されたときには、上下の金型の挟持力によっ
てクランプ部はモールドライン領域ＭＬＡのソルダーレ
ジスト２１５の表面を若干押し潰した状態となる。この
とき、モールドライン領域ＭＬＡでは、配線パターンＨ
Ｐが均一な間隔寸法に形成されているため、前記実施形
態と同様に、クランプ部の当接面とソルダーレジスト２
１５の表面との間に隙間が生じることはない。そして、
金型のキャビティ内に封止用の樹脂を圧入し、前記モー
ルドラインＭＬで囲まれる領域を樹脂で封止した場合に
おいても、封止樹脂２０３がクランプ部と回路基板２０
１の表面との間から回路基板２０１の周辺部にまで漏れ
出ることはなく、樹脂バリの発生を防止することが可能
になる。
【００３１】また、このとき、金型の挟持力によってモ
ールドラインＭＬの近接領域において配線パターンＨＰ
に荷重が加えられることになるが、配線パターンＨＰが
モールドライン領域ＭＬＡにおいて均一な間隔寸法に形
成されているため、当該荷重は各配線パターンＨＰに対
して均等に分散された状態で加えられることになり、配
線パターンＨＰがモールドラインＭＬ近傍領域において
押し潰されて厚さが低減され、あるいは断線するような
こともなく、回路基板２０１の信頼性を高めることが可
能になる。
【００３２】その上で、前記回路基板２０１の裏面に配
列されたボールパッド２２７上に半田ボール２０４が形
成される。この半田ボール２０４は、例えば、前記実施
形態と同様に、回路基板２０１上にフラックスを塗布
し、ボールパッド２２７上に半田ボールを載せ、リフロ
ーして半田ボール２０４を形成し、フラックスを清浄す
る手法が用いられる。これにより、前記半導体チップ２
０５は第１配線層２２１、スルーホール２２５、第４配
線層２２４を介して半田ボール２０４に電気接続される
ことになり、ＢＧＡ型半導体装置が構成されることにな
る。しかる上で、複数個の回路基板が連結された状態で
形成された複数個の半導体装置を個々の半導体装置に切
断分離するために、回路基板を切断分離する工程が行わ
れるが、回路基板２０１の切断箇所には封止樹脂２０３
による樹脂バリのない状態での切断分離が可能であり、
回路基板２０１の切断箇所に割れや欠けが生じることが
なく、信頼性の高い半導体装置を得ることが可能にな
る。
【００３３】ここで、本発明の半導体装置は前記した各
実施形態の構成に限られるものではなく、回路基板の表
面に形成した配線層の一部を封止するように封止樹脂を
モールド成形する構成の半導体装置であれば本発明を同
様に適用することが可能である。例えば、図１０に断面
図を示すように、絶縁板３１２の表面に表面配線層３２
１、裏面にグランド配線層３２２を備え、表面がソルダ
レジスト３１５で絶縁保護された構成のテープ等で形成
される回路基板３０１の中央領域に凹部３１１を形成
し、当該凹部３１１内に半導体チップ３０５を接着剤３
３１によりマウントする構成の半導体装置についても本
発明を同様に適用することが可能である。この場合に
は、半導体チップ３０５と回路基板３０１の表面配線層
３２１のボンディングパッド３２６とがボンディングワ
イヤ３０６により電気接続され、その上で半導体チップ
３０５、ボンディングワイヤ３０６を封止するように前
記凹部３１１及びその周囲の領域にわたって封止樹脂３
０３がモールド形成される。また、封止樹脂の外周領域
の前記回路基板３０１の表面には、表面配線層３２１に
設けられたボールパッド３２７に半田ボール３０４が形
成される。このような半導体装置においても、封止樹脂
３０３のモールドライン領域における表面配線層３２１
の間隔を均一にすることで、封止樹脂３０３がボールパ
ッド３２７にまで漏れ出て樹脂バリが生じることが防止
され、かつ表面配線層３２１における断線等が防止さ
れ、信頼性の高い半導体装置が得られることになる。な
お、場合により、回路基板の配線層の間にダミー配線層
を形成して配線層の間隔を均一にするとともに、当該ダ
ミー配線層をスルーホールを通して回路基板の裏面のグ
ランド配線層に電気接続する構成を採用することも可能
である。
【００３４】
【発明の効果】以上説明したように本発明の半導体装置
は、表面に複数本の配線パターンが形成され、かつ当該
配線パターンを絶縁被覆するためのソルダーレジスト層
が形成された回路基板上に半導体チップを封止するため
の封止樹脂をモールド成形してなる半導体装置におい
て、配線パターンは封止樹脂の周縁に沿う領域におい
て、隣接する配線パターンの間隔がほぼ均一に形成され
ているので、封止樹脂をモールド成形する際に、複数本
の配線パターン間において、回路基板の表面に当接され
た金型と回路基板との間に隙間が生じることがなくな
る。これにより、封止樹脂が金型と回路基板の表面との
間から外側に漏れ出ることが殆どなくなり、樹脂バリ量
を低減することが可能になり、封止樹脂の外周領域にお
いて半田ボールを好適に形成でき、あるいは回路基板の
切断分離を容易に行うことが可能になる。また、金型の
挟持力によってモールドライン領域において配線パター
ンに荷重が加えられたときに、当該荷重は各配線パター
ンに対して均等に分散された状態で加えられることにな
り、配線パターンが金型によって押し潰されて断線する
ようなこともない。
【図面の簡単な説明】
【図１】本発明の半導体装置の第１の実施形態の概略斜
視図である。
【図２】図１の半導体装置の一部を破断した平面図であ
る。
【図３】図２の要部の拡大平面図である。
【図４】図２のＡＡ線に沿う拡大断面図である。
【図５】図４のＢＢ線に沿う一部領域Ｓ１を省略した拡
大断面図である。
【図６】図１の半導体装置の製造工程を示す図である。
【図７】図１の半導体装置における封止樹脂を形成する
状態の図５と同様の一部を省略した断面図である。
【図８】本発明の半導体装置の他の実施形態の平面図で
ある。
【図９】図８のＣＣ線に沿う拡大断面図である。
【図１０】本発明の半導体装置の変形例の断面図であ
る。
【図１１】従来の半導体装置の一例の一部を破断した平
面図である。
【図１２】図１１の一部領域Ｓ２の拡大平面図である。
【図１３】図１２のＤＤ線に沿う拡大断面図である。
【図１４】封止樹脂を形成する状態の図１３と同様の一
部を省略した断面図である。
【符号の説明】
１０１，２０１，３０１ 回路基板 １０２ ヒートスプレッダ １０３，２０３，３０３ 封止樹脂 １０４，２０４，３０４ 半田ボール １０５，２０５，３０５ 半導体チップ １０６，２０６，３０６ ボンディングワイヤ １１１，２１１ 開口部 １１２，２１２ コア １１３，１１４，２１３，２１４ プリプレグ １２１〜１２４，２２１〜２２４，３２１，３２２ 配
線層 １２５，２２５ スルーホール １２６，２２６，３２６ ボンディングパッド １２７，２２７，３２７ ボールパッド ＨＰ（ＨＰ１〜ＨＰ５） 配線パターン ＤＨＰ ダミー配線パターン ＭＬ モールドライン ＭＬＡ モールドライン領域 ｄ 間隔寸法 ＵＫ 上側金型 ＤＫ 下側金型 ＣＬ クランプ部 ＣＡ キャビティ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも表面に複数本の配線パターン
    が形成され、かつ前記配線パターンを絶縁被覆するため
    のソルダーレジスト層が形成されている回路基板と、前
    記配線パターンに電気接続される半導体チップとを備
    え、前記回路基板の表面上に前記半導体チップを封止す
    るための封止樹脂をモールド成形してなる半導体装置に
    おいて、前記配線パターンは前記封止樹脂の周縁に沿う
    領域において、隣接する配線パターンの間隔がほぼ均一
    であることを特徴とする半導体装置。
  2. 【請求項２】 前記配線パターンは、一端部において前
    記半導体チップに電気接続され、他端部は前記封止樹脂
    の内部から外部にまで延長され、当該他端部側において
    外部接続電極に接続されていることを特徴とする請求項
    １に記載の半導体装置。
  3. 【請求項３】 前記回路基板は裏面にヒートスプレッダ
    を一体に有するとともに中央領域には開口部が設けら
    れ、前記開口部内において前記ヒートスプレッダに前記
    半導体チップがマウントされて前記配線パターンの一端
    部に電気接続され、前記回路基板の表面の前記封止樹脂
    の外周領域には、前記配線パターンの他端部に外部接続
    用の電極が配置されていることを特徴とする請求項２に
    記載の半導体装置。
  4. 【請求項４】 前記回路基板は表面の中央領域に半導体
    チップがマウントされて前記配線パターンの一端部に電
    気接続され、前記回路基板の表面の前記封止樹脂の外周
    領域には、前記配線パターンの他端部に外部接続用の電
    極が配置されていることを特徴とする請求項２に記載の
    半導体装置。
  5. 【請求項５】 前記回路基板の表面上には前記半導体チ
    ップがマウントされて前記配線パターンに電気接続さ
    れ、前記回路基板の裏面には、前記配線パターンとスル
    ーホールにより電気接続される外部接続用の電極が配置
    されていることを特徴とする請求項２に記載の半導体装
    置。
  6. 【請求項６】 前記複数本の配線パターン間にはダミー
    配線パターンが設けられ、隣接する前記配線パターンの
    間隔、及び前記配線パターンと前記ダミー配線パターン
    との間隔がほぼ均一であることを特徴とする請求項１な
    いし５のいずれかに記載の半導体装置。
  7. 【請求項７】 前記ダミー配線パターンは固定電位に接
    続されていることを特徴とする請求項６に記載の半導体
    装置。
  8. 【請求項８】 前記回路基板は多層配線構造であり、中
    間層に電源配線層、グランド配線層等の固定電位配線層
    が形成され、前記固定電位配線層はスルーホールにより
    前記ダミー配線パターンに電気接続されていることを特
    徴とする請求項７に記載の半導体装置。
  9. 【請求項９】 前記外部接続用の電極は、半田等の導電
    性材料からなるボール電極であることを特徴とする請求
    項２ないし８のいずれかに記載の半導体装置。
  10. 【請求項１０】 前記回路基板は、前記封止樹脂の外周
    領域において個々の半導体装置に対応して切断分離され
    た構成であることを特徴とする請求項５ないし９のいず
    れかに記載の半導体装置。
JP2001089258A 2001-03-27 2001-03-27 半導体装置 Expired - Fee Related JP4626919B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2001089258A JP4626919B2 (ja) 2001-03-27 2001-03-27 半導体装置
US10/106,495 US7084511B2 (en) 2001-03-27 2002-03-27 Semiconductor device having resin-sealed area on circuit board thereof
US11/447,148 US7268439B2 (en) 2001-03-27 2006-06-06 Semiconductor device having resin-sealed area on circuit board thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001089258A JP4626919B2 (ja) 2001-03-27 2001-03-27 半導体装置

Publications (2)

Publication Number Publication Date
JP2002289733A true JP2002289733A (ja) 2002-10-04
JP4626919B2 JP4626919B2 (ja) 2011-02-09

Family

ID=18944218

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001089258A Expired - Fee Related JP4626919B2 (ja) 2001-03-27 2001-03-27 半導体装置

Country Status (2)

Country Link
US (2) US7084511B2 (ja)
JP (1) JP4626919B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009218451A (ja) * 2008-03-11 2009-09-24 Fujitsu Microelectronics Ltd 半導体装置及び回路基板
JP2014220305A (ja) * 2013-05-06 2014-11-20 株式会社デンソー 多層基板およびこれを用いた電子装置、電子装置の製造方法
US12136575B2 (en) 2019-08-20 2024-11-05 Mitsubishi Electric Corporation Semiconductor package

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE47600E1 (en) * 2003-11-10 2019-09-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming electrical interconnect with stress relief void
US20050151604A1 (en) * 2003-12-24 2005-07-14 Brunker David L. Triangular conforming transmission structure
KR100642748B1 (ko) * 2004-07-24 2006-11-10 삼성전자주식회사 리드 프레임과 패키지 기판 및 이들을 이용한 패키지
DE102005035083B4 (de) * 2004-07-24 2007-08-23 Samsung Electronics Co., Ltd., Suwon Bondverbindungssystem, Halbleiterbauelementpackung und Drahtbondverfahren
US7269017B2 (en) * 2004-11-19 2007-09-11 Delphi Technologies, Inc. Thermal management of surface-mount circuit devices on laminate ceramic substrate
JP5048230B2 (ja) * 2005-03-30 2012-10-17 オンセミコンダクター・トレーディング・リミテッド 半導体装置およびその製造方法
US7521781B2 (en) * 2005-04-25 2009-04-21 Stats Chippac Ltd. Integrated circuit package system with mold clamp line critical area having widened conductive traces
TWI255562B (en) * 2005-07-22 2006-05-21 Via Tech Inc Ball grid array package and substrate within
US7439098B2 (en) * 2005-09-09 2008-10-21 Advanced Semiconductor Engineering, Inc. Semiconductor package for encapsulating multiple dies and method of manufacturing the same
CN101385136A (zh) * 2006-02-15 2009-03-11 Nxp股份有限公司 用于模制盖的衬底表面的非导电平坦化
US8592256B2 (en) * 2007-02-16 2013-11-26 Sumitomo Bakelite Co., Ltd. Circuit board manufacturing method, semiconductor manufacturing apparatus, circuit board and semiconductor device
EP2165362B1 (en) * 2007-07-05 2012-02-08 ÅAC Microtec AB Low resistance through-wafer via
JP2009070966A (ja) * 2007-09-12 2009-04-02 Toshiba Corp 半導体装置とその製造方法
US8084859B2 (en) * 2007-10-12 2011-12-27 Panasonic Corporation Semiconductor device
KR20090041756A (ko) * 2007-10-24 2009-04-29 삼성전자주식회사 접착층을 갖는 프린트 배선 기판 및 이를 이용한 반도체패키지
JP5482546B2 (ja) * 2010-07-28 2014-05-07 富士通株式会社 プリント配線板、プリント配線板の製造方法及び電子機器
JP6136349B2 (ja) * 2013-02-22 2017-05-31 セイコーエプソン株式会社 電子デバイス、電子機器及び移動体
JP6044473B2 (ja) * 2013-06-28 2016-12-14 株式会社デンソー 電子装置およびその電子装置の製造方法
KR102214512B1 (ko) * 2014-07-04 2021-02-09 삼성전자 주식회사 인쇄회로기판 및 이를 이용한 반도체 패키지
US20180331079A1 (en) * 2017-05-11 2018-11-15 Rohinni, LLC Waterproof sealed circuit apparatus and method of making the same
KR102696423B1 (ko) * 2019-08-14 2024-08-20 삼성전자주식회사 반도체 장치

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH098208A (ja) * 1995-06-16 1997-01-10 Hitachi Ltd 半導体装置
JPH1012676A (ja) * 1996-06-20 1998-01-16 Toshiba Microelectron Corp 半導体装置
JPH10289931A (ja) * 1997-02-17 1998-10-27 Seiko Epson Corp テープキャリアおよびこれを用いたテープキャリアデバイス
JPH11121642A (ja) * 1997-10-09 1999-04-30 Hitachi Ltd 半導体装置およびその製造方法
JPH11135682A (ja) * 1997-10-27 1999-05-21 Oki Electric Ind Co Ltd 樹脂封止型半導体装置とその製造方法
JP2000323611A (ja) * 1999-05-13 2000-11-24 Nippon Circuit Kogyo Kk ボールグリッドアレイ基板の製造方法
JP2001077133A (ja) * 1999-09-06 2001-03-23 Hitachi Ltd 半導体装置およびその製造方法
JP2001077238A (ja) * 1999-09-08 2001-03-23 Hitachi Ltd 半導体装置

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5772349A (en) * 1980-10-23 1982-05-06 Nec Corp Semiconductor integrated circuit device
JPS6396947A (ja) * 1986-10-13 1988-04-27 Mitsubishi Electric Corp 半導体装置用リ−ドフレ−ム
JPH01241850A (ja) * 1988-03-24 1989-09-26 Mitsubishi Electric Corp リードフレーム
JPH0350854A (ja) * 1989-07-19 1991-03-05 Matsushita Electron Corp 樹脂封止型半導体装置用リードフレームおよびその製造方法
JPH0425036A (ja) * 1990-05-16 1992-01-28 Mitsubishi Electric Corp マイクロ波半導体装置
US5287247A (en) * 1990-09-21 1994-02-15 Lsi Logic Corporation Computer system module assembly
JPH04259520A (ja) * 1991-02-13 1992-09-16 Nippon Steel Corp 樹脂成形金型及びフレキシブルテープ
JPH04364740A (ja) * 1991-06-11 1992-12-17 Mitsubishi Electric Corp 樹脂封止型テープキャリア及び金型
US5172301A (en) * 1991-10-08 1992-12-15 Lsi Logic Corporation Heatsink for board-mounted semiconductor devices and semiconductor device assembly employing same
US5218516A (en) * 1991-10-31 1993-06-08 Northern Telecom Limited Electronic module
US5428373A (en) * 1991-11-26 1995-06-27 Tdk Corporation Thermal head for thermal recording or thermal transfer recording and method of manufacturing the same
US5198693A (en) * 1992-02-05 1993-03-30 International Business Machines Corporation Aperture formation in aluminum circuit card for enhanced thermal dissipation
JPH05267555A (ja) * 1992-03-23 1993-10-15 Hitachi Ltd 半導体装置およびその製造方法並びにそれに使用されるリードフレームおよびその製造方法
US5468994A (en) * 1992-12-10 1995-11-21 Hewlett-Packard Company High pin count package for semiconductor device
JPH0730037A (ja) * 1993-05-11 1995-01-31 Sumitomo Metal Mining Co Ltd リードフレーム
JPH0714976A (ja) * 1993-06-24 1995-01-17 Shinko Electric Ind Co Ltd リードフレーム及び半導体装置
US5397921A (en) * 1993-09-03 1995-03-14 Advanced Semiconductor Assembly Technology Tab grid array
US6686226B1 (en) * 1994-02-10 2004-02-03 Hitachi, Ltd. Method of manufacturing a semiconductor device a ball grid array package structure using a supporting frame
TW344109B (en) * 1994-02-10 1998-11-01 Hitachi Ltd Methods of making semiconductor devices
US6466446B1 (en) * 1994-07-01 2002-10-15 Saint Gobain/Norton Industrial Ceramics Corporation Integrated circuit package with diamond heat sink
JPH0823042A (ja) * 1994-07-07 1996-01-23 Fujitsu Ltd 半導体装置及びその製造方法及びこれに使用される金型
US5444303A (en) * 1994-08-10 1995-08-22 Motorola, Inc. Wire bond pad arrangement having improved pad density
US6465743B1 (en) * 1994-12-05 2002-10-15 Motorola, Inc. Multi-strand substrate for ball-grid array assemblies and method
JP3332654B2 (ja) * 1995-05-12 2002-10-07 株式会社東芝 半導体装置用基板、半導体装置および半導体装置の製造方法
JP3108856B2 (ja) * 1995-12-28 2000-11-13 ローム株式会社 樹脂パッケージ型半導体装置およびこれを実装した電子回路基板
JP3274343B2 (ja) 1996-02-09 2002-04-15 株式会社東芝 半導体装置
US5866953A (en) * 1996-05-24 1999-02-02 Micron Technology, Inc. Packaged die on PCB with heat sink encapsulant
US5889654A (en) * 1997-04-09 1999-03-30 International Business Machines Corporation Advanced chip packaging structure for memory card applications
US6395582B1 (en) * 1997-07-14 2002-05-28 Signetics Methods for forming ground vias in semiconductor packages
KR100691296B1 (ko) * 1997-10-17 2007-03-12 이비덴 가부시키가이샤 패키지기판
JP3000975B2 (ja) * 1997-10-20 2000-01-17 富士通株式会社 半導体素子の実装構造
JPH11317472A (ja) 1998-03-06 1999-11-16 Toshiba Corp 半導体装置およびその製造方法
US6365979B1 (en) * 1998-03-06 2002-04-02 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
US6259157B1 (en) * 1998-03-11 2001-07-10 Sanyo Electric Co., Ltd. Hybrid integrated circuit device, and method of manufacturing thereof
US5903052A (en) * 1998-05-12 1999-05-11 Industrial Technology Research Institute Structure for semiconductor package for improving the efficiency of spreading heat
JP3310617B2 (ja) * 1998-05-29 2002-08-05 シャープ株式会社 樹脂封止型半導体装置及びその製造方法
TW570203U (en) * 1998-08-03 2004-01-01 Rohm Co Ltd Liquid crystal display element
JP2000114426A (ja) * 1998-10-07 2000-04-21 Mitsui High Tec Inc 片面樹脂封止型半導体装置
US6201695B1 (en) * 1998-10-26 2001-03-13 Micron Technology, Inc. Heat sink for chip stacking applications
TW413874B (en) * 1999-04-12 2000-12-01 Siliconware Precision Industries Co Ltd BGA semiconductor package having exposed heat dissipation layer and its manufacturing method
JP3575001B2 (ja) * 1999-05-07 2004-10-06 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
JP3403689B2 (ja) * 1999-06-25 2003-05-06 沖電気工業株式会社 半導体装置
US6249047B1 (en) * 1999-09-02 2001-06-19 Micron Technology, Inc. Ball array layout
JP2001077232A (ja) * 1999-09-06 2001-03-23 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3784597B2 (ja) * 1999-12-27 2006-06-14 沖電気工業株式会社 封止樹脂及び樹脂封止型半導体装置
TWI244708B (en) * 2000-03-30 2005-12-01 Matsushita Electric Ind Co Ltd Printed wiring board, IC card module using the same, and method for producing IC card module
KR100608608B1 (ko) * 2000-06-23 2006-08-09 삼성전자주식회사 혼합형 본딩패드 구조를 갖는 반도체 칩 패키지 및 그제조방법
US6465745B1 (en) * 2000-06-28 2002-10-15 Advanced Micro Devices, Inc. Micro-BGA beam lead connection
US6507120B2 (en) * 2000-12-22 2003-01-14 Siliconware Precision Industries Co., Ltd. Flip chip type quad flat non-leaded package

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH098208A (ja) * 1995-06-16 1997-01-10 Hitachi Ltd 半導体装置
JPH1012676A (ja) * 1996-06-20 1998-01-16 Toshiba Microelectron Corp 半導体装置
JPH10289931A (ja) * 1997-02-17 1998-10-27 Seiko Epson Corp テープキャリアおよびこれを用いたテープキャリアデバイス
JPH11121642A (ja) * 1997-10-09 1999-04-30 Hitachi Ltd 半導体装置およびその製造方法
JPH11135682A (ja) * 1997-10-27 1999-05-21 Oki Electric Ind Co Ltd 樹脂封止型半導体装置とその製造方法
JP2000323611A (ja) * 1999-05-13 2000-11-24 Nippon Circuit Kogyo Kk ボールグリッドアレイ基板の製造方法
JP2001077133A (ja) * 1999-09-06 2001-03-23 Hitachi Ltd 半導体装置およびその製造方法
JP2001077238A (ja) * 1999-09-08 2001-03-23 Hitachi Ltd 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009218451A (ja) * 2008-03-11 2009-09-24 Fujitsu Microelectronics Ltd 半導体装置及び回路基板
JP2014220305A (ja) * 2013-05-06 2014-11-20 株式会社デンソー 多層基板およびこれを用いた電子装置、電子装置の製造方法
US12136575B2 (en) 2019-08-20 2024-11-05 Mitsubishi Electric Corporation Semiconductor package

Also Published As

Publication number Publication date
US7084511B2 (en) 2006-08-01
US20060231936A1 (en) 2006-10-19
US20020140083A1 (en) 2002-10-03
JP4626919B2 (ja) 2011-02-09
US7268439B2 (en) 2007-09-11

Similar Documents

Publication Publication Date Title
JP4626919B2 (ja) 半導体装置
CN100382260C (zh) 半导体封装件的制造方法
US5874784A (en) Semiconductor device having external connection terminals provided on an interconnection plate and fabrication process therefor
KR100524437B1 (ko) 반도체 장치, 반도체 장치용 기판 및 이들의 제조방법 및 전자기기
US7521290B2 (en) Method of manufacturing circuit device
JPH10261753A (ja) 樹脂封止型半導体装置
JP2001326236A (ja) 半導体装置の製造方法
JPH11135663A (ja) モールドｂｇａ型半導体装置及びその製造方法
US20040063252A1 (en) Method of making semiconductor device
CN101399263B (zh) 电路装置
JP4070470B2 (ja) 半導体装置用多層回路基板及びその製造方法並びに半導体装置
JP2004349316A (ja) 半導体装置及びその製造方法
US6563209B1 (en) Lead frame for semiconductor device
US20090178836A1 (en) Wiring board for semiconductor device
JP6365360B2 (ja) 電子装置及びその製造方法
JP5949667B2 (ja) モールドパッケージおよびその製造方法
JP4942452B2 (ja) 回路装置
JP3908689B2 (ja) 半導体装置
US20240170432A1 (en) Semiconductor device
JPH10163635A (ja) プリント配線板
JP7483595B2 (ja) 配線基板、電子装置及び配線基板の製造方法
JP4652428B2 (ja) 半導体装置およびその製造方法
JP3705235B2 (ja) 半導体装置の製造方法
JP2010238994A (ja) 半導体モジュールおよびその製造方法
JP2003007924A (ja) 樹脂封止型半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080116

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091020

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091027

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091210

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20100623

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101102

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101102

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131119

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees