JP2002271192A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 逓倍量、周囲環境温度、動作電源の変動、製
造ばらつき等に影響されることなく、周波数の安定した
発振出力を生成することができる半導体集積回路１０を
提供すること。 【解決手段】 単位回路２０を複数段だけ直列に接続し
て構成された半導体集積回路１０。または受信可能な最
高のデータ受信レートＭと変更されたデータ受信レート
とを用いて生成された分周比ｎを用いて、データ受信レ
ートＭ／ｎと同じ発信周波数の発振出力信号２０３ａを
生成する発振器２０３または受信可能な最高のデータ受
信レートと同じ発信周波数の発振出力信号２０３ａを生
成する発振器２０３を設けた半導体集積回路３０。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明のＰＬＬ（Phase Lock
ed Loop の略称）装置は、入力データの周波数をｎ逓倍
した発振出力を生成する半導体集積回路に関し、特に、
発振周波数制御信号に応じて入力データの周波数をｎ逓
倍した発振出力信号を生成する発振器と、発振出力信号
を位相比較器に帰還させるフィードバックループと、フ
ィードバックされた発振出力信号と入力データとの周波
数を比較してその周波数差に応じた位相比較信号を生成
する位相比較器と、位相比較信号を積分して発振周波数
制御信号に変換するループフィルタとを有する単位回路
を有する半導体集積回路に関する。

【０００２】

【従来の技術】従来この種の半導体集積回路としては、
例えば、図１８に示すようなものがある。半導体集積回
路９Ａは、発振周波数制御信号２ａに応じて入力データ
１ｂの周波数をｎ逓倍した発振出力信号３ａを生成する
発振器３と、発振出力信号３ａの周波数を１／ｎ（ｎは
分周比、ｎ＝１，２，３，…）に分周した分周信号４ａ
を生成する分周器４と、分周信号４ａと入力データ１ｂ
との周波数を比較してその周波数差に応じた位相比較信
号１ａを生成する位相比較器１と、位相比較信号１ａを
積分して発振周波数制御信号２ａに変換するループフィ
ルタ２と、発振出力信号３ａを分周した分周信号４ａを
分周器４を介して位相比較器１に帰還させるフィードバ
ックループとから構成されていた。

【０００３】また少なくとも発振器及び位相比較器がル
ープ状に接続された単位回路と、前記発振器の出力信号
に基づいて入力データ信号をリタイミングする回路とを
有する半導体集積回としては、例えば、図１９に示すよ
うなものがある。半導体集積回路９Ｃは、半導体集積回
路９Ａとタイミングリカバリー回路９Ｂとを組み合わせ
て構成されていた。

【０００４】タイミングリカバリー回路９Ｂは、図１９
及び図２０に示すように、入力データ１ｂのデータの変
化を検出して検出パルス５ａを生成するパルス生成手段
５と、リタイミング動作を実行してリタイミングデータ
６ａを生成するリタイミング手段６と、検出パルス５ａ
の中心に発信出力信号３ａがくるように１，２，３，４
でフィードバックループとから構成されていた。

【０００５】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体集積回路９Ａでは、低周波の入力デー
タ１ｂを逓倍して、高周波の発振出力信号３ａを生成す
る場合、逓倍量が大きいとＰＬＬ動作が不安定になり、
その結果、周波数の安定した発振出力信号３ａを生成す
ることが難しいという問題点があった。例えば、周波数
が１ＭＨｚの入力データ１ｂを１００倍して、周波数が
１００ＭＨｚの発振出力信号３ａを生成する場合を考え
ると、発振器３が１００回動作している間に入力データ
１ｂは１回しか位相比較器１に入力されないため、入力
データ１ｂと発振出力信号３ａとの位相差を検出する回
数が不十分となってＰＬＬ動作が不安定になり、その結
果、発振器３における実際の発振周波数と入力データ１
ｂの周波数を逓倍した周波数との間の周波数ズレを十分
に補正できなくなるという問題点があった。

【０００６】また、従来の半導体集積回路９Ｃでは、発
振出力信号３ａの位相を入力データ１ｂの中心まで遅延
させるための遅延データ７ａが、周囲環境温度、動作電
源の変動、製造ばらつき等の影響を受け易く、その結
果、リカバリーデータ６ａがエラーするという問題点が
あった。

【０００７】第１発明は、このような従来の問題点に着
目してなされたもので、逓倍量が大きい場合であっても
エラーのないリカバリーデータを生成することができる
半導体集積回路を提供することを目的としている。

【０００８】また第２発明は、周囲環境温度、動作電源
の変動、製造ばらつき等に影響されることなく、発振出
力の位相を入力データの中心まで安定に遅延させ、その
結果、周波数の安定した発振出力を生成することができ
る半導体集積回路を提供することを目的としている。

【０００９】

【課題を解決するための手段】本発明は、位相比較器と
ループフィルタと発振器と分周器とがループ状に接続さ
れた単位回路が複数段直列に接続された半導体集積回路
において、前記後段の単位回路の発振器の発振出力信号
の周波数は、前記前段の単位回路の発振器の発振出力信
号の周波数よりも高く設定され、前記後段の単位回路に
設けられたループフィルタが生成する発振周波数制御信
号の制御電圧の制御範囲は、前記前段の単位回路に設け
られたループフィルタが生成する発振周波数制御信号の
制御電圧の制御範囲よりも大きく設定され、前記後段の
単位回路の発振器の発振出力信号の制御電圧の制御範囲
に対する発振出力信号の周波数変動量は、前記前段の単
位回路の発振器の制御電圧の制御範囲に対する発振出力
信号の周波数変動量よりも大きく設定され、各単位回路
に設けられ、各単位回路の発振器の発振出力信号を分周
して入力信号と位相比較される信号を生成する分周器に
おける分周比は、前記発振出力信号の発振周波数を前記
分周比で割り算した値よりも前記入力信号の周波数が小
さくなるように設定されたことを特徴とする。

【００１０】本発明によれば、後段の単位回路の発振器
の発振出力信号の周波数を前段の単位回路の発振器の発
振出力信号の周波数よりも高く設定し、後段の単位回路
に設けられたループフィルタが生成する発振周波数制御
信号の制御電圧の制御範囲を前段の単位回路に設けられ
たループフィルタが生成する発振周波数制御信号の制御
電圧の制御範囲よりも大きく設定し、後段の単位回路の
発振器の制御電圧の制御範囲に対する発振出力信号の周
波数変動量を前段の単位回路の発振器の制御電圧に対す
る発振出力信号の周波数変動量よりも大きく設定し、各
単位回路に設けられ、各単位回路の発振器の発振出力信
号を分周して入力信号と位相比較される信号を生成する
分周器における分周比は、前記発振出力信号の発振周波
数を前記分周比で割り算した値よりも前記入力信号の周
波数が小さくなるように設定することにより、後段の単
位回路を安定して動作させることができる。

【００１１】

【発明の実施の形態】以下、図面に基づき第１発明の各
種実施形態を説明する。

【００１２】図１は第１の発明の第１の実施形態の半導
体集積回路を示す機能ブロック図である。図２は図１の
半導体集積回路における発振周波数制御信号２０２ａの
制御量と発振出力信号２０３ａの変動量変動量との関係
を示すグラフである。図３（ａ）は図１の半導体集積回
路におけるアイソレーション手段２３，…，２３を示す
断面図であり、図３（ｂ）はその平面図である。図４
（ａ）は図３において更に発振器２０３をアイソレーシ
ョン分離した単位回路２０を示す断面図であり、図４
（ｂ）はその平面図である。

【００１３】半導体集積回路１０は、図１に示すよう
に、複数段の単位回路２０が直列に接続された半導体集
積回路であって、後段の単位回路２０Ｂ（図中ＰＬＬ
２）の発振出力信号２０３ａは、前段の単位回路２０Ａ
の発振出力信号２０３ａの周波数ｆo よりも高い周波数
の発振出力信号２０３ａを生成するように接続されてい
る。このように、単位回路２０が複数段だけ直列に接続
して半導体集積回路１０を構成することにより、一度に
高逓倍処理を行うことなく、複数回（則ち、単位回路２
０の段数）に分けた逓倍処理を行うことができるように
なる。

【００１４】各単位回路２０（図中、ＰＬＬ１，ＰＬＬ
２）は、図１に示すように、発振器２０３と分周器２０
４と位相比較器２０１とループフィルタとフィードバッ
クループとを有する。発振器２０３は発振周波数制御信
号２０２ａに応じて入力データ１１の周波数ｆi をｎ逓
倍した発振出力信号２０３ａを生成するように接続され
ている。各単位回路２０，…，２０に設けられ、前記発
信出力信号２０３ａを分周して入力信号と位相比較され
る信号を生成する分周器２０４は発振出力信号２０３ａ
の周波数ｆo ［Ｈｚ］を１／ｎ（ｎ＝１，２，３，…）
に分周した分周信号２０４ａを生成するように接続され
ている。位相比較器２０１は分周信号２０４ａと入力デ
ータ１１との周波数［Ｈｚ］を比較してその周波数差に
応じた位相比較信号２０１ａを生成するように接続され
ている。ループフィルタは位相比較信号２０１ａを積分
して発振周波数制御信号２０２ａに変換するように接続
されている。フィードバックループは発振出力信号２０
３ａを分周した分周信号２０４ａを分周器２０４を介し
て位相比較器２０１に帰還させるように接続されてい
る。本実施形態では高集積化する目的で、図３に示すよ
うに、これらの単位回路２０，…，２０を共通の基板
（図中ＬＳＩ基板）に作成している。

【００１５】更に、前段の単位回路２０Ａの発振出力信
号２０３ａの周波数ｆo よりも高い周波数［Ｈｚ］の発
振出力信号２０３ａを生成する単位回路２０が、後段の
単位回路２０Ｂとして接続されて構成されている。

【００１６】例えば、入力データ１１を１ＭＨｚとし、
発振出力を１００倍の１００ＭＨｚ変換する高逓倍処理
を行う場合、図１に示すように、１０逓倍の単位回路
（則ち、ＰＬＬ１，ＰＬＬ２）２０Ａ，２０Ｂを２段だ
け直列に接続して半導体集積回路１０を構成する。則
ち、前段の単位回路２０Ａの発振出力信号２０３ａ−１
の周波数ｆo は１０ＭＨｚとなり、その後段の単位回路
２０Ｂの発振出力信号２０３ａ（則ち、半導体集積回路
１０の発振出力信号）の周波数ｆo は１００ＭＨｚとな
る。このとき、各々の単位回路（ＰＬＬ１，ＰＬＬ２）
２０Ａ，２０Ｂ内の各発振器２０３，…，２０３は、各
々、１０回の動作を行っている間に入力データ１１を少
なくとも１回は受け取ることができるので、前述の従来
技術と比較して１０倍の制御情報を位相比較器２０１に
フィードバックループを介して帰還させることができる
ようになる。その結果、逓倍量が大きい場合であっても
周波数の安定した発振出力信号２０３ａを生成すること
ができる半導体集積回路１０を実現できる。

【００１７】更に本実施形態では、後段の単位回路２０
Ｂのループフィルタ２０２は、図２に示すように、前段
の単位回路２０Ａのループフィルタ２０２の発振周波数
制御信号２０２ａの制御量よりも大きな制御量の発振周
波数制御信号２０２ａを生成するように構成されてい
る。

【００１８】具体例を図１を用いて説明する。

【００１９】例えば、図２に示すように、前段の単位回
路２０Ａのループフィルタ２０２の発振周波数制御信号
２０２ａをＶ1 ［Ｖ］とし、Ｖ１に対する発振出力信号
２０３ａ−１の周波数をｆ1 ［Ｈｚ］とし、Ｖ１に対す
るループフィルタ２０２の発振周波数制御信号２０２ａ
の制御量をΔＶ1 ［Ｖ］とし、そのときのｆ1 ［Ｈｚ］
の可変量をΔｆ1 ［Ｈｚ］とする。同様に、ループフィ
ルタ２０２の発振周波数制御信号２０２ａをＶ2 ［Ｖ］
とし、Ｖ2 ［Ｖ］に対する後段の単位回路２０Ｂの発振
出力信号２０３ａの周波数をｆ2 ［Ｈｚ］とし、Ｖ2
［Ｖ］に対するループフィルタ２０２の発振周波数制御
信号２０２ａの制御量をΔＶ2 ［Ｖ］とし、そのときの
ｆ2 ［Ｈｚ］の可変量をΔｆ2 ［Ｈｚ］とする。このと
き、図２の特性グラフに示されるようにΔＶとΔｆの比
（則ち、Δｆ／ΔＶ）は一定であるため、ΔＶ1 ［Ｖ］
とΔｆ1 ［Ｈｚ］の比（則ち、Δｆ1 ／ΔＶ1 ）とΔＶ
2 ［Ｖ］とΔｆ2 ［Ｈｚ］の比（則ち、Δｆ2 ／ΔＶ2
）となる。しかしながら、Δｆ1 ［Ｈｚ］とｆ1 ［Ｈ
ｚ］の比（則ち、Δｆ1 ／ｆ1 ）よりもΔｆ2 ［Ｈｚ］
とｆ2 ［Ｈｚ］の比（則ち、Δｆ2 ／ｆ2 ）は、ｆ1 ／
ｆ2 と小さくなってしまう。例えば前述したようにｆ1
＝１０ＭＨｚ，ｆ2 ＝１００ＭＨｚとすると、Δｆ1 ／
ｆ1 よりもΔｆ2 ／ｆ2 は１／１０と小さくなってしま
い、その結果、前段の単位回路２０Ａの発振出力の周波
数制御範囲よりも後段の単位回路２０Ｂの発振出力の周
波数制御範囲が１／１０程度に低下してしまう可能性が
ある。そこで本実施形態では、前段の単位回路２０Ａの
発振出力の周波数制御範囲と後段の単位回路２０Ｂの周
波数制御範囲とが同程度以上になるように、［前段の単
位回路２０Ａのループフィルタ２０２の発振周波数制御
信号２０２ａの制御量Ｖ1 ］＜［後段の単位回路２０Ｂ
のループフィルタ２０２の発振周波数制御信号２０２ａ
の制御量Ｖ2 ］のように制御量Ｖ2 ［Ｖ］を設定してい
る。

【００２０】このように各単位回路における発振出力の
周波数制御範囲を同程度以上に制御する手段としては、
前段の単位回路２０Ａのループフィルタ２０２の時定数
よりも後段の単位回路２０Ｂのループフィルタ２０２の
時定数を小さく設定することによって実現できる。ま
た、後段の単位回路２０Ｂのループフィルタ２０２と発
振器２０３との間に発振周波数制御信号２０２ａを増幅
するためのアンプを設け、そのアンプのゲイン（利得）
を後段の単位回路ほど大きく設定することによっても実
現できる。

【００２１】このように後段の単位回路２０Ｂにおける
発振出力の周波数制御範囲が前段の単位回路２０Ａに比
べて大きくなるように、ループフィルタ２０２の発振周
波数制御信号２０２ａの制御量を設定することにより、
逓倍量が大きい場合であっても、周波数の安定した発振
出力信号２０３ａを各段で生成することができる半導体
集積回路１０を実現できる。

【００２２】また本実施形態では、前段の単位回路２０
Ａの発振出力の周波数制御範囲に比べて後段の単位回路
２０Ｂの発振出力の周波数制御範囲を拡大できるよう
に、前段の単位回路２０Ａの発振器２０３における発振
出力信号２０３ａ−１の周波数ｆo （図１中ｆ1 ［Ｈ
ｚ］）の発振周波数制御信号２０２ａ（具体的には、Δ
Ｖ1 ［Ｖ］）に対する変動量（具体的には、ｆ1 ／ΔＶ
1 ）よりも、後段の単位回路２０Ｂの発振器２０３にお
ける発振出力信号２０３ａの周波数ｆo （図１中ｆ2
［Ｈｚ］）の発振周波数制御信号２０２ａ（具体的に
は、ΔＶ2 ）に対する変動量（具体的には、ｆ2 ／ΔＶ
2 ）の変動量を大きくする手段を用いることもできる。
具体的には、図２のグラフにおいて、［ΔＶ1 に対する
Δｆ1 の変化量］＜［ΔＶ2 に対するΔｆ2 の変化量］
となるように、後段の単位回路２０Ｂの発振器２０３に
おけるゲインを前段の単位回路２０Ａの発振器２０３に
おけるゲインよりも大きくすることによって実現でき
る。

【００２３】このように、［ΔＶ1 に対するΔｆ1 の変
化量］＜［ΔＶ2 に対するΔｆ2 の変化量］とする手段
を設けることにより、逓倍量が大きい場合であっても周
波数の安定した発振出力信号２０３ａを生成することが
できる半導体集積回路１０を実現できる。

【００２４】本実施形態では、図３に示すように、複数
の単位回路２０，…，２０を共通のＬＳＩ基板に作成し
て高集積化を図っている。しかしながら、高集積化に伴
い、各単位回路２０，…，２０間の電磁気的な干渉を考
慮する必要がある。

【００２５】そこで本実施形態では、図３（ａ），
（ｂ）に示すように、各単位回路２０，…，２０（具体
的には、ＰＬＬ１，ＰＬＬ２）が形成された単位回路
（具体的には、ＰＬＬ１の領域，ＰＬＬ２の領域）２０
間に、各単位回路を電気的に各々分離するためのアイソ
レーション手段２３，…，２３を各々設けている。

【００２６】単位回路２０（ＰＬＬ１の領域，ＰＬＬ２
の領域）間に、各単位回路２０を電気的に各々分離する
ためのアイソレーション手段２３，…，２３を各々設け
ることに加えて更に、図４（ａ），（ｂ）に示すよう
に、各単位回路２０内に設けられた発振器２０３の領域
２２１，…，２２１をアイソレーション手段２３，…，
２３を用いてアイソレーション分離することも可能であ
る。

【００２７】このようなアイソレーション手段２３，
…，２３を各発振器２０３の周りに設けることにより、
単位回路２０間の電磁気的な干渉を更に低減することが
でき、その結果、周波数の更に安定した発振出力信号２
０３ａを生成することができる半導体集積回路１０を実
現できる。

【００２８】次に、第１の発明の第２の実施形態を説明
する。

【００２９】図５は図１の単位回路２０毎に別個に設け
られた、電源２３Ａ，２３Ｂ及び接地２４Ａ，２４Ｂを
示すブロック図である。図６は第１の発明の第２の実施
形態の半導体集積回路を示す正面図である。図７は図６
の半導体集積回路における差動出力部回路２０５を示す
回路図である。図８は図６の半導体集積回路における差
動受信部回路２０６を示す回路図である。なお、第１の
実施形態において既に記述したものと同一の部分につい
ては、同一符号を付し、重複した説明は省略する。

【００３０】本実施形態では、単位回路２０（ＰＬＬ１
の領域，ＰＬＬ２の領域）間及び各単位回路２０内に設
けられた発振器２０３の領域２２１，…，２２１に電気
的に各々分離するためのアイソレーション手段２３，
…，２３を各々設ける第１の実施形態に加えて、図５に
示すように、単位回路２０の各々に別個に独立した電源
（各々電源電圧Ｖcc）２３Ａ，２３Ｂを設けている。具
体的には、単位回路２０Ａ（ＰＬＬ１）には駆動電力を
供給する電源２３Ａ及び接地２４Ａが接続されている。
同様に、単位回路２０Ｂ（ＰＬＬ２）には駆動電力を供
給する電源２３Ｂ及び接地２４Ｂが接続されている。電
源２３Ａと電源２３Ｂとは電気的に絶縁されている。同
様に、接地２４Ａと接地２４Ｂとは電気的に絶縁されて
いる。

【００３１】このように電源２３Ａ，２３Ｂ及び接地２
４Ａ，２４Ｂを電気的に独立させることにより、単位回
路２０間の電磁気的な干渉を低減することができ、その
結果、周波数の安定した発振出力信号２０３ａを生成す
ることができる半導体集積回路１０を実現できる。

【００３２】本実施形態では、単位回路２０の各々に別
個に独立した電源２３Ａ，２３Ｂを設けているため、図
６及び図７に示すように、各単位回路２０，…，２０の
入出力信号を差動信号に変換している。このような差動
形式の入出力信号を生成するために、各単位回路２０，
…，２０内に差動出力部回路２０５と差動受信部回路２
０６とを設けている。これらの単位回路２０，…，２０
は、図６に示すように、前段の単位回路２０Ａ（図中Ｐ
ＬＬ１）の差動形式の発振出力信号２０３ａである差動
発振出力信号２０５ａが、後段の単位回路２０Ｂ（図中
ＰＬＬ２）の差動形式の入力として入力されるように直
列に接続されて半導体集積回路１０を構成している。

【００３３】単位回路２０Ｂにおける差動受信部回路２
０６は、図８に示すように、位相比較器２０１の入力に
接続され、前段の単位回路２０Ａに設けられた差動出力
部回路２０５からの差動発振出力信号２０５ａを受けて
差動形式の入力に変換するとともに、この差動形式の入
力を位相比較器２０１に出力するように接続されてい
る。また、差動出力部回路２０５は、発振器２０３の出
力に接続され、発振出力信号２０３ａを差動信号に変換
して差動発振出力信号２０５ａを生成するとともに、差
動発振出力信号２０５ａを発振出力信号２０３ａに代え
て次段（後段）の単位回路２０に出力するように接続さ
れている。

【００３４】本実施形態では単位回路２０Ａ（具体的に
は、図６中のＰＬＬ１）と単位回路２０Ｂ（具体的に
は、図６中のＰＬＬ２）を直列に接続して半導体集積回
路１０を構成しており、その場合、単位回路２０Ａ（Ｐ
ＬＬ１）における差動受信部回路２０６は省略され、入
力データ１１は位相比較器２０１に入力されるように接
続されている。また単位回路２０Ａ（ＰＬＬ１）に設け
られた差動出力部回路２０５は、図７に示すような差動
変換回路として発振器２０３に組み込まれ、発振出力信
号２０３ａを差動信号に変換して差動発振出力信号２０
５ａを生成するとともに、差動発振出力信号２０５ａを
発振出力信号２０３ａに代えて次段（後段）の単位回路
２０Ｂに出力するように接続されている。

【００３５】図７に示す差動出力部回路２０５が組み込
まれた発振器２０３は、トランジスタＱ1 〜Ｑ9 と抵抗
Ｒ1 〜Ｒ5 及び負荷抵抗ＲL から構成されるエミッタ結
合型のマルチバイブレータを用いた電圧制御型の発振回
路である。電源Ｖccに接続された負荷抵抗ＲL はダイオ
ードＤ1 ，Ｄ2 の電圧降下（具体的には、０．７Ｖ）を
利用して発振周波数を決定するための電流２Ｉ（＝０．
７／ＲL ）を設定するための素子である。また外部から
入力される制御電圧３０３は、発振出力信号２０３ａの
振幅を電圧制御する信号である。

【００３６】以下に、差動出力部回路２０５が組み込ま
れた発振器２０３（エミッタ結合型のマルチバイブレー
タ）の発振動作を説明する。

【００３７】エミッタ結合型のマルチバイブレータにお
いて、トランジスタＱ5 〜Ｑ8 とダイオードＤ1 ，Ｄ2
及び抵抗Ｒ2 で定電流回路を構成している。トランジス
タＱ9 はエミッタホロワ用のトランジスタである。ダイ
オードＤ1 ，Ｄ2 ，トランジスタＱ2 は、各々、レベル
シフト用のダイオード、トランジスタであり、トランジ
スタＱ3 及びトランジスタＱ4 で構成される基本型エミ
ッタ結合のマルチバイブレータの動作を、トランジスタ
Ｑ3 ，Ｑ4 の能動領域である高周波領域で実行させるも
のである。このようなレベルシフト用のダイオード、ト
ランジスタがないと、基本型エミッタ結合のマルチバイ
ブレータは、トランジスタＱ3 ，Ｑ4 の飽和領域で動作
することになる。

【００３８】次に、発信周期について述べる。

【００３９】先ず、トランジスタＱ1 をＯＮ、トランジ
スタＱ4 をＯＦＦ状態にすると、トランジスタＱ3 のベ
ース電圧は４．３Ｖであるから、トランジスタＱ3 のエ
ミッタ側から矢印のように電流ＩがトランジスタＱ4 の
エミッタ側に流れ、コンデンサーＣが充電され、これに
よってトランジスタＱ4 の電位が下がる。トランジスタ
Ｑ4 のエミッタ側の電位がベース電圧より約０．７Ｖ下
がると、トランジスタＱ4 がＯＮ、トランジスタＱ3 が
ＯＦＦ状態になり、トランジスタＱ4 のコレクター電位
が反転する。以下同様の動作を繰り返すことによって、
発振器の動作が行われる。

【００４０】コンデンサーＣの充電時間と充電電流Ｉ等
から発信周期Ｔが決定される。具体的には、トランジス
タのベースーエミッタ間の電圧をＶBEとすると、Ｔ（＝
１／発振周波数）＝４ＣＶBE／Ｉとなる。

【００４１】また、単位回路２０Ｂ（ＰＬＬ２）に設け
られた差動受信部回路２０６は、図８に示すように、位
相比較器２０１の入力に接続され、前段の単位回路２０
Ａ（ＰＬＬ１）の差動出力部回路２０５からの差動発振
出力信号２０５ａを受けて入力データ１１に変換すると
ともに、変換された入力データ１１を位相比較器２０１
に出力するように接続されている。また単位回路２０Ｂ
（ＰＬＬ２）における差動出力部回路２０５は省略さ
れ、発振器２０３の発振出力信号２０３ａが出力される
ように接続されている。

【００４２】具体的な差動受信部回路２０６は、図８に
示すように、電源Ｖcc、トランジスタＱ10，Ｑ11、抵抗
Ｒ3 ，Ｒ4 から構成される差動増幅回路とこの差動増幅
回路のエミッタ側に接続された定電流回路とによって実
現できる。トランジスタＱ12と抵抗Ｒ10によって構成さ
れる定電流回路は、トランジスタＱ12のベースに一定の
電圧ベース電圧Ｖcsを印加するように制御することによ
って差動増幅回路に定電流を供給するための定電流源と
して機能する。トランジスタＱ10とＱ11とのベースで構
成される差動入力端子は、各々、前段の単位回路２０Ａ
（ＰＬＬ１）の差動出力部回路２０５からの差動発振出
力信号２０５ａを受けとることができる。更にトランジ
スタＱ10は、受け取った差動発振出力信号２０５ａを位
相比較器２０１に出力することができる。

【００４３】このような差動動作を用いることにより、
単位回路２０間の電磁気的な干渉を低減することがで
き、また各単位回路２０，…，２０間の信号レベルの不
具合（ミスマッチ）を防ぐことができ、その結果、周波
数の安定した発振出力信号２０３ａを生成することがで
きる半導体集積回路１０を実現できる。

【００４４】次に、第１の発明の第３の実施形態を説明
する。

【００４５】図９は第１の発明の第３の実施形態の半導
体集積回路を示す機能ブロック図である。なお、第１の
発明の第１の実施形態または第２の実施形態において既
に記述したものと同一の部分については、同一符号を付
し、重複した説明は省略する。

【００４６】図２を用いて第１実施形態において説明し
たように、前段の単位回路２０Ａのループフィルタ２０
２の発振周波数制御信号２０２ａをＶ1 ［Ｖ］とし、Ｖ
１に対する発振出力信号２０３ａ−１の周波数をｆ1
［Ｈｚ］とし、Ｖ１に対するループフィルタ２０２の発
振周波数制御信号２０２ａの制御量をΔＶ1 ［Ｖ］と
し、そのときのｆ1 ［Ｈｚ］の可変量をΔｆ1 ［Ｈｚ］
とする。同様に、ループフィルタ２０２の発振周波数制
御信号２０２ａをＶ2 ［Ｖ］とし、Ｖ2 ［Ｖ］に対する
後段の単位回路２０Ｂの発振出力信号２０３ａの周波数
をｆ2 ［Ｈｚ］とし、Ｖ2 ［Ｖ］に対するループフィル
タ２０２の発振周波数制御信号２０２ａの制御量をΔＶ
2 ［Ｖ］とし、そのときのｆ2 ［Ｈｚ］の可変量をΔｆ
2 ［Ｈｚ］とする。ここで、発振器２０３の発振出力信
号２０３ａの周波数ｆ2 ［Ｈｚ］が分周比ｎ（ｎ＝１，
２，３，…）に応じて分周器２０４によって分周されて
入力データ１１の周波数ｆ1 ［Ｈｚ］と同じ周波数にな
った場合、Δｆ2 ［Ｈｚ］も分周比ｎに応じてΔｆ2 ／
ｎに変換されて位相比較器２０１にフィードバックされ
る。その結果、位相比較器２０１における制御量が減少
してしまい、位相比較器２０１の動作範囲が減少してし
まう可能性がある。そこで本実施形態では、発振出力信
号の周波数ｆ2 ［Ｈｚ］を分周比ｎで割り算した値より
も入力データ１１の周波数ｆ1 ［Ｈｚ］が小さくなるよ
うに（則ち、ｆ1 ＜ｆ2 ／ｎとなるように）、分周器２
０４における分周比ｎを設定している。

【００４７】このように分周比ｎを設定することによ
り、発振器２０３の発振出力信号２０３ａの周波数ｆ2
［Ｈｚ］を入力データ１１の周波数ｆ1 ［Ｈｚ］めで分
周することなく位相比較器２０１にフィードバックさせ
ることが可能となり、その結果、逓倍量が大きい場合で
あっても周波数の安定した発振出力信号２０３ａを生成
することができる半導体集積回路１０を実現できる。

【００４８】以上説明したように第１発明の各実施形態
によれば、逓倍量が大きい場合であっても周波数の安定
した発振出力信号２０３ａを生成することができる半導
体集積回路１０することができる。

【００４９】次に、第２発明を説明する。

【００５０】少なくとも発振器及び位相比較器がループ
状に接続された単位回路と、前記発振器の出力信号に基
づいて入力データ信号をリタイミングする回路とを有
し、クロックに同期した入力データ１１（則ち、規則性
を有する入力データ１１）に代えて、通信のデータ伝送
ランダムに発生する入力データ１１（則ち、不規則性を
有する通信の伝送データ）を用いて、ＰＬＬ動作を行お
うとした場合、ＰＬＬ制御に用いる情報量がクロック同
期の場合よりも少ないため、クロックに同期用の半導体
集積回路をそのまま用いたのではＰＬＬ動作が不安定に
なる可能性がある。このようなランダムに発生する入力
データ１１に対しても安定なＰＬＬ動作を行うことがで
きるのが半導体集積回路３０である。

【００５１】そこで、第２の発明の半導体集積回路３０
は、クロックに同期した入力データ１１（則ち、規則性
を有する入力データ１１）に代えて、ランダムに発生す
る伝送データを受信することができるように、ランダム
に発生する入力データ１１に対して安定なＰＬＬ動作を
行うリタイミング手段３０８を有する半導体集積回路で
あって、図１０に示すように、発振周波数制御信号２０
２ａに応じて入力データ１１の周波数ｆi をｎ逓倍した
発振出力信号２０３ａを生成する発振器２０３と、発振
出力信号２０３ａと入力データ１１との周波数［Ｈｚ］
を比較してその周波数差に応じた位相比較信号２０１ａ
を生成する位相比較器２０１と、位相比較信号２０１ａ
を積分して発振周波数制御信号２０２ａに変換するルー
プフィルタ２０２と、発振出力信号２０３ａを位相比較
器２０１に帰還させるフィードバックループとを有す
る。

【００５２】以下、図面に基づき第２発明の各種実施形
態を説明する。

【００５３】図１０は第２の発明の第１の実施形態の半
導体集積回路３０を示す機能ブロック図である。図１１
は図１０の半導体集積回路に設けられた発振器２０３の
を示す回路図である。なお、第１発明の各種実施形態に
おいて既に記述したものと同一の部分については、同一
符号を付し、重複した説明は省略する。

【００５４】第２の発明の半導体集積回路３０（図１０
参照）は、入力データ（１１）を受信するためのデータ
受信レートＭ［ｂｐｓ］がＭ／ｎ（ｎ＝１，２，３，
…）と変化する場合に、変化後のデータ受信レートＭ／
ｎ［ｂｓｐ］に対応した周波数ｆ0 （則ち、ｆ0 ＝Ｍ／
ｎ）［Ｈｚ］の発振出力信号２０３ａを生成する発振器
２０３を有する。このようにして生成された発振出力信
号２０３ａは、図１０に示すように、分周器を経由する
ことなくフィードバックループを介して、位相比較器２
０１に直接帰還させることが可能となり、その結果、エ
ラーのないリカバリーデータを生成することができる半
導体集積回路３０を実現できる。

【００５５】また、データ受信レートＭ／ｎ［ｂｐｓ］
と同じ周波数ｆ0 （則ち、ｆ0 ＝Ｍに固定）［Ｈｚ］の
発振出力信号２０３ａを生成する発振器２０３に代え
て、入力データ１１を受信するためのデータ受信レート
に関わらず、受信可能な最高のデータ受信レートＭ［ｂ
ｐｓ］に対応した周波数Ｍ［Ｈｚ］に固定されて発振す
る発振器２０３を用いることも可能である。

【００５６】このようにして生成された発振出力信号２
０３ａは、図１０に示すように、分周器を経由すること
なくフィードバックループを介して、位相比較器２０１
に直接帰還させることが可能となり、その結果、エラー
のないリカバリーデータを生成することができる半導体
集積回路３０を実現できる。

【００５７】また本実施形態の発振器２０３は、図１１
に示すように、複数の電流スイッチ３０１，…，３０１
と、各電流スイッチ３０１，…，３０１（具体的には、
図中Ｓ１，Ｓ２，Ｓ３，Ｓ４）に接続され各電流スイッ
チ３０１，…，３０１のＯＮ又はＯＦＦに応じて発振出
力信号の周波数ｆo を制御するマルチバイブレータ３０
２とを有し、受信可能な最高のデータ受信レートＭ［ｂ
ｐｓ］とデータ受信レートＭ／ｎ［ｂｓｐ］とを用いて
生成された分周比ｎに応じて各電流スイッチ３０１，
…，３０１がＯＮ又はＯＦＦ制御されることにより、デ
ータ受信レートＭ／ｎ［ｂｐｓ］と同じ発信周波数Ｍ／
ｎ［Ｈｚ］を有する発振出力信号２０３ａをマルチバイ
ブレータ３０２（具体的には、電圧制御型のエミッタ結
合マルチバイブレータ３０２）を用いて生成するように
接続されている。図１１に示す電圧制御型のエミッタ結
合マルチバイブレータ３０２の回路構成は図７の発振器
２０３に組み込まれたマルチバイブレータ２０５とほぼ
同一なので、回路構成については同一符号を付し、回路
構成とその発振動作についての説明は省略する。

【００５８】図１１における各電流スイッチ３０１，
…，３０１は、トランジスタＱ21，Ｑ22，Ｑ2 ９と抵抗
Ｒ11とで構成される電流スイッチ回路、トランジスタＱ
23，Ｑ24，Ｑ30と抵抗Ｒ12とで構成される電流スイッチ
回路、トランジスタＱ25，Ｑ26，Ｑ31と抵抗Ｒ13とで構
成される電流スイッチ回路、トランジスタＱ27，Ｑ28，
Ｑ32と抵抗Ｒ14とで構成される電流スイッチ回路であ
る。各電流スイッチ３０１，…，３０１は、電源Ｖc に
共通に接続されている。

【００５９】各電流スイッチ３０１，…，３０１は、差
動増幅回路とこの差動増幅回路のエミッタ側に接続され
た定電流回路とで構成されている。

【００６０】電流スイッチ端子Ｓ１を有する差動増幅回
路はトランジスタＱ21，Ｑ22とで構成されている。電流
スイッチ端子Ｓ２を有する差動増幅回路はトランジスタ
Ｑ23，Ｑ24とで構成されている。電流スイッチ端子Ｓ３
を有する差動増幅回路はトランジスタＱ25，Ｑ26とで構
成されている。電流スイッチ端子Ｓ４を有する差動増幅
回路はトランジスタＱ27，Ｑ28とで構成されている。

【００６１】トランジスタＱ21，Ｑ23，Ｑ25，Ｑ27のベ
ースは電流スイッチ端子Ｓ１，Ｓ２，Ｓ３，Ｓ４に各々
接続され、またランジスタＱ22，Ｑ24，Ｑ26，Ｑ28のベ
ースは一定電圧ＶB に接続されている。電流スイッチ端
子Ｓ１を有する差動増幅回路のエミッタ側に接続された
定電流回路は、トランジスタＱ29とトランジスタＱ29の
エミッタに接続された抵抗Ｒ11から構成されている。

【００６２】例えば、電流スイッチ端子Ｓ１にこの一定
電圧ＶB より大きな電圧が印加された場合に、トランジ
スタＱ21が動作状態に遷移し、トランジスタＱ22が非動
作状態に遷移し、トランジスタＱ21がトランジスタＱ5
〜Ｑ8 と並列関係となる。このとき、マルチバイブレー
タ３０２のトランジスタＱ3 を経由して流れる電流Ｉと
同じ大きさの電流Ｉを動作状態にあるトランジスタＱ21
に並列に流すことが可能となる。

【００６３】また電流スイッチ端子Ｓ２にこの一定電圧
ＶB より大きな電圧が印加された場合に、トランジスタ
Ｑ23が動作状態に遷移し、トランジスタＱ24が非動作状
態に遷移し、トランジスタＱ23がトランジスタＱ5 〜Ｑ
8 と並列関係となる。このとき、マルチバイブレータ３
０２のトランジスタＱ3 を経由して流れる電流Ｉと同じ
大きさの電流Ｉを動作状態にあるトランジスタＱ23に並
列に流すことが可能となる。また電流スイッチ端子Ｓ３
にこの一定電圧ＶB より大きな電圧が印加された場合
に、トランジスタＱ25が動作状態に遷移し、トランジス
タＱ26が非動作状態に遷移し、トランジスタＱ25がトラ
ンジスタＱ5 〜Ｑ8 と並列関係となる。このとき、マル
チバイブレータ３０２のトランジスタＱ4 を経由して流
れる電流Ｉと同じ大きさの電流Ｉを動作状態にあるトラ
ンジスタＱ25に並列に流すことが可能となる。

【００６４】また電流スイッチ端子Ｓ４にこの一定電圧
ＶB より大きな電圧が印加された場合に、トランジスタ
Ｑ27が動作状態に遷移し、トランジスタＱ28が非動作状
態に遷移し、トランジスタＱ27がトランジスタＱ5 〜Ｑ
8 と並列関係となる。このとき、マルチバイブレータ３
０２のトランジスタＱ4 を経由して流れる電流Ｉと同じ
大きさの電流Ｉを動作状態にあるトランジスタＱ27に並
列に流すことが可能となる。

【００６５】具体的には、周波数がＭ［Ｈｚ］の発振出
力信号２０３ａをマルチバイブレータ３０２を用いて生
成する場合には、電流スイッチ端子Ｓ１，Ｓ２，Ｓ３，
Ｓ４を全てＯＮとする。このときマルチバイブレータ３
０２に流れる電流Ｉが最大電流値となり、それに応じて
周波数がＭ［Ｈｚ］の発振出力信号２０３ａが発振器２
０３（則ち、マルチバイブレータ３０２）から出力され
る。周波数がＭ×（２／３）［Ｈｚ］の発振出力信号２
０３ａをマルチバイブレータ３０２を用いて生成する場
合には、電流スイッチＳ１，Ｓ３をＯＮとし、電流スイ
ッチＳ２，Ｓ４をＯＦＦとする。このときマルチバイブ
レータ３０２に流れる電流Ｉが最大電流値×（２／３）
となり、それに応じて周波数がＭ／２［Ｈｚ］の発振出
力信号２０３ａが発振器２０３（則ち、マルチバイブレ
ータ３０２）から出力される。周波数がＭ×（２／３）
［Ｈｚ］の発振出力信号２０３ａをマルチバイブレータ
３０２を用いて生成する場合には、電流スイッチ端子Ｓ
１，Ｓ２，Ｓ３，Ｓ４を全てＯＦＦとする。このときマ
ルチバイブレータ３０２に流れる電流Ｉが最大電流値／
３となり、それに応じて周波数がＭ／３［Ｈｚ］の発振
出力信号２０３ａが発振器２０３（則ち、マルチバイブ
レータ３０２）から出力される。

【００６６】このような電流スイッチ３０１，…，３０
１とマルチバイブレータ３０２とを発振器２０３に設け
ることにより、周囲環境温度、動作電源の変動、製造ば
らつき等に影響されることなく、エラーのないリカバリ
ーデータを生成することができる半導体集積回路３０を
実現できる。

【００６７】次に、第２発明の第２の実施形態を説明す
る。

【００６８】図１２は第２の発明の第２の実施形態の半
導体集積回路に用いられる発振器２０３を示す回路図で
ある。なお、第１発明の各種実施形態又は第２発明の第
１の実施形態において既に記述したものと同一の部分に
ついては、同一符号を付し、重複した説明は省略する。
図１２に示す電圧制御型のエミッタ結合マルチバイブ
レータ３０２の回路構成は図７及び図１１の発振器２０
３に組み込まれたマルチバイブレータ２０５とほぼ同一
なので、回路構成については同一符号を付し、回路構成
とその発振動作についての説明は省略する。また各電流
スイッチ３０１，…，３０１の各々の回路構成は図１１
の発振器２０３に組み込まれた電流スイッチ３０１，
…，３０１とほぼ同一なので、回路構成については同一
符号を付し、回路構成とその発振動作についての説明は
省略する。

【００６９】マルチバイブレータ３０２の発振周波数は
負荷抵抗２Ｉ×ＲL で決まる振幅電圧に依るが、マルチ
バイブレータ３０２の周波数を制御する制御電圧３０３
を変更した場合に電流２Ｉが変更されるため、この振幅
電圧（＝２Ｉ×ＲL ）も変更されてしまい、線形出力を
得るためには別途線形化手段を設ける必要がある。

【００７０】本実施形態の発振器２０３に設けられたマ
ルチバイブレータ３０２（具体的には、電圧制御型のエ
ミッタ結合マルチバイブレータ）は、図１２に示すよう
な線形化手段３１０（具体的には、定電流化を行う手
段）を設けている。これにより、外部から入力される制
御電圧３０３に変更があった場合であっても、電流２Ｉ
を定電流化することができ、発振出力信号２０３ａの振
幅電圧を線形に制御することが可能となる。

【００７１】具体的な線形化手段３１０は、トランジス
タＱ36，Ｑ37，Ｑ38と抵抗Ｒ15，Ｒ16，Ｒ18とで構成さ
れた差動型の定電流回路である。トランジスタＱ36はそ
のベースによってトランジスタＱ3 のコレクタ電圧を検
出して動作状態となり、同様に、トランジスタＱ37はそ
のベースによってトランジスタＱ4 のコレクタ電圧を検
出して動作状態となる。トランジスタＱ38と抵抗Ｒ18に
よって構成される回路は、トランジスタＱ38またはＱ39
のベースに一定の電圧ベース電圧Ｖcsを印加するように
制御することによって、抵抗Ｒ15またはＲ16に定電流を
供給するための定電流源として機能する。この定電流と
抵抗Ｒ15またはＲ16で再生された一定電圧は、トランジ
スタＱ33，Ｑ34をコレクタ側の負荷トランジスタとする
トランジスタＱ35，Ｑ39で構成される差動増幅回路によ
って差動増幅され、その差動出力は各々トランジスタＱ
3 ，Ｑ4 に入力される。則ち、定電流と抵抗Ｒ15または
Ｒ16で再生された一定電圧による差動出力を、トランジ
スタＱ3 ，Ｑ4 に各々入力することによって、電流２Ｉ
を定電流化することができ、発振出力信号２０３ａの振
幅電圧を線形に制御することが可能となる。

【００７２】このようなマルチバイブレータ３０２を発
振器２０３に設けることにより、その結果、エラーのな
いリカバリーデータを生成することができる半導体集積
回路３０を実現できる。

【００７３】次に、第２発明の第３の実施形態を説明す
る。

【００７４】図１３は第２の発明の第３の実施形態の半
導体集積回路を示す機能ブロック図である。なお、第１
発明の各種実施形態又は第２発明の第１若しくは第２の
実施形態において既に記述したものと同一の部分につい
ては、同一符号を付し、重複した説明は省略する。

【００７５】本実施形態の発振器２０３は、複数のゲー
ト段数切換スイッチ３０４が設けられたリング発振回路
３０５Ａであって、図１３に示すように、各ゲート段数
切換スイッチ３０４がＯＮ又はＯＦＦを制御することで
周波数Ｍ／ｎ［Ｈｚ］をリング発振回路（３０５Ａ）を
用いて得るように接続されている。

【００７６】図１３において、例えば、周波数がＭ［Ｈ
ｚ］の発振出力信号２０３ａをリング発振回路３０５Ａ
を用いて生成する場合には、セレクタＳ１，Ｓ２，Ｓ
３，Ｓ４を全てＯＦＦ（則ち、論理値Ｌ）とする。セレ
クタｎ（ｎ＝１，２，３）は端子Ｓｎが論理値Ｈのとき
にＤ１のパスを選択し、論理値ＬのときにＤ２のパスを
選択するように動作する。このときリング発振回路３０
５Ａの段数が最小段数である３段となり、それに応じて
周波数がＭ［Ｈｚ］の発振出力信号２０３ａが発振器２
０３（則ち、リング発振回路３０５Ａ）から出力され
る。周波数がＭ／２［Ｈｚ］の発振出力信号２０３ａを
リング発振回路３０５Ａを用いて生成する場合には、セ
レクタＳ１，Ｓ２をＯＮ（論理値Ｈ）とし、セレクタＳ
３をＯＦＦ（論理値Ｌ）とする。このときリング発振回
路３０５Ａの段数が６段となり、それに応じて周波数が
Ｍ／２［Ｈｚ］の発振出力信号２０３ａが発振器２０３
（リング発振回路３０５Ａ）から出力される。周波数が
Ｍ／３［Ｈｚ］の発振出力信号２０３ａをリング発振回
路３０５Ａを用いて生成する場合には、セレクタＳ１を
ＯＦＦ（論理値Ｌ）、セレクタＳ２，Ｓ３をＯＮ（論理
値Ｈ）とする。このときリング発振回路３０５Ａの段数
が９段となり、それに応じて周波数がＭ／３［Ｈｚ］の
発振出力信号２０３ａが発振器２０３（リング発振回路
３０５Ａ）から出力される。

【００７７】このようなゲート段数切換スイッチ３０４
とリング発振回路３０５Ａとを発振器２０３に設けるこ
とにより、エラーのないリカバリーデータを生成するこ
とができる半導体集積回路３０を実現できる。

【００７８】次に、第２発明の第４の実施形態を説明す
る。

【００７９】図１４は第２の発明の第４の実施形態の半
導体集積回路を示す機能ブロック図である。図１５は図
１４の半導体集積回路の動作を示すタイミングチャート
である。なお、第１発明の各種実施形態又は第２発明の
第１乃至第３の実施形態において既に記述したものと同
一の部分については、同一符号を付し、重複した説明は
省略する。

【００８０】本実施形態の半導体集積回路３０は、図１
４に示すように、単位回路２０とクロックリカバリー回
路３０Ａとを有する。

【００８１】クロックリカバリー回路３０Ａは、パルス
生成手段３０６と遅延手段３０７とリタイミング手段３
０８とを有する。

【００８２】パルス生成手段３０６は、入力データ１１
のデータの変化を検出して検出パルス３０６ａを生成す
るように接続されている。

【００８３】遅延手段３０７は、入力データ１１のデー
タの変化を検出して発振出力信号２０３ａの立ち上がり
エッジ又は立ち下がりエッジが検出パルス３０６ａのパ
ルス幅の中間付近に安定に位置させる際に、検出パルス
３０６ａのパルス幅（具体的には、Δｔ）の１／２の時
間幅Δｔ／２だけ入力データ１１を遅延させた遅延デー
タ３０７ａを生成するように接続されている。

【００８４】リタイミング手段３０８は、図１５に示す
ように、入力データ１１のデータの変化を検出して発振
出力信号２０３ａの立ち上がりエッジ又は立ち下がりエ
ッジが検出パルス３０６ａのパルス幅の中間付近に安定
に位置させる際に、発振出力信号２０３ａの逆位相の立
ち上がりエッジ又は立ち下がりエッジで遅延データ３０
７ａに対してリタイミング動作を実行してリタイミング
データ３０８ａを生成するように接続されている。

【００８５】則ちこのようなクロックリカバリー回路３
０Ａを設けることにより、入力データ１１のデータの変
化を検出して発振出力信号２０３ａの立ち上がりエッジ
又は立ち下がりエッジが検出パルス３０６ａのパルス幅
の中間付近に安定に位置させることが可能となり、また
入力データ１１の遅延量もΔｔ／２に設定することが可
能となり、発振器２０３の発振出力信号２０３ａにおけ
る逆エッジの位相でリタイミング動作を処理すれば、周
囲環境温度、動作電源の変動、製造ばらつき等に影響さ
れることなく、エラーのないリカバリーデータを生成す
ることができる半導体集積回路３０を実現できる。

【００８６】次に、第２発明の第５の実施形態を説明す
る。

【００８７】図１６は第２の発明の第５の実施形態の半
導体集積回路を示す機能ブロック図である。なお、第１
発明の各種実施形態又は第２発明の第１乃至第４の実施
形態において既に記述したものと同一の部分について
は、同一符号を付し、重複した説明は省略する。

【００８８】図１６は、図１４に示すクロックリカバリ
ー回路３０Ａの一部である。

【００８９】本実施形態のクロックリカバリー回路３０
Ａは、図１６に示すように、入力データ１１を検出パル
ス３０６ａの時間幅Δｔだけ遅延させたデータ及び入力
データ１１を論理合成（具体的には、図中論理合成手段
を用いる）して検出パルス３０６ａを生成するととも
に、リタイミングデータ３０８ａの遅延時間を検出パル
ス３０６ａの時間幅Δｔの１／２の時間幅Δｔ／２に設
定することにより、入力データ１１の時間幅の１／２の
時間幅を有する遅延時間を生成するように接続されてい
る。

【００９０】このように遅延時間を設定することによ
り、入力データ１１のデータの変化を検出して発振出力
信号２０３ａの立ち上がりエッジ又は立ち下がりエッジ
が検出パルス３０６ａのパルス幅の中間付近に安定に位
置させることが可能となり、また入力データ１１の遅延
量もΔｔ／２に設定することが可能となり、発振器２０
３の発振出力信号２０３ａにおける逆エッジの位相でリ
タイミング動作を処理すれば、周囲環境温度、動作電源
の変動、製造ばらつき等に影響されることなく、エラー
のないリカバリーデータを生成することができる半導体
集積回路３０を実現できる。

【００９１】次に、第２発明の第６の実施形態を説明す
る。

【００９２】図１７（ａ）は第２の発明の第６の実施形
態の半導体集積回路を示す機能ブロック図であり、図１
７（ｂ）はリング発振回路３０５を示す回路図である。
なお、第１発明の各種実施形態又は第２発明の第１乃至
第５の実施形態において既に記述したものと同一の部分
については、同一符号を付し、重複した説明は省略す
る。

【００９３】本実施形態の発振器２０３は、図１７
（ａ）に示すように、差動リング発振回路３０５Ｂを用
いて構成されている。リング発振回路を用いる場合に
は、リング発振回路の発振出力のデューティ制御が重要
である。このデューティがずれていると、正確に入力デ
ータの中心に発信出力を合わせることが難しくなる。通
常のシングル形式のリング発振回路では、立ち上がりと
立ち下がりとの信号伝達速度が異なるため、発信出力の
デューティにずれが発生しやすい。その結果、逆位相で
データをリタイミングする場合にズレが発生する。そこ
で本実施形態の差動リング発振回路３０５Ｂは、図１７
（ｂ）に示すように、差動型のリング発振回路を用いる
ことで、正確なデューティ制御を可能としている。

【００９４】具体的な差動リング発振回路３０５Ｂは、
図１７（ｂ）に示すように、差動入力端子ＩＮ，／ＩＮ
から発振出力が入力される差動増幅回路とこの差動増幅
回路のエミッタ側に接続された定電流回路とこの差動増
幅回路の差動出力を更に増幅するための出力回路とから
構成されている。差動増幅回路はトランジスタＱ40，Ｑ
41、トランジスタＱ40，Ｑ41の各々のコレクタに接続さ
れた抵抗Ｒ20，Ｒ21から構成されている。トランジスタ
Ｑ40，Ｑ41とのエミッタに接続された定電流源である定
電流回路はトランジスタＱ44と抵抗Ｒ22とで構成されて
いる。トランジスタＱ40の出力を受けてこれを増幅して
差動出力端子ＯＵＴから出力するための出力回路はトラ
ンジスタＱ42、これに直列に接続されたトランジスタＱ
43、及びトランジスタＱ46のエミッタに接続された抵抗
Ｒ24によって構成されている。トランジスタＱ41の出力
を受けてこれを増幅して差動出力端子／ＯＵＴから出力
するための出力回路はトランジスタＱ42、これに直列に
接続されたトランジスタＱ45、及びトランジスタＱ45の
エミッタに接続された抵抗Ｒ23によって構成されてい
る。

【００９５】このような差動型の差動リング発振回路３
０５Ｂを用いた発振器２０３を設けることにより、正確
なデューティ制御が可能となり、正確に入力データの中
心に発信出力を合わせることが可能となる。則ち、入力
データ１１のデータの変化を検出して発振出力信号２０
３ａの立ち上がりエッジ又は立ち下がりエッジが検出パ
ルス３０６ａのパルス幅の中間付近に安定に位置させる
ことが可能となり、また入力データ１１の遅延量もΔｔ
／２に設定することが可能となり、発振器２０３の発振
出力信号２０３ａにおける逆エッジの位相でリタイミン
グ動作を処理すれば、周囲環境温度、動作電源の変動、
製造ばらつき等に影響されることなく、エラーのないリ
カバリーデータを生成することができる半導体集積回路
３０を実現できる。

【００９６】以上説明したように第２発明の各実施形態
によれば、周囲環境温度、動作電源の変動、製造ばらつ
き等に影響されることなく、エラーのないリカバリーデ
ータを生成することができる半導体集積回路３０するこ
とができる。

【００９７】

【発明の効果】以上説明したように本発明によれば、後
段の単位回路の発振器の発振出力信号の周波数を前段の
単位回路の発振器の発振出力信号の周波数よりも高く設
定し、後段の単位回路に設けられたループフィルタが生
成する発振周波数制御信号の制御電圧の制御範囲を前段
の単位回路に設けられたループフィルタが生成する発振
周波数制御信号の制御電圧の制御範囲よりも大きく設定
し、後段の単位回路の発振器の制御電圧の制御範囲に対
する発振出力信号の周波数変動量を前段の単位回路の発
振器の制御電圧に対する発振出力信号の周波数変動量よ
りも大きく設定し、各単位回路に設けられ、各単位回路
の発振器の発振出力信号を分周して入力信号と位相比較
される信号を生成する分周器における分周比は、前記発
振出力信号の発振周波数を前記分周比で割り算した値よ
りも前記入力信号の周波数が小さくなるように設定する
ことにより、後段の単位回路を安定して動作させること
ができる。

【図面の簡単な説明】

【図１】第１の発明の第１の実施形態の半導体集積回路
を示す機能ブロック図である。

【図２】図１の半導体集積回路における発振周波数制御
信号の制御量と発振出力信号の変動量変動量との関係を
示すグラフである。

【図３】図３（ａ）は図１の半導体集積回路におけるア
イソレーション手段を示す断面図であり、図３（ｂ）は
その平面図である。

【図４】図４（ａ）は図３において更に発振器をアイソ
レーション分離した単位回路を示す断面図であり、図４
（ｂ）はその平面図である。

【図５】図１の単位回路毎に別個に設けられた電源及び
接地を示すブロック図である。

【図６】第１の発明の第２の実施形態の半導体集積回路
を示す正面図である。

【図７】図６の半導体集積回路における差動出力部回路
を示す回路図である。

【図８】図６の半導体集積回路における差動受信部回路
を示す回路図である。

【図９】第１の発明の第３の実施形態の半導体集積回路
を示す機能ブロック図である。

【図１０】第２の発明の第１の実施形態の半導体集積回
路を示す機能ブロック図である。

【図１１】図１０の半導体集積回路に設けられた発振器
のを示す回路図である。

【図１２】第２の発明の第２の実施形態の半導体集積回
路に用いられる発振器を示す回路図である。

【図１３】第２の発明の第３の実施形態の半導体集積回
路を示す機能ブロック図である。

【図１４】第２の発明の第４の実施形態の半導体集積回
路を示す機能ブロック図である。

【図１５】図１４の半導体集積回路の動作を示すタイミ
ングチャートである。

【図１６】第２の発明の第５の実施形態の半導体集積回
路を示す機能ブロック図である。

【図１７】図１７（ａ）は第２の発明の第６の実施形態
の半導体集積回路を示す機能ブロック図であり、図１７
（ｂ）はリング発振回路を示す回路図である。

【図１８】従来の半導体集積回路を示す機能ブロック図
である。

【図１９】従来の半導体集積回路を示す機能ブロック図
である。

【図２０】図１９の半導体集積回路の動作を示すタイミ
ングチャートである。

【符号の説明】

１０ 半導体集積回路 １１ 入力データ ２０ 単位回路 ２０Ａ 前段の単位回路 ２０Ｂ 後段の単位回路 ２０１ 位相比較器 ２０１ａ 位相比較信号 ２０２ ループフィルタ ２０２ａ 発振周波数制御信号 ２０３ 発振器 ２０３ａ 発振出力信号 ２０４ 分周器 ２０４ａ 分周信号 ２０５ 差動出力部回路 ２０５ａ 差動発振出力信号 ２０６ 差動受信部回路 ２２１ 発振器の領域 ２３ アイソレーション手段 ２３Ａ，２３Ｂ 電源 ２４Ａ，２４Ｂ 接地 ３０ 半導体集積回路 ３０Ａ クロックリカバリー回路 ３０１，…，３０１ 電流スイッチ ３０２ マルチバイブレータ ３０３ 制御電圧 ３０４ ゲート段数切換スイッチ ３０５Ａ，３０５Ｂ リング発振回路 ３０６ パルス生成手段 ３０６ａ 検出パルス ３０７ 遅延手段 ３０７ａ 遅延データ ３０８ リタイミング手段 ３０８ａ リタイミングデータ ｎ（ｎ＝１，２，３，…） 分周比 ｆo 発振出力信号の周波数 ｆi 入力データの周波数 Ｍ 最高のデータ受信レート（ｂｐｓ） Ｍ／ｎ 変更されたデータ受信レート Δｔ 検出パルスの時間幅 Δｔ／２ 検出パルスの時間幅の１／２の時間幅

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B079 BA03 DD02 DD03 5J106 AA04 CC01 CC30 CC52 FF06 FF07 FF09 JJ01 KK05

Claims (8)

【特許請求の範囲】
1. 【請求項１】 位相比較器とループフィルタと発振器と
   分周器とがループ状に接続された単位回路が複数段直列
   に接続された半導体集積回路において、 前記後段の単位回路の発振器の発振出力信号の周波数
   は、前記前段の単位回路の発振器の発振出力信号の周波
   数よりも高く設定され、 前記後段の単位回路に設けられたループフィルタが生成
   する発振周波数制御信号の制御電圧の制御範囲は、前記
   前段の単位回路に設けられたループフィルタが生成する
   発振周波数制御信号の制御電圧の制御範囲よりも大きく
   設定され、 前記後段の単位回路の発振器の発振出力信号の制御電圧
   の制御範囲に対する発振出力信号の周波数変動量は、前
   記前段の単位回路の発振器の制御電圧の制御範囲に対す
   る発振出力信号の周波数変動量よりも大きく設定され、 各単位回路に設けられ、各単位回路の発振器の発振出力
   信号を分周して入力信号と位相比較される信号を生成す
   る分周器における分周比は、前記発振出力信号の発振周
   波数を前記分周比で割り算した値よりも前記入力信号の
   周波数が小さくなるように設定されたことを特徴とする
   半導体集積回路。
2. 【請求項２】 前記半導体集積回路は、前記単位回路の
   夫々を電気的に分離するためのアイソレーション手段を
   有することを特徴とする請求項１記載の半導体集積回
   路。
3. 【請求項３】 前記単位回路のそれぞれは、 前記発振器の出力に接続され、該発振器が出力する発振
   出力信号を差動発振出力信号に変換する差動出力部回路
   と、 前記位相比較器の入力に接続され、前記差動発振出力信
   号を差動形式の入力信号に変換する差動受信部回路との
   少なくとも一方を有することを特徴とする請求項１又は
   ２記載の半導体集積回路。
4. 【請求項４】 少なくとも発振器及び位相比較器がルー
   プ状に接続された単位回路と、発振器の出力信号に基づ
   いて入力データ信号をリタイミングする回路とを有する
   半導体集積回路において、 前記入力データを受信するためのデータ受信レートＭ
   ［ｂｐｓ］がＭ／ｎ（ｎ＝１，２，３，…）と変化する
   場合に、変化後のデータ受信レートがＭ／ｎ［ｂｓｐ］
   に基づいて生成された分周比ｎに応じて１／ｎ倍した出
   力周波数Ｍ／ｎ［Ｈｚ］で発振する発振器を有し、 前記発振器は複数の電流スイッチと、当該各電流スイッ
   チに接続され当該各電流スイッチのＯＮ又はＯＦＦに応
   じて前記発振出力信号の周波数を制御するマルチバイブ
   レータとを有し、前記各電流スイッチがＯＮ又はＯＦＦ
   を制御するか、又は、前記発振器は複数のゲート段数切
   換スイッチが設けられたリング発振回路から構成し、前
   記各ゲート段数切換スイッチがＯＮ又はＯＦＦを制御す
   ることで前記周波数Ｍ／ｎ［Ｈｚ］を前記リング発振回
   路を用いて得ることを特徴とする半導体集積回路。
5. 【請求項５】 少なくとも発振器及び位相比較器がルー
   プ状に接続された単位回路と、前記発振器の出力信号に
   基づいて入力データ信号をリタイミングする回路とを有
   する半導体集積回路において、 前記入力データのデータ受信レートに関わらず、受信可
   能な最高のデータ受信レートＭ［ｂｐｓ］に対応した周
   波数Ｍ［Ｈｚ］に固定されて発振する発振器を有するこ
   とを特徴とする半導体集積回路。
6. 【請求項６】 前記入力データのデータの変化を検出し
   て検出パルスを生成するパルス生成手段と、前記入力デ
   ータのデータの変化を検出して前記発振出力信号の立ち
   上がりエッジ又は立ち下がりエッジが前記検出パルスの
   パルス幅の中間付近に安定に位置させる際に、当該検出
   パルスのパルス幅の１／２の時間幅だけ当該入力データ
   を遅延させた遅延データを生成する遅延手段と、前記発
   振出力信号の逆位相の立ち上がりエッジ又は立ち下がり
   エッジで前記遅延データに対してリタイミング動作を実
   行してリタイミングデータを生成するリタイミング手段
   とから成るクロックリカバリー回路を有することを特徴
   とする請求項５記載の半導体集積回路。
7. 【請求項７】 請求項６に記載の前記検出パルスの時間
   幅の１／２の時間幅を有する遅延時間は、前記入力デー
   タを前記検出パルスの時間幅だけ遅延させたデータ及び
   当該入力データを論理合成して前記検出パルスを生成す
   るとともに、前記リタイミングデータの遅延時間を前記
   検出パルスの時間幅の１／２の時間幅に設定することに
   より生成されることを特徴とする半導体集積回路。
8. 【請求項８】 前記発振器は、差動リング発振回路を用
   いて構成されていることを特徴とする請求項６又は７記
   載の半導体集積回路。