JP2002251294A

JP2002251294A - ２重化交絡方式及び２重化交絡装置

Info

Publication number: JP2002251294A
Application number: JP2001049361A
Authority: JP
Inventors: Yasushi Sudo; 裕史須藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2001-02-23
Filing date: 2001-02-23
Publication date: 2002-09-06
Also published as: US20020120903A1; US7028242B2; US7398447B2; BR0200649A; NZ517440A; AU1867802A; CN1372386A; US20060156186A1; CN1177413C; AU784712B2

Abstract

(57)【要約】【課題】２重化プロセッサ装置の交絡信号の送受信に
おけるバックワイヤリングボードとプロセッサボードの
故障あるいは出力ドライバの故障時に現用系を定めるこ
とを可能とする。【解決手段】０ｓｉｄｅ１０のパリティ生成回路１０
１は、各信号線の入力信号ｓ１１に冗長ビットを付加し
てパラレル信号ｓ１２、ｐ１０とし、パラレルシリアル
変換回路１０３はタイミング信号ｔ１０によりシリアル
信号ｓ１３に多重して出力する。１ｓｉｄｅ１１のシリ
アルパラレル変換回路１１１は、シリアル信号ｓ１３を
パラレル信号ｓ１４、パリティ信号ｐ１１、タイミング
信号ｔ１０を復元し、パリティチェック回路１１２はパ
ラレル信号ｓ１４をパリティ信号ｐ１１でチェックし正
常であれば状態保持回路１１３に状態信号として出力ｓ
１５して保持し、異常であれば保持データをクリアす
る。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は２重化交絡方式に関
し、特に、２重化プロセッサシステムにおけるプロセッ
サボード間の交絡情報の異常を検出可能な２重化交絡方
式及び２重化交絡装置に関する。

【０００２】

【従来の技術】従来、現用系及び予備系プロセッサボー
ドからなる２つのプロセッサ装置をメイトとして使用
し、故障時にプロセッサ装置の切り換えを行うような２
重化プロセッサシステム（２重化処理装置）において
は、前記メイト間で各種の情報、信号等のデータを相互
に送受信する交絡部を有する多重化交絡方式が採用され
る。

【０００３】図５は、従来の一般的な２重化交絡方式の
構成例を示す図である。２重化処理装置のそれぞれに対
応する交絡部である０ｓｉｄｅ５０と１ｓｉｄｅ５１と
の間に複数のバスを設け、それぞれに現用系であること
を示す信号、２重化動作中であることを示す信号、プロ
セッサが実行中であることを示す信号など、動作モード
を示す信号ｓ５０、ｓ５１を送受するための信号駆動用
のバスドライバ５００、５１０を備える。

【０００４】従来の２重化交絡方式では、前記動作モー
ドを示す信号ｓ５０、ｓ５１は複数のバスドライバ５０
０、５１０を使用して個別信号ｓ５として送受してお
り、交絡部の障害に対して２重化装置が異常動作を起こ
さないことが要求される。この要請に応えるために、例
えば、特開昭５９−１７２８３６号公報では、交絡部を
構成するケーブルについて、ケーブル抜けを検出するこ
とにより、両系の状態異常が発生しないようにすること
が提案されている。

【０００５】

【発明が解決しようとする課題】前記先行技術文献に開
示された方式では、ケーブル抜けに対しこれを検出する
ことにより対処を可能にするものであるが、ケーブル抜
け以外の故障、例えばプロセッサボード上の出力部品や
ボード上の故障の検出及び対処が可能なものではなかっ
た。

【０００６】つまり、ボードの障害や出力ドライバの故
障により状態変化の連絡線がハイレベルあるいはローレ
ベルに固定する障害が発生した場合、受信側は２重化処
理装置としての状態異常を起こした動作となる。例え
ば、何れのプロセッサ装置が現用系としてサービス等の
処理動作を行うかが不定となる等により、正常な２重化
運転ができないことになる。

【０００７】また、例えば前記受信側が予備系としての
状態異常を起こすと、２重化装置として予備系から現用
系へ切り替わった場合、動作を開始するための初期状態
等の設定が異常となり、結果的に正常な２重化運転がで
きないという問題も生じる。

【０００８】さらに従来の方式では、上記のような場合
に現用系が定まらない状態となるため片系での装置の立
ち上げもできず、システムダウンを引き起こす可能性が
ある。

【０００９】特に２重化処理装置においては、単一のプ
ロセッサカードを使用した１重化運転中において、２重
化するために新たに予備系のプロセッサカードをモジュ
ールに挿入した際に、当該予備系のプロセッサカードの
交絡信号にハイレレベル又はローレベルに固定するとこ
ろのハイレベルスタックやローレベルスタックがあった
場合、系構成に異常を引き起こしてシステムダウンを起
こすことがあるという問題がある。

【００１０】（目的）本発明の主な目的は、２重化処理
装置における交絡信号の送受信にケーブル抜けに加え各
種の故障を検出し、故障に対する対処を可能とした２重
化交絡方式及び２重化交絡装置を提供することにある。

【００１１】本発明の他の主な目的は、バックワイヤリ
ングボードとプロセッサボードの故障あるいは出力ドラ
イバの故障時においても２重化処理装置の現用系を定め
ることを可能にし、システムに対する信頼性及び利用性
（availability）を向上させた２重化交絡方式及び２重
化処理装置を提供することにある。

【００１２】

【課題を解決するための手段】本発明は、２枚のプロセ
ッサを使用してシステムの信頼性及び利用性（availabi
lity）を高めるという２重化処理装置のプロセッサ間を
接続する交絡部として、交絡信号に冗長ビットを付加し
シリアル信号に多重して送受信するという構成を設け
る。特に、動作モードを示す信号を送信する時に冗長ビ
ットを付加しシリアル信号化して出力する構成を設け
る。また、２重化交絡装置に関し、出力ドライバと入力
ドライバとを有する２重化交絡信号制御において、冗長
ビット付加回路とタイミング生成回路とパラレルシリア
ル変換回路とシリアルパラレル変換回路と冗長ビットに
よるチェック回路と状態保持回路を有する。前記冗長ビ
ット付加回路がパリティビットあるいはエラーコレクシ
ョンコードあるいはＣＲＣコードにより構成されること
を特徴とする。また、前記状態保持回路は、タイマ機能
を有し一定時間にタイミング信号が来ない場合に保持デ
ータをクリアする構造を有する。つまり、本発明の２重
化交絡方式は、現用系及び予備系の２重化プロセッサ装
置の複数の交絡信号を送受する交絡部を有する２重化交
絡方式において、交絡部間は、複数の交絡信号に冗長ビ
ットを付加しシリアル信号に多重化して送受信すること
を特徴とする。

【００１３】本発明の２重化交絡方式は、２重化プロセ
ッサ装置の動作モードを決定する送信側及び受信側の交
絡部を有するプロセッサボード間の２重化交絡方式にお
いて、送信側の交絡部は、複数の交絡信号に冗長ビット
を付加する冗長ビット付加回路と、前記冗長ビットと複
数の交絡信号とを多重化する多重化回路とを備え、受信
側の交絡部は、前記多重化された受信信号を多重分離し
て複合する復号化回路と、前記冗長ビットにより符号誤
りをチェックする冗長符号チェック回路と、前記チェッ
ク結果が正常の場合に前記複合化回路からの交絡信号を
保持し、前記チェック結果が異常の場合に保持データを
クリアする状態保持回路とを備えたことを特徴とする。
前記冗長ビットは、パリティビットあるいはエラーコレ
クションコードあるいはＣＲＣコードであることを特徴
とする。

【００１４】本発明の２重化交絡装置は、２重化プロセ
ッサ装置の動作モードを決定するプロセッサボードの交
絡部に出力ドライバ及び入力ドライバを有する２重化交
絡装置において、前記出力ドライバは、タイミング生成
回路と、前記タイミング生成回路の出力により複数の交
絡信号に冗長ビットを発生する冗長ビット付加回路と、
前記複数の交絡信号及び冗長ビットをシリアル信号とす
るパラレルシリアル変換回路とを有し、前記入力ドライ
バは、受信したシリアル信号をパラレル信号に変換する
シリアルパラレル変換回路と、前記パラレル信号の冗長
ビットにより複数の交絡信号の符号誤りをチエックする
冗長符号チェック回路と、前記チェック結果が正常の場
合に前記パラレル信号の交絡信号を保持し、前記チェッ
ク結果が異常の場合に保持データをクリアする状態保持
回路とを有することを特徴とする。前記冗長ビットは、
パリティビットあるいはエラーコレクションコードある
いはＣＲＣコードであることを特徴とする。また、前記
シリアルパラレル変換回路が生成するタイミング信号を
入力するタイマ回路を備え、前記タイマ回路が一定時間
内にタイミング信号を受信しない場合に前記状態保持回
路の保持データをクリアすることを特徴とする。

【００１５】前記各２重化交絡装置において、前記２重
化プロセッサ装置は、それぞれ予備系時に前記状態保持
回路の保持データにより現用系への切り替わり時の初期
動作モードを設定して待機することを特徴とする。

【００１６】より具体的には、本発明に係る２重化交絡
方式は、現用系であることを示す信号、２重化動作中で
あることを示す信号、プロセッサが実行中であることを
示す信号などから構成される信号により２重化処理装置
の動作モードを設定するのために構成され使用される。

【００１７】本発明は、２重化処理装置の動作モードを
決定する交絡部におけるプロセッサボード間の交絡信号
に交絡信号の出力側に冗長ビット付加回路と多重化回路
を設け、受信側に復号化回路と冗長符号チェック回路と
状態保持回路を設けたことを特徴としている。

【００１８】２重化系構成の動作モードを示す信号がメ
イト間を接続しているという構成に対し、本発明に従っ
て、送信側に冗長ビットとしてパリティジェネレータと
生成したパリティも含んだパラレルシリアル変換回路を
設けており、受信側にシリアルパラレル変換回路とパリ
ティチェック回路と状態保持回路を設けている。また、
この状態保持回路は、パリティチェック回路がパリティ
エラーを検出すると保持内容をクリアするという動作を
実行する（図１）。

【００１９】本発明によれば、基板接続コネクタを備え
モジュール（ユニット）を構成する基板ボードのバック
ワイヤリングボード（ＢＷＢ）、あるいはプロセッサを
搭載するプロセッサボー、あるいはプロセッサボード上
の部品の故障時に、対向するメイト系からの動作モード
の信号を無効にし、前記メイト系のプロセッサボードが
例えば未実装状態と同様に判断することで、現用系が決
定できずシステムの状態が不定となる問題を回避するこ
とを可能とする。

【００２０】

【発明の実施の形態】本発明の多重化交絡方式の一実施
の形態について、図面を参照して詳細に説明する。

【００２１】（構成の説明）図１は、本発明の一実施の
形態としての２重化交絡方式を示すブロック図である。
本実施の形態の２重化交絡方式は、２重化処理装置の０
系装置と１系装置に対応する交絡部として０ｓｉｄｅ１
０（以下、「０系」ともいう）と１ｓｉｄｅ１１（以
下、「１系」ともいう）の２重化構成でなり、０ｓｉｄ
ｅ１０の送信側の構成は、パリティ生成回路１０１と、
タイミング生成回路１０２と、パラレルシリアル変換回
路１０３とから構成され、また、１ｓｉｄｅ１１の受信
側の構成は、シリアルパラレル変換回路１１１と、パリ
ティチェック回路１１２と、メイト系である０系の動作
状態を保持する状態保持回路１１３とから構成されてい
る。なお、図１には０系から１系への信号の伝達を行う
構成のみを示しているが、交絡部の回路としては１系か
ら０系に向かう信号の伝達回路も同様に具備する。

【００２２】図２は、本発明の実施の形態の２重化処理
装置における両方向の構成を備える交絡部自体のブロッ
ク図である。パリティ生成回路１０１、タイミング生成
回路１０２、パラレルシリアル変換回路１０３からなる
出力ドライバ、及び、シリアルパラレル変換回路１０
４、パリティチェック回路１０５、状態保持回路１０６
からなる入力ドライバを備える。以下、本実施の形態を
便宜上、図１に示す構成に基づいてその構成及び動作を
説明する。

【００２３】図１において、０ｓｉｄｅ１０は、パリテ
ィ生成回路１０１は動作モード等の信号ｓ１１を入力
し、信号ｓ１２及びパリティビットｐ１０を出力する。
またタイミング生成回路１０２は、一定周期（フレーム
周期）でタイミング信号ｔ１０を発生する。パラレルシ
リアル変換回路１０３は、パリティ生成回路１０１から
の信号ｓ１２及びパリティビットｐ１０を入力し、タイ
ミング生成回路１０２から出力される前記タイミング信
号ｔ１０のタイミングで多重した後、シリアル信号ｓ１
３としてメイト系の１ｓｉｄｅ１１に出力する。

【００２４】１ｓｉｄｅ１１は、シリアルパラレル変換
回路１１１はシリアル信号ｓ１３を入力して処理し、パ
ラレル化した信号ｓ１４とパリティ信号ｐ１１及びタイ
ミング信号ｔ１１を出力し、パリティチェック回路１１
２は、タイミング信号ｔ１１のタイミングでパリティチ
ェックを行い有効データであれば状態保持回路１１３に
信号を保持する。

【００２５】図１に示す本実施の形態においては、２重
化処理装置の２重化系を決定する信号線の信号ｓ１１の
一例として、現用系を示す信号ＡＣＴＮ（ローレベルに
より現用系であることを示す）、２重化の動作状態を示
す信号ＳＹＣＮ（ローレベルにより２重化運転中である
ことを示す）、実行中であることを示す信号ＲＵＮＮ
（ローレベルにより実行中であることを示す）からなる
動作モード信号が使用される。

【００２６】つまり、各信号線はメイト間で情報交換す
ることで２重化系構成の動作を決定するものであり、本
実施の形態のパリティ生成回路１０１は、各信号線の入
力信号ＡＣＴＮ、ＳＹＣＮ、ＲＵＮＮ信号ｓ１１を入力
し冗長ビットを付加してパラレル信号ｓ１２、ｐ１０と
してパラレルシリアル変換回路ｓ１２に出力する。な
お、パリティ処理では一例としてハイレベルの数が奇数
個になるようパリティ信号を付加する処理を行う。ま
た、パラレルシリアル変換回路１０３は入力信号ｓ１
２、ｐ１０をタイミング生成回路１０２から出力するタ
イミング信号ｔ１０でシリアル信号に多重してシリアル
信号ｓ１３をメイト系の１ｓｉｄｅ１１に出力する。

【００２７】１ｓｉｄｅ１１ではメイト系の０ｓｉｄｅ
１０からのシリアル信号ｓ１３をシリアルパラレル変換
回路１１１に入力する。シリアルパラレル変換回路１１
１は、パラレル信号ｓ１４とパリティ信号ｐ１１とメイ
ト系（０ｓｉｄｅ）のタイミング信号ｔ１０を復元して
生成したパリティチェックタイミング信号ｔ１１を出力
する。

【００２８】また、パリティチェック回路１１２は入力
信号のパラレル信号ｓ１４とパリティ信号ｐ１１をパリ
ティチェックタイミング信号ｔ１１の示すタイミングで
チェックし正常であれば状態保持回路１１３に出力信号
ｓ１５を状態信号として保持する。

【００２９】パラレル信号ｓ１４、ｐ１１にエラーがあ
ればクリア信号ｃ１１を出力し状態保持回路１１３の保
持内容をクリアする。なお、交絡情報のＡＣＴＮ、ＳＹ
ＣＮ、ＲＵＮＮｓ１１は負論理であることから状態保持
回路１１３のクリアではメイト状態出力信号ｓ１６をハ
イレベルにする。

【００３０】以上により状態保持回路１１３は、パリテ
ィチェックタイミング信号ｔ１１によってパリティチェ
ック回路１１２からの出力信号ｓ１５を常に保持し、状
態保持回路１１３はメイト系の状態を示す信号を出力信
号ｓ１６として出力する。また、パリティエラー等が検
出された場合、パリティチェック回路１１２からのクリ
ア信号ｃ１１によりディアサートするように構成され
る。

【００３１】図１に示すパリティ生成回路、タイミング
生成回路、パラレルシリアル変換回路、シリアルパラレ
ル変換回路及びパリティチェック回路は、当業者にとっ
てよく知られており、また本発明とは直接関係しないの
で、その詳細な構成は省略する。

【００３２】なお、以上の説明では０系から１系への信
号の伝達を行う構成に関して行ったが、２重化交絡方式
としては１系から０系に向かう信号の伝達回路を備え
る。つまり、２重化処理装置の交絡部としては、図２に
示すように両方向の構成及び機能を有することは前述の
とおりである。

【００３３】以上のように本実施の形態の各交絡部内に
おいて、前述のようにパリティエラーを活用することに
より、現用系であることを示す信号等が異常であるか否
かを決定可能であり、現用系が不定となる等の異常を回
避することができる。また、本実施の形態では状態保持
回路を有しており、該状態保持回路を前述のように制御
することにより、例えば、現用系のプロセッサ装置の動
作モードの状態情報を予備系のプロセッサ装置側に常時
送信して、予備系のメモリ等に現用系の動作モードの状
態を常に更新・記憶し予備系から現用系への切り換えに
備える制御を確実に実施することを可能とする。

【００３４】（動作の説明）次に、本実施の形態の２重
化交絡方式の動作を図３に示す動作タイミングのタイム
チャートを参照して、動作モード信号を０ｓｉｄｅから
１ｓｉｄｅに伝達する場合の動作について説明する。

【００３５】０ｓｉｄｅ（０系）においては、複数の動
作モード信号（ＡＣＴＮ、ＳＹＣＮ、ＲＵＮＮ）ｓ１１
を一定のフレーム周期のタイミング信号ｔ１０のタイミ
ングでパリティビットｐ１０を生成し、メイト系の１ｓ
ｉｄｅ（１系）にパリティビットを付加したシリアル信
号ｓ１３として送信し、１ｓｉｄｅ（１系）において
は、受信したシリアル信号ｓ１３に基づいてパリティチ
エックにより正常性を確認した場合に複数の動作モード
信号（ＡＣＴＮ、ＳＹＣＮ、ＲＵＮＮ）ｓ１６を復元、
保持し、出力する。

【００３６】つまり０系では、パラレルシリアル変換回
路１０３において、タイミング生成回路１０２が生成し
た一定周期のタイミング信号ｔ１０により、その立ち上
がりのタイミング（ｔ１、ｔ３）でＳｔａｒｔ（スター
ト）ビットを出力し、続いて動作モード信号ＡＣＴＮ、
ＳＹＣＮ、ＲＵＮＮをビット単位幅で順に出力し、ＡＣ
ＴＮビット、ＳＹＣＮビット、ＲＵＮＮビットとし、最
後に生成したパリティビットをＰａｒｉｔｙビットとし
て付加し、１フレームとしてまとめシリアル信号ｓ１３
として出力する。ここで、生成されるタイミング信号ｔ
１０の周期はシリアル信号のビット数（１フレーム）以
上の間隔を持っている。

【００３７】一方１系では、シリアルパラレル変換回路
１１１において、前記シリアル信号ｓ１３を入力し、Ｓ
ｔａｒｔビットを検出することによりシリアル信号から
パラレル信号を検出するタイミング（ｔ１、ｔ３）を得
るとともに、パリティチエックタイミング（ｔ２、ｔ
４）で、図２に示す１ｓｉｄｅのパラレル信号ＡＣＴ
Ｎ、ＳＹＣＮ、ＲＵＮＮｓ１４とパリティチェックタイ
ミング信号ｔ１１を生成する。そして、パリティチェッ
ク回路１１２はパリティチェックタイミング信号ｔ１１
でパリティチェックを行い、パリティエラーがなけれ
ば、パリティチェックタイミング信号ｔ１１のタイミン
グ（ｔ２、ｔ４）で状態保持回路１１３の記憶内容を更
新する。図２に示すように１ｓｉｄｅの状態保持回路１
１３の動作モード信号ＡＣＴＮ、ＳＹＣＮ、ＲＵＮＮ
は、パリティチェックタイミング信号ｔ１１毎に更新さ
れ、また、パリティエラーがある場合は、前回に状態保
持した出力が維持される。

【００３８】なお、以上の動作は図１に示す０系から１
系への信号の伝達のみの動作であるが、交絡部の回路で
あるから、１系から０系に向かう信号の伝達回路につい
ても同様に行われる。また、本実施の形態は、現用系の
動作中の動作モードを予備系にて前記状態保持回路を介
して記憶しておき、予備系から現用系に切り替わった場
合に、当該記憶内容の動作モードで即時に動作を開始す
る２重化処理装置の交絡部として適用して好適である。

【００３９】（他の実施の形態）以上の実施の形態では
パリティチエックにより交絡信号の正常性を確保してい
るが、パリティチエックに加えて交絡信号の受信回路側
に更なる工夫を付加することにより、誤動作を防止する
ことが可能である。例えば、前記実施の形態の基本的構
成において、交絡信号の受信側にタイマ回路を設けパリ
ティチェックタイミング信号が一定時間内に検出できな
い場合に情報保持回路のデータをクリアするように構成
する。

【００４０】図４は、このようなタイマ回路を設けた実
施の形態を示すブロック図である。高速なクロック信号
をクロック端子ｃｌから入力して計数するタイマ回路１
１４を設け、前記タイマ回路１１４のリセット端子Ｒに
シリアルパラレル変換回路１１１のパリティチェックタ
イミング信号ｔ１１を入力し、パリティチェックタイミ
ング信号ｔ１１がタイマ回路１１４を設定した一定時間
内にリセットしない場合に、タイマ回路１１４からタイ
ムアウト信号ｃ１２を出力して情報保持回路１１３をク
リアするように構成する。このような構成を付加するこ
とにより、タイムアウト時に情報保持回路１１３のデー
タをクリアすることが可能となり、メイト系のカード抜
け等によるパリティチェックタイミング信号の発生の誤
動作を検出することができ、異常動作を防止することが
可能となる。

【００４１】以上の実施の形態では、冗長ビット生成回
路としてパリティ生成回路を用いてエラー訂正処理を実
施した例を説明したが、パリティチェックを使用する代
わりに１ビットエラーを訂正し２ビットエラーを検出す
るエラーコレクションコードやＣＲＣコードを使用する
構成とすることが可能である。また、冗長コード生成回
路とタイミング生成回路とパラレルシリアル変換回路を
同一チップ内に、シリアルパラレル変換回路と冗長ビッ
ト復号回路と状態保持回路とを同一チップ内に構成する
ことができる。このような構成とすることにより簡易に
製造でき、且つ接続不良による誤動作を防止することが
できる。

【００４２】さらに、交絡信号として２重化動作モード
を示す信号のみでなく、２重化処理装置で使用するエマ
ージェンシ動作を規定する信号に冗長ビットを付加して
多重化して送受するように構成することも可能であり、
このように構成することにより２重化処理装置のさらな
るシステムダウン時間の抑止に有効である。

【００４３】

【発明の効果】本発明によれば、プロセッサボードを使
用する現用系及び予備系の２重化プロセッサ間の複数の
交絡信号を冗長ビットを付加しシリアル信号に多重化し
て送受することにより、メイト間の交絡部相互の正常性
のチェックが可能であり、２重化処理装置の故障の検
出、対処及び現用系と予備系との切り換えの円滑化が可
能である。

【００４４】また、２重化プロセッサ装置のメイト間を
接続する信号のドライバの故障やプリントワイヤリング
ボードとバックワイヤリングボードの故障よりハイレベ
ルあるいはローレベルに信号線が固定された場合にも、
冗長ビットによってメイト間の交絡信号の正常性がチェ
ックされるので、２重化プロセッサ装置の動作モードの
異常による現用系の特定、状態設定及び立ち上げ系を決
定できないという問題を回避することができる。また、
立ち上げ系を決定できない場合、２重化システムはシス
テムダウン状態となため、本発明により２重化プロセッ
サ装置のシステムダウン時間を短縮することが可能であ
る。

【００４５】特に、２重化プロセッサ装置において、１
重化運転中の装置構成から２重化構成にするためにプロ
セッサカードをモジュールに挿入した際に、そのプロセ
ッサカードの交絡信号にハイレベルスタックやローレベ
ルスタックがあった場合に発生する系構成異常によるシ
ステムダウンを抑止する効果がある。

【００４６】また、本発明ではメイト間の交絡信号をシ
リアル信号に多重することから信号本数を削減している
ので、製造不良が発生するポイント数も低減することも
できる。

【００４７】しかも、信号本数を削減していることから
ドライバ部品点数を削減し、バックワイヤリングボード
上の本数低減はバックワイヤリングボードの層数の低減
につながり、システムコストを下げるという点でも効果
がある。

【００４８】

【図面の簡単な説明】

【図１】本発明の一実施の形態の２重化交絡方式のシ
ステム構成を示すブロック図である。

【図２】両方向の構成を備える２重化処理装置の交絡
部のブロック図である。

【図３】本実施の形態の動作タイミングを示す図であ
る。

【図４】他の実施の形態を示すブロック図である。

【図５】従来の交絡部の構成例を示す図である。

【符号の説明】

１０１パリティ生成回路１０２タイミング生成回路１０３パラレルシリアル変換回路１０４、１１１シリアルパラレル変換回路１０５、１１２パリティチェック回路１０６、１１３状態保持回路１１４タイマ回路５００送信ドライバ５１０受信ドライバｓ１１、ｓ１２、ｓ１４、ｓ１５、ｓ１６状態表示信
号ｓ１３メイト間の状態通知信号ｐ１０、ｐ１１パリティ信号ｃ１１保持データのクリア信号ｔ１０パラレルシリアル変換回路からのタイミング信
号ｔ１１パリティチェックタイミング信号

Claims

【特許請求の範囲】

【請求項１】２重化プロセッサ装置間の複数の交絡信
号を送受する交絡部を有する２重化交絡方式において、交絡部間は、複数の交絡信号に冗長ビットを付加しシリ
アル信号に多重化して送受信することを特徴とする２重
化交絡方式。
【請求項２】２重化プロセッサ装置の動作モードを決
定するプロセッサボード間の交絡部を有する２重化交絡
方式において、送信側の交絡部は、複数の交絡信号に冗長ビットを付加
する冗長ビット付加回路と、前記冗長ビットと複数の交
絡信号とを多重化する多重化回路とを備え、受信側の交
絡部は、前記多重化された受信信号を多重分離して複合
する復号化回路と、前記冗長ビットにより符号誤りをチ
ェックする冗長符号チェック回路と、前記チェック結果
が正常の場合に前記複合化回路からの交絡信号を保持
し、前記チェック結果が異常の場合に保持データをクリ
アする状態保持回路とを備えたことを特徴とする２重化
交絡方式。
【請求項３】前記冗長ビットは、パリティビットある
いはエラーコレクションコードあるいはＣＲＣコードで
あることを特徴とする請求項２記載の２重化交絡方式。
【請求項４】２重化プロセッサ装置の動作モードを決
定するプロセッサボードの交絡部に出力ドライバ及び入
力ドライバを有する２重化交絡装置において、前記出力ドライバは、タイミング生成回路と、前記タイ
ミング生成回路の出力により複数の交絡信号に冗長ビッ
トを発生する冗長ビット付加回路と、前記複数の交絡信
号及び冗長ビットをシリアル信号とするパラレルシリア
ル変換回路を有し、前記入力ドライバは、受信したシリ
アル信号をパラレル信号に変換するシリアルパラレル変
換回路と、前記パラレル信号の冗長ビットにより複数の
交絡信号の符号誤りをチエックする冗長符号チェック回
路と、前記チェック結果が正常の場合に前記パラレル信
号の交絡信号を保持し、前記チェック結果が異常の場合
に保持データをクリアする状態保持回路とを有すること
を特徴とする２重化交絡装置。
【請求項５】前記冗長ビットは、パリティビットある
いはエラーコレクションコードあるいはＣＲＣコードで
あることを特徴とする請求項４記載の２重化交絡装置。
【請求項６】前記シリアルパラレル変換回路が生成す
るタイミング信号を入力するタイマ回路を備え、前記タ
イマ回路が一定時間内にタイミング信号が受信されない
場合に前記状態保持回路の保持データをクリアすること
を特徴とする請求項４又は５記載の２重化交絡装置。
【請求項７】前記２重化プロセッサ装置は、それぞれ
予備系時に前記状態保持回路の保持データにより現用系
への切り替わり時の初期動作モードを設定して待機する
ことを特徴とする請求項４、５又６記載の２重化交絡装
置。