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JP2002222858A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Publication number
JP2002222858A
JP2002222858A JP2001016522A JP2001016522A JP2002222858A JP 2002222858 A JP2002222858 A JP 2002222858A JP 2001016522 A JP2001016522 A JP 2001016522A JP 2001016522 A JP2001016522 A JP 2001016522A JP 2002222858 A JP2002222858 A JP 2002222858A
Authority
JP
Japan
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layer
semiconductor device
insulating film
gap
short
Prior art date
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Withdrawn
Application number
JP2001016522A
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English (en)
Inventor
Shoichiro Nakazawa
正一郎 中澤
Heiji Kobayashi
平治 小林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Semiconductor Engineering Corp
Mitsubishi Electric Corp
Original Assignee
Renesas Semiconductor Engineering Corp
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Semiconductor Engineering Corp, Mitsubishi Electric Corp filed Critical Renesas Semiconductor Engineering Corp
Priority to JP2001016522A priority Critical patent/JP2002222858A/ja
Priority to US09/915,567 priority patent/US6864580B2/en
Priority to KR10-2001-0060585A priority patent/KR100427152B1/ko
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    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
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Abstract

(57)【要約】 【課題】 配線層間の間隙の絶縁層中にボイドを生じた
場合でも、プラグ配線間に短絡を生じない構造を有する
半導体装置とその製造方法を提供する。 【解決手段】 半導体基板１に間隙１０をおいてトラン
スファゲート３，２３を近接して形成する工程と、間隙
を埋めて配線層を被覆する工程と、間隙部の絶縁層８に
コンタクトホール１１を開口する工程と、コンタクトホ
ール内に短絡防止絶縁膜５を形成する工程と、少なくと
も隙間底部の短絡防止絶縁膜５を除去し半導体基板１を
露出させるエッチバック工程と、プラグ配線１２の形成
工程とを備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、より具体的には、高集積度の半
導体回路構造において不回避的に絶縁層等に発生する欠
陥を無害化する半導体装置およびその製造方法に関する
ものである。
【０００２】
【従来の技術】半導体装置の小型化の進展にともない、
ビット線の電極としてポリパッドが形成されたポリパッ
ド型セル構造では、トランスファーゲート（トランスフ
ァゲート:Transfer Gate）間の間隙が短くなることは避
けられない。このため、そのトランスファゲート間の隙
間形状は深さ方向に長い高アスペクト比を有するように
なってきている。通常、トランスファゲートの導電配線
をパターニングした後、その導電配線の上面および側面
に被覆保護膜として窒化膜が形成され、さらに、上記の
トランスファゲート間の隙間を埋めるように、トランス
ファゲートを覆って絶縁層が形成される。
【０００３】
【発明が解決しようとする課題】上述のようにトランス
ファゲート間に高アスペクト比の間隙がある場合、絶縁
層を形成する際、トランスファゲート間の間隙を完全に
絶縁層で埋め込むことができず、平面的に見てトランス
ファゲートの長手方向に沿って長く延びるボイドを、絶
縁層中に生じる場合が多い。図１５は、ＤＲＡＭ(Dynam
ic Random AccessMemory)におけるトランスファゲート
およびポリパッドの配置を示す平面図であり、また、図
１６は、図１５におけるＸＶＩ-ＸＶＩ断面図である。
図１５によれば、２列のトランスファゲート１０３の間
の隙間を埋める層間絶縁膜１０８の中に、ボイドを発生
する可能性が高い領域１０９ａが延在している。この領
域１０９ａにおいて、図１６に示すように、ボイド１０
９が形成されると、ポリパッドを形成するポリシリコン
の堆積時に、ボイド中にポリシリコンが入り込んでしま
い、図１７に示すように、隣り合うポリパッド１０４
ａ，１０４ｂの間に短絡が発生する。図１７によれば、
隣り合うポリパッド１０４ａ，１０４ｂを接続するよう
にボイドを埋めるポリシリコン１１４が形成されてい
る。このような短絡が生じると、歩留りが低下し納期遅
れ等を生じてしまう。
【０００４】本発明は、狭い間隙をおいて近接して並べ
て配置された配線層を有する高集積度の半導体装置にお
いて、間隙を埋める絶縁層中にボイドが生じた場合で
も、間隙に沿って間隔をおいて形成されるプラグ配線間
に短絡を生じない構造を有する半導体装置およびその製
造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体層および導体層のうちのいずれかから
構成される基層の上に間隙をおいて複数の配線層を並列
状に近接させて形成する近接配線層形成工程と、間隙を
埋めて配線層を被覆する絶縁層を堆積する絶縁層堆積工
程と、平面的に見て間隙の長手方向に沿うように、絶縁
層に間隔をあけて２つ以上のコンタクトホールを開口す
るコンタクトホール開口工程と、コンタクトホール内に
短絡防止絶縁膜を形成する短絡防止絶縁膜形成工程と、
形成された短絡防止絶縁膜のうち少なくともコンタクト
ホールの底部の短絡防止絶縁膜を除去して基層を露出さ
せる短絡防止膜除去工程と、基層に接してコンタクトホ
ールを埋めるように導電性材料によってプラグ配線を形
成するプラグ配線形成工程とを備える（請求項１）。
【０００６】この製造方法によれば、隙間を埋める部分
およびその周辺部分の絶縁層にボイドが形成されても、
コンタクトホールの側壁に顔を出したボイド中に短絡防
止絶縁膜が入り込み遮断されるので、隣り合うプラグ配
線どうしが導通する事態を避けることができる。なお、
上記の間隙では、その深さと幅との比は、絶縁層を形成
する際に、ボイドを発生するおそれがあるほど大きいも
のが対象となる。
【０００７】本発明の半導体装置の製造方法では、近接
配線層形成工程が、たとえば、基層の上に形成された配
線層の各々と隙間における基層とを被覆する被覆絶縁膜
を形成する被覆絶縁膜形成工程を備えることが望ましい
（請求項２）。
【０００８】この製造方法により、たとえば、隣り合う
トランスファゲートの間の所定の位置にポリパッドを形
成しても、隣り合うトランスファゲートが短絡すること
を確実に防止することができる。
【０００９】本発明の半導体装置の製造方法では、たと
えば、コンタクトホール開口工程では、被覆絶縁膜形成
工程で形成された間隙の底部の基層を覆う被覆絶縁膜に
届くようにコンタクトホールを開口することができる
（請求項３）。
【００１０】上記構成により、配線層を被覆する被覆絶
縁膜を除去する前に短絡防止絶縁膜を堆積してボイドを
遮断した上で、短絡防止絶縁膜除去工程において、隙間
底部の被覆絶縁膜と短絡防止絶縁膜とを一度に、たとえ
ばエッチバックしてしまうことができる。この結果、製
造能率を上げることができる。
【００１１】本発明の半導体装置の製造方法では、たと
えば、コンタクトホール開口工程は、間隙の底部の基層
を覆う被覆絶縁膜を除去して基層を露出させる被覆絶縁
膜除去工程を備えることができる（請求項４）。
【００１２】この構成により、短絡防止絶縁膜形成後の
被覆膜除去工程では、短絡防止絶縁膜のみを除去すれば
よいので、ボイドを遮断している短絡防止絶縁膜をあま
り除去することなく、プラグ配線形成工程に移ることが
できる。このため、より確実な短絡防止を確保すること
ができる。なお、被覆絶縁膜除去工程は、コンタクトホ
ール開口工程における、絶縁層にコンタクトホールを開
ける処理ががそのまま継続した工程であってもよい。ま
た、コンタクトホール開口工程とは別のエッチング処理
を行う工程であってもよい。
【００１３】本発明の半導体装置の製造方法では、たと
えば、短絡防止絶縁膜形成工程では、ＣＶＤ(Chemical
Vapor Deposition)によって、シリコン窒化膜およびシ
リコン酸化膜のうちの少なくとも一方を形成することが
できる（請求項５）。
【００１４】ＣＶＤによれば、短絡防止絶縁膜は、ボイ
ドの入口からの見通しが悪いボイドの奥にまで入り込ん
で堆積することができるので、ボイドを確実に埋め、遮
断することができる。したがって、より高い信頼性でプ
ラグ配線間の短絡を防止することができる。
【００１５】本発明の半導体装置の製造方法では、たと
えば、導電性材料が不純物を含むポリシリコンであるこ
とが望ましい。不純物を含むポリシリコンは、処理方法
やその特性がこれまでによく知られた材料なので、再現
性よく安定して簡便にプラグ配線を形成することができ
る。
【００１６】本発明の半導体装置の製造方法では、たと
えば、複数の配線層を、ワード線を構成するトランスフ
ァゲートとし、プラグ配線を基層とビット線とを接続す
るポリパッドとすることができる（請求項６）。
【００１７】この構成により、ＤＲＡＭ、ＳＲＡＭ、フ
ラッシュメモリ等のメモリチップおよびＣＰＵ、ＭＰＵ
等のロジックチップのポリパッドを短絡させることなく
形成することができる。この結果、これら半導体装置の
信頼性を高め、製造における歩留りを向上させることが
できる。
【００１８】本発明の半導体装置は、半導体層および導
電層のいずれかから構成される基層の上に、間隙をおい
て並列状に近接して配置された複数の配線層と、間隙を
埋めて配線層を被覆するように配置された絶縁層と、平
面的に見て間隙の長手方向に沿って、絶縁層の部分に間
隔をあけて２つ以上配置された、基層に届く導電性材料
からなるプラグ配線とを備え、プラグ配線と絶縁層との
間に絶縁層と異なる短絡防止絶縁膜を備える（請求項
７）。
【００１９】この構造により、ボイドの発生のおそれの
ある隙間を伴う構造を含むことが避けられない半導体装
置において、たとえ隙間の部分またはその周辺部分の絶
縁層に長手方向に沿ってボイドが生じても、プラグ配線
間で短絡が発生することが防止される。このため、半導
体装置の信頼性を高め、製造における歩留りを向上させ
ることができる。なお、上記の間隙の深さと幅との比
は、絶縁層を形成する際に、ボイドを発生するおそれが
あるほど高い溝が対象となる。プラグ配線と絶縁層との
間に配置された短絡防止絶縁膜は、プラグ配線の周囲を
すべて覆っている必要はなく、プラグ配線と絶縁層との
間に部分的に位置していれば、本発明に該当する。ま
た、一部のプラグ配線で上記構造があれば本発明に該当
する。
【００２０】上記本発明の半導体装置では、たとえば、
絶縁層の間隙を埋める部分に生じているボイドに短絡防
止絶縁膜が入り込んでいる構造とすることが望ましい
（請求項８）。
【００２１】ボイドに短絡防止絶縁膜が入り込むことに
より、ボイドを電気的に遮断しプラグ配線間の短絡を防
止する確実度をより高くすることができる。ボイドは、
プラグ配線間に通して生じている必要はなく、少しでも
プラグ配線用のコンタクトホールに開口している部分が
あればよい。少しでもコンタクトホールに開口している
部分があれば、短絡防止絶縁膜はその開口部分に入り込
むことができる。また、すべてのプラグ配線が、上記短
絡防止絶縁膜がその開口部に入り込んだボイドを有して
いる必要はなく、一部のプラグ配線が短絡防止絶縁膜が
その開口部に入り込んだボイドを有していれば上記発明
に該当する。
【００２２】上記本発明の半導体装置では、短絡防止絶
縁膜が、たとえば、窒化シリコン膜および酸化シリコン
膜のうちの少なくとも一方であることが望ましい（請求
項９）。
【００２３】これらの短絡防止絶縁膜を用いることによ
り、ボイドの発生の危険性のある高アスペクト比の間隙
をはさむ配線構造を避けられない半導体装置において、
安価な短絡防止絶縁膜を用いてボイドに起因するプラグ
配線間の短絡を防止することができる。
【００２４】上記本発明の半導体装置では、たとえば、
導電性材料が不純物を含むポリシリコンであることが望
ましい（請求項１０）。
【００２５】この構成により、たとえば、ビット線と基
層とを確実に接続することができる安価な半導体装置を
得ることができる。
【００２６】上記本発明の半導体装置では、たとえば、
複数の配線層がワード線を構成するトランスファゲート
であり、プラグ配線が基層とビット線とを接続するポリ
パッドであるようにできる（請求項１１）。
【００２７】この構成により、ボイドの発生のおそれが
ある高アスペクト比の隙間を含むＤＲＡＭ、フラッシュ
メモリ等のメモリチップおよびＣＰＵ、ＭＰＵ等のロジ
ックチップを、ボイドを経由した短絡を生じることなく
製造することができる。この結果、これら半導体装置の
信頼性を高め、製造における歩留りを向上させることが
できる。
【００２８】
【発明の実施の形態】次に図面を用いて本発明の実施の
形態について説明する。
【００２９】（実施の形態１）図１および図２は、本発
明の実施の形態１の半導体装置の製造方法において、本
発明に特徴的な処理工程を示す図である。図１は平面図
であり、図２は図１におけるＩＩ-ＩＩ断面図である。
これらの図において、半導体基板１の上に、隙間１０を
はさんで２列のトランスファゲート３が形成され、各ト
ランスファゲート３は、その側面と上面とが被覆絶縁膜
３ａによって被覆されている。この被覆絶縁膜３ａは、
間隙１０の底部の半導体基板の上も被覆しているが、図
２に示すコンタクトホールの底部の部分では、除去され
ている。絶縁層８は、間隙１０を埋めるようにトランス
ファゲート３を覆って形成される。この絶縁膜８には、
ポリパッドを形成するために隙間１０の長手方向に沿っ
て間隔をあけてコンタクトホール１１が開口されてい
る。
【００３０】本発明において問題とするボイド９は、平
面的に見て、隙間を覆う絶縁層において隙間１０の長手
方向に沿って生成する。したがって、ボイドは、図２に
おいて、紙面に垂直に延びている。ポリパッドを形成す
るために、トランスファゲート間の所定の位置にコンタ
クトホール１１を掘ると、図２の断面図において、ボイ
ド９は、コンタクトホール１１の奥の絶縁層８の壁に開
口部を現わす。従来のように、このまま、コンタクトホ
ールをポリシリコンで埋め込みポリパッドを形成する
と、ボイドの中にもポリシリコンが堆積され、ボイドに
堆積したポリシリコンを経由して隣り合うポリパッドが
導通し、短絡を生じてしまう。
【００３１】そこで、図１および図２に示すように、コ
ンタクトホール１１を開けた後、絶縁層８およびトラン
スファゲート３のサイドウォールの表面にＣＶＤ(Chemi
calVapor Deposition)によって，短絡防止絶縁膜である
窒化膜５を堆積する。この窒化膜５は、ボイドの中にも
入り込み、ボイドを埋めて隣り合うコンタクトホール間
を遮断する。ＣＶＤ法によって、短絡防止絶縁膜の窒化
膜を成膜することにより、ボイドの開口部から見通しの
悪い奥の部分にまで、短絡防止絶縁膜のガス成分が届い
てそこで成膜するので、コンタクトホール間の遮断を確
実にすることができる。
【００３２】さらに、図３に示すように、トランスファ
ゲートの側面の肩の部分、および、隙間１０の底部の窒
化膜５をエッチバックする。このエッチバックによっ
て、余分な窒化膜５を除去して、コンタクトホールを埋
めるプラグ配線と半導体基板１との接触を確保すること
ができる。
【００３３】次に、図１〜図３の処理段階にいたるまで
の処理工程および図１〜図３から後の処理工程について
説明する。図４は、半導体基板１の表面に素子分離帯２
９を形成し、その間の領域に不純物を注入してウェル
（図示せず）を形成した段階の断面図である。次いで、
図５に示すように、紙面に垂直に走るワード線を構成す
るトランスファゲート３，２３，２６を形成する。トラ
ンスファゲートは導電層部と、その上面と側面とを被覆
する被覆絶縁膜３ａ，２３ａ，２６ａとから構成され
る。さらに、不純物を注入してチャネル（図示せず）を
形成する。
【００３４】図６は、図５におけるＡ部を拡大した図で
ある。この後、絶縁膜８を堆積するが、図７に示すよう
に、隙間１０の部分の絶縁膜８にボイド９が生成する。
次いで、ポリパッド用のコンタクトホール１１を開口す
ると、図８に示すように、コンタクトホール１１の側壁
にボイド９の横断面が現れる。
【００３５】この後、図１および図２に示したように、
コンタクトホール１１内に短絡防止絶縁膜である窒化膜
５を成膜し、次いで、図３に示したように、この窒化膜
５をエッチバックする。上述のように、この図１〜図３
の処理工程が、本発明の根幹をなす処理工程の部分であ
る。
【００３６】この後、図９に示すように、コンタクトホ
ール１１，２１，２７を埋めるようにポリシリコンを堆
積しプラグ配線を形成する。このプラグ配線が、ビット
線と半導体基板とを連絡するポリパッド１２，２２，２
８である。次いで、図１０に示すように、絶縁層８の上
にポリパッドに接続するビット線３１を形成する。この
後、絶縁層３８を堆積し、その後、ビット情報を記憶す
るコンデンサ部を構成するストレージノードとコンタク
トをとるストレージノードコンタクト３２を形成する
（図１１参照）。その後、絶縁層３９を堆積し、コンタ
クトホールを開口後にストレージノードを形成する。ス
トレージノードは、ストレージノードコンタクト３２に
接続する下層電極３３と、その上の誘電体層３４と、そ
の上の上層電極３５とで構成され、絶縁層３９の上の配
線層３６に上層電極３５が接続される。
【００３７】図１２は、上記のように形成されたＤＲＡ
Ｍの平面図を示す。ワード線を構成するトランスファゲ
ート３，２３が紙面上下の方向に走り、ビット線３１が
それに直交するように紙面左右方向に走っている。ビッ
ト線は、トランスファゲートと同様に幅を有するが、図
面を見やすくするために、線で表示している。トランス
ファゲート３，２３の間の隙間には、ボイドを生成する
可能性の高い領域９ａが、トランスファゲートに平行に
延在する。図１２において、ポリパッド１２は、ビット
線の一本おきに領域９ａを通って隣り合うポリパッド
と、ボイドを通って短絡する可能性がある。図１におい
ては、短絡する可能性のある２つのポリパッドの間の領
域は省いている。図１３は、図１２のＸＩＩＩＢ-ＸＩ
ＩＩＢ線の断面に対応する部分Ｂを含む断面図である。
図１３においては、図１２の処理段階からさらに絶縁層
４１が堆積され、絶縁層４１中にメタル配線コンタクト
４３が形成され、その上に１層目メタル配線が成膜され
る。さらに、１層目メタル配線４４を覆うように絶縁層
４２が成膜され、次いで、メタル配線間コンタクト４６
が形成され、その上に２層目メタル配線４５が形成さ
れ、ＤＲＡＭの電極が形成される。
【００３８】上記したように、本実施の形態では、短絡
防止絶縁膜形成工程とそのエッチバック工程のため、ボ
イドの中で、隣り合うポリパッドが窒化物に隔てられ
る。このため、後でポリシリコンを堆積してポリパッド
を形成しても、絶縁が保たれ、ポリパッド間で短絡が生
じることがなくなる。本実施の形態における短絡防止処
理では、コンタクトホール１１の内面を窒化膜５で被覆
してエッチバックする処理が増えるだけなので、容易に
かつ確実にポリパッドどうしの短絡を防止することがで
きる。
【００３９】（実施の形態２）図１４は、本発明の実施
の形態２における半導体装置の製造方法を示す図面であ
る。本実施の形態２では、絶縁層８の堆積後、ポリパッ
ド形成のためのコンタクトホール開口工程において、コ
ンタクトホールを半導体基板に届くまで深く開口せず、
被覆絶縁膜３ａに到達した時点で終了する。この時点
で、ボイド９がコンタクトホール１１の側壁にその開口
部を露出させる。次いで、コンタクトホール１１の表面
に短絡防止絶縁膜５を形成し、ボイドを短絡防止絶縁膜
で埋め、隣り合うポリパッドを遮断する。この後、コン
タクトホール１１の底部の窒化膜５と被覆絶縁膜３ａと
に対してエッチバックを行ない、隙間１０の部分の半導
体基板を露出させる。この後、ビット線と半導体基板と
を接続するプラグ配線を形成した場合、ボイドは短絡防
止絶縁膜によって埋められているので、ボイドを通って
隣り合うプラグ配線間に短絡は生じることはない。
【００４０】本実施の形態では、トランスファゲートの
導電層を被覆する被覆絶縁膜と、短絡防止絶縁膜とをエ
ッチバックの際に一緒に除去するので、コンタクトホー
ル開口工程における終了時点をそれほど厳密に管理する
必要がなくなる。エッチバックの際に半導体基板に到達
するエッチングを行なう処理は、エッチングする膜厚が
薄いので、終了時の管理はそれほど精度は必要としな
い。このため、能率よく、高歩留りで製造することが可
能になる。
【００４１】上記において、本発明の実施の形態につい
て説明を行ったが、上記に開示された本発明の実施の形
態はあくまで例示であって、本発明の範囲はこれら発明
の実施の形態に限定されない。本発明の範囲は、特許請
求の範囲の記載によって示され、さらに特許請求の範囲
の記載と均等の意味および範囲内でのすべての変更を含
むものである。
【００４２】
【発明の効果】本発明により、狭い間隙をおいて近接し
て並べて配置された配線層を有する高集積度の半導体装
置において、間隙を埋める絶縁層中にボイドが生じた場
合でも、間隙に沿って間隔をおいて形成されるプラグ配
線間に短絡を生じない。このため、ＤＲＡＭ、フラッシ
ュメモリ等のメモリチップおよびＣＰＵ、ＭＰＵ等のロ
ジックチップを、ボイドを経由した短絡を生じることな
く製造することができる。この結果、これら半導体装置
の信頼性を高め、製造における歩留りを向上させること
が可能となる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における半導体装置の
製造方法において、コンタクトホール内面に短絡防止絶
縁膜を成膜した段階の平面図である。
【図２】 図１におけるＩＩ-ＩＩ断面図である。
【図３】 図１および図２の状態に対してエッチバック
を行ない半導体基板を露出させた段階の断面図である。
【図４】 本発明の実施の形態１における半導体装置の
製造方法において、半導体基板に素子分離絶縁帯を設
け、ウェルを形成するために不純物を注入した段階の断
面図である。
【図５】 図４の状態に対して、ワード線であるトラン
スファゲートを形成した段階の断面図である。
【図６】 図５のＡ部拡大図である。
【図７】 図６の状態に対して絶縁膜を堆積した段階の
断面図である。
【図８】 図７の状態に対してポリパッド用のコンタク
トホールを開口した段階の断面図である。
【図９】 図３に示したエッチバックの後で、プラグ配
線（ポリパッド）を形成した段階の断面図である。
【図１０】 図９の状態に対して、ビット線を形成した
段階の断面図である。
【図１１】 図１０の状態に対して、絶縁層を堆積し、
ストレージノードコンタクトを形成し、その上の絶縁層
をさらに堆積し、ビット情報を記憶するストレージノー
ドを形成した段階の断面図である。
【図１２】 実施の形態１におけるＤＲＡＭのワード線
とビット線との配置を示す部分平面図である。
【図１３】 図１２におけるＸＩＩＩＢ-ＸＩＩＩＢ線
の断面を含む、実施の形態１におけるＤＲＡＭの概要を
示す断面図である。
【図１４】 本発明の実施の形態２におけるＤＲＡＭの
製造方法において、コンタクトホール内面に短絡防止絶
縁膜を成膜した段階の平面図である。
【図１５】 従来のＤＲＡＭのトランスファゲートとボ
イド発生の可能性のある領域を示す平面図である。
【図１６】 図１５におけるＸＶＩ-ＸＶＩ断面図であ
る。
【図１７】 従来のＤＲＡＭにおいて、ボイドを通じて
ポリパッド間に発生する短絡を説明する平面図である。
【符号の説明】
１ 半導体基板、３ トランスファゲート（配線層）、
３ａ トランスファゲートの被覆絶縁膜、５ 窒化膜
（短絡防止絶縁膜）、８ 絶縁層、９ ボイド、９ａ
ボイドを発生する可能性の高い領域、１０ 間隙、１１
コンタクトホール、１２ ポリパッド（プラグ配
線）、２１ コンタクトホール、２２ ポリパッド（プ
ラグ配線）、２３ トランスファゲート、２３ａ 被覆
絶縁膜、２６トランスファゲート、２６ａ 被覆絶縁
膜、２７ コンタクトホール、２８ プラグ配線、３
１，３１ａ ビット線、３８，３９，４１，４６ 絶縁
層、３２ストレージノードコンタクト、３３ 下層電
極、３４ 誘電体層、３５ 上層電極、３６ 配線層、
４４ １層目メタル配線、４５ ２層目メタル配線、４
６メタル配線間コンタクト。
フロントページの続き (72)発明者 小林 平治 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F033 JJ04 KK01 NN40 QQ09 QQ31 QQ37 RR04 RR06 SS11 TT07 VV06 VV16 XX31 5F083 AD24 AD48 AD61 GA27 GA30 JA32 JA56 MA06 MA17 MA20 PR03 PR21 ZA12 ZA13

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 半導体層および導体層のうちのいずれか
    から構成される基層の上に間隙をおいて複数の配線層を
    並列状に近接させて形成する近接配線層形成工程と、 前記間隙を埋めて前記配線層を被覆する絶縁層を堆積す
    る絶縁層堆積工程と、 平面的に見て前記間隙の長手方向に沿うように、前記絶
    縁層に間隔をあけて２つ以上のコンタクトホールを開口
    するコンタクトホール開口工程と、 前記コンタクトホール内に短絡防止絶縁膜を形成する短
    絡防止絶縁膜形成工程と、 形成された前記短絡防止絶縁膜のうち少なくとも前記コ
    ンタクトホールの底部の前記短絡防止絶縁膜を除去して
    前記基層を露出させる短絡防止膜除去工程と、 前記基層に接して前記コンタクトホールを埋めるように
    導電性材料によってプラグ配線を形成するプラグ配線形
    成工程とを備える、半導体装置の製造方法。
  2. 【請求項２】 前記近接配線層形成工程が、前記基層の
    上に形成された配線層の各々と前記隙間における基層と
    を被覆する被覆絶縁膜を形成する被覆絶縁膜形成工程を
    備える、請求項１に記載の半導体装置の製造方法。
  3. 【請求項３】 前記コンタクトホール開口工程では、前
    記被覆絶縁膜形成工程で形成された前記間隙の底部の前
    記基層を覆う被覆絶縁膜に届くようにコンタクトホール
    を開口する、請求項２に記載の半導体装置の製造方法。
  4. 【請求項４】 前記コンタクトホール開口工程は、前記
    間隙の底部の前記基層を覆う被覆絶縁膜を除去して前記
    基層を露出させる被覆絶縁膜除去工程を備える、請求項
    ２に記載の半導体装置の製造方法。
  5. 【請求項５】 前記短絡防止絶縁膜形成工程では、ＣＶ
    Ｄによって、シリコン窒化膜およびシリコン酸化膜のう
    ちの少なくとも一方を成膜する、請求項１〜４のいずれ
    かに記載の半導体装置の製造方法。
  6. 【請求項６】 前記複数の配線層をワード線を構成する
    トランスファゲートとし、前記プラグ配線を前記基層と
    ビット線とを接続するポリパッドとする、請求項１〜５
    のいずれかに記載の半導体装置の製造方法。
  7. 【請求項７】 半導体層および導電層のいずれかから構
    成される基層の上に、間隙をおいて並列状に近接して配
    置された複数の配線層と、 前記間隙を埋めて前記配線層を被覆するように配置され
    た絶縁層と、 平面的に見て前記間隙の長手方向に沿って、前記絶縁層
    の部分に間隔をあけて２つ以上配置された、前記基層に
    届く導電性材料からなるプラグ配線とを備え、 前記プラグ配線と前記絶縁層との間に前記絶縁層と異な
    る短絡防止絶縁膜を備える、半導体装置。
  8. 【請求項８】 前記絶縁層の前記間隙を埋める部分に生
    じたボイドに前記短絡防止絶縁膜が入り込んでいる、請
    求項７に記載の半導体装置。
  9. 【請求項９】 前記短絡防止絶縁膜が、窒化シリコン膜
    および酸化シリコン膜のうちの少なくとも一方である、
    請求項７または８に記載の半導体装置。
  10. 【請求項１０】 前記導電性材料が不純物を含むポリシ
    リコンである、請求項７〜９のいずれかに記載の半導体
    装置。
  11. 【請求項１１】 前記複数の配線層がワード線を構成す
    るトランスファゲートであり、前記プラグ配線が前記基
    層とビット線とを接続するポリパッドである、請求項７
    〜１０のいずれかに記載の半導体装置。
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