JP2002217411A - Method for manufacturing semiconductor device - Google Patents
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Landscapes
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、ゲート長が０.１５μｍ以下の短チ
ャネルＭＩＳＦＥＴ（Metal Insulator Semiconductor
Field Effect Transistor）を有する半導体装置に適用
して有効な技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device manufacturing technique, and more particularly to a short channel MISFET (Metal Insulator Semiconductor) having a gate length of 0.15 .mu.m or less.
The present invention relates to a technology that is effective when applied to a semiconductor device having a field effect transistor.
【０００２】[0002]
【従来の技術】半導体装置の高集積化が進むにつれて、
ＭＩＳＦＥＴはスケーリング則に従い微細化されるが、
ゲート電極の幅（以下、ゲート長と称す）が短くなるに
つれて、パンチスルーまたはソース・ドレイン間耐圧の
低下などの短チャネル効果が顕著となる。そこで、たと
えば１μｍ以下のゲート長を有する短チャネルＭＩＳＦ
ＥＴにおいては、ソース・ドレインの一部を構成する低
濃度半導体領域が、チャネル方向に向かってソース・ド
レインの他の一部を構成する高濃度半導体領域よりも広
がったＬＤＤ（Lightly Doped Drain）構造を用いるこ
とにより、高耐圧化が図られている。低濃度半導体領域
は、ゲート電極をマスクとした不純物のイオン注入で形
成され、高濃度半導体領域は、ゲート電極およびゲート
電極の側壁に形成される側壁膜をマスクとした不純物の
イオン注入で形成される。低濃度半導体領域は、高耐圧
化およびホットキャリアの発生制御に大きな効果をもっ
ており、またゲート電極の側壁に形成される側壁膜によ
って、ソース・ドレイン方向における低濃度半導体領域
と高濃度半導体領域との拡散深さの差を厳密に制御する
ことができる。2. Description of the Related Art As semiconductor devices become more highly integrated,
Although the MISFET is miniaturized according to the scaling rule,
As the width of the gate electrode (hereinafter, referred to as gate length) becomes shorter, a short channel effect such as punch-through or reduction in withstand voltage between source and drain becomes remarkable. Thus, for example, a short channel MISF having a gate length of 1 μm or less
In the ET, an LDD (Lightly Doped Drain) structure in which a low-concentration semiconductor region forming a part of the source / drain is wider than a high-concentration semiconductor region forming another part of the source / drain in the channel direction. With the use of, high breakdown voltage is achieved. The low-concentration semiconductor region is formed by ion implantation of impurities using the gate electrode as a mask, and the high-concentration semiconductor region is formed by ion implantation of impurities using the gate electrode and a sidewall film formed on the side wall of the gate electrode as a mask. You. The low-concentration semiconductor region has a great effect on increasing the breakdown voltage and controlling generation of hot carriers, and the side-wall film formed on the side wall of the gate electrode allows the low-concentration semiconductor region and the high-concentration semiconductor region in the source / drain direction to be separated. The difference in diffusion depth can be strictly controlled.
【０００３】さらに、ＭＩＳＦＥＴの微細化に伴ってゲ
ート電極の抵抗が増大し、ＭＩＳＦＥＴを微細化しても
高速動作が得られないという問題が生じている。そこ
で、たとえば０.２μｍ以下のゲート長を有するＭＩＳ
ＦＥＴにおいては、ゲート電極を構成する導電膜の表面
に自己整合で低抵抗のシリサイド層、たとえばコバルト
（Ｃｏ）シリサイドまたはチタン（Ｔｉ）シリサイドを
形成することにより、ゲート電極を低抵抗化するシリサ
イド技術が検討されている。Further, the resistance of the gate electrode increases with the miniaturization of the MISFET, and there is a problem that high-speed operation cannot be obtained even if the MISFET is miniaturized. Therefore, for example, MIS having a gate length of 0.2 μm or less
In the FET, a silicide technique for reducing the resistance of the gate electrode by forming a self-aligned low-resistance silicide layer, for example, cobalt (Co) silicide or titanium (Ti) silicide, on the surface of the conductive film forming the gate electrode. Is being considered.
【０００４】なお、ＬＤＤ構造のＭＩＳＦＥＴについて
は、たとえばＩＥＥＥ Transactions on Electron Devi
ces, ＥＤ−２７（１９８０）ｐ１３５９、またはＶＬ
ＳＩＳＹＭＰＯＳＩＵＭ１９８５ ｐ１１６などに示さ
れている。また、シリサイド層を備えたＭＩＳＦＥＴに
ついては、たとえば特開平９−２３００３号公報、また
は特開平５−３２６５５２号公報などに記載されてい
る。[0004] For the MISFET having the LDD structure, for example, IEEE Transactions on Electron Devi- sion.
ces, ED-27 (1980) p1359, or VL
SISYMPOSIUM 1985 p116. A MISFET having a silicide layer is described in, for example, JP-A-9-23003 or JP-A-5-326552.
【０００５】[0005]
【発明が解決しようとする課題】ＬＤＤ構造のＭＩＳＦ
ＥＴでは、ゲート電極上に絶縁膜を形成した後、たとえ
ばＲＩＥ（Reactive Ion Etching）法で異方性エッチン
グして、ゲート電極の側壁に上記絶縁膜からなる側壁膜
が形成される。しかし、本発明者が検討したところ、半
導体装置の高集積化に伴ったＭＩＳＦＥＴの微細化で
は、ＭＩＳＦＥＴのゲート長の縮小と共に、ゲート電極
の厚さも縮小されるため、上記側壁膜の幅が設定値より
も短くなる、側壁膜の幅がばらつく、または側壁膜の厚
さが薄くなり側壁膜を突き抜けて不純物がイオン注入さ
れるなどの問題が生ずることが明らかとなった。このた
め、ゲート電極と側壁膜をマスクとしたイオン注入で高
濃度半導体領域を形成しても、チャネル方向に拡散した
高濃度半導体領域が低濃度半導体領域の端部まで達し、
ゲート長が０.１５μｍ以下のＭＩＳＦＥＴでは、低濃
度半導体領域と高濃度半導体領域との明確な区別がつか
なくなり、ＬＤＤ構造を用いても短チャネル効果を抑制
することが難しいことが考えられた。SUMMARY OF THE INVENTION MISF having LDD structure
In ET, after an insulating film is formed on a gate electrode, anisotropic etching is performed by, for example, RIE (Reactive Ion Etching) to form a side wall film made of the insulating film on the side wall of the gate electrode. However, the inventors of the present invention have studied that, in the miniaturization of the MISFET accompanying the higher integration of the semiconductor device, the gate length of the MISFET is reduced and the thickness of the gate electrode is also reduced. It has been clarified that problems such as shorter than the values, variation in the width of the side wall film, and reduction in the thickness of the side wall film are caused, and impurities are ion-implanted through the side wall film. Therefore, even if a high concentration semiconductor region is formed by ion implantation using the gate electrode and the sidewall film as a mask, the high concentration semiconductor region diffused in the channel direction reaches the end of the low concentration semiconductor region,
In a MISFET having a gate length of 0.15 μm or less, it is considered that it is difficult to clearly distinguish between a low-concentration semiconductor region and a high-concentration semiconductor region, and it is difficult to suppress the short-channel effect even by using the LDD structure.
【０００６】さらに、前記シリサイド技術では、ＭＩＳ
ＦＥＴのゲート電極の細線化に伴いシート抵抗が上昇す
る、いわゆる細線効果が生ずる。細線効果の原因の一つ
に、凝縮によるシリサイド粒界での断線があり、これは
たとえば、ゲート長が短くなると断線部分がゲート電極
を横切り、シリサイド層の下地に位置する多結晶シリコ
ン膜の抵抗が支配的となるなどによって、ゲート電極の
抵抗が増加するものである。このシリサイド粒界での断
線は、たとえばシリサイド層に施される熱処理を抑える
ことによって凝縮を抑制することは可能ではあるが、ゲ
ート長が０.１５μｍ以下のゲート電極では、完全に断
線を防ぐことはできないことを本発明者は見いだした。Further, in the silicide technology, the MIS
As the gate electrode of the FET becomes thinner, the sheet resistance increases, so-called a thin line effect occurs. One of the causes of the fine line effect is disconnection at the silicide grain boundary due to condensation. For example, when the gate length is shortened, the disconnected portion crosses the gate electrode and the resistance of the polycrystalline silicon film located under the silicide layer is reduced. Becomes dominant, so that the resistance of the gate electrode increases. This disconnection at the silicide grain boundary can be suppressed by, for example, suppressing the heat treatment applied to the silicide layer. However, in the case of a gate electrode having a gate length of 0.15 μm or less, it is necessary to completely prevent the disconnection. The inventor has found that it is not possible.
【０００７】本発明の目的は、ゲート長が０.１５μｍ
以下の短チャネルＭＩＳＦＥＴを有する半導体装置の高
信頼度化および高速化を実現することのできる技術を提
供することにある。An object of the present invention is to provide a semiconductor device having a gate length of 0.15 μm.
It is an object of the present invention to provide a technology capable of realizing high reliability and high speed of a semiconductor device having the following short channel MISFET.
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【０００９】[0009]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.
【００１０】本発明の半導体装置の製造方法は、半導体
基板の主面上に形成されたゲート電極をマスクとして不
純物をイオン注入し、ゲート電極の両側の半導体基板に
低濃度半導体領域を形成する工程と、半導体基板上に絶
縁膜を堆積した後、絶縁膜を研磨してゲート電極の上面
を露出させる工程と、ゲート電極の露出した上面に、自
己整合法でゲート長よりも相対的に幅の大きいシリサイ
ド層を形成する工程と、シリサイド層をマスクとして絶
縁膜をエッチングし、ゲート電極の側壁に絶縁膜からな
る側壁膜を形成する工程と、ゲート電極および側壁膜を
マスクとして不純物をイオン注入し、側壁膜の両側の半
導体基板に高濃度半導体領域を形成する工程とを有する
ものである。According to the method of manufacturing a semiconductor device of the present invention, a step of forming a low-concentration semiconductor region in a semiconductor substrate on both sides of a gate electrode by ion-implanting impurities using a gate electrode formed on a main surface of the semiconductor substrate as a mask. And depositing an insulating film on the semiconductor substrate, and then polishing the insulating film to expose the upper surface of the gate electrode. Forming a large silicide layer, etching the insulating film using the silicide layer as a mask, forming a side wall film made of the insulating film on the side wall of the gate electrode, and ion-implanting impurities using the gate electrode and the side wall film as a mask. Forming a high-concentration semiconductor region in the semiconductor substrate on both sides of the side wall film.
【００１１】上記した手段によれば、ＭＩＳＦＥＴのゲ
ート電極の側壁に設けられる側壁膜は、ゲート電極上に
形成されたゲート電極のゲート長よりも幅の大きいシリ
サイド層をマスクとしたエッチングで形成されるため、
幅にばらつきが少なく、かつ常に厚く形成することが可
能である。これによって、ゲート電極をマスクとしたイ
オン注入と、ゲート電極および側壁膜をマスクとしたイ
オン注入との打ち分けが明確となり、所望する濃度分布
を有する低濃度半導体領域と高濃度半導体領域とからな
るソース・ドレインを形成することできて、ＭＩＳＦＥ
Ｔの短チャネル効果を抑制することが可能となる。According to the above means, the side wall film provided on the side wall of the gate electrode of the MISFET is formed by etching using a silicide layer having a width larger than the gate length of the gate electrode formed on the gate electrode as a mask. Because
The width can be formed with little variation and always thick. Thereby, the distinction between ion implantation using the gate electrode as a mask and ion implantation using the gate electrode and the side wall film as a mask becomes clear, and the low concentration semiconductor region and the high concentration semiconductor region having a desired concentration distribution are formed. The source / drain can be formed, and the MISFE
It is possible to suppress the short channel effect of T.
【００１２】さらに、上記シリサイド層の幅はＭＩＳＦ
ＥＴのゲート電極のゲート長よりも相対的に大きいこと
から、細線効果によるシリサイド層のシート抵抗の増加
を抑制することが可能となる。Further, the width of the silicide layer is MISF.
Since the gate length is relatively larger than the gate length of the ET gate electrode, it is possible to suppress an increase in the sheet resistance of the silicide layer due to the thin wire effect.
【００１３】[0013]
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。Embodiments of the present invention will be described below in detail with reference to the drawings. In all the drawings for describing the embodiments, members having the same functions are denoted by the same reference numerals, and the repeated description thereof will be omitted.
【００１４】（実施の形態１）本発明の一実施の形態で
あるＣＭＯＳ（Complementary Metal Oxide Semiconduc
tor）デバイスの製造方法を図１〜図１２に示したゲー
ト長方向の半導体基板の要部断面図を用いて説明する。
図中、Ｑｎはｎチャネル型ＭＩＳＦＥＴ、Ｑｐはｐチャ
ネル型ＭＩＳＦＥＴである。(Embodiment 1) A complementary metal oxide semiconductor (CMOS) according to an embodiment of the present invention.
tor) A method of manufacturing a device will be described with reference to cross-sectional views of main parts of a semiconductor substrate in a gate length direction shown in FIGS.
In the figure, Qn is an n-channel MISFET, and Qp is a p-channel MISFET.
【００１５】まず、図１に示すように、たとえばｐ型の
単結晶シリコンからなる半導体基板１を用意する。次
に、この半導体基板１を熱酸化してその表面に厚さ０.
０１μｍ程度の薄い酸化シリコン膜２を形成し、次いで
その上層にＣＶＤ（Chemical Vapor Deposition）法で
厚さ０.１μｍ程度の窒化シリコン膜３を堆積する。First, as shown in FIG. 1, a semiconductor substrate 1 made of, for example, p-type single crystal silicon is prepared. Next, the semiconductor substrate 1 is thermally oxidized to a thickness of 0.
A thin silicon oxide film 2 having a thickness of about 01 μm is formed, and a silicon nitride film 3 having a thickness of about 0.1 μm is deposited thereon by a CVD (Chemical Vapor Deposition) method.
【００１６】この後、図２に示すように、レジストパタ
ーンをマスクとして窒化シリコン膜３、酸化シリコン膜
２および半導体基板１を順次ドライエッチングすること
により、素子分離領域の半導体基板１に深さ０.３５μ
ｍ程度の素子分離溝４ａを形成する。Thereafter, as shown in FIG. 2, the silicon nitride film 3, the silicon oxide film 2, and the semiconductor substrate 1 are sequentially dry-etched using the resist pattern as a mask, so that the semiconductor substrate 1 in the element isolation region has a depth of 0. .35μ
An element isolation groove 4a of about m is formed.
【００１７】次に、図３に示すように、半導体基板１上
にＣＶＤ法で酸化シリコン膜４ｂを堆積した後、図４に
示すように、酸化シリコン膜４ｂをＣＭＰ（Chemical M
echanical Polishing）法で研磨して、素子分離溝４ａ
の内部に酸化シリコン膜４ｂを残すことにより素子分離
領域を形成する。続いて、半導体基板１を約１０００℃
でアニールすることにより、素子分離溝４ａに埋め込ん
だ酸化シリコン膜４ｂをデンシファイ（焼き締め）す
る。Next, as shown in FIG. 3, after a silicon oxide film 4b is deposited on the semiconductor substrate 1 by the CVD method, as shown in FIG. 4, the silicon oxide film 4b is
polishing by the mechanical polishing method, and the element isolation groove 4a.
The element isolation region is formed by leaving the silicon oxide film 4b inside the device. Subsequently, the semiconductor substrate 1 is heated to about 1000 ° C.
Then, the silicon oxide film 4b embedded in the element isolation trench 4a is densified (burned).
【００１８】次に、図５に示すように、熱リン酸を用い
て窒化シリコン膜３を除去し、続いてフッ酸系の水溶液
を用いて酸化シリコン膜２を除去した後、半導体基板１
を熱酸化して、半導体基板１の表面に保護膜５を形成す
る。次いで、半導体基板１のｎチャネル型ＭＩＳＦＥＴ
Ｑｎの形成領域にｐ型ウェル６を形成するためのボロン
（Ｂ）をイオン注入し、ｐチャネル型ＭＩＳＦＥＴＱｐ
の形成領域にｎ型ウェル７を形成するためのリン（Ｐ）
をイオン注入する。Next, as shown in FIG. 5, the silicon nitride film 3 is removed using hot phosphoric acid, and then the silicon oxide film 2 is removed using a hydrofluoric acid-based aqueous solution.
Is thermally oxidized to form a protective film 5 on the surface of the semiconductor substrate 1. Next, the n-channel MISFET of the semiconductor substrate 1
Boron (B) for forming a p-type well 6 is ion-implanted in a formation region of Qn to form a p-channel MISFET Qp.
(P) for forming n-type well 7 in the formation region of
Is ion-implanted.
【００１９】次に、図６に示すように、保護膜５を除去
した後、半導体基板１を熱酸化して、ｐ型ウェル６およ
びｎ型ウェル７のそれぞれの表面にゲート絶縁膜８を４
ｎｍ程度の厚さで形成する。次いで、図示はしないが、
２００ｎｍ程度の厚さのアモルファスシリコン膜をＣＶ
Ｄ法で半導体基板１上に堆積した後、ｎチャネル型ＭＩ
ＳＦＥＴＱｎの形成領域のアモルファスシリコン膜にｎ
型不純物、たとえばリンをイオン注入し、ｐチャネル型
ＭＩＳＦＥＴＱｐの形成領域のアモルファスシリコン膜
にｐ型不純物、たとえばボロンをイオン注入する。Next, as shown in FIG. 6, after removing the protective film 5, the semiconductor substrate 1 is thermally oxidized to form a gate insulating film 8 on each surface of the p-type well 6 and the n-type well 7.
It is formed with a thickness of about nm. Next, although not shown,
Amorphous silicon film with a thickness of about 200 nm
After being deposited on the semiconductor substrate 1 by the D method, an n-channel type MI
N is added to the amorphous silicon film in the formation region of the SFET Qn.
A p-type impurity, for example, boron is ion-implanted, and a p-type impurity, for example, boron is ion-implanted into the amorphous silicon film in the formation region of the p-channel MISFET Qp.
【００２０】続いて、半導体基板１に、たとえば９５０
℃、６０秒程度の熱処理を施して、上記ｎ型不純物およ
びｐ型不純物を活性化させ、さらにｎチャネル型ＭＩＳ
ＦＥＴＱｎの形成領域のアモルファスシリコン膜をｎ型
多結晶シリコン膜に、ｐチャネル型ＭＩＳＦＥＴＱｐの
形成領域のアモルファスシリコン膜をｐ型多結晶シリコ
ン膜に変える。Subsequently, for example, 950
The n-type impurity and the p-type impurity are activated by performing a heat treatment at about 60 ° C. for about 60 seconds.
The amorphous silicon film in the region where the FET Qn is formed is changed to an n-type polycrystalline silicon film, and the amorphous silicon film in the region where the p-channel MISFET Qp is formed is changed to a p-type polycrystalline silicon film.
【００２１】その後、これら多結晶シリコン膜をレジス
トパターンをマスクとしてエッチングして、ｎチャネル
型ＭＩＳＦＥＴＱｎの形成領域にゲート長０.１〜０.１
２μｍ程度のゲート電極９ｎおよびｐチャネル型ＭＩＳ
ＦＥＴＱｐの形成領域にゲート長０.１〜０.１２μｍ程
度のゲート電極９ｐを形成する。この後、半導体基板１
に、たとえば８００℃のドライ酸化処理を施す。Thereafter, these polycrystalline silicon films are etched using a resist pattern as a mask, and a gate length of 0.1 to 0.1 is formed in a region where the n-channel MISFET Qn is formed.
Gate electrode 9n of about 2 μm and p-channel type MIS
A gate electrode 9p having a gate length of about 0.1 to 0.12 μm is formed in a formation region of the FET Qp. Thereafter, the semiconductor substrate 1
Is subjected to a dry oxidation treatment at 800 ° C., for example.
【００２２】次に、ｎ型ウェル７をレジスト膜（図示せ
ず）で覆った後、ｎチャネル型ＭＩＳＦＥＴＱｎのゲー
ト電極９ｎをマスクとしてｐ型ウェル６にｎ型不純物、
たとえばヒ素（Ａｓ）をイオン注入し、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのソース・ドレインの一部を構成する相
対的に低濃度な第１のｎ型半導体領域１０ａを形成す
る。上記ヒ素は、たとえば注入エネルギー５ｋｅＶ、ド
ーズ量２×１０15ｃｍ-2で注入する。同様に、ｐ型ウェ
ル６をレジスト膜（図示せず）で覆った後、ｐチャネル
型ＭＩＳＦＥＴＱｐのゲート電極９ｐをマスクとしてｎ
型ウェル７にｐ型不純物、たとえばフッ化ボロン（ＢＦ
2）をイオン注入し、ｐチャネル型ＭＩＳＦＥＴＱｐの
ソース・ドレインの一部を構成する相対的に低濃度な第
１のｐ型半導体領域１１ａを形成する。上記フッ化ボロ
ンは、たとえば注入エネルギー５ｋｅＶ、ドーズ量５×
１０14ｃｍ-2で注入する。Next, after covering the n-type well 7 with a resist film (not shown), an n-type impurity is added to the p-type well 6 using the gate electrode 9n of the n-channel MISFET Qn as a mask.
For example, arsenic (As) is ion-implanted and n-channel M
A relatively low-concentration first n-type semiconductor region 10a constituting a part of the source / drain of the ISFET Qn is formed. The arsenic is implanted, for example, at an implantation energy of 5 keV and a dose of 2 × 10 15 cm −2 . Similarly, after covering the p-type well 6 with a resist film (not shown), the n-type is formed using the gate electrode 9p of the p-channel MISFET Qp as a mask.
A p-type impurity such as boron fluoride (BF)
2 ) is ion-implanted to form a relatively low-concentration first p-type semiconductor region 11a constituting a part of the source / drain of the p-channel MISFET Qp. The above-mentioned boron fluoride has an implantation energy of 5 keV and a dose of 5 ×.
Inject at 10 14 cm -2 .
【００２３】次に、図７に示すように、半導体基板１上
に約２００ｎｍ以上の厚さの酸化シリコン膜１２をＣＶ
Ｄ法で堆積した後、図８に示すように、ゲート電極９
ｎ，９ｐを構成する多結晶シリコン膜の上面が露出する
まで酸化シリコン膜１２の表面をＣＭＰ法で研磨する。Next, as shown in FIG. 7, a silicon oxide film 12 having a thickness of about 200 nm or more is
After the deposition by the method D, as shown in FIG.
The surface of the silicon oxide film 12 is polished by the CMP method until the upper surface of the polycrystalline silicon film constituting n, 9p is exposed.
【００２４】次に、図９に示すように、酸化シリコン膜
１２の上層に、たとえば１０ｎｍ程度の厚さのコバルト
膜１３をスパッタリング法で堆積した後、５００〜６０
０℃程度の熱処理を６０秒程度半導体基板１に施して、
ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極９ｎおよび
ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極９ｐの表面
に選択的に厚さ３０ｎｍ程度のシリサイド層１４を形成
する。ここで、シリサイド層１４の幅Ｌｓは、たとえば
０.２５μｍ程度であり、ゲート長Ｌｇよりも大きくな
る。Next, as shown in FIG. 9, a cobalt film 13 having a thickness of, for example, about 10 nm is deposited on the silicon oxide film 12 by a sputtering method.
A heat treatment of about 0 ° C. is performed on the semiconductor substrate 1 for about 60 seconds,
A silicide layer 14 having a thickness of about 30 nm is selectively formed on the surfaces of the gate electrode 9n of the n-channel MISFET Qn and the gate electrode 9p of the p-channel MISFET Qp. Here, the width Ls of the silicide layer 14 is, for example, about 0.25 μm, which is larger than the gate length Lg.
【００２５】この後、図１０に示すように、ウェットエ
ッチングで未反応のコバルト膜１３を除去した後、シリ
サイド層１４をマスクとして酸化シリコン膜１２をエッ
チングして、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電
極９ｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電
極９ｐのそれぞれの側壁に、酸化シリコン膜１２からな
る側壁膜１５を形成する。上記側壁膜１５の幅は、たと
えば７０ｎｍ程度である。Thereafter, as shown in FIG. 10, after the unreacted cobalt film 13 is removed by wet etching, the silicon oxide film 12 is etched using the silicide layer 14 as a mask to form the gate electrode 9n of the n-channel type MISFET Qn. A sidewall film 15 made of silicon oxide film 12 is formed on each sidewall of gate electrode 9p of p-channel type MISFET Qp. The width of the sidewall film 15 is, for example, about 70 nm.
【００２６】さらに、ｎ型ウェル７をレジスト膜（図示
せず）で覆った後、ｎチャネル型ＭＩＳＦＥＴＱｎのゲ
ート電極９ｎおよび側壁膜１５をマスクとしてｐ型ウェ
ル６にｎ型不純物、たとえばヒ素をイオン注入し、ｎチ
ャネル型ＭＩＳＦＥＴＱｎのソース・ドレインの他の一
部を構成する相対的に高濃度な第２のｎ型半導体領域１
０ｂを形成する。上記ヒ素は、たとえば注入エネルギー
４０ｋｅＶ、ドーズ量３×１０15ｃｍ-2で注入する。同
様に、ｐ型ウェル６をレジスト膜（図示せず）で覆った
後、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極９ｐお
よび側壁膜１５をマスクとしてｎ型ウェル７にｐ型不純
物、たとえばフッ化ボロンをイオン注入し、ｐチャネル
型ＭＩＳＦＥＴＱｐのソース・ドレインの他の一部を構
成する相対的に高濃度な第２のｐ型半導体領域１１ｂを
形成する。上記フッ化ボロンは、たとえば注入エネルギ
ー２０ｋｅＶ、ドーズ量２×１０15ｃｍ-2で注入する。Further, after the n-type well 7 is covered with a resist film (not shown), an n-type impurity such as arsenic is ionized into the p-type well 6 using the gate electrode 9n and the side wall film 15 of the n-channel MISFET Qn as a mask. The second n-type semiconductor region 1 having a relatively high concentration is implanted and forms another part of the source / drain of the n-channel type MISFET Qn.
0b is formed. The arsenic is implanted, for example, at an implantation energy of 40 keV and a dose of 3 × 10 15 cm −2 . Similarly, after covering the p-type well 6 with a resist film (not shown), a p-type impurity such as boron fluoride is ion-implanted into the n-type well 7 using the gate electrode 9p and the side wall film 15 of the p-channel type MISFET Qp as a mask. Implantation is performed to form a relatively high-concentration second p-type semiconductor region 11b constituting another part of the source / drain of the p-channel MISFET Qp. The boron fluoride is implanted, for example, at an implantation energy of 20 keV and a dose of 2 × 10 15 cm −2 .
【００２７】次に、図１１に示すように、図示はしない
が、たとえば厚さ１０ｎｍ程度のコバルト膜をスパッタ
リング法で半導体基板１上に堆積した後、５００〜６０
０℃程度の熱処理を６０秒程度半導体基板１に施して、
ｎチャネル型ＭＩＳＦＥＴＱｎの第２のｎ型半導体領域
１０ｂの表面と、ｐチャネル型ＭＩＳＦＥＴＱｐの第２
のｎ型半導体領域１１ｂの表面とに選択的に厚さ３０ｎ
ｍ程度のシリサイド層１６を形成する。この際、ｎチャ
ネル型ＭＩＳＦＥＴＱｎのゲート電極９ｎの表面のシリ
サイド層１４上にもシリサイド層が形成されて、上記ゲ
ート電極９ｎ上には厚さ５０〜６０ｎｍ程度のシリサイ
ド層１６ａが形成される。同様に、ｐチャネル型ＭＩＳ
ＦＥＴＱｐのゲート電極９ｐの表面のシリサイド層１４
上にもシリサイド層が形成されて、上記ゲート電極９ｐ
上には厚さ５０〜６０ｎｍ程度のシリサイド層１６ａが
形成される。Next, as shown in FIG. 11, although not shown, for example, after depositing a cobalt film having a thickness of about 10 nm on the semiconductor substrate 1 by sputtering,
A heat treatment of about 0 ° C. is performed on the semiconductor substrate 1 for about 60 seconds,
The surface of the second n-type semiconductor region 10b of the n-channel MISFET Qn and the second
30 n in thickness selectively on the surface of n-type semiconductor region 11 b
An approximately m silicide layer 16 is formed. At this time, a silicide layer is also formed on the silicide layer 14 on the surface of the gate electrode 9n of the n-channel MISFET Qn, and a silicide layer 16a having a thickness of about 50 to 60 nm is formed on the gate electrode 9n. Similarly, a p-channel type MIS
Silicide layer 14 on the surface of gate electrode 9p of FET Qp
A silicide layer is also formed on the gate electrode 9p.
A silicide layer 16a having a thickness of about 50 to 60 nm is formed thereon.
【００２８】この後、半導体基板１に７００〜８００℃
程度の熱処理を９０秒程度施して、シリサイド層１６，
１６ａの低抵抗化および半導体基板１に注入したｎ型不
純物およびｐ型不純物の活性化を行う。Thereafter, the semiconductor substrate 1 is heated to 700 to 800 ° C.
About 90 seconds for a silicide layer 16,
The resistance of 16a is reduced and the n-type impurities and p-type impurities implanted into the semiconductor substrate 1 are activated.
【００２９】次に、図１２に示すように、半導体基板１
上に層間絶縁膜１７を形成した後、レジストパターンを
マスクとして層間絶縁膜１７をエッチングし、ｎチャネ
ル型ＭＩＳＦＥＴＱｎのシリサイド層１６に達するコン
タクトホール１８ｎ、およびｐチャネル型ＭＩＳＦＥＴ
Ｑｐのシリサイド層１６に達するコンタクトホール１８
ｐを開孔する。なお、図示はしないが、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのゲート電極９ｎ上のシリサイド層１６
ａおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極９
ｐ上のシリサイド層１６ａに達するコンタクトホールも
同時に形成される。Next, as shown in FIG.
After an interlayer insulating film 17 is formed thereon, the interlayer insulating film 17 is etched using the resist pattern as a mask, and a contact hole 18n reaching the silicide layer 16 of the n-channel MISFET Qn, and a p-channel MISFET
Contact hole 18 reaching silicide layer 16 of Qp
Open p. Although not shown, an n-channel type M
Silicide layer 16 on gate electrode 9n of ISFET Qn
Gate electrode 9 of a and p channel type MISFET Qp
A contact hole reaching the silicide layer 16a on p is also formed at the same time.
【００３０】次いで、層間絶縁膜１７の上層に金属膜
（図示せず）、たとえばタングステン（Ｗ）膜を堆積
し、たとえばＣＭＰ法でこの金属膜の表面を平坦化する
ことによって上記コンタクトホール１８ｎ，１８ｐの内
部に金属膜を埋め込みプラグ１９を形成する。その後、
層間絶縁膜１７の上層に堆積した金属膜をエッチングし
て配線層２０を形成することにより、本実施の形態１の
ＣＭＯＳデバイスが略完成する。図１３（ａ）は、ｎチ
ャネル型ＭＩＳＦＥＴＱｎを示す要部平面図、（ｂ）
は、（ａ）のＡ−Ａ′線におけるゲート幅方向の要部断
面図、（ｃ）は、（ａ）のＢ−Ｂ′線におけるゲート長
方向の要部断面図である。なお、必要に応じて配線層２
０の上層に多層配線を形成してもよい。Then, a metal film (not shown), for example, a tungsten (W) film is deposited on the interlayer insulating film 17 and the surface of the metal film is flattened by, for example, a CMP method to form the contact holes 18n, A plug 19 is formed by embedding a metal film inside 18p. afterwards,
By etching the metal film deposited on the interlayer insulating film 17 to form the wiring layer 20, the CMOS device of the first embodiment is substantially completed. FIG. 13A is a main part plan view showing an n-channel MISFET Qn, and FIG.
4A is a cross-sectional view of a main part in the gate width direction along the line AA ′ in FIG. 4A, and FIG. 4C is a cross-sectional view of a main part in the gate length direction along the line BB ′ in FIG. In addition, if necessary, the wiring layer 2
A multi-layer wiring may be formed in the upper layer of “0”.
【００３１】このように、本実施の形態１によれば、ｎ
チャネル型ＭＩＳＦＥＴＱｎのゲート電極９ｎおよびｐ
チャネル型ＭＩＳＦＥＴＱｐのゲート電極９ｐの側壁に
設けられる側壁膜１５は、ゲート電極９ｎ，９ｐ上のシ
リサイド層１４をマスクとしたエッチングで形成される
ため、幅にばらつきが少なく、かつ常に厚く形成するこ
とが可能である。これによって、ゲート電極９ｎ，９ｐ
をマスクとしたイオン注入と、ゲート電極９ｎ，９ｐお
よび側壁膜１５をマスクとしたイオン注入との打ち分け
が明確となり、所望する濃度分布を有するソース・ドレ
イン（ｎチャネル型ＭＩＳＦＥＴＱｎでは、第１のｎ型
半導体領域１０ａと第２のｎ型半導体領域１０ｂ、ｐチ
ャネル型ＭＩＳＦＥＴＱｐでは、第１のｐ型半導体領域
１１ａと第２のｐ型半導体領域１１ｂ）を得ることでき
て、短チャネル効果を抑制することが可能となる。As described above, according to the first embodiment, n
Gate electrode 9n and p of channel type MISFET Qn
The side wall film 15 provided on the side wall of the gate electrode 9p of the channel type MISFET Qp is formed by etching using the silicide layer 14 on the gate electrodes 9n and 9p as a mask. Is possible. Thereby, the gate electrodes 9n, 9p
And the ion implantation using the gate electrodes 9n and 9p and the side wall film 15 as masks are clearly distinguished, and the source / drain having the desired concentration distribution (the first in the n-channel MISFET Qn, In the case of the n-type semiconductor region 10a, the second n-type semiconductor region 10b, and the p-channel MISFET Qp, the first p-type semiconductor region 11a and the second p-type semiconductor region 11b) can be obtained, and the short channel effect can be suppressed. It is possible to do.
【００３２】さらに、ゲート電極９ｎ，９ｐのゲート長
よりもシリサイド層１４，１６ａの幅を相対的に大きく
できるため、ゲート長が０.１５μｍ以下のＭＩＳＦＥ
Ｔにおいても細線効果によるシリサイド層１６ａのシー
ト抵抗の増加を抑制することが可能となる。Further, since the widths of the silicide layers 14 and 16a can be made relatively larger than the gate lengths of the gate electrodes 9n and 9p, the MISFE having a gate length of 0.15 μm or less is used.
Also at T, it is possible to suppress an increase in the sheet resistance of the silicide layer 16a due to the thin wire effect.
【００３３】（実施の形態２）本発明の他の実施の形態
であるＣＭＯＳデバイスの製造方法を図１４〜図２４を
用いて説明する。(Embodiment 2) A method of manufacturing a CMOS device according to another embodiment of the present invention will be described with reference to FIGS.
【００３４】まず、前記実施の形態１において前記図１
〜図５を用いて説明した製造方法と同様に、半導体基板
１に素子分離領域を形成し、ｎチャネル型ＭＩＳＦＥＴ
Ｑｎの形成領域にｐ型ウェル６を形成し、ｐチャネル型
ＭＩＳＦＥＴＱｐの形成領域にｎ型ウェル７を形成す
る。First, in Embodiment 1, FIG.
5, an element isolation region is formed in a semiconductor substrate 1 and an n-channel MISFET is formed.
A p-type well 6 is formed in the formation region of Qn, and an n-type well 7 is formed in the formation region of the p-channel MISFET Qp.
【００３５】次に、図１４に示すように、半導体基板１
上に堆積した厚さ２００ｎｍ程度のダミー膜（図示せ
ず）をレジストパターンをマスクとしてエッチングし
て、ｎチャネル型ＭＩＳＦＥＴＱｎの形成領域にゲート
長０.１〜０.１２μｍ程度の擬似ゲート電極２１ｎおよ
びｐチャネル型ＭＩＳＦＥＴＱｐの形成領域にゲート長
０.１〜０.１２μｍ程度の擬似ゲート電極２１ｐを形成
する。上記ダミー膜は、後の工程で擬似ゲート電極２１
ｎ，２１ｐの上に堆積される絶縁膜（ここでは、酸化シ
リコン膜）に対してエッチング選択比を大きくとれる絶
縁膜または導電膜であればよく、たとえば窒化シリコン
膜または多結晶シリコン膜などを例示することができ
る。Next, as shown in FIG.
The dummy film (not shown) having a thickness of about 200 nm deposited thereon is etched using a resist pattern as a mask, and a pseudo gate electrode 21n having a gate length of about 0.1 to 0.12 μm and a gate electrode is formed in the formation region of the n-channel MISFET Qn. A pseudo gate electrode 21p having a gate length of about 0.1 to 0.12 μm is formed in the formation region of the p-channel MISFET Qp. The dummy film is used as a dummy gate electrode 21 in a later step.
Any insulating film or conductive film that can have a large etching selectivity with respect to an insulating film (here, a silicon oxide film) deposited on n, 21p may be used, for example, a silicon nitride film or a polycrystalline silicon film. can do.
【００３６】次に、ｎ型ウェル７をレジスト膜（図示せ
ず）で覆った後、ｎチャネル型ＭＩＳＦＥＴＱｎの擬似
ゲート電極２１ｎをマスクとしてｐ型ウェル６にｎ型不
純物、たとえばヒ素をイオン注入し、ｎチャネル型ＭＩ
ＳＦＥＴＱｎのソース・ドレインの一部を構成する相対
的に低濃度な第１のｎ型半導体領域１０ａを形成する。
同様に、ｐ型ウェル６をレジスト膜（図示せず）で覆っ
た後、ｐチャネル型ＭＩＳＦＥＴＱｐの擬似ゲート電極
２１ｐをマスクとしてｎ型ウェル７にｐ型不純物、たと
えばフッ化ボロンをイオン注入し、ｐチャネル型ＭＩＳ
ＦＥＴＱｐのソース・ドレインの一部を構成する相対的
に低濃度な第１のｐ型半導体領域１１ａを形成する。Next, after covering the n-type well 7 with a resist film (not shown), an n-type impurity, for example, arsenic is ion-implanted into the p-type well 6 using the pseudo gate electrode 21n of the n-channel MISFET Qn as a mask. , N-channel type MI
A relatively low-concentration first n-type semiconductor region 10a forming a part of the source / drain of the SFET Qn is formed.
Similarly, after covering the p-type well 6 with a resist film (not shown), a p-type impurity, for example, boron fluoride is ion-implanted into the n-type well 7 using the pseudo gate electrode 21p of the p-channel type MISFET Qp as a mask. p-channel type MIS
A relatively low-concentration first p-type semiconductor region 11a forming a part of the source / drain of the FET Qp is formed.
【００３７】次に、図１５に示すように、半導体基板１
上に約２００ｎｍ以上の厚さの酸化シリコン膜１２をＣ
ＶＤ法で堆積した後、図１６に示すように、擬似ゲート
電極２１ｎ，２１ｐを構成するダミー膜の表面が露出す
るまで酸化シリコン膜１２の表面をＣＭＰ法で研磨す
る。Next, as shown in FIG.
A silicon oxide film 12 having a thickness of about 200 nm or more
After the deposition by the VD method, as shown in FIG. 16, the surface of the silicon oxide film 12 is polished by the CMP method until the surfaces of the dummy films constituting the pseudo gate electrodes 21n and 21p are exposed.
【００３８】次に、図１７に示すように、擬似ゲート電
極２１ｎ，２１ｐおよび保護膜５を除去して溝２２を形
成した後、図１８に示すように、半導体基板１上にゲー
ト絶縁膜２３を形成する。このゲート絶縁膜２３は、酸
化シリコン膜の他、たとえば窒化シリコン、酸化タンタ
ル（Ｔａ2Ｏ5）またはＢＳＴ（ＢａxＳｒ1-xＴｉＯ3）
などの高誘電体材料とすることができる。Next, as shown in FIG. 17, after removing the pseudo gate electrodes 21n and 21p and the protective film 5 to form a groove 22, the gate insulating film 23 is formed on the semiconductor substrate 1 as shown in FIG. To form The gate insulating film 23 is made of, for example, silicon nitride, tantalum oxide (Ta 2 O 5 ), or BST (Ba x Sr 1 -x TiO 3 ) in addition to the silicon oxide film.
And other high dielectric materials.
【００３９】次に、図１９に示すように、ｎ形不純物、
たとえばリンが導入された約２００ｎｍ以上の厚さの多
結晶シリコン膜２４をＣＶＤ法で半導体基板１上に堆積
して、溝２２の内部を埋め込んだ後、図２０に示すよう
に、溝２２の外部のゲート絶縁膜２３および多結晶シリ
コン膜２４をＣＭＰ法で研磨することによって、溝２２
の内部にゲート絶縁膜２３および多結晶シリコン膜２４
を残す。これにより、多結晶シリコン膜２４で構成され
るｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極９ｎおよ
びｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極９ｐが形
成される。Next, as shown in FIG.
For example, a polycrystalline silicon film 24 having a thickness of about 200 nm or more into which phosphorus has been introduced is deposited on the semiconductor substrate 1 by the CVD method, and the inside of the groove 22 is buried. Then, as shown in FIG. The grooves 22 are formed by polishing the external gate insulating film 23 and the polycrystalline silicon film 24 by the CMP method.
Gate insulating film 23 and polycrystalline silicon film 24 inside
Leave. As a result, the gate electrode 9n of the n-channel MISFET Qn and the gate electrode 9p of the p-channel MISFET Qp formed of the polycrystalline silicon film 24 are formed.
【００４０】その後の工程は、前記実施の形態１と同じ
である。すなわち、図２１に示すように、ｎチャネル型
ＭＩＳＦＥＴＱｎのゲート電極９ｎおよびｐチャネル型
ＭＩＳＦＥＴＱｐのゲート電極９ｐの上面に厚さが３０
ｎｍ程度、幅Ｌｓが０.２５μｍ程度のシリサイド層１
４を形成する。The subsequent steps are the same as in the first embodiment. That is, as shown in FIG. 21, the upper surface of the gate electrode 9n of the n-channel MISFET Qn and the upper surface of the gate electrode 9p of the p-channel MISFET Qp have a thickness of 30 nm.
a silicide layer 1 having a width Ls of about 0.25 μm
4 is formed.
【００４１】次いで、図２２に示すように、ウェットエ
ッチングで未反応のコバルト膜１３を除去した後、ｎチ
ャネル型ＭＩＳＦＥＴＱｎのゲート電極９ｎおよびｐチ
ャネル型ＭＩＳＦＥＴＱｐのゲート電極９ｐのそれぞれ
の側壁に、幅が７０ｎｍ程度の側壁膜１５を形成する。
さらに、ｎチャネル型ＭＩＳＦＥＴＱｎのソース・ドレ
インの他の一部を構成する相対的に高濃度な第２のｎ型
半導体領域１０ｂおよびｐチャネル型ＭＩＳＦＥＴＱｐ
のソース・ドレインの他の一部を構成する相対的に高濃
度な第２のｐ型半導体領域１１ｂを形成する。Next, as shown in FIG. 22, after the unreacted cobalt film 13 is removed by wet etching, a width is formed on each side wall of the gate electrode 9n of the n-channel MISFET Qn and the gate electrode 9p of the p-channel MISFET Qp. Forms a sidewall film 15 of about 70 nm.
Furthermore, a relatively high-concentration second n-type semiconductor region 10b and a p-channel MISFET Qp which constitute another part of the source / drain of the n-channel MISFET Qn
And a relatively high concentration second p-type semiconductor region 11b constituting another part of the source / drain is formed.
【００４２】次に、図２３に示すように、ｎチャネル型
ＭＩＳＦＥＴＱｎの第２のｎ型半導体領域１０ｂの表面
およびｐチャネル型ＭＩＳＦＥＴＱｐの第２のｎ型半導
体領域１１ｂの表面に厚さ３０ｎｍ程度のシリサイド層
１６を形成し、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート
電極９ｎの表面およびｐチャネル型ＭＩＳＦＥＴＱｐの
ゲート電極９ｐの表面にシリサイド層１６ａを形成す
る。Next, as shown in FIG. 23, the surface of the second n-type semiconductor region 10b of the n-channel MISFET Qn and the surface of the second n-type semiconductor region 11b of the p-channel MISFET Qp have a thickness of about 30 nm. A silicide layer 16 is formed, and a silicide layer 16a is formed on the surface of the gate electrode 9n of the n-channel MISFET Qn and the surface of the gate electrode 9p of the p-channel MISFET Qp.
【００４３】この後、図２４に示すように、半導体基板
１上に形成した層間絶縁膜１７に、ｎチャネル型ＭＩＳ
ＦＥＴＱｎのシリサイド層１６に達するコンタクトホー
ル１８ｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのシリサ
イド層１６に達するコンタクトホール１８ｐを開孔し、
次いで、コンタクトホール１８ｎ，１８ｐの内部に金属
膜を埋め込みプラグ１９を形成した後、層間絶縁膜１７
の上層に堆積した金属膜をエッチングして配線層２０を
形成することにより、本実施の形態２のＣＭＯＳデバイ
スが略完成する。Thereafter, as shown in FIG. 24, an n-channel MIS is formed on the interlayer insulating film 17 formed on the semiconductor substrate 1.
A contact hole 18n reaching the silicide layer 16 of the FET Qn and a contact hole 18p reaching the silicide layer 16 of the p-channel MISFET Qp are opened.
Next, after a metal film is buried in the contact holes 18n and 18p to form a plug 19, the interlayer insulating film 17 is formed.
By etching the metal film deposited on the upper layer to form the wiring layer 20, the CMOS device of the second embodiment is substantially completed.
【００４４】このように、本実施の形態２によれば、ゲ
ート絶縁膜２３を窒化シリコン、酸化タンタルまたはＢ
ＳＴなどの高誘電体材料とすることができて、ゲート容
量を相対的に高くすることが可能となる。これにより、
ドレイン電流を増加させてｎチャネル型ＭＩＳＦＥＴＱ
ｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの電流駆動能力
を改善することができる。As described above, according to the second embodiment, the gate insulating film 23 is made of silicon nitride, tantalum oxide or
A high-dielectric material such as ST can be used, and the gate capacitance can be relatively increased. This allows
Increase the drain current to increase the n-channel MISFET Q
The current driving capability of the n- and p-channel MISFETs Qp can be improved.
【００４５】（実施の形態３）本発明の他の実施の形態
であるＣＭＯＳデバイスの製造方法を図２５〜図２９を
用いて説明する。(Embodiment 3) A method of manufacturing a CMOS device according to another embodiment of the present invention will be described with reference to FIGS.
【００４６】まず、前記実施の形態１において前記図１
〜図８を用いて説明した製造方法と同様に、ｎチャネル
型ＭＩＳＦＥＴＱｎのゲート電極９ｎおよびｐチャネル
型ＭＩＳＦＥＴＱｐのゲート電極９ｐを形成した後、そ
の周辺を酸化シリコン膜１２で埋める。First, in the first embodiment, FIG.
After the gate electrode 9n of the n-channel MISFET Qn and the gate electrode 9p of the p-channel MISFET Qp are formed, the periphery thereof is filled with the silicon oxide film 12, as in the manufacturing method described with reference to FIGS.
【００４７】次に、図２５に示すように、ｎチャネル型
ＭＩＳＦＥＴＱｎのゲート電極９ｎおよびｐチャネル型
ＭＩＳＦＥＴＱｐのゲート電極９ｐを構成する多結晶シ
リコン膜上に選択エピタキシャル成長法で厚さ３０〜５
０ｎｍ程度のシリコン層２５を形成する。シリコン層２
５の幅Ｌｃは、たとえば０.２〜０.２５μｍ程度であ
り、ゲート長Ｌｇ（０.１〜０.１２μｍ）よりも大きく
なる。Next, as shown in FIG. 25, the gate electrode 9n of the n-channel type MISFET Qn and the gate electrode 9p of the p-channel type MISFET Qp are selectively epitaxially grown on the polycrystalline silicon film to a thickness of 30 to 5 nm.
A silicon layer 25 of about 0 nm is formed. Silicon layer 2
5 has a width Lc of, for example, about 0.2 to 0.25 μm, which is larger than the gate length Lg (0.1 to 0.12 μm).
【００４８】この後、図２６に示すように、酸化シリコ
ン膜１２の上層に、たとえば１０ｎｍ程度のコバルト膜
をスパッタリング法で堆積した後、５００〜６００℃程
度の熱処理を６０秒程度半導体基板１に施して、シリコ
ン層２５の表面に選択的に厚さ３０ｎｍ程度のシリサイ
ド層２６を形成し、次いでウェットエッチングで未反応
のコバルト膜を除去する。Thereafter, as shown in FIG. 26, for example, a cobalt film of about 10 nm is deposited on the silicon oxide film 12 by a sputtering method, and then a heat treatment at about 500 to 600 ° C. is performed on the semiconductor substrate 1 for about 60 seconds. Then, a silicide layer 26 having a thickness of about 30 nm is selectively formed on the surface of the silicon layer 25, and the unreacted cobalt film is removed by wet etching.
【００４９】次に、図２７に示すように、シリサイド層
２６をマスクとして酸化シリコン膜１２をエッチングし
て、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極９ｎお
よびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極９ｐの
それぞれの側壁に、酸化シリコン膜１２からなる側壁膜
１５を形成する。上記側壁膜１５の幅は、たとえば７０
ｎｍ程度である。Next, as shown in FIG. 27, the silicon oxide film 12 is etched using the silicide layer 26 as a mask, and the silicon oxide film 12 is formed on the side walls of the gate electrode 9n of the n-channel MISFET Qn and the gate electrode 9p of the p-channel MISFET Qp. Then, a sidewall film 15 made of the silicon oxide film 12 is formed. The width of the sidewall film 15 is, for example, 70
nm.
【００５０】その後の工程は、前記実施の形態１と同じ
である。すなわち、ｎチャネル型ＭＩＳＦＥＴＱｎのソ
ース・ドレインの他の一部を構成する相対的に高濃度な
第２のｎ型半導体領域１０ｂおよびｐチャネル型ＭＩＳ
ＦＥＴＱｐのソース・ドレインの他の一部を構成する相
対的に高濃度な第２のｐ型半導体領域１１ｂを形成す
る。The subsequent steps are the same as in the first embodiment. That is, the relatively high-concentration second n-type semiconductor region 10b forming the other part of the source / drain of the n-channel MISFET Qn and the p-channel MIS
A relatively high-concentration second p-type semiconductor region 11b constituting another part of the source / drain of the FET Qp is formed.
【００５１】次に、図２８に示すように、ｎチャネル型
ＭＩＳＦＥＴＱｎの第２のｎ型半導体領域１０ｂの表面
およびｐチャネル型ＭＩＳＦＥＴＱｐの第２のｎ型半導
体領域１１ｂの表面に厚さ３０ｎｍ程度のシリサイド層
１６を形成し、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート
電極９ｎの表面およびｐチャネル型ＭＩＳＦＥＴＱｐの
ゲート電極９ｐの表面にシリサイド層１６ａを形成す
る。Next, as shown in FIG. 28, the surface of the second n-type semiconductor region 10b of the n-channel MISFET Qn and the surface of the second n-type semiconductor region 11b of the p-channel MISFET Qp have a thickness of about 30 nm. A silicide layer 16 is formed, and a silicide layer 16a is formed on the surface of the gate electrode 9n of the n-channel MISFET Qn and the surface of the gate electrode 9p of the p-channel MISFET Qp.
【００５２】この後、図２９に示すように、半導体基板
１上に形成した層間絶縁膜１７に、ｎチャネル型ＭＩＳ
ＦＥＴＱｎのシリサイド層１６に達するコンタクトホー
ル１８ｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのシリサ
イド層１６に達するコンタクトホール１８ｐを開孔し、
次いで、コンタクトホール１８ｎ，１８ｐの内部に金属
膜を埋め込みプラグ１９を形成した後、層間絶縁膜１７
の上層に堆積した金属膜をエッチングして配線層２０を
形成することにより、本実施の形態３のＣＭＯＳデバイ
スが略完成する。Thereafter, as shown in FIG. 29, an n-channel MIS is formed on the interlayer insulating film 17 formed on the semiconductor substrate 1.
A contact hole 18n reaching the silicide layer 16 of the FET Qn and a contact hole 18p reaching the silicide layer 16 of the p-channel MISFET Qp are opened.
Next, after a metal film is buried in the contact holes 18n and 18p to form a plug 19, the interlayer insulating film 17 is formed.
By etching the metal film deposited on the upper layer to form the wiring layer 20, the CMOS device of the third embodiment is substantially completed.
【００５３】このように、本実施の形態３によれば、選
択エピタキシャル成長法によって、ゲート電極９ｎ，９
ｐを構成する多結晶シリコン膜上にシリコン層２５を形
成した後に、シリコン層２５の表面にシリサイド層２６
を形成するので、ゲート電極９ｎ，９ｐのゲート長より
もシリサイド層２６の幅を相対的に大きくすることがで
きる。これにより、細線効果によるシリサイド層２６の
シート抵抗の増加を抑制することが可能となる。As described above, according to the third embodiment, the gate electrodes 9n, 9n are formed by the selective epitaxial growth method.
After a silicon layer 25 is formed on a polycrystalline silicon film constituting p, a silicide layer 26 is formed on the surface of the silicon layer 25.
Is formed, the width of the silicide layer 26 can be relatively larger than the gate length of the gate electrodes 9n and 9p. This makes it possible to suppress an increase in the sheet resistance of the silicide layer 26 due to the thin wire effect.
【００５４】（実施の形態４）本発明の他の実施の形態
であるＣＭＯＳデバイスの製造方法を図３０〜図３９を
用いて説明する。(Embodiment 4) A method of manufacturing a CMOS device according to another embodiment of the present invention will be described with reference to FIGS.
【００５５】まず、前記実施の形態１において前記図１
〜図６を用いて説明した製造方法と同様に、半導体基板
１に素子分離領域を形成し、ｐ型ウェル６にｎチャネル
型ＭＩＳＦＥＴＱｎのゲート電極９ｎおよびソース・ド
レインの一部を構成する第１のｎ型半導体領域１０ａを
形成し、ｎ型ウェル７にｐチャネル型ＭＩＳＦＥＴＱｐ
のゲート電極９ｐおよびソース・ドレインの一部を構成
する第１のｐ型半導体領域１１ａを形成する。First, in the first embodiment, FIG.
6, an element isolation region is formed in the semiconductor substrate 1, and a gate electrode 9n and a part of a source / drain of an n-channel MISFET Qn are formed in a p-type well 6. Is formed in the n-type well 7 and the p-channel MISFET Qp
The first p-type semiconductor region 11a forming a part of the gate electrode 9p and the source / drain is formed.
【００５６】次に、図３０に示すように、半導体基板１
上に２０〜３０ｎｍ程度の厚さの絶縁膜、たとえば窒化
シリコン膜２７をＣＶＤ法で堆積し、続いて図３１に示
すように、半導体基板１上に約２００ｎｍ以上の厚さの
酸化シリコン膜１２をＣＶＤ法で堆積する。Next, as shown in FIG.
An insulating film having a thickness of about 20 to 30 nm, for example, a silicon nitride film 27 is deposited thereon by the CVD method, and then, as shown in FIG. Is deposited by a CVD method.
【００５７】その後、図３２に示すように、ｎチャネル
型ＭＩＳＦＥＴＱｎのゲート電極９ｎおよびｐチャネル
型ＭＩＳＦＥＴＱｐのゲート電極９ｐを構成する多結晶
シリコン膜の上面が露出するまで酸化シリコン膜１２お
よび窒化シリコン膜２７の表面をＣＭＰ法で研磨する。Thereafter, as shown in FIG. 32, the silicon oxide film 12 and the silicon nitride film until the upper surfaces of the polycrystalline silicon films constituting the gate electrode 9n of the n-channel MISFET Qn and the gate electrode 9p of the p-channel MISFET Qp are exposed. The surface of 27 is polished by the CMP method.
【００５８】次に、図３３に示すように、ｎチャネル型
ＭＩＳＦＥＴＱｎのゲート電極９ｎおよびｐチャネル型
ＭＩＳＦＥＴＱｐのゲート電極９ｐのそれぞれの側壁に
位置する窒化シリコン膜２７の上部をドライエッチング
またはウェットエッチングで除去することにより、ゲー
ト電極９ｎ，ゲート電極９ｐを構成する多結晶シリコン
膜の一部を露出させる。この際、ゲート電極９ｎ，ゲー
ト電極９ｐのそれぞれの側壁に位置する窒化シリコン膜
２７を全て除去せず、ゲート電極９ｎ，ゲート電極９ｐ
の高さの約１／２程度に相当する窒化シリコン膜２７を
残すのが好ましい。Next, as shown in FIG. 33, the upper portion of the silicon nitride film 27 located on the side wall of each of the gate electrode 9n of the n-channel MISFET Qn and the gate electrode 9p of the p-channel MISFET Qp is dry-etched or wet-etched. By removing, a part of the polycrystalline silicon film forming gate electrode 9n and gate electrode 9p is exposed. At this time, the silicon nitride film 27 located on each side wall of the gate electrode 9n and the gate electrode 9p is not completely removed, and the gate electrode 9n and the gate electrode 9p are not removed.
It is preferable to leave a silicon nitride film 27 corresponding to about 1/2 of the height of the silicon nitride film.
【００５９】その後、図３４に示すように、ｎチャネル
型ＭＩＳＦＥＴＱｎのゲート電極９ｎおよびｐチャネル
型ＭＩＳＦＥＴＱｐのゲート電極９ｐを構成する多結晶
シリコン膜の露出した表面に選択エピタキシャル成長法
でシリコン層２８を形成する。Thereafter, as shown in FIG. 34, a silicon layer 28 is formed on the exposed surface of the polycrystalline silicon film constituting the gate electrode 9n of the n-channel MISFET Qn and the gate electrode 9p of the p-channel MISFET Qp by selective epitaxial growth. I do.
【００６０】次に、図３５に示すように、酸化シリコン
膜１２を除去した後、図３６に示すように、半導体基板
１上に、たとえば厚さ１０ｎｍ程度のコバルト膜１３を
スパッタリング法で堆積した後、５００〜６００℃程度
の熱処理を６０秒程度半導体基板１に施して、シリコン
層２８の表面に選択的に厚さ３０ｎｍ程度のシリサイド
層２９を形成し、続いてウェットエッチングで未反応の
コバルト膜を除去する。Next, as shown in FIG. 35, after removing the silicon oxide film 12, a cobalt film 13 having a thickness of, for example, about 10 nm is deposited on the semiconductor substrate 1 by a sputtering method as shown in FIG. Thereafter, a heat treatment at about 500 to 600 ° C. is performed on the semiconductor substrate 1 for about 60 seconds to selectively form a silicide layer 29 having a thickness of about 30 nm on the surface of the silicon layer 28. Remove the film.
【００６１】次いで、図３７に示すように、シリサイド
層２９をマスクとして窒化シリコン膜２７をエッチング
し、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極９ｎお
よびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極９ｐの
それぞれの側壁の下部に、窒化シリコン膜２７を残す。Next, as shown in FIG. 37, the silicon nitride film 27 is etched using the silicide layer 29 as a mask, and the silicon nitride film 27 is etched under the respective sidewalls of the gate electrode 9n of the n-channel MISFET Qn and the gate electrode 9p of the p-channel MISFET Qp. , The silicon nitride film 27 is left.
【００６２】その後の工程は、前記実施の形態１と同じ
である。すなわち、ｎチャネル型ＭＩＳＦＥＴＱｎのソ
ース・ドレインの他の一部を構成する相対的に高濃度な
第２のｎ型半導体領域１０ｂおよびｐチャネル型ＭＩＳ
ＦＥＴＱｐのソース・ドレインの他の一部を構成する相
対的に高濃度な第２のｐ型半導体領域１１ｂを形成す
る。The subsequent steps are the same as in the first embodiment. That is, the relatively high-concentration second n-type semiconductor region 10b forming the other part of the source / drain of the n-channel MISFET Qn and the p-channel MIS
A relatively high-concentration second p-type semiconductor region 11b constituting another part of the source / drain of the FET Qp is formed.
【００６３】次に、図３８に示すように、ｎチャネル型
ＭＩＳＦＥＴＱｎの第２のｎ型半導体領域１０ｂの表面
およびｐチャネル型ＭＩＳＦＥＴＱｐの第２のｎ型半導
体領域１１ｂの表面に厚さ３０ｎｍ程度のシリサイド層
１６を形成し、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート
電極９ｎの表面およびｐチャネル型ＭＩＳＦＥＴＱｐの
ゲート電極９ｐの表面にシリサイド層１６ａを形成す
る。Next, as shown in FIG. 38, the surface of the second n-type semiconductor region 10b of the n-channel MISFET Qn and the surface of the second n-type semiconductor region 11b of the p-channel MISFET Qp have a thickness of about 30 nm. A silicide layer 16 is formed, and a silicide layer 16a is formed on the surface of the gate electrode 9n of the n-channel MISFET Qn and the surface of the gate electrode 9p of the p-channel MISFET Qp.
【００６４】この後、図３９に示すように、半導体基板
１上に形成した層間絶縁膜１７に、ｎチャネル型ＭＩＳ
ＦＥＴＱｎのシリサイド層１６に達するコンタクトホー
ル１８ｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのシリサ
イド層１６に達するコンタクトホール１８ｐを開孔し、
次いで、コンタクトホール１８ｎ，１８ｐの内部に金属
膜を埋め込みプラグ１９を形成した後、層間絶縁膜１７
の上層に堆積した金属膜をエッチングして配線層２０を
形成することにより、本実施の形態４のＣＭＯＳデバイ
スが略完成する。Thereafter, as shown in FIG. 39, an n-channel MIS is formed on the interlayer insulating film 17 formed on the semiconductor substrate 1.
A contact hole 18n reaching the silicide layer 16 of the FET Qn and a contact hole 18p reaching the silicide layer 16 of the p-channel MISFET Qp are opened.
Next, after a metal film is buried in the contact holes 18n and 18p to form a plug 19, the interlayer insulating film 17 is formed.
By etching the metal film deposited on the upper layer to form the wiring layer 20, the CMOS device of the fourth embodiment is substantially completed.
【００６５】このように、本実施の形態４によれば、選
択エピタキシャル成長法によって、ゲート電極９ｎ，９
ｐを構成する多結晶シリコン膜の表面にシリコン層２８
を形成した後に、シリコン層２８の表面にシリサイド層
２９を形成するので、ゲート電極９ｎ，９ｐのゲート長
よりもシリサイド層２９の幅を相対的に大きくすること
ができる。これにより、細線効果によるシリサイド層２
９のシート抵抗の増加を抑制することが可能となる。As described above, according to the fourth embodiment, the gate electrodes 9n and 9n are formed by the selective epitaxial growth method.
A silicon layer 28 is formed on the surface of the polycrystalline silicon film constituting p.
Is formed, the silicide layer 29 is formed on the surface of the silicon layer 28, so that the width of the silicide layer 29 can be relatively larger than the gate length of the gate electrodes 9n and 9p. Thereby, the silicide layer 2 by the thin wire effect is formed.
9 can be suppressed from increasing.
【００６６】（実施の形態５）本発明の他の実施の形態
であるＣＭＯＳデバイスの製造方法を図４０〜図４３を
用いて説明する。(Fifth Embodiment) A method of manufacturing a CMOS device according to another embodiment of the present invention will be described with reference to FIGS.
【００６７】まず、図４０に示すように、前記実施の形
態１と同様の方法でｎチャネル型ＭＩＳＦＥＴＱｎのゲ
ート電極９ｎおよびソース・ドレインの一部を構成する
第１のｎ型半導体領域１０ａ、ならびにｐチャネル型Ｍ
ＩＳＦＥＴＱｐのゲート電極９ｐおよびソース・ドレイ
ンの一部を構成する第１のｐ型半導体領域１１ａを形成
し、続いてその周囲を酸化シリコン膜１２で埋め込む。
ここまでの工程は、前記実施の形態１の図１〜図８に示
した工程と同じである。First, as shown in FIG. 40, a gate electrode 9n and a first n-type semiconductor region 10a forming a part of a source / drain of an n-channel MISFET Qn in the same manner as in the first embodiment, and p-channel type M
A gate electrode 9p of the ISFET Qp and a first p-type semiconductor region 11a constituting a part of the source / drain are formed, and the periphery thereof is buried with a silicon oxide film 12.
The steps so far are the same as the steps shown in FIGS. 1 to 8 of the first embodiment.
【００６８】その後、図４１に示すように、酸化シリコ
ン膜１２の上層に、たとえば２０〜３０ｎｍ程度の厚さ
のコバルト膜３０をスパッタリング法で堆積した後、熱
処理を半導体基板１に施して、ｎチャネル型ＭＩＳＦＥ
ＴＱｎのゲート電極９ｎおよびｐチャネル型ＭＩＳＦＥ
ＴＱｐのゲート電極９ｐの表面に選択的にシリサイド層
３１を形成する。ここで、シリサイド層３１の幅Ｌｓ
ｐ，Ｌｓｎが、ゲート長Ｌｇよりも大きくなるようにシ
リサイド層３１を成長させる。さらに、コバルトシリサ
イドは、ｎ型不純物が導入された多結晶シリコン膜上よ
りもｐ型不純物が導入された多結晶シリコン膜上で成長
しやすいことから、ｐ型の多結晶シリコン膜で構成され
たｐチャネル型ＭＩＳＦＥＴのゲート電極９ｐ上のシリ
サイド層３１の幅Ｌｓｐが、ｎチャネル型ＭＩＳＦＥＴ
Ｑｎのゲート電極９ｎ上のシリサイド層３１の幅Ｌｓｎ
よりも相対的に大きくなるように、上記熱処理温度およ
び熱処理時間を調整してシリサイド層３１を成長させ
る。Thereafter, as shown in FIG. 41, a cobalt film 30 having a thickness of, for example, about 20 to 30 nm is deposited on the upper layer of the silicon oxide film 12 by a sputtering method. Channel type MISFE
TQn gate electrode 9n and p-channel type MISFE
A silicide layer 31 is selectively formed on the surface of the gate electrode 9p of TQp. Here, the width Ls of the silicide layer 31
The silicide layer 31 is grown so that p and Lsn are larger than the gate length Lg. Furthermore, cobalt silicide is composed of a p-type polycrystalline silicon film because it is easier to grow on a polycrystalline silicon film with a p-type impurity introduced than on a polycrystalline silicon film with an n-type impurity introduced. The width Lsp of the silicide layer 31 on the gate electrode 9p of the p-channel MISFET is equal to that of the n-channel MISFET.
The width Lsn of the silicide layer 31 on the gate electrode 9n of Qn
The silicide layer 31 is grown by adjusting the heat treatment temperature and the heat treatment time so that the silicide layer 31 becomes relatively larger than the above.
【００６９】次に、図４２に示すように、ウェットエッ
チングで未反応のコバルト膜３０を除去した後、シリサ
イド層３１をマスクとして酸化シリコン膜１２をエッチ
ングして、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極
９ｎの側壁に酸化シリコン膜１２からなる第１の側壁膜
３２ａを形成し、同時にｐチャネル型ＭＩＳＦＥＴＱｐ
のゲート電極９ｐの側壁に酸化シリコン膜１２からなる
第２の側壁膜３２ｂを形成する。上記第１の側壁膜３２
ａの幅は、たとえば７０ｎｍ程度であり、上記第２の側
壁膜３２ｂの幅は、たとえば１００ｎｍ程度である。Next, as shown in FIG. 42, after the unreacted cobalt film 30 is removed by wet etching, the silicon oxide film 12 is etched using the silicide layer 31 as a mask to form the gate electrode 9n of the n-channel type MISFET Qn. A first sidewall film 32a made of the silicon oxide film 12 is formed on the sidewall of the p-channel MISFET Qp
A second sidewall film 32b made of the silicon oxide film 12 is formed on the sidewall of the gate electrode 9p. The first side wall film 32
The width of a is, for example, about 70 nm, and the width of the second side wall film 32b is, for example, about 100 nm.
【００７０】その後、ｎチャネル型ＭＩＳＦＥＴＱｎの
ソース・ドレインの他の一部を構成する相対的に高濃度
な第２のｎ型半導体領域１０ｂおよびｐチャネル型ＭＩ
ＳＦＥＴＱｐのソース・ドレインの他の一部を構成する
相対的に高濃度な第２のｐ型半導体領域１１ｂを形成す
る。Thereafter, a relatively high-concentration second n-type semiconductor region 10b constituting another part of the source / drain of the n-channel type MISFET Qn and the p-channel type MISFET Qn
A relatively high-concentration second p-type semiconductor region 11b constituting another part of the source / drain of the SFET Qp is formed.
【００７１】次に、図４３に示すように、ｎチャネル型
ＭＩＳＦＥＴＱｎの第２のｎ型半導体領域１０ｂの表面
およびｐチャネル型ＭＩＳＦＥＴＱｐの第２のｎ型半導
体領域１１ｂの表面に厚さ３０ｎｍ程度のシリサイド層
３３を形成し、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート
電極９ｎの表面およびｐチャネル型ＭＩＳＦＥＴＱｐの
ゲート電極９ｐの表面にシリサイド層３３ａを形成す
る。この後、図示はしないが、半導体基板１上に層間絶
縁膜１７を形成した後、コンタクトホールを開孔し、次
いで、配線層２０を形成することにより、本実施の形態
５のＣＭＯＳデバイスが略完成する。Next, as shown in FIG. 43, the surface of the second n-type semiconductor region 10b of the n-channel MISFET Qn and the surface of the second n-type semiconductor region 11b of the p-channel MISFET Qp have a thickness of about 30 nm. A silicide layer 33 is formed, and a silicide layer 33a is formed on the surface of the gate electrode 9n of the n-channel MISFET Qn and the surface of the gate electrode 9p of the p-channel MISFET Qp. Thereafter, although not shown, after forming an interlayer insulating film 17 on the semiconductor substrate 1, a contact hole is opened, and then a wiring layer 20 is formed, whereby the CMOS device of the fifth embodiment is substantially completed. Complete.
【００７２】このように、本実施の形態５によれば、ｐ
チャネル型ＭＩＳＦＥＴＱｐの第２の側壁膜３２ｂの幅
をｎチャネル型ＭＩＳＦＥＴＱｎの第１の側壁膜３２ａ
の幅よりも厚くすることにより、ｐチャネル型ＭＩＳＦ
ＥＴＱｐの第１のｐ型半導体領域１１ａのチャネル方向
の長さを確保しやすくなる。これにより、ｐチャネル型
ＭＩＳＦＥＴＱｐのオフ電流（ゲート電極９ｐに正電圧
を印加した時にゲート電流からドレインへ流れる電流）
を低減することが可能となり、ＣＭＯＳデバイスの低消
費電力化を実現することができる。As described above, according to the fifth embodiment, p
The width of the second sidewall film 32b of the channel MISFET Qp is changed to the first sidewall film 32a of the n-channel MISFET Qn.
Of the p-channel type MISF
It is easy to secure the length of the first p-type semiconductor region 11a of ETQp in the channel direction. Thereby, the off current of the p-channel type MISFET Qp (current flowing from the gate current to the drain when a positive voltage is applied to the gate electrode 9p)
And the power consumption of the CMOS device can be reduced.
【００７３】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。Although the invention made by the inventor has been specifically described based on the embodiments of the present invention, the present invention is not limited to the above-described embodiments, and various modifications may be made without departing from the scope of the invention. Needless to say, it can be changed.
【００７４】たとえば、前記実施の形態では、ＣＭＯＳ
デバイスの製造方法に適用したが、シリサイド層を有す
るいかなるデバイスの製造方法にも適用可能である。For example, in the above embodiment, the CMOS
Although applied to the device manufacturing method, it can be applied to any device manufacturing method having a silicide layer.
【００７５】また、前記実施の形態では、シリサイド層
をコバルトシリサイドで構成したが、チタンシリサイド
で構成してもよい。In the above embodiment, the silicide layer is made of cobalt silicide, but may be made of titanium silicide.
【００７６】[0076]
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows.
【００７７】本発明によれば、ゲート長が０.１５μｍ
以下のＭＩＳＦＥＴにおいて、所望する濃度分布を有す
る低濃度半導体領域と高濃度半導体領域とからなるソー
ス・ドレインを形成することできて、短チャネル効果を
抑制することが可能となる。また、細線効果によるシリ
サイド層のシート抵抗の増加を抑制することが可能とな
る。これらにより、ゲート長が０.１５μｍ以下の短チ
ャネルＭＩＳＦＥＴを有する半導体装置の高信頼度化お
よび高速化を実現することができる。According to the present invention, the gate length is 0.15 μm.
In the following MISFET, a source / drain composed of a low-concentration semiconductor region and a high-concentration semiconductor region having a desired concentration distribution can be formed, and the short channel effect can be suppressed. In addition, it is possible to suppress an increase in the sheet resistance of the silicide layer due to the thin wire effect. Accordingly, high reliability and high speed of a semiconductor device having a short channel MISFET having a gate length of 0.15 μm or less can be realized.
【図１】本発明の実施の形態１であるＣＭＯＳデバイス
の製造方法を示す半導体基板の要部断面図である。FIG. 1 is a fragmentary cross-sectional view of a semiconductor substrate, illustrating a method for manufacturing a CMOS device according to Embodiment 1 of the present invention;
【図２】本発明の実施の形態１であるＣＭＯＳデバイス
の製造方法を示す半導体基板の要部断面図である。FIG. 2 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the CMOS device according to the first embodiment of the present invention;
【図３】本発明の実施の形態１であるＣＭＯＳデバイス
の製造方法を示す半導体基板の要部断面図である。FIG. 3 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the CMOS device according to the first embodiment of the present invention;
【図４】本発明の実施の形態１であるＣＭＯＳデバイス
の製造方法を示す半導体基板の要部断面図である。FIG. 4 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the CMOS device according to the first embodiment of the present invention;
【図５】本発明の実施の形態１であるＣＭＯＳデバイス
の製造方法を示す半導体基板の要部断面図である。FIG. 5 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the CMOS device according to the first embodiment of the present invention;
【図６】本発明の実施の形態１であるＣＭＯＳデバイス
の製造方法を示す半導体基板の要部断面図である。FIG. 6 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the CMOS device according to the first embodiment of the present invention;
【図７】本発明の実施の形態１であるＣＭＯＳデバイス
の製造方法を示す半導体基板の要部断面図である。FIG. 7 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the CMOS device according to the first embodiment of the present invention;
【図８】本発明の実施の形態１であるＣＭＯＳデバイス
の製造方法を示す半導体基板の要部断面図である。FIG. 8 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the CMOS device according to the first embodiment of the present invention;
【図９】本発明の実施の形態１であるＣＭＯＳデバイス
の製造方法を示す半導体基板の要部断面図である。FIG. 9 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the CMOS device according to the first embodiment of the present invention;
【図１０】本発明の実施の形態１であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。FIG. 10 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the CMOS device according to the first embodiment of the present invention;
【図１１】本発明の実施の形態１であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。FIG. 11 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the CMOS device according to the first embodiment of the present invention;
【図１２】本発明の実施の形態１であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。FIG. 12 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the CMOS device according to the first embodiment of the present invention;
【図１３】（ａ）は、本発明の実施の形態１であるｎチ
ャネル型ＭＩＳＦＥＴを示す半導体基板の平面図、
（ｂ）は、（ａ）のＡ−Ａ′線におけるゲート幅方向の
半導体基板の要部断面図、（ｃ）は、（ａ）のＢ−Ｂ′
線におけるゲート長方向の半導体基板の要部断面図であ
る。FIG. 13A is a plan view of a semiconductor substrate showing an n-channel MISFET according to the first embodiment of the present invention,
(B) is a cross-sectional view of a main part of the semiconductor substrate in the gate width direction along line AA 'in (a), and (c) is BB' in (a).
FIG. 4 is a cross-sectional view of a main part of the semiconductor substrate in a gate length direction along a line.
【図１４】本発明の実施の形態２であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。FIG. 14 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the CMOS device according to the second embodiment of the present invention;
【図１５】本発明の実施の形態２であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。FIG. 15 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the CMOS device according to the second embodiment of the present invention;
【図１６】本発明の実施の形態２であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。FIG. 16 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the CMOS device according to the second embodiment of the present invention;
【図１７】本発明の実施の形態２であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。FIG. 17 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the CMOS device according to the second embodiment of the present invention;
【図１８】本発明の実施の形態２であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。FIG. 18 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the CMOS device according to the second embodiment of the present invention;
【図１９】本発明の実施の形態２であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。FIG. 19 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the CMOS device according to the second embodiment of the present invention;
【図２０】本発明の実施の形態２であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。FIG. 20 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the CMOS device according to the second embodiment of the present invention;
【図２１】本発明の実施の形態２であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。FIG. 21 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the CMOS device according to the second embodiment of the present invention;
【図２２】本発明の実施の形態２であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。FIG. 22 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the CMOS device according to the second embodiment of the present invention;
【図２３】本発明の実施の形態２であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。FIG. 23 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the CMOS device according to the second embodiment of the present invention;
【図２４】本発明の実施の形態２であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。FIG. 24 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the CMOS device according to the second embodiment of the present invention;
【図２５】本発明の実施の形態３であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。FIG. 25 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the CMOS device according to the third embodiment of the present invention;
【図２６】本発明の実施の形態３であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。FIG. 26 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the CMOS device according to the third embodiment of the present invention;
【図２７】本発明の実施の形態３であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。FIG. 27 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the CMOS device according to the third embodiment of the present invention;
【図２８】本発明の実施の形態３であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。FIG. 28 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the CMOS device according to the third embodiment of the present invention;
【図２９】本発明の実施の形態３であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。FIG. 29 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the CMOS device according to the third embodiment of the present invention;
【図３０】本発明の実施の形態４であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。FIG. 30 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the CMOS device according to the fourth embodiment of the present invention;
【図３１】本発明の実施の形態４であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。FIG. 31 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the CMOS device according to the fourth embodiment of the present invention;
【図３２】本発明の実施の形態４であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。FIG. 32 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the CMOS device according to the fourth embodiment of the present invention;
【図３３】本発明の実施の形態４であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。FIG. 33 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the CMOS device according to the fourth embodiment of the present invention;
【図３４】本発明の実施の形態４であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。FIG. 34 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the CMOS device according to the fourth embodiment of the present invention;
【図３５】本発明の実施の形態４であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。FIG. 35 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the CMOS device according to the fourth embodiment of the present invention;
【図３６】本発明の実施の形態４であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。FIG. 36 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the CMOS device according to the fourth embodiment of the present invention;
【図３７】本発明の実施の形態４であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。FIG. 37 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the CMOS device according to the fourth embodiment of the present invention;
【図３８】本発明の実施の形態４であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。FIG. 38 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the CMOS device according to the fourth embodiment of the present invention;
【図３９】本発明の実施の形態４であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。FIG. 39 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the CMOS device according to the fourth embodiment of the present invention;
【図４０】本発明の実施の形態５であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。FIG. 40 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the CMOS device according to the fifth embodiment of the present invention;
【図４１】本発明の実施の形態５であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。FIG. 41 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the CMOS device according to the fifth embodiment of the present invention;
【図４２】本発明の実施の形態５であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。FIG. 42 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the CMOS device according to the fifth embodiment of the present invention;
【図４３】本発明の実施の形態５であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。FIG. 43 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the CMOS device according to the fifth embodiment of the present invention;
１ 半導体基板 ２ 酸化シリコン膜 ３ 窒化シリコン膜 ４ａ 素子分離溝 ４ｂ 酸化シリコン膜 ５ 保護膜 ６ ｐ型ウェル ７ ｎ型ウェル ８ ゲート絶縁膜 ９ｎ ゲート電極 ９ｐ ゲート電極 １０ａ 第１のｎ型半導体領域 １０ｂ 第２のｎ型半導体領域 １１ａ 第１のｐ型半導体領域 １１ｂ 第２のｐ型半導体領域 １２ 酸化シリコン膜 １３ コバルト膜 １４ シリサイド層 １５ 側壁膜 １６ シリサイド層 １６ａ シリサイド層 １７ 層間絶縁膜 １８ｎ コンタクトホール １８ｐ コンタクトホール １９ プラグ ２０ 配線層 ２１ｎ 擬似ゲート電極 ２１ｐ 擬似ゲート電極 ２２ 溝 ２３ ゲート絶縁膜 ２４ 多結晶シリコン膜 ２５ シリコン層 ２６ シリサイド層 ２７ 窒化シリコン膜 ２８ シリコン層 ２９ シリサイド層 ３０ コバルト膜 ３１ シリサイド層 ３２ａ 第１の側壁膜 ３２ｂ 第２の側壁膜 ３３ シリサイド層 ３３ａ シリサイド層 Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Reference Signs List 1 semiconductor substrate 2 silicon oxide film 3 silicon nitride film 4a element isolation trench 4b silicon oxide film 5 protective film 6 p-type well 7 n-type well 8 gate insulating film 9n gate electrode 9p gate electrode 10a first n-type semiconductor region 10b 2 n-type semiconductor region 11a first p-type semiconductor region 11b second p-type semiconductor region 12 silicon oxide film 13 cobalt film 14 silicide layer 15 sidewall film 16 silicide layer 16a silicide layer 17 interlayer insulating film 18n contact hole 18p contact Hole 19 plug 20 wiring layer 21n pseudo gate electrode 21p pseudo gate electrode 22 groove 23 gate insulating film 24 polycrystalline silicon film 25 silicon layer 26 silicide layer 27 silicon nitride film 28 silicon layer 29 silicide layer 30 cobalt film 31 silicide layer 3 2a First sidewall film 32b Second sidewall film 33 Silicide layer 33a Silicide layer Qn N-channel MISFET Qp P-channel MISFET
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ３０１Ｐ (72)発明者 中嶋 伸恵 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 吉田 安子 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5F040 DA06 DA10 DB03 DC01 EC01 EC03 EC04 EC07 EC13 EC19 ED03 ED04 EF02 EH02 EJ03 EK05 FA01 FA02 FA05 FA07 FB02 FB05 FC06 FC19 5F048 AC03 BA01 BB01 BB06 BB07 BB08 BB11 BC06 BC18 BE03 BF06 BG14 DA25 DA27 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification Symbol FI Theme Court ゛ (Reference) H01L 29/78 301P (72) Inventor Nobue Nakajima 5-20-1, Kamizuhoncho, Kodaira-shi, Tokyo Hitachi, Ltd. Semiconductor Group (72) Inventor Yasuko Yoshida 5-2-1, Josuihoncho, Kodaira-shi, Tokyo F-term within Hitachi Semiconductor Group, Ltd. (reference) 5F040 DA06 DA10 DB03 DC01 EC01 EC03 EC04 EC07 EC13 EC19 ED03 ED04 EF02 EH02 EJ03 EK05 FA01 FA02 FA05 FA07 FB02 FB05 FC06 FC19 5F048 AC03 BA01 BB01 BB06 BB07 BB08 BB11 BC06 BC18 BE03 BF06 BG14 DA25 DA27
Claims (5)
ゲート電極をマスクとして不純物をイオン注入し、前記
ゲート電極の両側の前記半導体基板に相対的に低濃度な
第１半導体領域を形成する工程と、（ｂ）前記半導体基
板上に絶縁膜を堆積した後、前記絶縁膜を研磨して前記
ゲート電極の上面を露出させる工程と、（ｃ）前記ゲー
ト電極の露出した上面に、ゲート長よりも相対的に幅の
大きいシリサイド層を形成する工程と、（ｄ）前記シリ
サイド層をマスクとして前記絶縁膜をエッチングし、前
記ゲート電極の側壁に前記絶縁膜からなる側壁膜を形成
する工程と、（ｅ）前記ゲート電極および前記側壁膜を
マスクとして不純物をイオン注入し、前記側壁膜の両側
の前記半導体基板に相対的に高濃度な第２半導体領域を
形成する工程とを有することを特徴とする半導体装置の
製造方法。An impurity is ion-implanted using a gate electrode formed on a main surface of a semiconductor substrate as a mask, and a relatively low-concentration first semiconductor region is formed in the semiconductor substrate on both sides of the gate electrode. Forming (b) depositing an insulating film on the semiconductor substrate and then polishing the insulating film to expose an upper surface of the gate electrode; and (c) forming an upper surface of the gate electrode on the exposed upper surface. Forming a silicide layer having a width relatively larger than a gate length; and (d) etching the insulating film using the silicide layer as a mask to form a sidewall film made of the insulating film on a sidewall of the gate electrode. And (e) ion-implanting impurities using the gate electrode and the sidewall film as a mask to form a second semiconductor region having a relatively high concentration in the semiconductor substrate on both sides of the sidewall film. A method of manufacturing a semiconductor device.
擬似ゲート電極をマスクとして不純物をイオン注入し、
前記擬似ゲート電極の両側の前記半導体基板に相対的に
低濃度な第１半導体領域を形成する工程と、（ｂ）前記
半導体基板上に第１絶縁膜を堆積した後、前記第１絶縁
膜を研磨して前記擬似ゲート電極の上面を露出させる工
程と、（ｃ）前記擬似ゲート電極を除去して溝を形成
し、さらに前記溝の底の前記半導体基板を露出させる工
程と、（ｄ）前記半導体基板上に第２絶縁膜および多結
晶シリコン膜を順次形成した後、前記溝の内部以外の前
記第２絶縁膜および前記多結晶シリコン膜を除去するこ
とにより、前記溝の内部に前記第２絶縁膜からなるゲー
ト絶縁膜および前記多結晶シリコン膜からなるゲート電
極を形成する工程と、（ｅ）前記ゲート電極の露出した
上面に、ゲート長よりも相対的に幅の大きいシリサイド
層を形成する工程と、（ｆ）前記シリサイド層をマスク
として前記絶縁膜をエッチングし、前記ゲート電極の側
壁に前記絶縁膜からなる側壁膜を形成する工程と、
（ｇ）前記ゲート電極および前記側壁膜をマスクとして
不純物をイオン注入し、前記側壁膜の両側の前記半導体
基板に相対的に高濃度な第２半導体領域を形成する工程
とを有することを特徴とする半導体装置の製造方法。2. (a) ion implantation of impurities using a pseudo gate electrode formed on a main surface of a semiconductor substrate as a mask;
Forming a relatively low-concentration first semiconductor region on the semiconductor substrate on both sides of the pseudo gate electrode; and (b) depositing a first insulating film on the semiconductor substrate, and then forming the first insulating film on the semiconductor substrate. Polishing, exposing the upper surface of the pseudo gate electrode, (c) removing the pseudo gate electrode to form a groove, and further exposing the semiconductor substrate at the bottom of the groove; After a second insulating film and a polycrystalline silicon film are sequentially formed on a semiconductor substrate, the second insulating film and the polycrystalline silicon film other than the inside of the groove are removed, whereby the second insulating film and the polycrystalline silicon film are formed inside the groove. Forming a gate insulating film made of an insulating film and a gate electrode made of the polycrystalline silicon film; and (e) forming a silicide layer having a width larger than a gate length on an exposed upper surface of the gate electrode. Process and A step of (f) etching said insulating layer using the silicide layer as a mask to form a side wall film composed of the insulating film on the sidewall of the gate electrode,
(G) ion-implanting impurities using the gate electrode and the side wall film as a mask to form a second semiconductor region having a relatively high concentration in the semiconductor substrate on both sides of the side wall film. Semiconductor device manufacturing method.
ゲート電極をマスクとして不純物をイオン注入し、前記
ゲート電極の両側の前記半導体基板に相対的に低濃度な
第１半導体領域を形成する工程と、（ｂ）前記半導体基
板上に絶縁膜を堆積した後、前記絶縁膜を研磨して前記
ゲート電極の上面を露出させる工程と、（ｃ）前記ゲー
ト電極の露出した上面に、選択エピタキシャル成長法で
ゲート長よりも相対的に幅の大きいシリコン膜を形成す
る工程と、（ｄ）前記シリコン膜の表面にシリサイド層
を形成する工程と、（ｅ）前記シリサイド層をマスクと
して前記絶縁膜をエッチングし、前記ゲート電極の側壁
に前記絶縁膜からなる側壁膜を形成する工程と、（ｆ）
前記ゲート電極および前記側壁膜をマスクとして不純物
をイオン注入し、前記側壁膜の両側の前記半導体基板に
相対的に高濃度な第２半導体領域を形成する工程とを有
することを特徴とする半導体装置の製造方法。3. (a) Impurity ions are implanted by using a gate electrode formed on a main surface of a semiconductor substrate as a mask to form a first semiconductor region having a relatively low concentration in the semiconductor substrate on both sides of the gate electrode. Forming (b) depositing an insulating film on the semiconductor substrate and then polishing the insulating film to expose an upper surface of the gate electrode; and (c) forming an upper surface of the gate electrode on the exposed upper surface. Forming a silicon film having a width larger than a gate length by a selective epitaxial growth method; (d) forming a silicide layer on a surface of the silicon film; and (e) forming the insulating film using the silicide layer as a mask. Etching a film to form a side wall film made of the insulating film on the side wall of the gate electrode; (f)
Implanting impurities using the gate electrode and the sidewall film as a mask to form a second semiconductor region having a relatively high concentration in the semiconductor substrate on both sides of the sidewall film. Manufacturing method.
ゲート電極をマスクとして不純物をイオン注入し、前記
ゲート電極の両側の前記半導体基板に相対的に低濃度な
第１半導体領域を形成する工程と、（ｂ）前記半導体基
板上に相対的に薄い第１絶縁膜および相対的に厚い第２
絶縁膜を順次堆積した後、前記第２絶縁膜および前記第
１絶縁膜を研磨して前記ゲート電極の上面を露出させる
工程と、（ｃ）前記ゲート電極の側壁に露出した前記第
１絶縁膜の一部を除去する工程と、（ｄ）前記ゲート電
極の露出した表面に、選択エピタキシャル成長法でシリ
コン膜を形成した後、前記第２絶縁膜を除去する工程
と、（ｅ）前記シリコン膜の表面にシリサイド層を形成
する工程と、（ｆ）前記シリサイド層をマスクとして前
記第１絶縁膜をエッチングし、前記ゲート電極の側壁に
前記第１絶縁膜からなる側壁膜を形成する工程と、
（ｇ）前記ゲート電極および前記側壁膜をマスクとして
不純物をイオン注入し、前記側壁膜の両側の前記半導体
基板に相対的に高濃度な第２半導体領域を形成する工程
とを有することを特徴とする半導体装置の製造方法。And (a) ion implantation of impurities using the gate electrode formed on the main surface of the semiconductor substrate as a mask to form a relatively low-concentration first semiconductor region in the semiconductor substrate on both sides of the gate electrode. Forming; and (b) a relatively thin first insulating film and a relatively thick second insulating film on the semiconductor substrate.
Polishing the second insulating film and the first insulating film to expose an upper surface of the gate electrode after sequentially depositing an insulating film; and (c) the first insulating film exposed on a side wall of the gate electrode. (D) forming a silicon film on the exposed surface of the gate electrode by selective epitaxial growth, and then removing the second insulating film; and (e) removing the second insulating film. A step of forming a silicide layer on the surface; and (f) a step of etching the first insulating film using the silicide layer as a mask to form a side wall film made of the first insulating film on a side wall of the gate electrode.
(G) ion-implanting impurities using the gate electrode and the side wall film as a mask to form a second semiconductor region having a relatively high concentration in the semiconductor substrate on both sides of the side wall film. Semiconductor device manufacturing method.
性を示す第１ゲート電極とｐ型の導電性を示す第２ゲー
ト電極とを形成した後、前記第１ゲート電極をマスクと
して不純物をイオン注入し、前記第１ゲート電極の両側
の前記半導体基板に相対的に低濃度な第１ｎ型半導体領
域を形成し、さらに前記第２ゲート電極をマスクとして
不純物をイオン注入し、前記第２ゲート電極の両側の前
記半導体基板に相対的に低濃度な第１ｐ型半導体領域を
形成する工程と、（ｂ）前記半導体基板上に絶縁膜を堆
積した後、前記絶縁膜を研磨して前記第１ゲート電極お
よび前記第２ゲート電極の上面を露出させる工程と、
（ｃ）前記第１ゲート電極および前記第２ゲート電極の
露出した上面に、ゲート長よりも相対的に幅の大きいシ
リサイド層を形成する工程と、（ｄ）前記シリサイド層
をマスクとして前記絶縁膜をエッチングして、前記第１
ゲート電極の側壁に前記絶縁膜からなる第１側壁膜を形
成し、同時に前記第２ゲート電極の側壁に前記絶縁膜か
らなる第２側壁膜を形成する工程と、（ｅ）前記第１ゲ
ート電極および前記第１側壁膜をマスクとして不純物を
イオン注入し、前記第１側壁膜の両側の前記半導体基板
に相対的に高濃度な第２ｎ型半導体領域を形成し、さら
に前記第２ゲート電極および前記第２側壁膜をマスクと
して不純物をイオン注入し、前記第２側壁膜の両側の前
記半導体基板に相対的に高濃度な第２ｐ型半導体領域を
形成する工程とを有し、 前記第２側壁膜の幅が前記第１側壁膜の幅と比べて相対
的に大きいことを特徴とする半導体装置の製造方法。5. After (a) forming a first gate electrode exhibiting n-type conductivity and a second gate electrode exhibiting p-type conductivity on a main surface of a semiconductor substrate, the first gate electrode is formed. Impurity is ion-implanted as a mask, a relatively low-concentration first n-type semiconductor region is formed in the semiconductor substrate on both sides of the first gate electrode, and the impurity is ion-implanted using the second gate electrode as a mask; Forming a relatively low-concentration first p-type semiconductor region in the semiconductor substrate on both sides of the second gate electrode; and (b) polishing the insulating film after depositing an insulating film on the semiconductor substrate. Exposing the upper surfaces of the first gate electrode and the second gate electrode by
(C) forming a silicide layer having a width larger than a gate length on the exposed upper surfaces of the first gate electrode and the second gate electrode; and (d) forming the insulating film using the silicide layer as a mask. By etching the first
Forming a first sidewall film made of the insulating film on a sidewall of the gate electrode, and simultaneously forming a second sidewall film made of the insulating film on a sidewall of the second gate electrode; and (e) forming the first gate electrode. And ion-implanting impurities using the first sidewall film as a mask to form a relatively high-concentration second n-type semiconductor region in the semiconductor substrate on both sides of the first sidewall film. Implanting impurities using the second sidewall film as a mask to form a relatively high concentration second p-type semiconductor region in the semiconductor substrate on both sides of the second sidewall film; A width of the first side wall film is relatively larger than a width of the first side wall film.
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|---|---|---|---|
| JP2001008394A JP2002217411A (en) | 2001-01-17 | 2001-01-17 | Method for manufacturing semiconductor device |
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- 2001-01-17 JP JP2001008394A patent/JP2002217411A/en active Pending
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| US7411227B2 (en) | 2004-02-25 | 2008-08-12 | International Business Machines Corporation | CMOS silicide metal gate integration |
| US7655557B2 (en) | 2004-02-25 | 2010-02-02 | International Business Machines Corporation | CMOS silicide metal gate integration |
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