JP2002168651A

JP2002168651A - ステアリング角センサ

Info

Publication number: JP2002168651A
Application number: JP2000361432A
Authority: JP
Inventors: Setsu Sakabe; 節坂部
Original assignee: Yazaki Corp
Current assignee: Yazaki Corp
Priority date: 2000-11-28
Filing date: 2000-11-28
Publication date: 2002-06-14

Abstract

(57)【要約】【課題】３個以上のホール素子を内蔵する多素子入り
ホールＩＣを用いて多種類の磁石リングに対応できるよ
うにする。【解決手段】軸方向に着磁される磁石リング１の磁気
を３個以上のホール素子を内蔵する多素子入りホールＩ
Ｃ３を用いて検出するステアリング角センサであって、
前記多素子入りホールＩＣ３は、前記内蔵する３個以上
のホール素子のうち、前記磁石リングの着磁ピッチの
（２ｎ＋１）／４（ｎ＝０，１，２，…）の間隔を持つ
２個のホール素子３ａ、３ｂが当該磁石リング１の隣接
磁極間を跨ぐように配置されていることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、軸方向に着磁され
る磁石リングの磁気を３個以上のホール素子を内蔵する
多素子入りホールＩＣを用いて検出する車両用のステア
リング角センサに関する。

【０００２】

【従来の技術】車両用のステアリング角センサに用いる
エンコーダでは、例えば実開昭６２−１２８１４号公報
（回転センサ）に開示されているように、軸方向に着磁
される磁石リングが用いられている。上記公報では、磁
気を２個のホール素子を用いて検出しているが、磁気抵
抗素子も用いられている。

【０００３】２個の磁気センサを用いるのは、回転角度
に加えて回転方向の検出も行えるようにするためであ
る。即ち、２個の磁気センサの検出信号の位相関係は、
図６に示すようになっている。図６では、一方の磁気セ
ンサがＡ相の矩形波信号（図６（１））を出力すると、
他方の磁気センサはそれから９０度（deg）位相がずれ
たＢ相の矩形波信号（図６（２））を出力することが示
されている。Ａ相とＢ相の位相の進遅により、右回りか
左回りかの回転方向が判断できる。

【０００４】ところで、車両用のステアリング角センサ
では、車種毎に、磁石リングの内径や外径、分解能が異
なるので、安価にステアリング角センサを作るには、磁
気センサの共用化を図ることが必要である。

【０００５】

【発明が解決しようとする課題】しかし、磁気センサと
して磁気抵抗素子を用いる場合には、磁気抵抗素子の配
置パターンが磁石リングの着磁パターンによって決まる
ので、磁石リング毎に磁気抵抗素子の配置パターンを設
計する必要があり、共用化が困難である。

【０００６】また、磁気センサとしてホール素子を用い
る場合には、市販のオール素子を用いることにより、安
価なエンコーダが作成できる。しかし、２個のホール素
子を用いる場合には、分解能が高くなると、ホール素子
の組み付け精度が問題になる。

【０００７】この問題に対しては、２個のホール素子を
内蔵するホールＩＣを作成すれば、問題の解決が図れ
る。具体的には、例えば図７に示すように、磁石リング
７１の着磁ピッチをλとしたとき、２個のホール素子７
２を互いの出力位相が９０度となる間隔Ｌ（Ｌ＝λ（２
ｎ＋１）／４（ｎ＝０，１，２，…））で配置したホー
ルＩＣ７３を作成する。そして、例えば図８に示すよう
に、そのようなホールＩＣ７３を隣接するＮ極とＳ極を
磁石リング７１の接線方向に跨いで配置するように基板
８１に搭載するのである。

【０００８】しかし、図８に示す方法では、上記組み付
け精度の問題は解消できるが、磁石リング７１の径や分
解能が変わると、ホールＩＣ７３を作り直さねばなら
ず、共用化によるコストダウンが図れない。

【０００９】そこで、磁石リング７１の径や分解能の変
更に対応する方策として、例えば図９や図１０に示す配
置方法が考えられる。

【００１０】図９は、ホールＩＣ７３を、２つのホール
素子７２の配置方向９１を磁区９２に直交する線分９３
に対し、角度θ（θ＝ｃｏｓ^−１(λ／(４Ｌ))の傾きを
持って基板８１上に配置した場合を示している。しか
し、この配置方法では、他の実装部品の配置とは異な
り、ホールＩＣ７３を特殊な角度θ傾けて配置する必要
があるので、基板８１に余分なスペースが必要となり、
実装にも手間がかかる。その上、実装上生ずる角度θの
誤差は、Ａ相検出信号とＢ相検出信号との９０度位相の
ズレに多大な影響を与える。

【００１１】また、図１０は、基板８１をその長辺が磁
極リング７１の隣接磁極間の磁区９２と上記角度θの傾
きを持って交わるように配置し、この基板８１上の磁区
９２を跨ぐ位置に、ホールＩＣ７３を、その２個のホー
ル素子７２の配置方向を当該基板８１の長辺に平行させ
て配置した場合が示されている。

【００１２】しかし、図１０に示す方法では、ホールＩ
Ｃ７３は、他の実装部品と同様に基板８１に長辺に対し
水平または垂直の状態で実装できるが、基板８１の搭載
可能スペースが別途必要となる。その上、基板８１の搭
載上生ずる角度θの誤差は、Ａ相検出信号とＢ相検出信
号との９０度位相のズレに多大な影響を与える。

【００１３】本発明は、上記の事情に鑑みてなされたも
のであり、ホールＩＣを３個以上のホール素子を内蔵す
る多素子入りとすることにより、１種類のホールＩＣで
もって多種類の磁石リングに対応できるステアリング角
センサを提供することを目的とする。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に、本発明のステアリング角センサは、軸方向に着磁さ
れる磁石リングの磁気を３個以上のホール素子を内蔵す
る多素子入りホールＩＣを用いて検出するステアリング
角センサであって、前記多素子入りホールＩＣは、前記
内蔵する３個以上のホール素子のうち、前記磁石リング
の着磁ピッチの（２ｎ＋１）／４（ｎ＝０，１，２，
…）の間隔を持つ２個のホール素子が当該磁石リングの
隣接磁極間を跨ぐように配置されていることを特徴とす
る。

【００１５】この構成によれば、検出対象の磁石リング
の着磁ピッチに応じて、その着磁ピッチの（２ｎ＋１）
／４（ｎ＝０，１，２，…）の間隔を持つ２個のホール
素子を選択使用することができるので、１個のホールＩ
Ｃで簡単に多種類の磁石リングに対応することができ
る。また、基板への搭載に際し、ホール素子の配列方向
を考慮する必要がないので、実装の容易化が図れる。

【００１６】また、本発明のステアリング角センサは、
上記本発明のステアリング角センサにおいて、前記多素
子入りホールＩＣに内蔵される３個以上のホール素子
は、横方向に等間隔または非等間隔に配置されていると
ともに、横一列またはジグザグ状に配置されていること
を特徴とする。

【００１７】この構成によれば、設計の自由度が増える
ので、３個以上のホール素子を内蔵する多素子入りホー
ルＩＣを容易に製造することができる。

【００１８】また、本発明のステアリング角センサは、
上記本発明のステアリング角センサにおいて、前記３個
以上のホール素子が、前記ジグザグ状に配置されている
場合において、隣接する２個のホール素子には、当該ホ
ール素子の横方向の長さ以下の間隔となるものが含まれ
ていることを特徴とする。

【００１９】この構成によれば、多素子入りホールＩＣ
の小型化を図ることができる。

【００２０】

【発明の実施の形態】図１は、本発明の一実施の形態に
よるステアリング角センサにおける多素子入りホールＩ
Ｃの配置構造を示す図である。

【００２１】図１において、磁石リング１は、軸方向に
着磁された環状磁石である。この磁石リング１の磁極面
上に矩形状の基板２が配置され、この基板２上に、本実
施の形態による多素子入りホールＩＣ３が搭載されてい
る。

【００２２】多素子入りホールＩＣ３は、一般のＩＣと
同様に矩形状に形成されており、基板２上には、一般の
ＩＣと同様に基板２の外形状と並行して搭載されてい
る。図示例では、多素子入りホールＩＣ３は、長手方向
に沿って配列されている３個のホール素子３ａ、３ｂ、
３ｃを内蔵している。

【００２３】３個のホール素子３ａ、３ｂ、３ｃは、横
一列に非等間隔で配列されているが、そのうち間隔が狭
い方のホール素子３ａと３ｂが、当該磁石リング１の磁
気を検出する対ホール素子として選択されていることが
示されている。

【００２４】即ち、図示例では、ホール素子３ａと３ｂ
の間隔が、当該磁石リング１の着磁ピッチの１／４とな
っているので、ホール素子３ａと３ｂが、磁石リング１
の隣接磁極間を跨ぐ位置に配置されるように、多素子入
りホールＩＣ３は、基板２上に搭載されている。

【００２５】このとき、対をなすホール素子３ａと３ｂ
の配列方向を考慮することなく、単に多素子入りホール
ＩＣ３を基板２の外形状に並行して搭載するのみで良い
ので、実装上の手間はかからない。

【００２６】次に、図２〜図５を参照して本実施の形態
で用いる多素子入りホールＩＣにおけるホール素子の配
列例を説明する。いずれも内蔵するホール素子数が３個
の場合を示している。

【００２７】図２は、横一列等間隔配列の場合を示して
いる。即ち。３個のホール素子３ａ、３ｂ、３ｃがこの
順序で横一列に配置されている。ホール素子３ａと３ｂ
との間隔は、Ｌ１であり、ホール素子３ｂと３ｃとの間
隔は、Ｌ２であり、ホール素子３ａと３ｃの間隔は、Ｌ
であり、Ｌ１＝Ｌ２となっている。また、各ホール素子
の横方向の長さをａとすると、ａ＜Ｌ１となっている。
したがって、ａ＜Ｌ１＝Ｌ２＜Ｌ、となっている。

【００２８】これら３つの間隔Ｌ１、Ｌ２、Ｌは、それ
ぞれ、磁石リング１の磁極ピッチの（２ｎ＋１）／４
（ｎ＝０，１，２，…）となる場合がある。したがっ
て、ホール素子３ａと３ｂの組、ホール素子３ｂと３ｃ
の組及びホール素子３ａと３ｃの組は、それぞれ磁石リ
ング１の磁気を検出する対ホール素子となる。

【００２９】図３は、横一列非等間隔配列の場合を示し
ている。即ち。３個のホール素子３ａ、３ｂ、３ｃがこ
の順序で横一列に配置されている。ホール素子３ａと３
ｂとの間隔は、Ｌ１であり、ホール素子３ｂと３ｃとの
間隔は、Ｌ２であり、ホール素子３ａと３ｃの間隔は、
Ｌであり、図示例ではＬ１＜Ｌ２となっている。また、
各ホール素子の横方向の長さをａとすると、ａ＜Ｌ１と
なっている。したがって、ａ＜Ｌ１＜Ｌ２＜Ｌ、となっ
ている。

【００３０】これら３つの間隔Ｌ１、Ｌ２、Ｌは、それ
ぞれ、磁石リング１の磁極ピッチの（２ｎ＋１）／４
（ｎ＝０，１，２，…）となる場合がある。したがっ
て、ホール素子３ａと３ｂの組、ホール素子３ｂと３ｃ
の組及びホール素子３ａと３ｃの組は、それぞれ磁石リ
ング１の磁気を検出する対ホール素子となる。

【００３１】図４は、非等間隔で一部ジグザグ状配列の
場合を示している。即ち。３個のホール素子３ａ、３
ｂ、３ｃがこの順序で横方向に配置されているが、ホー
ル素子３ａと３ｃが、多素子入りホールＩＣ３の長手方
向に並行しており、中間のホール素子３ｂが上の方へず
れて配置されている。

【００３２】ホール素子３ａと３ｂとの間隔は、Ｌ１で
あり、ホール素子３ｂと３ｃとの間隔は、Ｌ２であり、
ホール素子３ａと３ｃの間隔は、Ｌであり、図示例では
Ｌ１＜Ｌ２となっている。また、各ホール素子の横方向
の長さをａとすると、Ｌ１≦ａとなっている。したがっ
て、０＜Ｌ１≦ａ＜Ｌ２＜Ｌ、となっている。

【００３３】これら３つの間隔Ｌ１、Ｌ２、Ｌは、それ
ぞれ、磁石リング１の磁極ピッチの（２ｎ＋１）／４
（ｎ＝０，１，２，…）となる場合がある。したがっ
て、ホール素子３ａと３ｂの組、ホール素子３ｂと３ｃ
の組及びホール素子３ａと３ｃの組は、それぞれ磁石リ
ング１の磁気を検出する対ホール素子となる。

【００３４】図５は、等間隔または非等間隔でジグザグ
状配列の場合を示している。即ち。３個のホール素子３
ａ、３ｂ、３ｃがこの順序で横方向に配置されている
が、ホール素子３ａに対しホール素子３ｂが上の方へず
れて配置され、ホール素子３ｃが下の方へずれて配置さ
れている。

【００３５】ホール素子３ａと３ｂとの間隔は、Ｌ１で
あり、ホール素子３ｂと３ｃとの間隔は、Ｌ２であり、
ホール素子３ａと３ｃの間隔は、Ｌである。図示例では
Ｌ１＜Ｌ２となっているが、Ｌ１＝Ｌ２とすることがで
きる。また、各ホール素子の横方向の長さをａとする
と、ａ＜Ｌ１となっている。したがって、ａ＜Ｌ１≦Ｌ
２＜Ｌ、となっている。

【００３６】これら３つの間隔Ｌ１、Ｌ２、Ｌは、それ
ぞれ、磁石リング１の磁極ピッチの（２ｎ＋１）／４
（ｎ＝０，１，２，…）となる場合がある。したがっ
て、ホール素子３ａと３ｂの組、ホール素子３ｂと３ｃ
の組及びホール素子３ａと３ｃの組は、それぞれ磁石リ
ング１の磁気を検出する対ホール素子となる。

【００３７】

【発明の効果】以上説明したように、本発明によれば、
多素子入りホールＩＣが内蔵する３個以上のホール素子
のうち、磁極ピッチの（２ｎ＋１）／４（ｎ＝０，１，
２，…）の間隔を持つ２個のホール素子を磁気を検出す
る対ホール素子として選択使用することができるので、
多種類の磁石リングに対して１個の多素子入りホールＩ
Ｃで対応することができ、より多くの車種に対応可能な
ステアリング角センサセンサが安価に提供できるように
なる。

【図面の簡単な説明】

【図１】本発明の一実施の形態によるステアリング角セ
ンサにおける多素子入りホールＩＣの配置構造を示す図
である。

【図２】本実施の形態で用いる多素子入りホールＩＣに
おけるホール素子の配列例（その１）を示す図である
（横一列等間隔配列）。

【図３】本実施の形態で用いる多素子入りホールＩＣに
おけるホール素子の配列例（その２）を示す図である
（横一列非等間隔配列）。

【図４】本実施の形態で用いる多素子入りホールＩＣに
おけるホール素子の配列例（その３）を示す図である
（非等間隔で一部ジグザグ状配列）。

【図５】本実施の形態で用いる多素子入りホールＩＣに
おけるホール素子の配列例（その４）を示す図である
（等間隔または非等間隔でジグザグ状配列）。

【図６】検出信号の位相関係の説明図である。

【図７】ホールＩＣと磁石リングとの関係図である。

【図８】従来技術でのホールＩＣの搭載例の説明図であ
る。

【図９】従来技術でのホールＩＣの搭載例での問題点を
解決する搭載例の説明図である。

【図１０】従来技術でのホールＩＣの搭載例での問題点
を解決する搭載例の説明図である。

【符号の説明】

１磁石リング２基板３多素子入りホールＩＣ３ａ、３ｂ、３ｃホール素子

Claims

【特許請求の範囲】

【請求項１】軸方向に着磁される磁石リングの磁気を
３個以上のホール素子を内蔵する多素子入りホールＩＣ
を用いて検出するステアリング角センサであって、前記多素子入りホールＩＣは、前記内蔵する３個以上の
ホール素子のうち、前記磁石リングの着磁ピッチの（２
ｎ＋１）／４（ｎ＝０，１，２，…）の間隔を持つ２個
のホール素子が当該磁石リングの隣接磁極間を跨ぐよう
に配置されていることを特徴とするステアリング角セン
サ。
【請求項２】請求項１に記載のステアリング角センサ
において、前記多素子入りホールＩＣに内蔵される３個以上のホー
ル素子は、横方向に等間隔または非等間隔に配置されて
いるとともに、横一列またはジグザグ状に配置されてい
ることを特徴とするステアリング角センサ。
【請求項３】請求項２に記載のステアリング角センサ
において、前記３個以上のホール素子が、前記ジグザグ状に配置さ
れている場合において、隣接する２個のホール素子に
は、当該ホール素子の横方向の長さ以下の間隔となるも
のが含まれていることを特徴とするステアリング角セン
サ。