JP2002150250A - 非接触ｉｃカード用ｉｃチップ - Google Patents
非接触ｉｃカード用ｉｃチップInfo
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
- G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
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Abstract
(57)【要約】
【課題】 不揮発性メモリのデータ保持特性等の信頼性
を確保しつつ、かつ低消費電力の非接触ＩＣカード用Ｉ
Ｃチップを提供する。 【解決手段】 整流回路３の出力である電源ＶＤＤおよ
び電源ＶＳＳはアナログ回路５、デジタル回路６、メモ
リ制御回路７を駆動する電源とし、低電圧動作させる。
また、昇圧回路１０を設けて、昇圧電圧である電源ＶＤ
ＤＭを発生し、メモリ回路８を駆動する電源とする。ア
ナログ回路５、デジタル回路６、メモリ制御回路７、メ
モリ回路８を同一の電源で駆動させる場合よりも、メモ
リ回路は同じ高い電圧で動作させ、その他の回路はより
低電圧で動作させることができるため、低消費電力化が
可能となる。さらに、電源ＶＤＤと電源ＶＤＤＭは分離
されているため、メモリ回路動作時の電源ノイズに対し
て、他の回路の誤動作を防止することが可能となる。
を確保しつつ、かつ低消費電力の非接触ＩＣカード用Ｉ
Ｃチップを提供する。 【解決手段】 整流回路３の出力である電源ＶＤＤおよ
び電源ＶＳＳはアナログ回路５、デジタル回路６、メモ
リ制御回路７を駆動する電源とし、低電圧動作させる。
また、昇圧回路１０を設けて、昇圧電圧である電源ＶＤ
ＤＭを発生し、メモリ回路８を駆動する電源とする。ア
ナログ回路５、デジタル回路６、メモリ制御回路７、メ
モリ回路８を同一の電源で駆動させる場合よりも、メモ
リ回路は同じ高い電圧で動作させ、その他の回路はより
低電圧で動作させることができるため、低消費電力化が
可能となる。さらに、電源ＶＤＤと電源ＶＤＤＭは分離
されているため、メモリ回路動作時の電源ノイズに対し
て、他の回路の誤動作を防止することが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ回路、デ
ジタル回路、メモリ回路などを内蔵するＩＣチップを搭
載した非接触ＩＣカードに関するものである。
ジタル回路、メモリ回路などを内蔵するＩＣチップを搭
載した非接触ＩＣカードに関するものである。
【０００２】
【従来の技術】非接触ＩＣカードは、カード内にアンテ
ナコイル、ＩＣチップを搭載し、リーダライタと呼ばれ
る端末と無線による通信を行なうことにより、認証等の
各種機能を実現する。
ナコイル、ＩＣチップを搭載し、リーダライタと呼ばれ
る端末と無線による通信を行なうことにより、認証等の
各種機能を実現する。
【０００３】ＩＣチップを駆動する電力は、リーダライ
タより送出される電磁波を受信することにより得られ
る。図７は従来の非接触ＩＣカード用ＩＣチップを示
す。
タより送出される電磁波を受信することにより得られ
る。図７は従来の非接触ＩＣカード用ＩＣチップを示
す。
【０００４】図７において、１はアンテナコイル、２は
共振容量、３は整流回路、４は平滑容量、５はアナログ
回路、６はデジタル回路、７はメモリ制御回路、８はメ
モリ回路である。
共振容量、３は整流回路、４は平滑容量、５はアナログ
回路、６はデジタル回路、７はメモリ制御回路、８はメ
モリ回路である。
【０００５】リーダライタから送出される電磁波をアン
テナコイル１で受信する。共振容量２は電磁波の周波数
に共振するようにアンテナコイル１に並列に接続されて
いる。アンテナコイル１によって受信された交流信号
は、整流回路３により直流信号に変換される。平滑容量
４は整流回路３の出力ＶＤＤ−ＶＳＳ間に並列接続さ
れ、整流後のリプル波形を平滑化する。整流回路の出力
ＶＤＤ、ＶＳＳはアナログ回路５、デジタル回路６、メ
モリ制御回路７およびメモリ回路８に接続されている。
テナコイル１で受信する。共振容量２は電磁波の周波数
に共振するようにアンテナコイル１に並列に接続されて
いる。アンテナコイル１によって受信された交流信号
は、整流回路３により直流信号に変換される。平滑容量
４は整流回路３の出力ＶＤＤ−ＶＳＳ間に並列接続さ
れ、整流後のリプル波形を平滑化する。整流回路の出力
ＶＤＤ、ＶＳＳはアナログ回路５、デジタル回路６、メ
モリ制御回路７およびメモリ回路８に接続されている。
【０００６】アナログ回路５は、電磁波の搬送波に重畳
された受信データを復号化する復調回路、そしてデジタ
ル回路６から生成される送信信号を電磁波の搬送波に重
畳する変調回路などを含む。
された受信データを復号化する復調回路、そしてデジタ
ル回路６から生成される送信信号を電磁波の搬送波に重
畳する変調回路などを含む。
【０００７】デジタル回路６は、各種デジタル信号処理
を行なうＣＰＵなどを含む。メモリ制御回路７は、メモ
リ回路８の動作を制御する。メモリ回路８は不揮発性メ
モリである。
を行なうＣＰＵなどを含む。メモリ制御回路７は、メモ
リ回路８の動作を制御する。メモリ回路８は不揮発性メ
モリである。
【０００８】不揮発性メモリは、メモリセルに書き込ん
だデータの保持特性を保証するため、比較的高い電源電
圧（ＶＤＤ＝５ボルト）を必要とする。一方、アナログ
回路５、デジタル回路６、メモリ制御回路７は、トラン
ジスタの微細化により電源電圧の低電圧化（ＶＤＤ＝
３．３ボルト〜２．５ボルト）が進んでいる。この従来
の非接触ＩＣカード用ＩＣチップでは、電源電圧ＶＤＤ
＝５ボルト程度以上でＩＣチップが動作可能となる。
だデータの保持特性を保証するため、比較的高い電源電
圧（ＶＤＤ＝５ボルト）を必要とする。一方、アナログ
回路５、デジタル回路６、メモリ制御回路７は、トラン
ジスタの微細化により電源電圧の低電圧化（ＶＤＤ＝
３．３ボルト〜２．５ボルト）が進んでいる。この従来
の非接触ＩＣカード用ＩＣチップでは、電源電圧ＶＤＤ
＝５ボルト程度以上でＩＣチップが動作可能となる。
【０００９】
【発明が解決しようとする課題】このような従来の非接
触ＩＣカード用ＩＣチップでは、アナログ回路５、デジ
タル回路６、メモリ制御回路７およびメモリ回路８の電
源が共通であるため、ＩＣチップの動作可能な電源電圧
ＶＤＤの下限電圧が、メモリ回路８の動作下限電圧（Ｖ
ＤＤ＝５ボルト）で制限されてしまう。
触ＩＣカード用ＩＣチップでは、アナログ回路５、デジ
タル回路６、メモリ制御回路７およびメモリ回路８の電
源が共通であるため、ＩＣチップの動作可能な電源電圧
ＶＤＤの下限電圧が、メモリ回路８の動作下限電圧（Ｖ
ＤＤ＝５ボルト）で制限されてしまう。
【００１０】そのため、ＩＣチップをより低電圧で動作
させることができず、リーダライタとの通信距離を伸ば
すことができないという課題がある。また、メモリ回路
８の動作時に発生する電源ノイズがアナログ回路５に伝
搬し、復調回路などを誤動作させるという課題がある。
この電源ノイズは平滑容量４の容量値を大きくすること
により緩和できるが、一方でアナログ回路５内の復調回
路の復号化能力を低下させるため、電源ノイズの影響を
なくせるまで容量値を大きくすることは困難である。
させることができず、リーダライタとの通信距離を伸ば
すことができないという課題がある。また、メモリ回路
８の動作時に発生する電源ノイズがアナログ回路５に伝
搬し、復調回路などを誤動作させるという課題がある。
この電源ノイズは平滑容量４の容量値を大きくすること
により緩和できるが、一方でアナログ回路５内の復調回
路の復号化能力を低下させるため、電源ノイズの影響を
なくせるまで容量値を大きくすることは困難である。
【００１１】本発明は、不揮発性メモリのデータ保持特
性などの信頼性を確保しつつ、かつ低消費電力である非
接触ＩＣカード用ＩＣチップを提供することを目的とす
る。さらに本発明の目的は、メモリ回路動作時の電源ノ
イズによる他回路の誤動作を防止することができる非接
触ＩＣカード用ＩＣチップを提供することである。
性などの信頼性を確保しつつ、かつ低消費電力である非
接触ＩＣカード用ＩＣチップを提供することを目的とす
る。さらに本発明の目的は、メモリ回路動作時の電源ノ
イズによる他回路の誤動作を防止することができる非接
触ＩＣカード用ＩＣチップを提供することである。
【００１２】
【課題を解決するための手段】本発明の請求項１記載の
非接触ＩＣカード用ＩＣチップは、外部から非接触で給
電された信号を整流平滑して内部の信号処理回路とメモ
リ回路が必要とする電力を賄って、前記メモリ回路に対
してデータの読み書きを実行する非接触ＩＣカード用Ｉ
Ｃチップにおいて、外部から非接触で給電された信号を
整流平滑して前記信号処理回路に給電し、外部から非接
触で給電された信号を整流平滑して昇圧回路で昇圧して
前記メモリ回路に給電するように構成したことを特徴と
する。
非接触ＩＣカード用ＩＣチップは、外部から非接触で給
電された信号を整流平滑して内部の信号処理回路とメモ
リ回路が必要とする電力を賄って、前記メモリ回路に対
してデータの読み書きを実行する非接触ＩＣカード用Ｉ
Ｃチップにおいて、外部から非接触で給電された信号を
整流平滑して前記信号処理回路に給電し、外部から非接
触で給電された信号を整流平滑して昇圧回路で昇圧して
前記メモリ回路に給電するように構成したことを特徴と
する。
【００１３】この構成によれば、昇圧回路を設けて、不
揮発性メモリを有するメモリ回路は昇圧された電圧、そ
の他の回路は低電圧で動作させるため、不揮発性メモリ
のデータ保持特性等の信頼性を確保しつつ、かつ低消費
電力とすることが可能となる。また、メモリ回路の電源
線とその他の回路の電源線は分離されているため、メモ
リ回路動作時の電源ノイズによる他回路の誤動作を防止
することができる。
揮発性メモリを有するメモリ回路は昇圧された電圧、そ
の他の回路は低電圧で動作させるため、不揮発性メモリ
のデータ保持特性等の信頼性を確保しつつ、かつ低消費
電力とすることが可能となる。また、メモリ回路の電源
線とその他の回路の電源線は分離されているため、メモ
リ回路動作時の電源ノイズによる他回路の誤動作を防止
することができる。
【００１４】本発明の請求項２記載の非接触ＩＣカード
用ＩＣチップは、請求項１において、前記昇圧回路を、
外部から非接触で給電された信号を整流平滑した出力電
圧を繰り返し出力されるクロック信号によってスイッチ
ングして昇圧するよう構成し、前記昇圧された出力で蓄
積容量を充電してメモリ回路に給電するように構成した
ことを特徴とする。
用ＩＣチップは、請求項１において、前記昇圧回路を、
外部から非接触で給電された信号を整流平滑した出力電
圧を繰り返し出力されるクロック信号によってスイッチ
ングして昇圧するよう構成し、前記昇圧された出力で蓄
積容量を充電してメモリ回路に給電するように構成した
ことを特徴とする。
【００１５】本発明の請求項３記載の非接触ＩＣカード
用ＩＣチップは、請求項２において、昇圧された出力か
ら蓄積容量への充電回路に抵抗を直列に介装して蓄積容
量からメモリ回路に給電するよう構成したことを特徴と
する。
用ＩＣチップは、請求項２において、昇圧された出力か
ら蓄積容量への充電回路に抵抗を直列に介装して蓄積容
量からメモリ回路に給電するよう構成したことを特徴と
する。
【００１６】この構成によると、昇圧電圧出力端子と蓄
積容量の間に抵抗を設けることにより、メモリ回路が動
作し瞬間的に大きな電流を消費した場合においても、抵
抗によるインピーダンスの差により、蓄積容量からメモ
リ回路へ電流が供給されやすくなるため、メモリ回路動
作時の電源ノイズによる他回路の誤動作を防止すること
が可能となる。
積容量の間に抵抗を設けることにより、メモリ回路が動
作し瞬間的に大きな電流を消費した場合においても、抵
抗によるインピーダンスの差により、蓄積容量からメモ
リ回路へ電流が供給されやすくなるため、メモリ回路動
作時の電源ノイズによる他回路の誤動作を防止すること
が可能となる。
【００１７】本発明の請求項４記載の非接触ＩＣカード
用ＩＣチップは、請求項２または請求項３において、昇
圧回路によって昇圧された昇圧された出力で蓄積容量を
充電してメモリ回路に給電するように構成し、かつ前記
昇圧回路の出力電圧が規定電圧以上になったことを検出
して昇圧動作を中止し、出力電圧が規定電圧未満になっ
たことを検出して昇圧動作を自動的に再開するよう構成
したことを特徴とする。
用ＩＣチップは、請求項２または請求項３において、昇
圧回路によって昇圧された昇圧された出力で蓄積容量を
充電してメモリ回路に給電するように構成し、かつ前記
昇圧回路の出力電圧が規定電圧以上になったことを検出
して昇圧動作を中止し、出力電圧が規定電圧未満になっ
たことを検出して昇圧動作を自動的に再開するよう構成
したことを特徴とする。
【００１８】この構成によると、昇圧電圧が所定の電圧
以上になったときは、昇圧動作を停止するので低消費電
力化できる。また、昇圧電圧は所定の電圧以上は上がら
ないため、過昇圧によるデバイスの劣化を防止できる。
以上になったときは、昇圧動作を停止するので低消費電
力化できる。また、昇圧電圧は所定の電圧以上は上がら
ないため、過昇圧によるデバイスの劣化を防止できる。
【００１９】
【発明の実施の形態】以下、本発明の各実施の形態を図
１〜図７に基づいて説明する。 （実施の形態１）図１，図２，図４は本発明の（実施の
形態１）を示す。
１〜図７に基づいて説明する。 （実施の形態１）図１，図２，図４は本発明の（実施の
形態１）を示す。
【００２０】図１は本発明の（実施の形態１）の非接触
ＩＣカード用ＩＣチップを示す。図１において、１はア
ンテナコイル、２は共振容量、３は整流回路、４は平滑
容量、５はアナログ回路、６はデジタル回路、７はメモ
リ制御回路、８はメモリ回路、９は蓄積容量、１０は昇
圧回路である。
ＩＣカード用ＩＣチップを示す。図１において、１はア
ンテナコイル、２は共振容量、３は整流回路、４は平滑
容量、５はアナログ回路、６はデジタル回路、７はメモ
リ制御回路、８はメモリ回路、９は蓄積容量、１０は昇
圧回路である。
【００２１】共振容量２はアンテナコイル１に並列に接
続されて共振回路を構成している。アンテナコイル１の
出力は整流回路３に入力され、整流回路３の出力電源Ｖ
ＤＤ−ＶＳＳは、アナログ回路５、デジタル回路６、メ
モリ制御回路７、昇圧回路１０に入力される。また、平
滑容量４は出力電源ＶＤＤ、ＶＳＳ間に接続される。
続されて共振回路を構成している。アンテナコイル１の
出力は整流回路３に入力され、整流回路３の出力電源Ｖ
ＤＤ−ＶＳＳは、アナログ回路５、デジタル回路６、メ
モリ制御回路７、昇圧回路１０に入力される。また、平
滑容量４は出力電源ＶＤＤ、ＶＳＳ間に接続される。
【００２２】デジタル回路６からクロック信号ＣＬＫが
出力され、昇圧回路１０に入力されている。昇圧回路１
０の出力電源ＶＤＤＭ−ＶＳＳは、メモリ回路８に入力
されている。また、その他制御信号、データ信号は、ア
ナログ回路５、デジタル回路６、メモリ制御回路７、メ
モリ回路８の間で相互に接続される。なお、アンテナコ
イル１、共振容量２、整流回路３、平滑容量４、アナロ
グ回路５、デジタル回路６、メモリ制御回路７、メモリ
回路８の機能については、上記従来例で説明したものと
同等である。
出力され、昇圧回路１０に入力されている。昇圧回路１
０の出力電源ＶＤＤＭ−ＶＳＳは、メモリ回路８に入力
されている。また、その他制御信号、データ信号は、ア
ナログ回路５、デジタル回路６、メモリ制御回路７、メ
モリ回路８の間で相互に接続される。なお、アンテナコ
イル１、共振容量２、整流回路３、平滑容量４、アナロ
グ回路５、デジタル回路６、メモリ制御回路７、メモリ
回路８の機能については、上記従来例で説明したものと
同等である。
【００２３】なお、デジタル回路６にはクロック信号Ｃ
ＬＫを発生するクロック信号発生回路が設けられている
ものとする。図２は昇圧回路１０を示す。なお、図２に
は併せてメモリ回路８および蓄積容量９も示してある。
ＬＫを発生するクロック信号発生回路が設けられている
ものとする。図２は昇圧回路１０を示す。なお、図２に
は併せてメモリ回路８および蓄積容量９も示してある。
【００２４】図２において、１０１，１０２はＣＭＯＳ
インバータ、１０３，１０４，１０５はＰ型ＭＯＳトラ
ンジスタ、１０６はＮ型ＭＯＳトランジスタ、１０７は
ポンピング容量、Ｎ１，Ｎ２はノードである。
インバータ、１０３，１０４，１０５はＰ型ＭＯＳトラ
ンジスタ、１０６はＮ型ＭＯＳトランジスタ、１０７は
ポンピング容量、Ｎ１，Ｎ２はノードである。
【００２５】ＣＭＯＳインバータ１０１はクロック信号
ＣＬＫを入力とし、反転クロック信号／ＣＬＫ１を出力
する。ＣＭＯＳインバータ１０２は反転クロック信号／
ＣＬＫ１を入力とし、クロック信号ＣＬＫ１を出力す
る。
ＣＬＫを入力とし、反転クロック信号／ＣＬＫ１を出力
する。ＣＭＯＳインバータ１０２は反転クロック信号／
ＣＬＫ１を入力とし、クロック信号ＣＬＫ１を出力す
る。
【００２６】Ｐ型ＭＯＳトランジスタ１０３は、ゲート
を反転クロック信号／ＣＬＫ１、ソースを電源ＶＤＤ、
ドレインをノードＮ１に接続されている。Ｐ型ＭＯＳト
ランジスタ１０４は、ゲートをクロック信号ＣＬＫ１、
ソースを電源ＶＤＤ、ドレインをノードＮ２に接続され
ている。Ｐ型ＭＯＳトランジスタ１０５は、ゲートを反
転クロック信号／ＣＬＫ１、ソースをノードＮ２、ドレ
インを電源ＶＤＤＭに接続されている。Ｎ型ＭＯＳトラ
ンジスタ１０６はゲートを反転クロック信号／ＣＬＫ
１、ソースを電源ＶＳＳ、ドレインをノードＮ１に接続
されている。ポンピング容量１０７は一端をノードＮ
１、他端をノードＮ２に接続されている。
を反転クロック信号／ＣＬＫ１、ソースを電源ＶＤＤ、
ドレインをノードＮ１に接続されている。Ｐ型ＭＯＳト
ランジスタ１０４は、ゲートをクロック信号ＣＬＫ１、
ソースを電源ＶＤＤ、ドレインをノードＮ２に接続され
ている。Ｐ型ＭＯＳトランジスタ１０５は、ゲートを反
転クロック信号／ＣＬＫ１、ソースをノードＮ２、ドレ
インを電源ＶＤＤＭに接続されている。Ｎ型ＭＯＳトラ
ンジスタ１０６はゲートを反転クロック信号／ＣＬＫ
１、ソースを電源ＶＳＳ、ドレインをノードＮ１に接続
されている。ポンピング容量１０７は一端をノードＮ
１、他端をノードＮ２に接続されている。
【００２７】このように構成したため、クロック信号Ｃ
ＬＫが“Ｌ”レベルのときは、反転クロック信号／ＣＬ
Ｋ１は“Ｈ”レベル、クロック信号ＣＬＫ１は“Ｌ”レ
ベルとなる。
ＬＫが“Ｌ”レベルのときは、反転クロック信号／ＣＬ
Ｋ１は“Ｈ”レベル、クロック信号ＣＬＫ１は“Ｌ”レ
ベルとなる。
【００２８】このとき、Ｐ型ＭＯＳトランジスタ１０３
はオフ、Ｎ型ＭＯＳトランジスタ１０６はオン、Ｐ型Ｍ
ＯＳトランジスタ１０４はオン、Ｐ型ＭＯＳトランジス
タ１０５はオフとなり、ノードＮ１は電源ＶＳＳに接続
され、ノードＮ２は電源ＶＤＤに接続され、ポンピング
容量１０７の両端に（ＶＤＤ−ＶＳＳ）の電圧が印加さ
れる。
はオフ、Ｎ型ＭＯＳトランジスタ１０６はオン、Ｐ型Ｍ
ＯＳトランジスタ１０４はオン、Ｐ型ＭＯＳトランジス
タ１０５はオフとなり、ノードＮ１は電源ＶＳＳに接続
され、ノードＮ２は電源ＶＤＤに接続され、ポンピング
容量１０７の両端に（ＶＤＤ−ＶＳＳ）の電圧が印加さ
れる。
【００２９】なお、ノードＮ２と電源ＶＤＤＭはＰ型Ｍ
ＯＳトランジスタ１０５がオフしていることにより、切
り離された状態となっている。次に、クロック信号ＣＬ
Ｋが“Ｈ”レベルになると、反転クロック信号／ＣＬＫ
１は“Ｌ”レベル、クロック信号ＣＬＫ１は“Ｈ”レベ
ルとなる。このとき、Ｐ型ＭＯＳトランジスタ１０３は
オン、Ｎ型ＭＯＳトランジスタ１０６はオフ、Ｐ型ＭＯ
Ｓトランジスタ１０４はオフ、Ｐ型ＭＯＳトランジスタ
１０５はオンとなり、ノードＮ１はＶＳＳ電位からＶＤ
Ｄ電位に、ノードＮ２はＶＤＤ電位から（２×ＶＤＤ）
電位に昇圧される。
ＯＳトランジスタ１０５がオフしていることにより、切
り離された状態となっている。次に、クロック信号ＣＬ
Ｋが“Ｈ”レベルになると、反転クロック信号／ＣＬＫ
１は“Ｌ”レベル、クロック信号ＣＬＫ１は“Ｈ”レベ
ルとなる。このとき、Ｐ型ＭＯＳトランジスタ１０３は
オン、Ｎ型ＭＯＳトランジスタ１０６はオフ、Ｐ型ＭＯ
Ｓトランジスタ１０４はオフ、Ｐ型ＭＯＳトランジスタ
１０５はオンとなり、ノードＮ１はＶＳＳ電位からＶＤ
Ｄ電位に、ノードＮ２はＶＤＤ電位から（２×ＶＤＤ）
電位に昇圧される。
【００３０】そして、この昇圧動作による電荷はＰ型Ｍ
ＯＳトランジスタ１０５を通して蓄積容量９に蓄えられ
る。蓄積容量９に蓄えられた電荷はメモリ回路８の動作
により消費されるが、“Ｈ”／“Ｌ”レベルの連続する
クロック信号ＣＬＫが入力されるため、上記で述べた動
作により、順次蓄積容量９に電荷が供給される。
ＯＳトランジスタ１０５を通して蓄積容量９に蓄えられ
る。蓄積容量９に蓄えられた電荷はメモリ回路８の動作
により消費されるが、“Ｈ”／“Ｌ”レベルの連続する
クロック信号ＣＬＫが入力されるため、上記で述べた動
作により、順次蓄積容量９に電荷が供給される。
【００３１】次に（実施の形態１）における非接触ＩＣ
カード用ＩＣチップの消費電力の効果について、従来例
を示す図３と本発明の場合を示す図４を比較して説明す
る。図３は上記従来の非接触ＩＣカード用ＩＣチップに
おいて、アナログ回路５，デジタル回路６，メモリ制御
回路７，メモリ回路８を等価抵抗に置き換え、消費電力
を算出するための回路図である。
カード用ＩＣチップの消費電力の効果について、従来例
を示す図３と本発明の場合を示す図４を比較して説明す
る。図３は上記従来の非接触ＩＣカード用ＩＣチップに
おいて、アナログ回路５，デジタル回路６，メモリ制御
回路７，メモリ回路８を等価抵抗に置き換え、消費電力
を算出するための回路図である。
【００３２】ここで、ＶＳは直流電圧電源、Ｒ５はアナ
ログ回路５の等価抵抗、Ｒ６はデジタル回路６の等価抵
抗、Ｒ７はメモリ制御回路７の等価抵抗、Ｒ８はメモリ
回路８の等価抵抗である。
ログ回路５の等価抵抗、Ｒ６はデジタル回路６の等価抵
抗、Ｒ７はメモリ制御回路７の等価抵抗、Ｒ８はメモリ
回路８の等価抵抗である。
【００３３】Ｉ０，Ｉ５，Ｉ６，Ｉ７，Ｉ８はそれぞれ
直流電圧電源ＶＳ，等価抵抗Ｒ５，等価抵抗Ｒ６，等価
抵抗Ｒ７，等価抵抗Ｒ８に流れる電流である。この従来
の非接触ＩＣカード用ＩＣチップでは、動作電圧は５ボ
ルト程度となる。
直流電圧電源ＶＳ，等価抵抗Ｒ５，等価抵抗Ｒ６，等価
抵抗Ｒ７，等価抵抗Ｒ８に流れる電流である。この従来
の非接触ＩＣカード用ＩＣチップでは、動作電圧は５ボ
ルト程度となる。
【００３４】ここでＶ０＝５ボルトとし、等価抵抗Ｒ５
＝２０ｋΩ、等価抵抗Ｒ６＝４０ｋΩ、等価抵抗Ｒ７＝
４０ｋΩ、等価抵抗Ｒ８＝１００ｋΩとすると、電流Ｉ
５＝２５０μＡ、電流Ｉ６＝１２５μＡ、電流Ｉ７＝１
２５μＡ、電流Ｉ８＝５０μＡとなり、全体でＩ０＝５
５０μＡとなる。その結果、ＩＣチップ全体の消費電力
はＶ０×Ｉ０＝２７５０μＷとなる。
＝２０ｋΩ、等価抵抗Ｒ６＝４０ｋΩ、等価抵抗Ｒ７＝
４０ｋΩ、等価抵抗Ｒ８＝１００ｋΩとすると、電流Ｉ
５＝２５０μＡ、電流Ｉ６＝１２５μＡ、電流Ｉ７＝１
２５μＡ、電流Ｉ８＝５０μＡとなり、全体でＩ０＝５
５０μＡとなる。その結果、ＩＣチップ全体の消費電力
はＶ０×Ｉ０＝２７５０μＷとなる。
【００３５】これに対して、（実施の形態１）の非接触
ＩＣカード用ＩＣチップの場合には、図４に示すように
図３と同様にアナログ回路５、デジタル回路６、メモリ
制御回路７、メモリ回路８を等価抵抗に置き換え、昇圧
回路１０は入力電圧Ｖ０＝２．５ボルト、出力電圧Ｖ８
＝５ボルトとし、効率を５０％として比較すると、電流
Ｉ５＝１２０μＡ、電流Ｉ６＝６２．５μＡ、電流Ｉ７
＝６２．５μＡ、電流Ｉ８＝５０μＡとなる。等価抵抗
５、等価抵抗６、等価抵抗７による消費電力はＶ０×
（Ｉ５＋Ｉ６＋Ｉ７）＝６２５μＷ。等価抵抗８による
消費電力はＶ８×Ｉ８＝２５０μＷ。昇圧回路１０の効
率５０％を考慮すると、ＩＣチップ全体の消費電力は６
２５μＷ＋２２×５０μＷ＝１１２５μＷとなる。
ＩＣカード用ＩＣチップの場合には、図４に示すように
図３と同様にアナログ回路５、デジタル回路６、メモリ
制御回路７、メモリ回路８を等価抵抗に置き換え、昇圧
回路１０は入力電圧Ｖ０＝２．５ボルト、出力電圧Ｖ８
＝５ボルトとし、効率を５０％として比較すると、電流
Ｉ５＝１２０μＡ、電流Ｉ６＝６２．５μＡ、電流Ｉ７
＝６２．５μＡ、電流Ｉ８＝５０μＡとなる。等価抵抗
５、等価抵抗６、等価抵抗７による消費電力はＶ０×
（Ｉ５＋Ｉ６＋Ｉ７）＝６２５μＷ。等価抵抗８による
消費電力はＶ８×Ｉ８＝２５０μＷ。昇圧回路１０の効
率５０％を考慮すると、ＩＣチップ全体の消費電力は６
２５μＷ＋２２×５０μＷ＝１１２５μＷとなる。
【００３６】このように、上記従来例の非接触ＩＣカー
ド用ＩＣチップの消費電力２７５０μＷに対して、本発
明の（実施の形態１）の非接触ＩＣカード用ＩＣチップ
の消費電力は１１２５μＷとなり、消費電力は４０％と
小さくできる。
ド用ＩＣチップの消費電力２７５０μＷに対して、本発
明の（実施の形態１）の非接触ＩＣカード用ＩＣチップ
の消費電力は１１２５μＷとなり、消費電力は４０％と
小さくできる。
【００３７】以上のように昇圧回路１０を設け、メモリ
回路８は昇圧された電圧、その他の回路は低電圧で動作
させることにより、非接触ＩＣカード用ＩＣチップの消
費電力を低減することが可能となる。消費電力を低減す
ることにより、より微弱な電磁波の電力で非接触ＩＣカ
ード用ＩＣチップを動作させることができるので、リー
ダライタとの通信距離を伸ばすことが可能となる。ま
た、不揮発性メモリを使用しているメモリ回路８におい
ては高い電圧で書き込み動作等を行えるため、不揮発性
メモリのデータ保持特性等の信頼性を確保することがで
きる。
回路８は昇圧された電圧、その他の回路は低電圧で動作
させることにより、非接触ＩＣカード用ＩＣチップの消
費電力を低減することが可能となる。消費電力を低減す
ることにより、より微弱な電磁波の電力で非接触ＩＣカ
ード用ＩＣチップを動作させることができるので、リー
ダライタとの通信距離を伸ばすことが可能となる。ま
た、不揮発性メモリを使用しているメモリ回路８におい
ては高い電圧で書き込み動作等を行えるため、不揮発性
メモリのデータ保持特性等の信頼性を確保することがで
きる。
【００３８】さらに、メモリ回路８の動作による消費電
力は、蓄積容量９により供給され、かつ電源ＶＤＤの電
源線とメモリ回路用電源ＶＤＤＭの電源線は分離されて
いるので、メモリ回路動作時の電源ノイズがアナログ回
路などの他回路へ影響を及ぼしにくくなる。つまり、メ
モリ回路動作時の電源ノイズによる他回路の誤動作を防
止することが可能となる。
力は、蓄積容量９により供給され、かつ電源ＶＤＤの電
源線とメモリ回路用電源ＶＤＤＭの電源線は分離されて
いるので、メモリ回路動作時の電源ノイズがアナログ回
路などの他回路へ影響を及ぼしにくくなる。つまり、メ
モリ回路動作時の電源ノイズによる他回路の誤動作を防
止することが可能となる。
【００３９】（実施の形態２）図５は図２に示した（実
施の形態１）の昇圧回路１０の別の例を示し、抵抗１０
８が、Ｐ型ＭＯＳトランジスタ１０５のドレインである
ノードＮ３と電源ＶＤＤＭであるノードＮ４の間に接続
している点だけが異なっている。非接触ＩＣカード用Ｉ
Ｃチップのその他の構成は（実施の形態１）と同じであ
る。
施の形態１）の昇圧回路１０の別の例を示し、抵抗１０
８が、Ｐ型ＭＯＳトランジスタ１０５のドレインである
ノードＮ３と電源ＶＤＤＭであるノードＮ４の間に接続
している点だけが異なっている。非接触ＩＣカード用Ｉ
Ｃチップのその他の構成は（実施の形態１）と同じであ
る。
【００４０】このように構成したため、（実施の形態
２）の非接触ＩＣカード用ＩＣチップは、クロック信号
ＣＬＫが“Ｌ”レベルのときおよび“Ｈ”レベルのとき
の、ＣＭＯＳインバータ１０１、ＣＭＯＳインバータ１
０２、Ｐ型ＭＯＳトランジスタ１０３、Ｐ型ＭＯＳトラ
ンジスタ１０４、Ｐ型ＭＯＳトランジスタ１０５、Ｎ型
ＭＯＳトランジスタ１０６、ポンピング容量１０７の動
作は、（実施の形態１）と同じである。
２）の非接触ＩＣカード用ＩＣチップは、クロック信号
ＣＬＫが“Ｌ”レベルのときおよび“Ｈ”レベルのとき
の、ＣＭＯＳインバータ１０１、ＣＭＯＳインバータ１
０２、Ｐ型ＭＯＳトランジスタ１０３、Ｐ型ＭＯＳトラ
ンジスタ１０４、Ｐ型ＭＯＳトランジスタ１０５、Ｎ型
ＭＯＳトランジスタ１０６、ポンピング容量１０７の動
作は、（実施の形態１）と同じである。
【００４１】ここでは、クロック信号ＣＬＫが“Ｈ”レ
ベルのときで、かつメモリ回路８が動作し瞬間的に大き
な電流を消費している場合について説明する。クロック
信号ＣＬＫが“Ｈ”レベルのときは、Ｐ型ＭＯＳトラン
ジスタ１０３およびＰ型ＭＯＳトランジスタ１０５がと
もにオンしている状態である。つまり電源ＶＤＤがＰ型
ＭＯＳトランジスタ１０３、ポンピング容量１０７、Ｐ
型ＭＯＳトランジスタ１０５を介して、ノードＮ３に接
続されている状態である。
ベルのときで、かつメモリ回路８が動作し瞬間的に大き
な電流を消費している場合について説明する。クロック
信号ＣＬＫが“Ｈ”レベルのときは、Ｐ型ＭＯＳトラン
ジスタ１０３およびＰ型ＭＯＳトランジスタ１０５がと
もにオンしている状態である。つまり電源ＶＤＤがＰ型
ＭＯＳトランジスタ１０３、ポンピング容量１０７、Ｐ
型ＭＯＳトランジスタ１０５を介して、ノードＮ３に接
続されている状態である。
【００４２】このとき、メモリ回路８が動作し、瞬間的
に電流を消費する場合、その電流は蓄積容量９から供給
されるとともに、ノードＮ３からも電流が流れようとす
る。このような電流の流れは、主にインピーダンスの低
いところから電流が供給される。ここで、ノードＮ３か
らの供給に関しては、蓄積容量９からの供給に対して、
抵抗１０８の抵抗成分のインピーダンスが加算されるた
め、ノードＮ３からの電流供給は起こりにくくなる。ノ
ードＮ３から電流供給が起きた場合、Ｐ型ＭＯＳトラン
ジスタ１０３、ポンピング容量１０７、Ｐ型ＭＯＳトラ
ンジスタ１０５の経路を通じて、電源ＶＤＤが変動する
が、抵抗１０８を設けているため、メモリ回路８の電流
消費は主に蓄積容量から供給され、電源ＶＤＤの変動は
抑えられる。
に電流を消費する場合、その電流は蓄積容量９から供給
されるとともに、ノードＮ３からも電流が流れようとす
る。このような電流の流れは、主にインピーダンスの低
いところから電流が供給される。ここで、ノードＮ３か
らの供給に関しては、蓄積容量９からの供給に対して、
抵抗１０８の抵抗成分のインピーダンスが加算されるた
め、ノードＮ３からの電流供給は起こりにくくなる。ノ
ードＮ３から電流供給が起きた場合、Ｐ型ＭＯＳトラン
ジスタ１０３、ポンピング容量１０７、Ｐ型ＭＯＳトラ
ンジスタ１０５の経路を通じて、電源ＶＤＤが変動する
が、抵抗１０８を設けているため、メモリ回路８の電流
消費は主に蓄積容量から供給され、電源ＶＤＤの変動は
抑えられる。
【００４３】なお、クロック信号ＣＬＫが“Ｌ”レベル
のときはＰ型ＭＯＳトランジスタ１０５はオフしている
ので、ノードＮ３からメモリ回路８へ電流が供給される
ことはなく、電源ＶＤＤの変動も発生しない。
のときはＰ型ＭＯＳトランジスタ１０５はオフしている
ので、ノードＮ３からメモリ回路８へ電流が供給される
ことはなく、電源ＶＤＤの変動も発生しない。
【００４４】以上のように、抵抗１０８をノードＮ３と
ノードＮ４の間に設けることにより、メモリ回路８が動
作し瞬間的に大きな電流を消費した場合においても、抵
抗１０８によるインピーダンスの差により、蓄積容量９
からメモリ回路８へ電流が供給され、電源ＶＤＤから供
給されることはないため、電源ＶＤＤの変動は発生しな
い。つまり、メモリ回路動作時の電源ノイズによる他回
路の誤動作をより防止することが可能となる。
ノードＮ４の間に設けることにより、メモリ回路８が動
作し瞬間的に大きな電流を消費した場合においても、抵
抗１０８によるインピーダンスの差により、蓄積容量９
からメモリ回路８へ電流が供給され、電源ＶＤＤから供
給されることはないため、電源ＶＤＤの変動は発生しな
い。つまり、メモリ回路動作時の電源ノイズによる他回
路の誤動作をより防止することが可能となる。
【００４５】（実施の形態３）図６は図２に示した（実
施の形態１）の昇圧回路１０の別の例を示し、非接触Ｉ
Ｃカード用ＩＣチップのその他の構成は（実施の形態
１）と同じである。
施の形態１）の昇圧回路１０の別の例を示し、非接触Ｉ
Ｃカード用ＩＣチップのその他の構成は（実施の形態
１）と同じである。
【００４６】この昇圧回路１０において、１０２はＣＭ
ＯＳインバータ、１０３，１０４，１０５はＰ型ＭＯＳ
トランジスタ、１０６はＮ型ＭＯＳトランジスタ、１０
７はポンピング容量、１０９はＮＡＮＤ回路、１１０は
コンパレータ、１１１，１１２は抵抗、Ｎ１，Ｎ２，Ｎ
３，Ｎ４はノードである。
ＯＳインバータ、１０３，１０４，１０５はＰ型ＭＯＳ
トランジスタ、１０６はＮ型ＭＯＳトランジスタ、１０
７はポンピング容量、１０９はＮＡＮＤ回路、１１０は
コンパレータ、１１１，１１２は抵抗、Ｎ１，Ｎ２，Ｎ
３，Ｎ４はノードである。
【００４７】なお、ＣＭＯＳインバータ１０２、Ｐ型Ｍ
ＯＳトランジスタ１０３、Ｐ型ＭＯＳトランジスタ１０
４、Ｐ型ＭＯＳトランジスタ１０５、Ｎ型ＭＯＳトラン
ジスタ１０６、ポンピング容量１０７の構成および動作
は（実施の形態１）と同じである。下記の点が（実施の
形態１）とは異なっている。
ＯＳトランジスタ１０３、Ｐ型ＭＯＳトランジスタ１０
４、Ｐ型ＭＯＳトランジスタ１０５、Ｎ型ＭＯＳトラン
ジスタ１０６、ポンピング容量１０７の構成および動作
は（実施の形態１）と同じである。下記の点が（実施の
形態１）とは異なっている。
【００４８】ＮＡＮＤ回路１０９はクロック信号ＣＬＫ
とコンパレータ１１０の出力信号ＯＵＴを入力として反
転クロック信号／ＣＬＫを出力する。コンパレータ１１
０はリファレンス電位ＲＥＦを非反転入力、ノードＮ５
の電位を反転入力とし、比較結果を信号ＯＵＴに出力す
る。抵抗１１１は電源ＶＤＤＭとノードＮ５の間に接続
され、抵抗１１２はノード５と電源ＶＳＳに接続されて
いる。
とコンパレータ１１０の出力信号ＯＵＴを入力として反
転クロック信号／ＣＬＫを出力する。コンパレータ１１
０はリファレンス電位ＲＥＦを非反転入力、ノードＮ５
の電位を反転入力とし、比較結果を信号ＯＵＴに出力す
る。抵抗１１１は電源ＶＤＤＭとノードＮ５の間に接続
され、抵抗１１２はノード５と電源ＶＳＳに接続されて
いる。
【００４９】なお、デジタル回路６にはクロック信号Ｃ
ＬＫを発生するクロック信号発生回路が設けられている
ものとする。また、リファレンス電位ＲＥＦは、別に基
準電圧発生回路を設けて、その電圧を使用する。基準電
圧発生回路としては、例えば、バンドギャップリファレ
ンス回路が挙げられる。
ＬＫを発生するクロック信号発生回路が設けられている
ものとする。また、リファレンス電位ＲＥＦは、別に基
準電圧発生回路を設けて、その電圧を使用する。基準電
圧発生回路としては、例えば、バンドギャップリファレ
ンス回路が挙げられる。
【００５０】ここで、電源ＶＤＤ＝２．５ボルト程度で
あるときは、レファレンス電位ＲＥＦ常に１．２ボルト
一定であるとする。また、抵抗１１１，１１２の抵抗値
をそれぞれ８００ｋΩ，２００ｋΩとする。
あるときは、レファレンス電位ＲＥＦ常に１．２ボルト
一定であるとする。また、抵抗１１１，１１２の抵抗値
をそれぞれ８００ｋΩ，２００ｋΩとする。
【００５１】抵抗１１１，１１２をこのような値に設定
した場合、電源ＶＤＤＭ＝６ボルトの時に抵抗１１１と
抵抗１１２の抵抗分割により、ノードＮ５の電位は１．
２ボルト（ ＝６ボルト×（２００ｋΩ／（２００ｋΩ
＋８００ｋΩ）））となる。
した場合、電源ＶＤＤＭ＝６ボルトの時に抵抗１１１と
抵抗１１２の抵抗分割により、ノードＮ５の電位は１．
２ボルト（ ＝６ボルト×（２００ｋΩ／（２００ｋΩ
＋８００ｋΩ）））となる。
【００５２】まず、 電源ＶＤＤＭ ＜ ６ボルト の
ときについて動作を説明する。電源ＶＤＤＭ ＜ ６ボ
ルトのとき、抵抗１１１，１１２の抵抗分割によりノー
ドＮ５の電位は１．２ボルトよりも小さくなる。リファ
レンス電位ＲＥＦは１．２ボルト一定であるので、コン
パレータ１１０の出力信号ＯＵＴは“Ｈ”レベルとな
る。信号ＯＵＴが“Ｈ”レベルであるので、ＮＡＮＤ回
路１０９はクロック信号ＣＬＫの反転信号を出力する。
ときについて動作を説明する。電源ＶＤＤＭ ＜ ６ボ
ルトのとき、抵抗１１１，１１２の抵抗分割によりノー
ドＮ５の電位は１．２ボルトよりも小さくなる。リファ
レンス電位ＲＥＦは１．２ボルト一定であるので、コン
パレータ１１０の出力信号ＯＵＴは“Ｈ”レベルとな
る。信号ＯＵＴが“Ｈ”レベルであるので、ＮＡＮＤ回
路１０９はクロック信号ＣＬＫの反転信号を出力する。
【００５３】つまり、コンパレータ１１０の出力信号Ｏ
ＵＴが“Ｈ”レベルのとき、昇圧回路１０は（実施の形
態１）と同じ動作を行ない、昇圧回路１０から蓄積容量
９へ電荷が供給される。
ＵＴが“Ｈ”レベルのとき、昇圧回路１０は（実施の形
態１）と同じ動作を行ない、昇圧回路１０から蓄積容量
９へ電荷が供給される。
【００５４】次に、 電源ＶＤＤＭ ≧ ６ボルト の
ときについて動作を説明する。電源ＶＤＤＭ ≧ ６ボ
ルトのとき、抵抗１１１，１１２の抵抗分割によりノー
ドＮ５の電位は１．２ボルトよりも大きくなる。リファ
レンス電位ＲＥＦは１．２ボルト一定であるので、コン
パレータ１１０の出力信号ＯＵＴは“Ｌ”レベルとな
る。信号ＯＵＴが“Ｌ”レベルであるので、ＮＡＮＤ回
路１０９の出力はクロック信号ＣＬＫの状態に係らず
“Ｈ”レベル固定となる。
ときについて動作を説明する。電源ＶＤＤＭ ≧ ６ボ
ルトのとき、抵抗１１１，１１２の抵抗分割によりノー
ドＮ５の電位は１．２ボルトよりも大きくなる。リファ
レンス電位ＲＥＦは１．２ボルト一定であるので、コン
パレータ１１０の出力信号ＯＵＴは“Ｌ”レベルとな
る。信号ＯＵＴが“Ｌ”レベルであるので、ＮＡＮＤ回
路１０９の出力はクロック信号ＣＬＫの状態に係らず
“Ｈ”レベル固定となる。
【００５５】つまり、反転クロック信号／ＣＬＫ１は
“Ｈ”レベル、クロック信号ＣＬＫ１は“Ｌ”レベルと
なり、Ｐ型ＭＯＳトランジスタ１０３はオフ、Ｐ型ＭＯ
Ｓトランジスタ１０４はオン、Ｐ型ＭＯＳトランジスタ
１０５はオフ、Ｎ型ＭＯＳトランジスタ１０６はオンと
なり、昇圧動作は停止する。
“Ｈ”レベル、クロック信号ＣＬＫ１は“Ｌ”レベルと
なり、Ｐ型ＭＯＳトランジスタ１０３はオフ、Ｐ型ＭＯ
Ｓトランジスタ１０４はオン、Ｐ型ＭＯＳトランジスタ
１０５はオフ、Ｎ型ＭＯＳトランジスタ１０６はオンと
なり、昇圧動作は停止する。
【００５６】メモリ回路８が動作を停止している状態が
続いた場合、蓄積容量９からの電流消費が行なわれず電
源ＶＤＤＭが上昇していくが、電源ＶＤＤＭが６ボルト
以上になると昇圧動作が停止する。昇圧動作が停止中
に、メモリ回路８が動作し蓄積容量９から電流消費が行
なわれ、電源ＶＤＤＭが６Ｖ未満になると、昇圧動作が
自動的に再開される。
続いた場合、蓄積容量９からの電流消費が行なわれず電
源ＶＤＤＭが上昇していくが、電源ＶＤＤＭが６ボルト
以上になると昇圧動作が停止する。昇圧動作が停止中
に、メモリ回路８が動作し蓄積容量９から電流消費が行
なわれ、電源ＶＤＤＭが６Ｖ未満になると、昇圧動作が
自動的に再開される。
【００５７】以上のように、ＮＡＮＤ回路１０９、コン
パレータ１１０、抵抗１１１，１１２を設けることによ
り、例えばメモリ回路動作の停止状態が続きメモリ回路
用電源ＶＤＤＭがある一定電圧以上になったときは、昇
圧動作を停止するので、クロック信号ＣＬＫに応じて常
に昇圧動作を行なう昇圧回路よりも、より低消費電力に
することができる。また、メモリ回路用電源電圧ＶＤＤ
Ｍはある一定電圧以上には上がらないため、過昇圧によ
るデバイスの劣化を防止することができる。
パレータ１１０、抵抗１１１，１１２を設けることによ
り、例えばメモリ回路動作の停止状態が続きメモリ回路
用電源ＶＤＤＭがある一定電圧以上になったときは、昇
圧動作を停止するので、クロック信号ＣＬＫに応じて常
に昇圧動作を行なう昇圧回路よりも、より低消費電力に
することができる。また、メモリ回路用電源電圧ＶＤＤ
Ｍはある一定電圧以上には上がらないため、過昇圧によ
るデバイスの劣化を防止することができる。
【００５８】なお、図６に示した昇圧回路１０の出力か
ら蓄積容量９への充電回路に、（実施の形態２）におい
て設けた抵抗１０８を直列に介装して非接触ＩＣカード
用ＩＣチップを構成することによってより効果的な回路
を実現できる。
ら蓄積容量９への充電回路に、（実施の形態２）におい
て設けた抵抗１０８を直列に介装して非接触ＩＣカード
用ＩＣチップを構成することによってより効果的な回路
を実現できる。
【００５９】
【発明の効果】以上のように本発明の非接触用ＩＣカー
ド用ＩＣチップによれば、昇圧回路を設けて、不揮発性
メモリを有するメモリ回路は昇圧された電圧、その他の
回路は低電圧で動作させるため、不揮発性メモリのデー
タ保持特性等の信頼性を確保しつつ、かつ低消費電力と
することが可能となる。また、メモリ回路の電源線とそ
の他の回路の電源線は分離されているため、メモリ回路
動作時の電源ノイズによる他回路の誤動作を防止するこ
とが可能となる。
ド用ＩＣチップによれば、昇圧回路を設けて、不揮発性
メモリを有するメモリ回路は昇圧された電圧、その他の
回路は低電圧で動作させるため、不揮発性メモリのデー
タ保持特性等の信頼性を確保しつつ、かつ低消費電力と
することが可能となる。また、メモリ回路の電源線とそ
の他の回路の電源線は分離されているため、メモリ回路
動作時の電源ノイズによる他回路の誤動作を防止するこ
とが可能となる。
【００６０】また、昇圧電圧出力端子と蓄積容量の間に
抵抗を設けた場合には、メモリ回路が動作し瞬間的に大
きな電流を消費した場合においても、抵抗によるインピ
ーダンスの差により、蓄積容量からメモリ回路へ電流が
供給されて、メモリ回路動作時の電源ノイズによる他回
路の誤動作を防止できる。
抵抗を設けた場合には、メモリ回路が動作し瞬間的に大
きな電流を消費した場合においても、抵抗によるインピ
ーダンスの差により、蓄積容量からメモリ回路へ電流が
供給されて、メモリ回路動作時の電源ノイズによる他回
路の誤動作を防止できる。
【００６１】また、昇圧電圧が所定の電圧以上になった
ときに昇圧動作を停止するように構成した場合には、低
消費電力とすることが可能となり、昇圧電圧は所定の電
圧以上は上がらないため、過昇圧によるデバイスの劣化
を防止できる。
ときに昇圧動作を停止するように構成した場合には、低
消費電力とすることが可能となり、昇圧電圧は所定の電
圧以上は上がらないため、過昇圧によるデバイスの劣化
を防止できる。
【図１】本発明の（実施の形態１）の非接触ＩＣカード
用ＩＣチップの構成図
用ＩＣチップの構成図
【図２】同実施の形態の昇圧回路とその周辺の回路図
【図３】従来の非接触ＩＣカード用ＩＣチップにおける
消費電力の等価回路図
消費電力の等価回路図
【図４】同実施の形態の消費電力の等価回路図
【図５】本発明の（実施の形態２）の非接触ＩＣカード
用ＩＣチップにおける昇圧回路とその周辺の回路図
用ＩＣチップにおける昇圧回路とその周辺の回路図
【図６】本発明の（実施の形態３）の非接触ＩＣカード
用ＩＣチップにおける昇圧回路とその周辺の回路図
用ＩＣチップにおける昇圧回路とその周辺の回路図
【図７】従来の非接触ＩＣカード用ＩＣチップの構成図
１ アンテナコイル ２ 共振容量 ３ 整流回路 ４ 平滑容量 ５ アナログ回路 ６ デジタル回路 ７ メモリ制御回路 ８ メモリ回路 ９ 蓄積容量 １０ 昇圧回路 １０１，１０２ ＣＭＯＳインバータ １０３，１０４，１０５ Ｐ型ＭＯＳトランジスタ １０６ Ｎ型ＭＯＳトランジスタ １０７ ポンピング容量 １０８ 抵抗 １０９ ＮＡＮＤ回路 １１０ コンパレータ １１１，１１２ 抵抗 Ｎ１，Ｎ２，Ｎ３，Ｎ４ ノード ＶＳ 直流電圧電源 Ｒ５ アナログ回路５の等価抵抗 Ｒ６ デジタル回路６の等価抵抗 Ｒ７ メモリ制御回路７の等価抵抗 Ｒ８ メモリ回路８の等価抵抗
Claims (4)
- 【請求項１】外部から非接触で給電された信号を整流平
滑して内部の信号処理回路とメモリ回路が必要とする電
力を賄って、前記メモリ回路に対してデータの読み書き
を実行する非接触ＩＣカード用ＩＣチップにおいて、 外部から非接触で給電された信号を整流平滑して前記信
号処理回路に給電し、外部から非接触で給電された信号
を整流平滑して昇圧回路で昇圧して前記メモリ回路に給
電するように構成した非接触ＩＣカード用ＩＣチップ。 - 【請求項２】前記昇圧回路を、外部から非接触で給電さ
れた信号を整流平滑した出力電圧を繰り返し出力される
クロック信号によってスイッチングして昇圧するよう構
成し、前記昇圧された出力で蓄積容量を充電してメモリ
回路に給電するように構成した請求項１記載の非接触Ｉ
Ｃカード用ＩＣチップ。 - 【請求項３】昇圧された出力から蓄積容量への充電回路
に抵抗を直列に介装して蓄積容量からメモリ回路に給電
するよう構成した請求項２記載の非接触ＩＣカード用Ｉ
Ｃチップ。 - 【請求項４】昇圧回路によって昇圧された昇圧された出
力で蓄積容量を充電してメモリ回路に給電するように構
成し、かつ前記昇圧回路の出力電圧が規定電圧以上にな
ったことを検出して昇圧動作を中止し、出力電圧が規定
電圧未満になったことを検出して昇圧動作を自動的に再
開するよう構成した請求項２または請求項３に記載の非
接触ＩＣカード用ＩＣチップ。
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