JP2002135104A - 出力回路および入力回路 - Google Patents

Abstract

(57)【要約】 【課題】 外部電源電圧５Ｖ仕様のデバイスを、微細化
プロセスで形成される３Ｖ系や１．８Ｖ系の素子を用い
て形成可能とし、且つ、外部電源を降圧する電源回路の
駆動力が小さくても動作可能な半導体集積回路の入出力
回路を提供することにある。 【解決手段】 ５Ｖ系の電源電圧ＶＣＣと出力ＰＭＯＳ
Ｑｍ５のソースとの間にソースとドレインとがそれぞ
れ接続され、且つ、３Ｖ系の電源電圧ＶＤＤにゲートが
接続されたデプレッション形ＮＭＯＳ ＱＤ３と、入出
力パッド２０と出力ＰＭＯＳ Ｑｍ５のドレインとの間
にソースとドレインとがそれぞれ接続され、且つ、３Ｖ
系の電源電圧ＶＤＤにゲートが接続されたデプレッショ
ン形ＮＭＯＳ ＱＤ４と、入出力パッド２０と出力ＮＭ
ＯＳ Ｑｍ６のドレインとの間にソースとドレインとが
それぞれ接続され、且つ、３Ｖ系の電源電圧ＶＤＤにゲ
ートが接続されたＮＭＯＳ ＱＮ１とを備えて構成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
の入出力回路に適用して有用な技術に関し、特に、ゲー
ト耐圧の低い素子の形成技術を使用して外部電源電圧が
ゲート耐圧よりも高い半導体デバイスを形成する場合に
利用して有用な技術に関する。

【０００２】

【従来の技術】近年、例えば０．１８μｍＣＭＯＳプロ
セスなどの微細化プロセスを利用した半導体デバイスが
主流になりつつある。微細化プロセスでは１．８Ｖ系の
素子と３Ｖ系の素子とが形成可能であり、例えば微細化
プロセスで形成される半導体メモリなどではメモリセル
とその周辺回路部に１．８Ｖ系の素子が使用され、入出
力回路部に３Ｖ系の素子が使用される。

【０００３】一方、産業用途に用いられるようなデバイ
スは外部電源電圧５Ｖ±１０％といった仕様が主流であ
るが、このような仕様のデバイスも微細化プロセスによ
り形成したいという要求がある。微細化プロセスによれ
ばチップサイズの低減が図れることに加え、主流になり
つつある０．１８プロセスの製造工程で外部電源電圧５
Ｖ仕様のデバイスを製造することができれば、互いの製
造工程を統合して、半導体デバイスの製造工程を総合的
に合理化し、それにより大幅なコスト削減を実現できる
という利点がある。

【０００４】

【発明が解決しようとする課題】しかしながら、外部電
源電圧の高いデバイスを微細化プロセスで形成するため
には、素子の耐圧との関係で、外部電源電圧を内部で降
圧して１．８Ｖ系の電源電圧と３Ｖ系の電源電圧とを生
成し、それぞれの回路に合った電源電圧を供給してやる
必要がある。具体的には、デバイス内にレギュレータ等
の電源回路を２種類形成して上記２系統の電源電圧を生
成するとともに、１．８Ｖ系回路により形成されるデバ
イスのコア部分には１．８Ｖ系の電源電圧を供給し、３
Ｖ系回路により形成される入出力回路部には３Ｖ系の電
源電圧を供給するといった形態が考えられる。

【０００５】出力回路は外部負荷を駆動するので比較的
大きな電流を出力できるように構成する必要がある。し
たがって、内部の電源回路から出力回路の出力を得てい
たのでは、電源回路の駆動力も大きくしなければなら
ず、それを従来の一般的な電源回路で実現するには、電
源回路のレイアウト面積は非常に大きくなり、さらに
は、電源回路自体の消費電力も非常に大きくなるという
問題が生じる。

【０００６】この発明の目的は、５Ｖ電源のような電圧
の大きな外部電源仕様のデバイスを、微細化プロセスで
形成されるような耐圧の低い素子を用いて形成可能にす
るとともに、外部電源を降圧する電源回路の駆動力が小
さくても動作可能な半導体集積回路の入出力回路を提供
することにある。

【０００７】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【０００９】すなわち、電圧の大きな第１電源系の電源
と電圧の小さな第２電源系の電源とが供給されるととも
に、上記第１電源系の高電位点と低電位点との間に直列
形態に接続されて信号の出力を行うＰチャネルＭＯＳＦ
ＥＴおよびＮチャネルＭＯＳＦＥＴを有するプッシュプ
ル型出力段とを備えた出力回路であって、上記第１電源
系の高電位点と上記ＰチャネルＭＯＳＦＥＴのソースと
の間にソースとドレインとがそれぞれ接続され、且つ、
上記第２電源系の高電位点にゲートが接続された第１の
デプレッション形ＮチャネルＭＯＳＦＥＴ（以下、第１
デプレッションＮＭＯＳと略す）と、外部出力端子と上
記ＰチャネルＭＯＳＦＥＴのドレインとの間にソースと
ドレインとがそれぞれ接続され、且つ、上記第２電源系
の高電位点にゲートが接続された第２のデプレッション
形ＮチャネルＭＯＳＦＥＴ（以下、第２デプレッション
ＮＭＯＳと略す）と、外部出力端子と上記ＮチャネルＭ
ＯＳＦＥＴのドレインとの間にソースとドレインとがそ
れぞれ接続され、且つ、上記第２電源系の高電位点にゲ
ートが接続されたＮチャネルＭＯＳＦＥＴとを設けたも
のである。

【００１０】このような手段によれば、上記第１デプレ
ッションＮＭＯＳにより、プッシュプル出力回路のＰチ
ャネルＭＯＳＦＥＴのソース電圧を、第１デプレッショ
ンＮＭＯＳのゲート電圧よりわずかに低い値にクランプ
することができる。従って、ＰチャネルＭＯＳＦＥＴの
耐圧が第１電源系の電圧以下であっても、そのソース・
ドレイン間およびソース・ゲート間の電圧を耐圧以下に
保持できる。また、電圧クランプ用の素子としてデプレ
ッション形のＭＯＳＦＥＴを用いているので、クランプ
電圧の値を第１デプレッションＮＭＯＳのゲートに印加
されている第２電源系の高電位点の電圧値より余り低下
させずに、且つ、安定的に電圧をクランプすることが出
来る。それゆえ、ＰチャネルＭＯＳＦＥＴから第１電源
系の高電位点とほぼ同じ電位の出力が得られる。

【００１１】さらに、外部出力端子が入力端子も兼用し
ている場合に、該外部出力端子に例えば５Ｖ系のハイレ
ベル信号のような第１電源系に対応する高い電圧の信号
が入力された場合には、上記第２デプレッションＮＭＯ
Ｓにより、ＰチャネルＭＯＳＦＥＴのドレイン側の電圧
を第２デプレッションＮＭＯＳのゲート電圧よりわずか
に低い値にクランプすることが出来る。従って、Ｐチャ
ネルＭＯＳＦＥＴの耐圧が入力信号の電圧以下であって
も、そのソース・ドレイン間およびソース・ゲート間の
電圧を耐圧以下に保持できる。また、ここでの電圧クラ
ンプ用の素子としてデプレッション形のＭＯＳＦＥＴを
用いているので、信号出力時にはＰチャネルＭＯＳＦＥ
Ｔの出力電圧をあまり低下させずに外部出力端子へ送る
ことが出来る。

【００１２】同様に外部出力端子に高い電圧の信号が入
力された場合において、ＮチャネルＭＯＳＦＥＴのドレ
イン側の電圧は、上記ＮチャネルＭＯＳＦＥＴにより、
該ＮチャネルＭＯＳＦＥＴのゲート電圧よりしきい値電
圧だけ低い電圧にクランプされる。従って、Ｎチャネル
ＭＯＳＦＥＴの耐圧が入力信号の電圧以下であっても、
そのソース・ドレイン間およびソース・ゲート間の電圧
を耐圧以下に保持することが出来る。

【００１３】また、本発明の入力回路は、電圧の大きな
第１電源系の電源と電圧の小さな第２電源系の電源とが
供給されるとともに、上記第１電源系の高電位点と低電
位点との間にソースとドレインとが接続され、ゲートに
信号を入力するＰチャネルＭＯＳＦＥＴを備えた入力回
路であって、上記第１電源系の高電位点と上記Ｐチャネ
ルＭＯＳＦＥＴのソースとの間にソースとドレインとが
それぞれ接続され、且つ、上記第２電源系の高電位点に
ゲートが接続された第３のデプレッション形Ｎチャネル
ＭＯＳＦＥＴと、外部入力端子と上記ＰチャネルＭＯＳ
ＦＥＴのゲートとの間にソースとドレインとがそれぞれ
接続され、且つ、上記第２電源系の高電位点にゲートが
接続された第４のデプレッション形ＮチャネルＭＯＳＦ
ＥＴとを設けたものである。

【００１４】このような手段によれば、外部入力端子に
例えば５Ｖ系のハイレベル信号のような第１電源系に対
応する高い電圧の信号が入力された場合には、上記第３
デプレッションＮＭＯＳにより、ＰチャネルＭＯＳＦＥ
Ｔのドレイン側の電圧を第２デプレッションＮＭＯＳの
ゲート電圧よりわずかに低い値にクランプすることが出
来る。従って、ＰチャネルＭＯＳＦＥＴの耐圧が入力信
号の電圧以下であっても、そのソース・ドレイン間およ
びソース・ゲート間の電圧を耐圧以下に保持できる。ま
た、ここでの電圧クランプ用の素子としてデプレッショ
ン形のＭＯＳＦＥＴを用いているので、ハイレベルの信
号入力時にＰチャネルＭＯＳＦＥＴから後段の回路に出
力される出力電圧を第２電源系の高電位側の電圧よりそ
れほど低下させずに済む。

【００１５】同様に外部入力端子に高い電圧の信号が入
力された場合において、上記ＰチャネルＭＯＳＦＥＴの
ゲート電圧は、上記第４デプレッションＮＭＯＳによ
り、第２デプレッションＮＭＯＳのゲート電圧よりわず
かに低い値にクランプすることが出来る。従って、Ｐチ
ャネルＭＯＳＦＥＴの耐圧が入力信号の電圧以下であっ
ても、そのゲート・ドレイン間の電圧を耐圧以下に保持
できる。また、ここでの電圧クランプ用の素子としてデ
プレッション形のＭＯＳＦＥＴを用いているので、ハイ
レベルの信号入力時にＰチャネルＭＯＳＦＥＴのゲート
電圧を第２電源系の高電位側の電圧よりそれほど低下さ
せることなくＰチャネルＭＯＳＦＥＴを十分にオン状態
にすることが出来る。

【００１６】また、本発明の入力回路や出力回路を半導
体デバイスの入出力回路に適用するとともに、該デバイ
ス内に第２電源系（例えば３Ｖ系）の電源電圧を生成す
る電源回路を設けて、この第２電源系の電圧をクランプ
用ＭＯＳＦＥＴのゲートに印加し、且つ、外部電源電圧
（例えば５Ｖ系）を出力回路の駆動源として使用するよ
うに構成することで、例えば、外部電源電圧５Ｖ仕様の
半導体デバイスを０．１８μＣＭＯＳプロセスなどの微
細化プロセスで形成できるとともに、デバイス内に設け
る電源回路を駆動が小さく消費電力も小さなものにでき
る。

【００１７】また、それにより、半導体デバイスのチッ
プサイズを顕著に小さくすることが出来るし、例えば５
Ｖ仕様などの第１電源系の半導体デバイスの製造工程を
例えば微細化プロセスによる３Ｖ仕様などの第２電源系
の半導体デバイスの製造工程に統合させて、半導体デバ
イスの製造工程の総合的な合理化を図ることが可能で、
それによりコストの大幅な低減も図ることが出来る。

【００１８】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。

【００１９】図１は、本発明を適用して好適な半導体集
積回路の入力回路の実施例を示す回路図である。

【００２０】この実施例の入力回路は、例えば外部電源
仕様が５Ｖで且つ０．１８μＣＭＯＳプロセスなどの微
細化プロセスにより形成可能な半導体デバイスの入力回
路として適用されるものであり、外部から入力される信
号振幅の許容範囲は例えば０〜７Ｖである。

【００２１】図１において、１０は外部から信号が入力
される外部入力端子としての入力パッド、Ｄ１は規定外
の入力信号から内部の回路を保護する保護ダイオード、
Ｒ１とＣ１はノイズ除去用に設けられた抵抗とゲート・
ソース間を結合したＭＯＳＦＥＴからなる容量、ＱＤ１
は入力信号の電圧をクランプするデプレッション形Ｎチ
ャネルＭＯＳＦＥＴ（以下デプレッションＮＭＯＳと略
す）、ＱＤ２は電源電圧をクランプするデプレッション
ＮＭＯＳ、ＩＮＶ１は入力信号を受ける入力段ＣＭＯＳ
インバータ、ＩＮＶ２は信号振幅を１．８Ｖ系にレベル
シフトさせるＣＭＯＳインバータ、Ｑｓ１とＱｓ２は半
導体集積回路の内部回路を構成する１．８Ｖ系のエンハ
ンスメント形ＰチャネルＭＯＳＦＥＴ（以下ＰＭＯＳと
略す）とエンハンスメント形ＮチャネルＭＯＳＦＥＴ
（以下ＮＭＯＳと略す）である。

【００２２】これらのうち、容量Ｃ１、インバータＩＮ
Ｖ１，ＩＮＶ２を構成するＮＭＯＳＱｍ２，Ｑｍ４、Ｐ
ＭＯＳ Ｑｍ１，Ｑｍ３、並びに、電圧クランプ用のデ
プレッションＮＭＯＳ ＱＤ１，ＱＤ２は、例えば３．
３Ｖの電源電圧で動作するように形成された３Ｖ系のＭ
ＯＳＦＥＴであり、そのゲート耐圧は５Ｖ程度である。

【００２３】また、内部回路の一部であるＰＭＯＳ Ｑ
ｓ１、ＮＭＯＳ Ｑｓ２は、例えば１．８Ｖの電源電圧
ＶＤＤｉで動作するように形成された１．８Ｖ系のＭＯ
ＳＦＥＴであり、そのゲート耐圧は３．５Ｖ程度であ
る。

【００２４】入力段のインバータＩＮＶ１におけるＰＭ
ＯＳ Ｑｍ１のソース側には、クランプ用のデプレッシ
ョンＮＭＯＳ ＱＤ２を介して外部電源電圧ＶＣＣ（例
えば４．５〜７．０Ｖ）が接続され、ＮＭＯＳ Ｑｍ２
のソース側はグランドに接続される。この入力段のイン
バータＩＮＶ１の出力は次段のレベルシフト用のインバ
ータＩＮＶ２に入力される。

【００２５】レベルシフト用のインバータＩＮＶ２にお
けるＰＭＯＳ Ｑｍ３のソース側には、例えば半導体集
積回路内で外部電源を降圧して生成した内部回路用の
１．８Ｖ系の電源電圧ＶＤＤｉ（例えば１．８Ｖ）が供
給され、ＮＭＯＳ Ｑｍ４のソース側はグランドに接続
される。そして、その出力は後段の内部回路へと入力さ
れる。内部回路用の電源電圧ＶＤＤｉを用いているので
ハイレベル出力信号の電位は内部回路用の素子に対応し
て約１．８Ｖとなる。

【００２６】ＰＭＯＳ Ｑｓ１、ＮＭＯＳ Ｑｓ２から
なるインバータＩＮＶ３などを含んだ内部回路には、内
部回路用の電源電圧ＶＤＤｉが供給されている。入出力
されるハイレベルの信号の電位は約１．８Ｖ、ローレベ
ルの信号の電位は０Ｖとなる。

【００２７】電圧クランプ用のデプレッションＮＭＯＳ
ＱＤ１は、外部から高電圧（例えば５．０〜７．０
Ｖ）が印加されたときにこの信号を所定電圧にクランプ
して入力段のインバータＩＮＶ１を高電位の外部入力信
号から保護するものであり、インバータＩＮＶ１の入力
ノードｎ１と入力パッド１０との間にソース・ドレイン
を接続し、且つ、ゲートに、例えば半導体集積回路内で
外部電源を降圧して生成した電源電圧ＶＤＤ（例えば
３．６Ｖ）が印加されるように構成される。また、基板
電位はグランド電位にされる。

【００２８】このように構成されたデプレッションＮＭ
ＯＳ ＱＤ１によれば、入力パッド１０側に高電圧（例
えば５．０〜７．０Ｖ）が印加された場合に、ソース・
ドレイン間にドレイン電流が流れ、これによりインバー
タＩＮＶ１の入力ノードｎ１の電位を所定電圧のクラン
プする。クランプ電圧は、ほぼゲート電圧ＶＤＤよりし
きい値電圧Ｖｔｈｄだけ低い電圧（ＶＤＤ−Ｖｔｈｄ）
となる。ここで、デプレッションＮＭＯＳのしきい値電
圧Ｖｔｈｄは、チャネルドーピング法などの制御により
エンハンスメント形ＭＯＳＦＥＴよりも小さい値となる
ように形成することが可能であり、結果としてクランプ
電圧を３．４Ｖ程度にすることが出来る。

【００２９】また、インバータＩＮＶ１の入力ノードに
電流が流れ込んでゲートの寄生容量が充電された後で
は、デプレッションＮＭＯＳ ＱＤ１のソース・ドレイ
ン間の電流は遮断されるが、デプレッションＮＭＯＳ
ＱＤ１のドレインから基板へ僅かなリーク電流が流れ、
これによりインバータＩＮＶ１の入力ノードｎ１の電位
が所定電圧のクランプされる。この場合のクランプ電圧
も、上記のドレイン電流が流れた場合のクランプ電圧
（ＶＤＤ−Ｖｔｈｄ）とほぼ同等の電圧にできる。

【００３０】もう一方の電圧クランプ用のデプレッショ
ンＮＭＯＳ ＱＤ２は、入力段のインバータＩＮＶ１の
高電位側の電源電圧をクランプして、インバータＩＮＶ
１の素子耐圧以上の外部電源電圧ＶＣＣ（例えば４．５
〜７．０Ｖ）からインバータＩＮＶ１を保護するもので
あり、ＰＭＯＳ Ｑｍ１のソースと外部電源電圧ＶＣＣ
との間にソース・ドレインを接続し、且つ、ゲートに上
記の内部電源ＶＤＤ（例えば３．６Ｖ）が印加されるよ
うに構成される。また、基板電位はグランドに接続され
る。

【００３１】このように構成されたデプレッションＮＭ
ＯＳ ＱＤ２によれば、インバータＩＮＶ１の動作時、
外部電源ＶＣＣ側からＰＭＯＳ Ｑｍ１に電流が流れた
ときに、デプレッションＮＭＯＳ ＱＤ２にドレイン電
流が流れ、これによりインバータＩＮＶ１の駆動電源ノ
ードｎ２の電位を所定電圧のクランプする。クランプ電
圧は、ほぼゲート電圧ＶＤＤよりしきい値電圧Ｖｔｈｄ
だけ低い電圧（ＶＤＤ−Ｖｔｈｄ）となる。ここで、デ
プレッションＮＭＯＳのしきい値電圧Ｖｔｈｄは、チャ
ネルドーピング法などの制御によりエンハンスメント形
ＭＯＳＦＥＴよりも小さい値に形成することが可能であ
り、結果としてクランプ電圧を３．４Ｖ程度にすること
が出来る。

【００３２】また、インバータＩＮＶ１への入力信号が
変化せずに、デプレッションＮＭＯＳ ＱＤ２のソース
・ドレイン間に電流が流れない状態では、ソースから基
板へ僅かなリーク電流が流れ、これによりインバータＩ
ＮＶ１の駆動電源ノードｎ２の電位が所定電圧のクラン
プされる。この場合のクランプ電圧も、上記のドレイン
電流が流れた場合のクランプ電圧（ＶＤＤ−Ｖｔｈｄ）
とほぼ同等の電圧となる。

【００３３】以上のように、この実施例の入力回路によ
れば、デプレッションＮＭＯＳ ＱＤ１，ＱＤ２によ
り、入力段にあるインバータＩＮＶ１の入力ノードｎ１
の電圧と、該インバータＩＮＶ１のＰＭＯＳ Ｑｍ１の
ソース電圧とを、内部で生成される３Ｖ系の電源電圧Ｖ
ＤＤよりわずかに低い電圧にクランプすることができ、
それにより、０．１８μＣＭＯＳプロセスのような微細
化プロセスで形成される耐圧５Ｖ以下のＭＯＳ Ｑｍ
１，Ｑｍ２を５Ｖ系の外部入力信号や外部電源電圧ＶＣ
Ｃから保護することが出来る。

【００３４】図４には、図１の入力回路の変形例を示
す。

【００３５】なお、入力段のインバータＩＮＶ１の動作
電圧を、外部電源電圧ＶＣＣをデプレッションＮＭＯＳ
により降圧して得るのではなく、図４に示すように、内
部の電源電源ＶＤＤを動作電源として直接供給するよう
な構成としても良い。デプレッションＮＭＯＳのしきい
値電圧Ｖｔｈｄは、プロセスばらつきによりばらつくた
め、デプレッションＮＭＯＳによるクランプ電圧もプロ
セスばらつきによりばらつくが、このように電源電圧Ｖ
ＤＤを直接供給することで、入力段のインバータＩＮＶ
１の出力振幅を安定させて後段に信号を伝達することが
出来る。

【００３６】図２は、本発明を適用して好適な半導体集
積回路の出力回路の実施例を示す回路図である。

【００３７】この実施例の出力回路は、例えば外部電源
仕様が５Ｖで且つ０．１８μＣＭＯＳプロセスなどの微
細化プロセスにより形成可能な半導体デバイスにおい
て、外部出力端子として出力パッドもしくは入力と出力
とを兼ねた入出力パッド２０に接続されるトライステー
トの出力回路として適用されるものである。入出力パッ
ド２０に入力される信号振幅の許容範囲は例えば０〜７
Ｖである。

【００３８】図２において、２０は入力と出力とを兼ね
た入出力パッド、Ｄ２，Ｄ３は規定外の入力信号から内
部の回路を保護する保護ダイオード、Ｒ２，Ｒ３はノイ
ズ除去用の抵抗、Ｑｍ５，Ｑｍ６は内部回路から信号を
受けて入出力パッド２０側に信号出力するプッシュプル
型出力回路を構成する出力ＰＭＯＳと出力ＮＭＯＳ、３
１，３２は内部回路から出力ＭＯＳ Ｑｍ５，Ｑｍ６の
ゲート信号を形成する論理ゲート回路、ＱＤ３は電源電
圧をクランプするデプレッションＮＭＯＳ、ＱＤ４とＱ
Ｎ１は入力信号の電圧をクランプするデプレッシＮＭＯ
ＳとＮＭＯＳである。図示は省略するが、入出力パッド
２０には、例えば図１に示すような入力回路が別途接続
されるものである。図２の出力回路はイネーブル信号／
Ｅがロウレベルのときは、データ信号Ｄに応じて出力Ｍ
ＯＳ Ｑｍ５，Ｑｍ６の何れかがオンされて、ハイレベ
ル信号又はロウレベル信号を出力し、イネーブル信号／
Ｅがハイレベルにされると出力ＭＯＳ Ｑｍ５，Ｑｍ６
がともにオフされて、出力ハイインピーダンス状態とな
る。

【００３９】上記構成のうち、出力回路を構成するＮ−
ＰＭＯＳ Ｑｍ５，Ｑｍ６、デプレッションＮＭＯＳ
ＱＤ３，ＱＤ４、ＮＭＯＳ ＱＮ１は、例えば３．３Ｖ
の電源電圧で動作するように形成された３Ｖ系のＭＯＳ
ＦＥＴであり、そのゲート耐圧は５Ｖ程度である。

【００４０】出力ＰＭＯＳ Ｑｍ５と出力ＮＭＯＳ Ｑ
ｍ６から構成される出力回路の動作電源は外部電源電圧
ＶＣＣをデプレッションＮＭＯＳ ＱＤ３により降圧さ
れ且つクランプされた電圧を用いている。

【００４１】電圧クランプ用のデプレッションＮＭＯＳ
ＱＤ３は、図１のデプレッションＮＭＯＳ ＱＤ２と
同様のもので、プッシュ側の出力ＰＭＯＳ Ｑｍ５のソ
ースと外部電源電圧ＶＣＣとの間にソース・ドレインが
接続される。そして、図１のデプレッションＮＭＯＳ
ＱＤ２と同様の作用により出力ＰＭＯＳ Ｑｍ５のソー
ス側のノードｎ３の電位を、おおよそ電源電圧ＶＤＤよ
りしきい値電圧Ｖｔｈｄだけ低い電圧（ＶＤＤ−Ｖｔｈ
ｄ）にクランプすることが出来る。

【００４２】また、入力信号の電圧をクランプするデプ
レッションＮＭＯＳ ＱＤ４は、入出力パッド２０に外
部から高電圧（例えば５．０〜７．０Ｖ）が印加された
ときにこの信号を所定電圧にクランプして出力ＰＭＯＳ
Ｑｍ５を保護するものである。そして、入出力パッド
２０と出力ＰＭＯＳ Ｑｍ５のドレインとの間にソース
・ドレインが接続され、且つ、ゲートに上述の３Ｖ系の
電源電圧ＶＤＤ（例えば３．６Ｖ）が印加されるように
構成される。また、基板電位はグランド電位にされる。

【００４３】このデプレッションＮＭＯＳ ＱＤ４によ
れば、図１のデプレッションＮＭＯＳ ＱＤ１と同様の
作用により、入出力パッド２０に高電圧（例えば５．０
〜７．０Ｖ）が印加された場合でも、出力ＰＭＯＳ Ｑ
ｍ５のドレイン側のノードｎ４の電位を、ほぼ電源電圧
ＶＤＤよりしきい値電圧Ｖｔｈｄだけ低い電圧（ＶＤＤ
−Ｖｔｈｄ）にクランプすることが出来る。それにより
出力ＰＭＯＳ Ｑｍ５のゲート・ドレイン間電圧を耐圧
以下に保つことが出来る。

【００４４】また、信号出力時に出力ＰＭＯＳ Ｑｍ５
がオン状態にされた際には、デプレッションＮＭＯＳ
ＱＤ４はそのソース・ドレイン経路に十分な電流を流し
て出力ノードｎ５の電圧を低下させない。

【００４５】この実施例の出力回路のハイレベルの信号
は、上記のことからデプレッションＭＯＳ ＱＤ３によ
りクランプされた電圧（ＶＤＤ−Ｖｔｈｄ＝約３．４
Ｖ）となる。また、ロウレベルの信号はほぼグランド電
位となる。

【００４６】もう一方の入力信号の電圧をクランプする
ＮＭＯＳ ＱＮ１は、入出力パッド２０に外部から高電
圧（例えば５．０〜７．０Ｖ）が印加されたときにこの
信号を所定電圧にクランプして出力ＮＭＯＳ Ｑｍ６を
保護するものである。そして、入出力パッド２０と出力
ＮＭＯＳ Ｑｍ６のドレインとの間にソース・ドレイン
が接続され、且つ、ゲートに上述の３Ｖ系の電源電圧Ｖ
ＤＤ（例えば３．６Ｖ）が印加されるように構成され
る。また、基板電位はグランド電位にされる。

【００４７】このＮＭＯＳ ＱＮ１によれば、図１のデ
プレッションＮＭＯＳ ＱＤ１と同様の作用により、入
出力パッド２０に高電圧（例えば５．０〜７．０Ｖ）が
印加された場合でも、出力ＮＭＯＳ Ｑｍ６のドレイン
側のノードｎ６の電位を、ほぼ電源電圧ＶＤＤよりしき
い値電圧Ｖｔｈだけ低い電圧（ＶＤＤ−Ｖｔｈ）にクラ
ンプすることが出来る。それにより出力ＮＭＯＳ Ｑｍ
６のソース・ドレイン間、ゲート・ドレイン間の電圧を
耐圧以下に保つことが出来る。

【００４８】ＮＭＯＳ ＱＮ１のしきい値電圧Ｖｔｈは
比較的大きくなるので、クランプ電圧（ＶＤＤ−Ｖｔ
ｈ）は３Ｖ系の電源電圧ＶＤＤよりある程度低い値とな
る。ここでエンハンスメント形のＭＯＳＦＥＴを用いて
いるのは、電圧をクランプするノードが出力回路のプル
側のノードｎ６であり、このＮＭＯＳ ＱＮ１による電
圧降下が問題にならないからである。従って、デプレッ
ションＮＭＯＳにより構成することも出来る。

【００４９】以上のように、この実施例の出力回路によ
れば、出力回路のプッシュ側に設けられたデプレッショ
ンＮＭＯＳ ＱＤ３，ＱＤ４とプル側に設けられたＮＭ
ＯＳＱＮ１とにより、５Ｖ系の外部電源電圧ＶＣＣや５
Ｖ系のハイレベルの入力信号を適宜な電圧にクランプす
ることができ、それにより０．１８μＣＭＯＳプロセス
のような微細化プロセスで形成される耐圧５Ｖの出力Ｐ
ＭＯＳ Ｑｍ５や出力ＮＭＯＳ Ｑｍ６を外部電源電圧
ＶＣＣや５Ｖ系の外部入力信号から保護することが出来
る。

【００５０】図３は、実施例の入力回路と出力回路とを
ＳＲＡＭに適用した場合の概略構成を示す構成図であ
る。

【００５１】この実施例のＳＲＡＭ（Static Random Ac
cess Memory）は、微細化プロセスにより３Ｖ系や１．
８Ｖ系のＭＯＳＦＥＴを用いて外部電源電圧５Ｖ仕様に
構成したものであり、その入出力回路として本発明に係
る入力回路や出力回路が適用されたものである。そし
て、入出力回路には３Ｖ系のＭＯＳＦＥＴが使用され、
メモリアレイ６やその周辺回路であるアドレスデコーダ
回路５やセンスアンプ回路７などには１．８Ｖ系のＭＯ
ＳＦＥＴが使用されている。

【００５２】この半導体デバイスの内部には、５Ｖ系の
外部電源電圧ＶＣＣを２段階で降圧して、３Ｖ系の電源
電圧ＶＤＤと、１．８Ｖ系の電源電圧ＶＤＤｉとを生成
する電源回路２，３が設けられ、入力回路１５や出力回
路２５には３Ｖ系の電源電圧ＶＤＤが供給され、内部回
路には１．８Ｖ系の電源電圧ＶＤＤｉが供給されるよう
になっている。

【００５３】本発明に係る入力回路１５は、ＳＲＡＭの
アドレス信号や制御系信号が入力される入力系に設けら
れ、出力回路２５はデータ信号の入出力系に設けられ
る。出力回路２５に接続される入出力パッド２０はデー
タ信号の入力と出力とが行われる。

【００５４】このようなＳＲＡＭによれば、外部電源電
圧ＶＣＣを２段階で降圧する２つの電源回路２，３を内
部に設けるだけで、内部回路や入出力回路を微細化プロ
セスによる３Ｖ系と１．８Ｖ系のＭＯＳＦＥＴにより形
成し、且つ、外部電源電圧５Ｖ仕様に対応することが出
来る。

【００５５】さらに、出力回路２５の駆動源は外部電源
電圧ＶＣＣであり、入力回路１５や出力回路２５に供給
される電源電圧ＶＤＤの駆動能力は小さなもので済むの
で、電源回路２によるチップサイズの増加分や消費電力
は低く抑えることが可能である。それゆえ、例えば０．
３５μＣＭＯＳプロセスなどにより５Ｖ仕様のＭＯＳＦ
ＥＴを使用してＳＲＡＭを形成した場合に比べて、全体
のチップサイズを顕著に小さくすることが出来るし、ま
た、消費電力も削減できる。

【００５６】また、微細化プロセスの３Ｖ系と１．８Ｖ
系のＭＯＳＦＥＴにより５Ｖ仕様のＳＲＡＭを形成でき
るので、５Ｖ仕様のＳＲＡＭ製造工程を３Ｖ仕様の微細
化プロセスの製造工程へ統合することが出来る。従っ
て、半導体デバイスの製造工程を総合的に合理化するこ
とが可能で、それによりコストの大幅な低減も図ること
が出来る。また、３Ｖ仕様の半導体デバイスと５Ｖ仕様
のＳＲＡＭとをマスタスライス方式により拡散工程まで
同一に製造できるので、それにより生産調整も容易なも
のととなる。

【００５７】また、入力回路１５や出力回路２５で動作
電源をクランプするデプレッションＮＭＯＳ ＱＤ２，
ＱＤ３が、各入力回路ごと或いは各出力回路ごとに設け
られているので、各入力回路間或いは各出力回路間の干
渉がなくなり耐ノイズ性が向上されている。

【００５８】図５には、入力回路や出力回路のその他の
実施例の回路図を示す。

【００５９】なお、入力回路１５や出力回路２５で外部
電源電圧ＶＣＣをクランプするデプレッションＮＭＯＳ
ＱＤ２，ＱＤ３を各入出力回路に設けずに、図５に示
すように１個のデプレッションＮＭＯＳ ＱＤ５を複数
の入力回路１５Ａや出力回路２５Ａで共有するように構
成しても良い。それにより、素子数を減らしてチップ面
積をさらに小さくできる。

【００６０】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。

【００６１】例えば、実施例では５Ｖ仕様のデバイスを
３Ｖ仕様の微細化プロセスで形成するための構成として
説明したが、その他の外部電源電圧仕様のデバイスに適
用することも可能である。

【００６２】また、以上の説明では主として本発明者に
よってなされた発明をその背景となった利用分野である
ＳＲＡＭに適用した場合について説明したがこの発明は
それに限定されるものでなく、ＤＲＡＭ（Dynamic Rand
om Access Memory）やフラッシュメモリなどのメモリ一
般、論理集積回路、メモリや論理が混載された集積回路
装置などに広く利用することができる。

【００６３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００６４】すなわち、本発明の入力回路や出力回路を
適用すると、駆動力をあまり必要としない降圧回路を内
部に備えるだけで、５Ｖ外部電源電圧仕様の半導体デバ
イスを、微細化プロセスにより形成される１．８Ｖ仕様
のＭＯＳＦＥＴや３Ｖ仕様のＭＯＳＦＥＴで構成するこ
とが可能となり、それにより半導体集積回路のチップサ
イズを顕著に小さくすることが出来るという効果があ
る。

【００６５】また、例えば外部電源電圧５Ｖ仕様の半導
体デバイスの製造工程と微細化プロセスによる例えば外
部電源電圧３Ｖ仕様の半導体デバイスの製造工程との統
合を図り、半導体デバイスの製造工程の総合的な合理化
を図ることが可能で、それにより半導体デバイスのコス
トの大幅な低減を図れるという効果がある。

【図面の簡単な説明】

【図１】本発明を適用して好適な半導体集積回路の入力
回路の実施例を示す回路図である。

【図２】本発明を適用して好適な半導体集積回路の出力
回路の実施例を示す回路図である。

【図３】実施例の入力回路と出力回路とが適用されたＳ
ＲＡＭの概略を示す構成図である。

【図４】入力回路の変形例を示す回路図である。

【図５】入力回路や出力回路のその他の実施例を示す回
路図である。

【符号の説明】

２，３ 電源回路 １０ 入力パッド １５ 入力回路 ２０ 入出力パッド ２５ 出力回路 Ｑｍ１ 入力段のＰＭＯＳ Ｑｍ２ 入力段のＮＭＯＳ Ｑｍ５ 出力ＰＭＯＳ Ｑｍ６ 出力ＮＭＯＳ ＱＤ１〜ＱＤ４ 電圧クランプ用のデプレッションＮＭ
ＯＳ ＱＮ１ 電圧クランプ用のＮＭＯＳ

フロントページの続き (72)発明者 辻 壯介 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 鶴岡 一浩 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 安孫子 穂 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5B015 JJ02 JJ03 JJ31 KB32 KB33 QQ03 5J032 AA02 AB11 AC18 5J056 AA01 AA04 BB18 BB46 BB55 BB57 DD13 DD17 DD28 DD55 EE03 EE12 FF07 FF08

Claims (2)

【特許請求の範囲】
1. 【請求項１】 電圧の大きな第１電源系の電源と電圧の
   小さな第２電源系の電源とが供給されるとともに、上記
   第１電源系の高電位点と低電位点との間に直列形態に接
   続されて信号の出力を行うＰチャネルＭＯＳＦＥＴおよ
   びＮチャネルＭＯＳＦＥＴを有するプッシュプル型出力
   段とを備えた出力回路であって、 上記第１電源系の高電位点と上記ＰチャネルＭＯＳＦＥ
   Ｔのソースとの間にソースとドレインとがそれぞれ接続
   され、且つ、上記第２電源系の高電位点にゲートが接続
   された第１のデプレッション形ＮチャネルＭＯＳＦＥＴ
   と、 外部出力端子と上記ＰチャネルＭＯＳＦＥＴのドレイン
   との間にソースとドレインとがそれぞれ接続され、且
   つ、上記第２電源系の高電位点にゲートが接続された第
   ２のデプレッション形ＮチャネルＭＯＳＦＥＴと、 外部出力端子と上記ＮチャネルＭＯＳＦＥＴのドレイン
   との間にソースとドレインとがそれぞれ接続され、且
   つ、上記第２電源系の高電位点にゲートが接続されたＮ
   チャネルＭＯＳＦＥＴと、 を備えたことを特徴とする出力回路。
2. 【請求項２】 電圧の大きな第１電源系の電源と電圧の
   小さな第２電源系の電源とが供給されるとともに、上記
   第１電源系の高電位点と低電位点との間にソースとドレ
   インとが接続され、ゲートに信号を入力するＰチャネル
   ＭＯＳＦＥＴを備えた入力回路であって、 上記第１電源系の高電位点と上記ＰチャネルＭＯＳＦＥ
   Ｔのソースとの間にソースとドレインとがそれぞれ接続
   され、且つ、上記第２電源系の高電位点にゲートが接続
   された第３のデプレッション形ＮチャネルＭＯＳＦＥＴ
   と、 外部入力端子と上記ＰチャネルＭＯＳＦＥＴのゲートと
   の間にソースとドレインとがそれぞれ接続され、且つ、
   上記第２電源系の高電位点にゲートが接続された第４の
   デプレッション形ＮチャネルＭＯＳＦＥＴと、 を備えたことを特徴とする入力回路。