JP2002133893A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 データを格納する第１の正規メモリ領域の他
に書換えプログラム等を格納する第２の正規メモリ領域
を備え、かつチップ面積の小さな半導体記憶装置を提供
する。 【解決手段】 予備メモリブロックを選択可能にする予
備ブロックデコーダ８と予備ブロックデコーダを有効に
する信号を保持するレジスタ部６を設け、レジスタが保
持する信号により、予備メモリブロックを第２の正規メ
モリ領域として使用するか、冗長用の予備メモリブロッ
クとして使用するかを制御する。これにより面積を増加
させることなく第２の正規メモリ領域を設けることがで
きる。
に書換えプログラム等を格納する第２の正規メモリ領域
を備え、かつチップ面積の小さな半導体記憶装置を提供
する。 【解決手段】 予備メモリブロックを選択可能にする予
備ブロックデコーダ８と予備ブロックデコーダを有効に
する信号を保持するレジスタ部６を設け、レジスタが保
持する信号により、予備メモリブロックを第２の正規メ
モリ領域として使用するか、冗長用の予備メモリブロッ
クとして使用するかを制御する。これにより面積を増加
させることなく第２の正規メモリ領域を設けることがで
きる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に不揮発性メモリセルを備えた冗長救済が可能な
半導体記憶装置に関するものである。
し、特に不揮発性メモリセルを備えた冗長救済が可能な
半導体記憶装置に関するものである。
【０００２】
【従来の技術】近年、不揮発性の半導体記憶装置である
フラッシュメモリにおいては、記憶容量の増大及び製造
プロセスの微細化により歩留りの低下を招いている。こ
の歩留り低下を抑えるために予備のメモリセルにより不
良メモリセルを置き換えて冗長救済を行なう半導体記憶
装置が不可欠となっている。
フラッシュメモリにおいては、記憶容量の増大及び製造
プロセスの微細化により歩留りの低下を招いている。こ
の歩留り低下を抑えるために予備のメモリセルにより不
良メモリセルを置き換えて冗長救済を行なう半導体記憶
装置が不可欠となっている。
【０００３】このような半導体記憶装置の例として、特
開平５−１５９５９７号公報などに開示されたものなど
がある。図５はこのような従来の半導体記憶装置の一構
成例を模式的に示した図である。
開平５−１５９５９７号公報などに開示されたものなど
がある。図５はこのような従来の半導体記憶装置の一構
成例を模式的に示した図である。
【０００４】図５において、正規メモリセルアレイ１０
１はｎ個（ｎは正の整数）の正規ワード線ＷＬ１〜ＷＬ
ｎとｍ個（ｍは正の整数）のビット線ＢＬ１〜ＢＬｍに
接続され行列状に配置されたメモリセル（ＭＣで図示）
を有しており、予備メモリセルアレイ１０２はワード線
ＷＬｎ＋１とｍ個のビット線ＢＬ１〜ＢＬｍに接続した
メモリセルを有している。冗長制御回路１０４内の選択
回路Ｓａ１〜Ｓａｎはロウデコーダ１０３の信号線Ｒ１
〜Ｒｎを各々対応するワード線ＷＬ１〜ＷＬｎ＋１にス
イッチングする。制御セルＣａ１〜Ｃａｎは、図示して
いないが、それぞれ欠陥情報を記録するためヒューズ素
子或いは不揮発性のメモリセルを有している。この制御
セルＣａ１〜Ｃａｎの出力線は選択回路と隣接する制御
セルとに接続されている。
１はｎ個（ｎは正の整数）の正規ワード線ＷＬ１〜ＷＬ
ｎとｍ個（ｍは正の整数）のビット線ＢＬ１〜ＢＬｍに
接続され行列状に配置されたメモリセル（ＭＣで図示）
を有しており、予備メモリセルアレイ１０２はワード線
ＷＬｎ＋１とｍ個のビット線ＢＬ１〜ＢＬｍに接続した
メモリセルを有している。冗長制御回路１０４内の選択
回路Ｓａ１〜Ｓａｎはロウデコーダ１０３の信号線Ｒ１
〜Ｒｎを各々対応するワード線ＷＬ１〜ＷＬｎ＋１にス
イッチングする。制御セルＣａ１〜Ｃａｎは、図示して
いないが、それぞれ欠陥情報を記録するためヒューズ素
子或いは不揮発性のメモリセルを有している。この制御
セルＣａ１〜Ｃａｎの出力線は選択回路と隣接する制御
セルとに接続されている。
【０００５】以上のように構成された半導体記憶装置に
ついて、以下その動作を説明する。ロウデコーダ１０３
は、入力された行アドレスをデコードし、その結果を信
号線Ｒ１〜Ｒｎに対して出力する。選択回路Ｓａ１〜Ｓ
ａｎは制御セルＣａ１〜Ｃａｎの出力を受けてスイッチ
ングを行なう。ここではｉ番目（１≦ｉ≦ｎ）の選択回
路Ｓａｉは制御セルＣａｉの出力が例えば“Ｌ”（Ｌｏ
ｗレベル）のときワード線ＷＬｉを選択し、“Ｈ”（Ｈ
ｉｇｈレベル）のときワード線ＷＬｉ＋１を選択する。
制御セルＣａｉは、制御セル内にＷＬｉの欠陥情報を記
録しており、この欠陥情報がＷＬｉに欠陥を持つことを
示すか、またはＣａｉ−１の出力が“Ｈ”であれば
“Ｈ”を出力し、それ以外では“Ｌ”を出力する。例と
して、ｉ番目のワード線ＷＬｉに欠陥をもつメモリセル
ＭＣが存在する場合、制御セルＣａｉに欠陥情報が記録
され、１≦ｋ≦ｉを満たすｋについて選択回路ＳｋはＲ
ｋに対してＷＬｋを選択し、ｉ≦ｊ≦ｎを満たすｊにつ
いて選択回路ＳｊはＲｊに対してＷＬｊ＋１を選択する
ように設定される。すなわち、冗長制御回路１０４は図
５に示すように欠陥ワード線ＷＬｉをスキップするよう
にｉ番目以降の選択回路のワード線への接続をシフトさ
せることで冗長救済を行なっている。
ついて、以下その動作を説明する。ロウデコーダ１０３
は、入力された行アドレスをデコードし、その結果を信
号線Ｒ１〜Ｒｎに対して出力する。選択回路Ｓａ１〜Ｓ
ａｎは制御セルＣａ１〜Ｃａｎの出力を受けてスイッチ
ングを行なう。ここではｉ番目（１≦ｉ≦ｎ）の選択回
路Ｓａｉは制御セルＣａｉの出力が例えば“Ｌ”（Ｌｏ
ｗレベル）のときワード線ＷＬｉを選択し、“Ｈ”（Ｈ
ｉｇｈレベル）のときワード線ＷＬｉ＋１を選択する。
制御セルＣａｉは、制御セル内にＷＬｉの欠陥情報を記
録しており、この欠陥情報がＷＬｉに欠陥を持つことを
示すか、またはＣａｉ−１の出力が“Ｈ”であれば
“Ｈ”を出力し、それ以外では“Ｌ”を出力する。例と
して、ｉ番目のワード線ＷＬｉに欠陥をもつメモリセル
ＭＣが存在する場合、制御セルＣａｉに欠陥情報が記録
され、１≦ｋ≦ｉを満たすｋについて選択回路ＳｋはＲ
ｋに対してＷＬｋを選択し、ｉ≦ｊ≦ｎを満たすｊにつ
いて選択回路ＳｊはＲｊに対してＷＬｊ＋１を選択する
ように設定される。すなわち、冗長制御回路１０４は図
５に示すように欠陥ワード線ＷＬｉをスキップするよう
にｉ番目以降の選択回路のワード線への接続をシフトさ
せることで冗長救済を行なっている。
【０００６】
【発明が解決しようとする課題】しかしながら上記従来
の半導体記憶装置では、予備メモリセルアレイは、正規
メモリセルアレイ内の欠陥の冗長救済にしか用いること
ができないため、冗長救済に使用しなかった予備メモリ
セルは使用しないまま、チップ面積を増加させるという
問題があった。また、不揮発性の半導体記憶装置の場合
の書換えプログラムを格納する様な第２の正規メモリ領
域が必要な場合、正規メモリセルアレイおよび予備メモ
リセルアレイ以外に第２の正規メモリ領域用のメモリセ
ルアレイを設ける必要があり面積の増加を引き起こすと
いう問題があった。
の半導体記憶装置では、予備メモリセルアレイは、正規
メモリセルアレイ内の欠陥の冗長救済にしか用いること
ができないため、冗長救済に使用しなかった予備メモリ
セルは使用しないまま、チップ面積を増加させるという
問題があった。また、不揮発性の半導体記憶装置の場合
の書換えプログラムを格納する様な第２の正規メモリ領
域が必要な場合、正規メモリセルアレイおよび予備メモ
リセルアレイ以外に第２の正規メモリ領域用のメモリセ
ルアレイを設ける必要があり面積の増加を引き起こすと
いう問題があった。
【０００７】本発明は、上記従来の問題点を解決するも
ので、面積の増加なく第２の正規メモリ領域を設ける半
導体記憶装置を提供することを目的とする。
ので、面積の増加なく第２の正規メモリ領域を設ける半
導体記憶装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明の請求項１記載の
半導体記憶装置は、複数の正規メモリセル群と、前記複
数の正規メモリセル群と連続して順序付けられた少なく
とも１つの予備メモリセル群と、前記複数の正規メモリ
セル群と各々対応するよう設けられた複数の正規メモリ
セル群選択線と、前記予備メモリセル群に対応して設け
られた少なくとも１つの予備メモリセル群選択線と、ア
ドレスに従って複数のアドレス選択線のいずれかを選択
する正規選択手段と、予備選択信号に従って予備選択線
を選択する予備選択手段と、前記複数のアドレス選択線
の各々に対して、前記複数の正規メモリセル群選択線の
うち対応する正規メモリセル群選択線、あるいは前記対
応する正規メモリセル群選択線と連続して順序付けられ
た少なくとも１つの正規メモリセル群選択線又は予備メ
モリセル群選択線を結合する選択結合手段と、前記選択
結合手段に結合され、前記複数の正規メモリセル群のう
ち、欠陥メモリセル群を除いた正規メモリセル群又は予
備メモリセル群に対応する複数の正規メモリセル群選択
線又は予備メモリセル群選択線が、前記複数のアドレス
選択線に各々結合されるよう前記選択結合手段を制御す
る選択制御手段と、前記予備選択手段によって前記予備
メモリセルを選択するかどうかを示す予備選択手段選択
フラグを保持するレジスタ部とを備えている。
半導体記憶装置は、複数の正規メモリセル群と、前記複
数の正規メモリセル群と連続して順序付けられた少なく
とも１つの予備メモリセル群と、前記複数の正規メモリ
セル群と各々対応するよう設けられた複数の正規メモリ
セル群選択線と、前記予備メモリセル群に対応して設け
られた少なくとも１つの予備メモリセル群選択線と、ア
ドレスに従って複数のアドレス選択線のいずれかを選択
する正規選択手段と、予備選択信号に従って予備選択線
を選択する予備選択手段と、前記複数のアドレス選択線
の各々に対して、前記複数の正規メモリセル群選択線の
うち対応する正規メモリセル群選択線、あるいは前記対
応する正規メモリセル群選択線と連続して順序付けられ
た少なくとも１つの正規メモリセル群選択線又は予備メ
モリセル群選択線を結合する選択結合手段と、前記選択
結合手段に結合され、前記複数の正規メモリセル群のう
ち、欠陥メモリセル群を除いた正規メモリセル群又は予
備メモリセル群に対応する複数の正規メモリセル群選択
線又は予備メモリセル群選択線が、前記複数のアドレス
選択線に各々結合されるよう前記選択結合手段を制御す
る選択制御手段と、前記予備選択手段によって前記予備
メモリセルを選択するかどうかを示す予備選択手段選択
フラグを保持するレジスタ部とを備えている。
【０００９】この構成によって、予備メモリセル群を欠
陥メモリセル群の置き換えのためにも、また、予備選択
信号に従って選択し、第２の正規メモリセルとして使用
するためにも用いることができる。
陥メモリセル群の置き換えのためにも、また、予備選択
信号に従って選択し、第２の正規メモリセルとして使用
するためにも用いることができる。
【００１０】請求項２記載の発明は、請求項１記載の半
導体記憶装置であって、前記レジスタ部は、保持された
前記予備選択手段選択フラグに従って予備選択フラグ信
号を出力し、前記予備選択手段は、前記予備選択フラグ
信号が活性状態のとき、前記予備選択信号に従って前記
予備選択線を選択し、前記予備選択フラグ信号が非活性
状態のとき、前記予備選択信号にかかわらず、前記予備
選択線を常に非選択状態とすることを特徴とする。
導体記憶装置であって、前記レジスタ部は、保持された
前記予備選択手段選択フラグに従って予備選択フラグ信
号を出力し、前記予備選択手段は、前記予備選択フラグ
信号が活性状態のとき、前記予備選択信号に従って前記
予備選択線を選択し、前記予備選択フラグ信号が非活性
状態のとき、前記予備選択信号にかかわらず、前記予備
選択線を常に非選択状態とすることを特徴とする。
【００１１】この構成によれば、レジスタ部に保持され
たフラグに従って、予備メモリセル群が予備選択信号に
よっては選択されないよう制御することができる。
たフラグに従って、予備メモリセル群が予備選択信号に
よっては選択されないよう制御することができる。
【００１２】請求項３記載の発明は、請求項１記載の半
導体記憶装置であって、複数の予備メモリセル群と、前
記複数の予備メモリセル群に各々対応する複数の予備メ
モリセル群選択線とを備え、前記予備選択線に対して、
対応する予備メモリセル群選択線、あるいは前記対応す
る予備メモリセル群選択線と連続して順序付けられた予
備メモリセル群選択線を結合する予備選択結合手段と、
前記対応する予備メモリセル群選択線を欠陥メモリセル
群の置き換えのために使用するとき、前記対応する予備
メモリセル群選択線と連続して順序付けられた予備メモ
リセル群選択線が前記予備選択線に結合されるよう前記
予備選択結合手段を制御する予備選択制御手段とをさら
に備えたことを特徴とする。
導体記憶装置であって、複数の予備メモリセル群と、前
記複数の予備メモリセル群に各々対応する複数の予備メ
モリセル群選択線とを備え、前記予備選択線に対して、
対応する予備メモリセル群選択線、あるいは前記対応す
る予備メモリセル群選択線と連続して順序付けられた予
備メモリセル群選択線を結合する予備選択結合手段と、
前記対応する予備メモリセル群選択線を欠陥メモリセル
群の置き換えのために使用するとき、前記対応する予備
メモリセル群選択線と連続して順序付けられた予備メモ
リセル群選択線が前記予備選択線に結合されるよう前記
予備選択結合手段を制御する予備選択制御手段とをさら
に備えたことを特徴とする。
【００１３】この構成によれば、複数の予備メモリセル
群の一部を欠陥メモリセル群の置き換えのために、ま
た、他の一部を予備選択信号によって第２の正規メモリ
セルとして選択するために使用することができる。
群の一部を欠陥メモリセル群の置き換えのために、ま
た、他の一部を予備選択信号によって第２の正規メモリ
セルとして選択するために使用することができる。
【００１４】請求項４記載の発明は、請求項１記載の半
導体記憶装置において、前記レジスタ部は、ヒューズ素
子あるいは不揮発性メモリセルからなる予備選択手段選
択フラグ記録手段を備え、前記予備選択手段選択フラグ
記録手段に予備選択手段選択フラグを保持することを特
徴とする。
導体記憶装置において、前記レジスタ部は、ヒューズ素
子あるいは不揮発性メモリセルからなる予備選択手段選
択フラグ記録手段を備え、前記予備選択手段選択フラグ
記録手段に予備選択手段選択フラグを保持することを特
徴とする。
【００１５】この構成によって、ヒューズ素子あるいは
不揮発性メモリ素子のプログラミングによって容易に予
備選択手段選択フラグを設定できる。
不揮発性メモリ素子のプログラミングによって容易に予
備選択手段選択フラグを設定できる。
【００１６】請求項５記載の発明は、請求項１記載の半
導体記憶装置であって、予備選択手段選択フラグを記憶
する不揮発性メモリセルを有する構成情報メモリセル群
を、前記正規メモリセル群、前記冗長メモリセル群と共
通のメモリセルアレイ内に設置し、前記メモリセルアレ
イに記憶されているデータを読み出すデータ読み出し手
段と、前記データ読み出し手段によって前記構成情報メ
モリセル群から前記予備選択手段選択フラグが読み出さ
れ、読み出された予備選択手段選択フラグが前記レジス
タ部に保持されるよう制御する読み出し制御手段とをさ
らに備えたことを特徴とする。
導体記憶装置であって、予備選択手段選択フラグを記憶
する不揮発性メモリセルを有する構成情報メモリセル群
を、前記正規メモリセル群、前記冗長メモリセル群と共
通のメモリセルアレイ内に設置し、前記メモリセルアレ
イに記憶されているデータを読み出すデータ読み出し手
段と、前記データ読み出し手段によって前記構成情報メ
モリセル群から前記予備選択手段選択フラグが読み出さ
れ、読み出された予備選択手段選択フラグが前記レジス
タ部に保持されるよう制御する読み出し制御手段とをさ
らに備えたことを特徴とする。
【００１７】この構成によって、予備選択手段選択フラ
グ情報を正規メモリセルと同じアレイ内のメモリセルに
書き込むことができ、読み出し、書込みのための回路を
共通に利用することができ、回路規模を縮小することが
できる。
グ情報を正規メモリセルと同じアレイ内のメモリセルに
書き込むことができ、読み出し、書込みのための回路を
共通に利用することができ、回路規模を縮小することが
できる。
【００１８】請求項６記載の発明は、請求項５記載の半
導体記憶装置であって、電源立ち上げを検知するパワー
オン検知手段をさらに備え、前記読み出し制御手段は、
前記パワーオン検知手段の出力に応答して電源立ち上げ
時に動作することを特徴とする。
導体記憶装置であって、電源立ち上げを検知するパワー
オン検知手段をさらに備え、前記読み出し制御手段は、
前記パワーオン検知手段の出力に応答して電源立ち上げ
時に動作することを特徴とする。
【００１９】この構成によれば、電源を立ち上げるだけ
で、予備選択手段選択フラグを適切に設定することがで
きる。
で、予備選択手段選択フラグを適切に設定することがで
きる。
【００２０】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて、図面を参照しながら説明する。
いて、図面を参照しながら説明する。
【００２１】図１は、本実施形態における半導体記憶装
置の主要部の構成を示す図である。図１において、１は
行列状に配列された複数の書き換え可能な不揮発性メモ
リセルからなる正規メモリブロックＢＬＫ１〜ＢＬＫｎ
を順次配列することにより構成された正規メモリセルア
レイ、２は行列状に配列された複数の同様なメモリセル
からなる予備メモリブロックＢＬＫｎ＋１〜ＢＬＫｎ＋
２を順次配列することにより構成された予備メモリセル
アレイ、３は入力される行アドレス内のブロックアドレ
ス（図示せず）をデコードしてその結果を順次配列され
た出力信号線Ｒ１〜Ｒｎ（アドレス選択線）に対して出
力するブロックデコーダ、６は予備メモリブロックを第
２の正規メモリ領域として使用するか否かの予備使用フ
ラグを保持し予備使用信号線７に出力するレジスタ部、
８は予備使用信号線７から入力される予備使用信号と予
備選択信号（図示せず）をデコードし、出力信号線Ｒｎ
＋１（予備選択線）に対して出力する予備ブロックデコ
ーダ、４は出力信号線Ｒ１〜Ｒｎ＋１とブロック選択信
号線ＢＫＳ１〜ＢＫＳｎ＋２の接続を制御する冗長制御
回路、５は冗長制御回路４を通して出力されるブロック
選択信号ＢＫＳ１〜ＢＫＳｎ＋２とアドレス（図示せ
ず）により正規メモリブロックＢＬＫ１〜ＢＬＫｎおよ
び予備メモリブロックＢＬＫｎ＋１〜ＢＬＫｎ＋２内の
ワード線を選択するブロック内ロウデコーダである。
置の主要部の構成を示す図である。図１において、１は
行列状に配列された複数の書き換え可能な不揮発性メモ
リセルからなる正規メモリブロックＢＬＫ１〜ＢＬＫｎ
を順次配列することにより構成された正規メモリセルア
レイ、２は行列状に配列された複数の同様なメモリセル
からなる予備メモリブロックＢＬＫｎ＋１〜ＢＬＫｎ＋
２を順次配列することにより構成された予備メモリセル
アレイ、３は入力される行アドレス内のブロックアドレ
ス（図示せず）をデコードしてその結果を順次配列され
た出力信号線Ｒ１〜Ｒｎ（アドレス選択線）に対して出
力するブロックデコーダ、６は予備メモリブロックを第
２の正規メモリ領域として使用するか否かの予備使用フ
ラグを保持し予備使用信号線７に出力するレジスタ部、
８は予備使用信号線７から入力される予備使用信号と予
備選択信号（図示せず）をデコードし、出力信号線Ｒｎ
＋１（予備選択線）に対して出力する予備ブロックデコ
ーダ、４は出力信号線Ｒ１〜Ｒｎ＋１とブロック選択信
号線ＢＫＳ１〜ＢＫＳｎ＋２の接続を制御する冗長制御
回路、５は冗長制御回路４を通して出力されるブロック
選択信号ＢＫＳ１〜ＢＫＳｎ＋２とアドレス（図示せ
ず）により正規メモリブロックＢＬＫ１〜ＢＬＫｎおよ
び予備メモリブロックＢＬＫｎ＋１〜ＢＬＫｎ＋２内の
ワード線を選択するブロック内ロウデコーダである。
【００２２】冗長制御回路４において、選択回路群３３
はブロックデコーダ３および予備ブロックデコーダ８の
順次接続された出力信号線Ｒ１〜Ｒｎ＋１にそれぞれ接
続された選択回路Ｓ１〜Ｓｎ＋１を備えており、出力信
号線Ｒ１〜Ｒｎ＋１をそれぞれ対応するブロック選択信
号線ＢＫＳ１〜ＢＫＳｎ＋２にスイッチングする。具体
的には、各選択回路Ｓ１〜Ｓｎ＋１は、それぞれが接続
される各出力信号線Ｒ１〜Ｒｎ＋１と、この出力信号線
Ｒ１〜Ｒｎ＋１に対応した配列順番のブロック選択信号
線またはこのブロック選択信号線に連続して配列される
２つのブロック選択信号線（選択回路Ｓｎ＋１の場合、
１つのブロック選択信号線）のいずれか１つとの接続を
スイッチングする。例えば、Ｒｉをｉ番目の出力信号
線、Ｓｉをｉ番目の選択回路、ブロック選択信号線ＢＫ
Ｓｉ、ＢＫＳｉ＋１、ＢＫＳｉ＋２をそれぞれｉ番目、
ｉ＋１番目、ｉ＋２番目のブロック選択信号線とする
と、選択回路Ｓｉと接続される出力信号線Ｒｉは、ブロ
ック選択信号線ＢＫＳｉ、ＢＫＳｉ＋１、ＢＫＳｉ＋２
のいずれかと接続される。制御セル群３４は、ブロック
ＢＬＫ１〜ＢＬＫｎ＋１の欠陥情報を保持する制御セル
Ｃ１〜Ｃｎ＋２を備える。制御セルＣ１〜Ｃｎ＋２は選
択回路Ｓ１〜Ｓｎ＋２にそれぞれ接続されているととも
に、ブロック選択信号線の配列順に沿って互いに順次接
続されており、３つの状態“０”、“１”、“２”のい
ずれかを出力して選択回路Ｓ１〜Ｓｎ＋２を制御する。
はブロックデコーダ３および予備ブロックデコーダ８の
順次接続された出力信号線Ｒ１〜Ｒｎ＋１にそれぞれ接
続された選択回路Ｓ１〜Ｓｎ＋１を備えており、出力信
号線Ｒ１〜Ｒｎ＋１をそれぞれ対応するブロック選択信
号線ＢＫＳ１〜ＢＫＳｎ＋２にスイッチングする。具体
的には、各選択回路Ｓ１〜Ｓｎ＋１は、それぞれが接続
される各出力信号線Ｒ１〜Ｒｎ＋１と、この出力信号線
Ｒ１〜Ｒｎ＋１に対応した配列順番のブロック選択信号
線またはこのブロック選択信号線に連続して配列される
２つのブロック選択信号線（選択回路Ｓｎ＋１の場合、
１つのブロック選択信号線）のいずれか１つとの接続を
スイッチングする。例えば、Ｒｉをｉ番目の出力信号
線、Ｓｉをｉ番目の選択回路、ブロック選択信号線ＢＫ
Ｓｉ、ＢＫＳｉ＋１、ＢＫＳｉ＋２をそれぞれｉ番目、
ｉ＋１番目、ｉ＋２番目のブロック選択信号線とする
と、選択回路Ｓｉと接続される出力信号線Ｒｉは、ブロ
ック選択信号線ＢＫＳｉ、ＢＫＳｉ＋１、ＢＫＳｉ＋２
のいずれかと接続される。制御セル群３４は、ブロック
ＢＬＫ１〜ＢＬＫｎ＋１の欠陥情報を保持する制御セル
Ｃ１〜Ｃｎ＋２を備える。制御セルＣ１〜Ｃｎ＋２は選
択回路Ｓ１〜Ｓｎ＋２にそれぞれ接続されているととも
に、ブロック選択信号線の配列順に沿って互いに順次接
続されており、３つの状態“０”、“１”、“２”のい
ずれかを出力して選択回路Ｓ１〜Ｓｎ＋２を制御する。
【００２３】図２は図１に示したレジスタ部６の構成例
を示す回路図であり、データを書込む手段としてヒュー
ズ素子１３１ａを備えたものを示している。Ｐ型ＭＯＳ
トランジスタ１３０はソースが電源電圧ＶＤＤと接続さ
れ、ドレインがインバータ１３２の入力と接続されると
ともに、ヒューズ素子１３１ａを介して接地されてい
る。インバータ１３２の出力はＰ型ＭＯＳトランジスタ
１３０のゲートに入力されるとともに、レジスタ部６の
出力となる。インバータ１３２は、ヒューズ素子１３１
ａが接続されている状態では、常に“１”を出力し、Ｐ
型ＭＯＳトランジスタ１３０は常にオフされた状態とな
っている。ヒューズ素子が切断された場合には、インバ
ータ１３２の出力は“０”となり、Ｐ型ＭＯＳトランジ
スタ１３０はオンとなる。
を示す回路図であり、データを書込む手段としてヒュー
ズ素子１３１ａを備えたものを示している。Ｐ型ＭＯＳ
トランジスタ１３０はソースが電源電圧ＶＤＤと接続さ
れ、ドレインがインバータ１３２の入力と接続されると
ともに、ヒューズ素子１３１ａを介して接地されてい
る。インバータ１３２の出力はＰ型ＭＯＳトランジスタ
１３０のゲートに入力されるとともに、レジスタ部６の
出力となる。インバータ１３２は、ヒューズ素子１３１
ａが接続されている状態では、常に“１”を出力し、Ｐ
型ＭＯＳトランジスタ１３０は常にオフされた状態とな
っている。ヒューズ素子が切断された場合には、インバ
ータ１３２の出力は“０”となり、Ｐ型ＭＯＳトランジ
スタ１３０はオンとなる。
【００２４】図３は図１に示したレジスタ部６の他の例
を示す回路図であり、前記図２に示した回路において、
データを書込むための手段としてヒューズ素子１３１ａ
の代わりに不揮発性メモリ素子１３１ｂを備えたもので
ある。図において図２と同一符号は同一または相当する
部分を示している。この回路においては、ヒューズ素子
を切断する代わりに不揮発性メモリ素子１３１ｂに保持
される電荷を変化させることで、このメモリ素子をオン
またはオフさせることを除けば、前記図２に示した回路
と同等の構成となっている。
を示す回路図であり、前記図２に示した回路において、
データを書込むための手段としてヒューズ素子１３１ａ
の代わりに不揮発性メモリ素子１３１ｂを備えたもので
ある。図において図２と同一符号は同一または相当する
部分を示している。この回路においては、ヒューズ素子
を切断する代わりに不揮発性メモリ素子１３１ｂに保持
される電荷を変化させることで、このメモリ素子をオン
またはオフさせることを除けば、前記図２に示した回路
と同等の構成となっている。
【００２５】なお、レジスタ部６としては、１ビットの
データを保持し、出力できるものであれば、どのような
構成のものを用いるようにしても良い。
データを保持し、出力できるものであれば、どのような
構成のものを用いるようにしても良い。
【００２６】以上のように構成された本実施の形態に係
る半導体記憶装置の動作を以下に説明する。
る半導体記憶装置の動作を以下に説明する。
【００２７】まず、冗長救済の動作について説明する。
ブロックデコーダ３は、入力された行アドレスをデコー
ドし、その結果を信号線Ｒ１〜Ｒｎに出力する。選択回
路Ｓ１〜Ｓｎは制御セルＣ１〜Ｃｎの出力を受けてブロ
ックデコーダ３の出力Ｒ１〜Ｒｎとブロック選択信号線
ＢＫＳ１〜ＢＫＳｎ＋２の接続のスイッチングを行な
う。ここで、ｉ番目の選択回路Ｓｉは制御セルＣｉの出
力が状態“０”の場合ブロック選択信号線ＢＫＳｉを選
択し、状態“１”の場合ブロック選択信号線ＢＫＳｉ＋
１を選択し、状態“２”の場合ブロック選択信号線ＢＫ
Ｓｉ＋２を選択する。制御セルＣｉに保持されているブ
ロックＢＬＫｉの欠陥情報Ｄｉ（図示せず）は欠陥有り
のときＤｉ＝“１”、欠陥無しのときＤｉ＝“０”とな
る。制御セルＣｉは、欠陥情報ＤｉとＤｉ＋１から（Ｄ
ｉ、Ｄｉ＋１）＝（“０”、“０”）の場合、制御セル
Ｃｉ−１から受けた状態をそのまま出力する。次に、
（Ｄｉ、Ｄｉ＋１）＝（“１”、“０”）の場合、制御
セルＣｉの出力は、制御セルＣｉ−１の出力が状態
“０”のとき状態“１”となる。次に（Ｄｉ、Ｄｉ＋
１）＝（“０”、“１”）の場合、制御セルＣｉの出力
は、制御セルＣｉ−１の出力が状態“０”のとき状態
“０”であり、制御セルＣｉ−１の出力が状態“１”の
とき状態“２”となる。次に（Ｄｉ、Ｄｉ＋１）＝
（“１”、“１”）の場合、制御セルＣｉの出力は、制
御セルＣｉ−１の出力が状態“０”のとき“２”とな
る。これにより、欠陥を有するブロック選択線を飛ばす
ように選択回路の接続がシフトして、欠陥を有するブロ
ック選択線を除いたブロック選択線がその配列順に、順
次ブロックデコーダの出力Ｒ１〜Ｒｎと接続され、予備
のブロック選択線により冗長救済が行なわれる。
ブロックデコーダ３は、入力された行アドレスをデコー
ドし、その結果を信号線Ｒ１〜Ｒｎに出力する。選択回
路Ｓ１〜Ｓｎは制御セルＣ１〜Ｃｎの出力を受けてブロ
ックデコーダ３の出力Ｒ１〜Ｒｎとブロック選択信号線
ＢＫＳ１〜ＢＫＳｎ＋２の接続のスイッチングを行な
う。ここで、ｉ番目の選択回路Ｓｉは制御セルＣｉの出
力が状態“０”の場合ブロック選択信号線ＢＫＳｉを選
択し、状態“１”の場合ブロック選択信号線ＢＫＳｉ＋
１を選択し、状態“２”の場合ブロック選択信号線ＢＫ
Ｓｉ＋２を選択する。制御セルＣｉに保持されているブ
ロックＢＬＫｉの欠陥情報Ｄｉ（図示せず）は欠陥有り
のときＤｉ＝“１”、欠陥無しのときＤｉ＝“０”とな
る。制御セルＣｉは、欠陥情報ＤｉとＤｉ＋１から（Ｄ
ｉ、Ｄｉ＋１）＝（“０”、“０”）の場合、制御セル
Ｃｉ−１から受けた状態をそのまま出力する。次に、
（Ｄｉ、Ｄｉ＋１）＝（“１”、“０”）の場合、制御
セルＣｉの出力は、制御セルＣｉ−１の出力が状態
“０”のとき状態“１”となる。次に（Ｄｉ、Ｄｉ＋
１）＝（“０”、“１”）の場合、制御セルＣｉの出力
は、制御セルＣｉ−１の出力が状態“０”のとき状態
“０”であり、制御セルＣｉ−１の出力が状態“１”の
とき状態“２”となる。次に（Ｄｉ、Ｄｉ＋１）＝
（“１”、“１”）の場合、制御セルＣｉの出力は、制
御セルＣｉ−１の出力が状態“０”のとき“２”とな
る。これにより、欠陥を有するブロック選択線を飛ばす
ように選択回路の接続がシフトして、欠陥を有するブロ
ック選択線を除いたブロック選択線がその配列順に、順
次ブロックデコーダの出力Ｒ１〜Ｒｎと接続され、予備
のブロック選択線により冗長救済が行なわれる。
【００２８】次に予備メモリブロックを第２の正規メモ
リ領域として選択する動作について説明する。
リ領域として選択する動作について説明する。
【００２９】まず、レジスタ部に保持されている予備使
用フラグが“０”の場合、予備使用信号線７には“０”
が出力され予備ブロックデコーダ８の出力Ｒｎ＋１は常
に“０”となり、予備選択信号を予備ブロックデコーダ
８に入力しても予備メモリブロックＢＬＫｎ＋１、ＢＬ
Ｋｎ＋２を選択することはできない。予備メモリブロッ
クは、冗長救済が行なわれた場合のみ選択可能となる。
たとえば、１つのブロックの冗長救済が行なわれた場
合、ロウデコーダの出力信号線Ｒｎとブロック選択信号
線ＢＫＳｎ＋１が選択回路Ｓｎで接続され、予備ブロッ
クＢＬＫｎ＋１が選択可能となる。また、２つのブロッ
クの冗長救済が行なわれた場合、ロウデコーダの出力信
号線Ｒｎ−１とブロック選択信号ＢＫＳｎ＋１が選択回
路Ｓｎ−１で接続され、ロウデコーダの出力信号線Ｒｎ
とブロック選択信号ＢＫＳｎ＋２が選択回路Ｓｎで接続
され、予備ブロックＢＬＫｎ＋１、ＢＬＫｎ＋２が選択
可能となる。
用フラグが“０”の場合、予備使用信号線７には“０”
が出力され予備ブロックデコーダ８の出力Ｒｎ＋１は常
に“０”となり、予備選択信号を予備ブロックデコーダ
８に入力しても予備メモリブロックＢＬＫｎ＋１、ＢＬ
Ｋｎ＋２を選択することはできない。予備メモリブロッ
クは、冗長救済が行なわれた場合のみ選択可能となる。
たとえば、１つのブロックの冗長救済が行なわれた場
合、ロウデコーダの出力信号線Ｒｎとブロック選択信号
線ＢＫＳｎ＋１が選択回路Ｓｎで接続され、予備ブロッ
クＢＬＫｎ＋１が選択可能となる。また、２つのブロッ
クの冗長救済が行なわれた場合、ロウデコーダの出力信
号線Ｒｎ−１とブロック選択信号ＢＫＳｎ＋１が選択回
路Ｓｎ−１で接続され、ロウデコーダの出力信号線Ｒｎ
とブロック選択信号ＢＫＳｎ＋２が選択回路Ｓｎで接続
され、予備ブロックＢＬＫｎ＋１、ＢＬＫｎ＋２が選択
可能となる。
【００３０】次に、レジスタ部に保持されている予備使
用フラグが“１”の場合、予備使用信号線７には“１”
が出力され予備ブロックデコーダ８の出力Ｒｎ＋１は予
備選択信号が“０”のとき“０”、予備選択信号が
“１”のとき“１”となり、予備選択信号により予備ブ
ロックＢＬＫｎ＋１が選択可能となり、予備ブロックＢ
ＬＫｎ＋１を第２の正規メモリ領域として書換え、読み
出しが可能となる。このとき、ＢＬＫｎ＋２は冗長救済
が行なわれた場合のみ選択可能で、１つのブロックの冗
長救済が行なわれた場合、予備ブロックデコーダの出力
信号線Ｒｎ＋１とブロック選択信号線ＢＫＳｎ＋２が選
択回路Ｓｎ＋１で接続され、予備ブロックＢＬＫｎ＋２
が選択可能となる。この場合、予備ブロックＢＬＫｎ＋
２が第２の正規メモリ領域として選択されることにな
る。
用フラグが“１”の場合、予備使用信号線７には“１”
が出力され予備ブロックデコーダ８の出力Ｒｎ＋１は予
備選択信号が“０”のとき“０”、予備選択信号が
“１”のとき“１”となり、予備選択信号により予備ブ
ロックＢＬＫｎ＋１が選択可能となり、予備ブロックＢ
ＬＫｎ＋１を第２の正規メモリ領域として書換え、読み
出しが可能となる。このとき、ＢＬＫｎ＋２は冗長救済
が行なわれた場合のみ選択可能で、１つのブロックの冗
長救済が行なわれた場合、予備ブロックデコーダの出力
信号線Ｒｎ＋１とブロック選択信号線ＢＫＳｎ＋２が選
択回路Ｓｎ＋１で接続され、予備ブロックＢＬＫｎ＋２
が選択可能となる。この場合、予備ブロックＢＬＫｎ＋
２が第２の正規メモリ領域として選択されることにな
る。
【００３１】以上のように、本実施の形態によれば、２
つの予備メモリブロックを用いて２つまでの欠陥ブロッ
クの冗長救済が可能であり、第２の正規メモリ領域が必
要な場合、予備メモリブロックの１つを第２の正規メモ
リ領域に割り当て、１つまでの欠陥ブロックの冗長救済
が可能な構成にレジスタのみで変更が可能になり、第２
の正規メモリセル領域用のメモリセルアレイを設ける必
要がないため面積を削減することが可能になる。レジス
タの設定のみで変更が可能なため、第２の正規メモリ領
域の必要な構成、不要な構成に応じた設計変更を行なう
手間も必要なくなる。
つの予備メモリブロックを用いて２つまでの欠陥ブロッ
クの冗長救済が可能であり、第２の正規メモリ領域が必
要な場合、予備メモリブロックの１つを第２の正規メモ
リ領域に割り当て、１つまでの欠陥ブロックの冗長救済
が可能な構成にレジスタのみで変更が可能になり、第２
の正規メモリセル領域用のメモリセルアレイを設ける必
要がないため面積を削減することが可能になる。レジス
タの設定のみで変更が可能なため、第２の正規メモリ領
域の必要な構成、不要な構成に応じた設計変更を行なう
手間も必要なくなる。
【００３２】予備デコーダ選択フラグの情報は、メモリ
セルアレイ内に記憶させておくこともできる。図４はそ
のように構成した場合の本発明の半導体記憶装置の全体
構成を示すブロック図である。
セルアレイ内に記憶させておくこともできる。図４はそ
のように構成した場合の本発明の半導体記憶装置の全体
構成を示すブロック図である。
【００３３】図４において図１と同一符号については同
一または相当する部分を示している。図４において、メ
モリセルアレイ５１は構成情報ブロック５２と正規メモ
リセルアレイ１と予備メモリセルアレイ２とを備えてい
る。構成情報ブロック５２は行列状に配列された不揮発
性メモリセルを備えており、予備使用フラグを含む情報
を記憶している。ブロックデコーダ３ａ及びブロック内
ロウデコーダ５ａはそれぞれ図１のブロックデコーダ
３、ブロック内ロウデコーダ５において、ロウアドレス
をデコードすることにより構成情報ブロック５２を選択
できるようにしたものである。冗長制御回路４は正規メ
モリセルアレイ１内の正規メモリブロックおよび予備メ
モリセルアレイ２内の予備メモリブロックについて冗長
救済を行なう。レジスタ部１６は、図１のレジスタ部６
と対応するものであるが、構成情報ブロック５２から読
み出した予備使用フラグを取り込み、その後保持する構
成となっている点が異なる。
一または相当する部分を示している。図４において、メ
モリセルアレイ５１は構成情報ブロック５２と正規メモ
リセルアレイ１と予備メモリセルアレイ２とを備えてい
る。構成情報ブロック５２は行列状に配列された不揮発
性メモリセルを備えており、予備使用フラグを含む情報
を記憶している。ブロックデコーダ３ａ及びブロック内
ロウデコーダ５ａはそれぞれ図１のブロックデコーダ
３、ブロック内ロウデコーダ５において、ロウアドレス
をデコードすることにより構成情報ブロック５２を選択
できるようにしたものである。冗長制御回路４は正規メ
モリセルアレイ１内の正規メモリブロックおよび予備メ
モリセルアレイ２内の予備メモリブロックについて冗長
救済を行なう。レジスタ部１６は、図１のレジスタ部６
と対応するものであるが、構成情報ブロック５２から読
み出した予備使用フラグを取り込み、その後保持する構
成となっている点が異なる。
【００３４】データ読み出し手段１０はセンスアンプ回
路およびカラム選択回路を備えており、メモリセルアレ
イ５１に記録されたデータを読み出す回路である。デー
タ読み出し制御回路１１は、構成情報ブロック５２のデ
ータを読み出す際の記憶装置全体の制御を行なうもの
で、電源立ち上げ時にパワーオン検知回路１２の出力に
応答して、ブロックデコーダ３ａおよびブロック内ロウ
デコーダ５ａに構成情報ブロック５２内のメモリセルを
選択させ、データ読み出し手段１０よりデータを取り込
み、レジスタ部１６へ予備使用フラグをセットする。
路およびカラム選択回路を備えており、メモリセルアレ
イ５１に記録されたデータを読み出す回路である。デー
タ読み出し制御回路１１は、構成情報ブロック５２のデ
ータを読み出す際の記憶装置全体の制御を行なうもの
で、電源立ち上げ時にパワーオン検知回路１２の出力に
応答して、ブロックデコーダ３ａおよびブロック内ロウ
デコーダ５ａに構成情報ブロック５２内のメモリセルを
選択させ、データ読み出し手段１０よりデータを取り込
み、レジスタ部１６へ予備使用フラグをセットする。
【００３５】以上のように構成された本実施の形態に係
る半導体記憶装置の動作について説明する。予備使用フ
ラグのレジスタ部１６への設定の過程は、データ読み出
し制御回路１１により制御される。まず、ブロックデコ
ーダ３ａ、ブロック内ロウデコーダ５ａ及びデータ読み
出し手段１０によって構成情報ブロック５２より予備使
用フラグが読み出される。次にデータ読み出し手段１０
より出力された予備使用フラグはレジスタ部１６へ渡さ
れる。以降は、このレジスタ部１６に保持される予備使
用フラグを用いて、図１に関して説明したのと同様に、
予備ブロックデコーダ８および冗長制御回路４により予
備メモリブロックを第２の正規メモリ領域として使用す
るか冗長救済用ブロックとして使用するかの制御が行な
われる。
る半導体記憶装置の動作について説明する。予備使用フ
ラグのレジスタ部１６への設定の過程は、データ読み出
し制御回路１１により制御される。まず、ブロックデコ
ーダ３ａ、ブロック内ロウデコーダ５ａ及びデータ読み
出し手段１０によって構成情報ブロック５２より予備使
用フラグが読み出される。次にデータ読み出し手段１０
より出力された予備使用フラグはレジスタ部１６へ渡さ
れる。以降は、このレジスタ部１６に保持される予備使
用フラグを用いて、図１に関して説明したのと同様に、
予備ブロックデコーダ８および冗長制御回路４により予
備メモリブロックを第２の正規メモリ領域として使用す
るか冗長救済用ブロックとして使用するかの制御が行な
われる。
【００３６】以上のように本実施の形態によれば、予備
使用フラグを記録する構成情報ブロック５２は、メモリ
セルアレイ５１上にあり、メモリセルアレイ５１の正規
メモリ領域である正規メモリセルアレイ１と同じ回路系
で制御されるため、予備使用フラグを記録するためのメ
モリセルに対する書込み、読み出しを行なうための回路
を、メモリセルアレイ５１の書込み、読み出し回路とは
別に設ける必要がなく、回路規模を縮小でき、面積の縮
小が可能となる。さらにメモリセルの検査の際において
も、構成情報ブロック５２は正規メモリセルアレイ１の
検査と同一の工程で出来るため検査の簡素化が図れる。
使用フラグを記録する構成情報ブロック５２は、メモリ
セルアレイ５１上にあり、メモリセルアレイ５１の正規
メモリ領域である正規メモリセルアレイ１と同じ回路系
で制御されるため、予備使用フラグを記録するためのメ
モリセルに対する書込み、読み出しを行なうための回路
を、メモリセルアレイ５１の書込み、読み出し回路とは
別に設ける必要がなく、回路規模を縮小でき、面積の縮
小が可能となる。さらにメモリセルの検査の際において
も、構成情報ブロック５２は正規メモリセルアレイ１の
検査と同一の工程で出来るため検査の簡素化が図れる。
【００３７】
【発明の効果】本発明に係る半導体記憶装置によれば、
予備メモリセルアレイを第２の正規メモリ領域として使
用するか、冗長救済用のメモリ領域として使用するかを
レジスタの設定によって変更することが可能になり、第
２の正規メモリ領域が必要な場合も面積の増加がない。
また、第２の正規メモリ領域が不要な場合、全てを冗長
救済用もメモリ領域に割り当てられ、高歩留りを得るこ
とができる。
予備メモリセルアレイを第２の正規メモリ領域として使
用するか、冗長救済用のメモリ領域として使用するかを
レジスタの設定によって変更することが可能になり、第
２の正規メモリ領域が必要な場合も面積の増加がない。
また、第２の正規メモリ領域が不要な場合、全てを冗長
救済用もメモリ領域に割り当てられ、高歩留りを得るこ
とができる。
【図１】本発明の一実施の形態に係る半導体記憶装置の
主要部の構成を示す図
主要部の構成を示す図
【図２】本発明の一実施の形態に係る半導体記憶装置の
レジスタ部の例を示す図
レジスタ部の例を示す図
【図３】本発明の一実施の形態に係る半導体記憶装置の
レジスタ部の他の例を示す図
レジスタ部の他の例を示す図
【図４】本発明の一実施の形態に係る半導体記憶装置の
全体構成を示すブロック図
全体構成を示すブロック図
【図５】従来の半導体記憶装置の構成を示す図
１ 正規メモリセルアレイ ２ 予備メモリセルアレイ ３、３ａ ブロックデコーダ ４ 冗長制御回路 ５、５ａ ブロック内ロウデコーダ ６、１６ レジスタ部 ７ 予備使用信号線 ８ 予備ブロックデコーダ １０ データ読み出し手段 １１ データ読み出し制御回路 ３３ 選択回路群 ３４ 制御セル群 １３１ａ ヒューズ素子 １３１ｂ 不揮発性メモリ素子
【手続補正書】
【提出日】平成１３年１１月１６日（２００１．１１．
１６）
１６）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項５
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】請求項５記載の発明は、請求項１記載の半
導体記憶装置であって、予備選択手段選択フラグを記憶
する不揮発性メモリセルを有する構成情報メモリセル群
を、前記正規メモリセル群、前記予備メモリセル群と共
通のメモリセルアレイ内に設置し、前記メモリセルアレ
イに記憶されているデータを読み出すデータ読み出し手
段と、前記データ読み出し手段によって前記構成情報メ
モリセル群から前記予備選択手段選択フラグが読み出さ
れ、読み出された予備選択手段選択フラグが前記レジス
タ部に保持されるよう制御する読み出し制御手段とをさ
らに備えたことを特徴とする。
導体記憶装置であって、予備選択手段選択フラグを記憶
する不揮発性メモリセルを有する構成情報メモリセル群
を、前記正規メモリセル群、前記予備メモリセル群と共
通のメモリセルアレイ内に設置し、前記メモリセルアレ
イに記憶されているデータを読み出すデータ読み出し手
段と、前記データ読み出し手段によって前記構成情報メ
モリセル群から前記予備選択手段選択フラグが読み出さ
れ、読み出された予備選択手段選択フラグが前記レジス
タ部に保持されるよう制御する読み出し制御手段とをさ
らに備えたことを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正内容】
【００３２】予備使用フラグの情報は、メモリアレイ内
に記憶させておくこともできる。図４はそのように構成
した場合の本発明の半導体記憶装置の全体構成を示すブ
ロック図である。
に記憶させておくこともできる。図４はそのように構成
した場合の本発明の半導体記憶装置の全体構成を示すブ
ロック図である。
Claims (6)
- 【請求項１】 複数の正規メモリセル群と、前記複数の
正規メモリセル群と連続して順序付けられた少なくとも
１つの予備メモリセル群と、前記複数の正規メモリセル
群と各々対応するよう設けられた複数の正規メモリセル
群選択線と、前記予備メモリセル群に対応して設けられ
た少なくとも１つの予備メモリセル群選択線と、アドレ
スに従って複数のアドレス選択線のいずれかを選択する
正規選択手段と、予備選択信号に従って予備選択線を選
択する予備選択手段と、前記複数のアドレス選択線の各
々に対して、前記複数の正規メモリセル群選択線のうち
対応する正規メモリセル群選択線、あるいは前記対応す
る正規メモリセル群選択線と連続して順序付けられた少
なくとも１つの正規メモリセル群選択線又は予備メモリ
セル群選択線を結合する選択結合手段と、前記選択結合
手段に結合され、前記複数の正規メモリセル群のうち、
欠陥メモリセル群を除いた正規メモリセル群又は予備メ
モリセル群に対応する複数の正規メモリセル群選択線又
は予備メモリセル群選択線が、前記複数のアドレス選択
線に各々結合されるよう前記選択結合手段を制御する選
択制御手段と、前記予備選択手段によって前記予備メモ
リセルを選択するかどうかを示す予備選択手段選択フラ
グを保持するレジスタ部とを備えたことを特徴とする半
導体記憶装置。 - 【請求項２】 前記レジスタ部は、保持された前記予備
選択手段選択フラグに従って予備選択フラグ信号を出力
し、前記予備選択手段は、前記予備選択フラグ信号が活
性状態のとき、前記予備選択信号に従って前記予備選択
線を選択し、前記予備選択フラグ信号が非活性状態のと
き、前記予備選択信号にかかわらず、前記予備選択線を
常に非選択状態とすることを特徴とする請求項１記載の
半導体記憶装置。 - 【請求項３】 複数の予備メモリセル群と、前記複数の
予備メモリセル群に各々対応する複数の予備メモリセル
群選択線とを備え、前記予備選択線に対して、対応する
予備メモリセル群選択線、あるいは前記対応する予備メ
モリセル群選択線と連続して順序付けられた予備メモリ
セル群選択線を結合する予備選択結合手段と、前記対応
する予備メモリセル群選択線を欠陥メモリセル群の置き
換えのために使用するとき、前記対応する予備メモリセ
ル群選択線と連続して順序付けられた予備メモリセル群
選択線が前記予備選択線に結合されるよう前記予備選択
結合手段を制御する予備選択制御手段とをさらに備えた
ことを特徴とする請求項１記載の半導体記憶装置。 - 【請求項４】 前記レジスタ部は、ヒューズ素子あるい
は不揮発性メモリセルからなる予備選択手段選択フラグ
記録手段を備え、前記予備選択手段選択フラグ記録手段
に予備選択手段選択フラグを保持することを特徴とする
請求項１記載の半導体記憶装置。 - 【請求項５】 予備選択手段選択フラグを記憶する不揮
発性メモリセルを有する構成情報メモリセル群を、前記
正規メモリセル群、前記冗長メモリセル群と共通のメモ
リセルアレイ内に設置し、前記メモリセルアレイに記憶
されているデータを読み出すデータ読み出し手段と、前
記データ読み出し手段によって前記構成情報メモリセル
群から前記予備選択手段選択フラグが読み出され、読み
出された予備選択手段選択フラグが前記レジスタ部に保
持されるよう制御する読み出し制御手段とをさらに備え
たことを特徴とする請求項１記載の半導体記憶装置。 - 【請求項６】 電源立ち上げを検知するパワーオン検知
手段をさらに備え、前記読み出し制御手段は、前記パワ
ーオン検知手段の出力に応答して電源立ち上げ時に動作
することを特徴とする請求項５記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000326599A JP3680725B2 (ja) | 2000-10-26 | 2000-10-26 | 半導体記憶装置 |
| US09/983,076 US6400622B1 (en) | 2000-10-26 | 2001-10-23 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000326599A JP3680725B2 (ja) | 2000-10-26 | 2000-10-26 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002133893A true JP2002133893A (ja) | 2002-05-10 |
| JP3680725B2 JP3680725B2 (ja) | 2005-08-10 |
Family
ID=18803759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000326599A Expired - Fee Related JP3680725B2 (ja) | 2000-10-26 | 2000-10-26 | 半導体記憶装置 |
Country Status (2)
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|---|---|
| US (1) | US6400622B1 (ja) |
| JP (1) | JP3680725B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8250289B2 (en) | 2008-03-13 | 2012-08-21 | Samsung Electronics Co., Ltd. | Phase-change random access memory and method of setting boot block therein |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005092969A (ja) * | 2003-09-16 | 2005-04-07 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| JP2005174379A (ja) * | 2003-12-08 | 2005-06-30 | Toshiba Corp | 半導体集積回路及びアドレスデータ転送方法 |
| JP2005267686A (ja) * | 2004-03-16 | 2005-09-29 | Toshiba Corp | 半導体記憶装置 |
| US7283390B2 (en) * | 2004-04-21 | 2007-10-16 | Impinj, Inc. | Hybrid non-volatile memory |
| US8111558B2 (en) * | 2004-05-05 | 2012-02-07 | Synopsys, Inc. | pFET nonvolatile memory |
| JP2007257791A (ja) * | 2006-03-24 | 2007-10-04 | Fujitsu Ltd | 半導体記憶装置 |
| US8122307B1 (en) | 2006-08-15 | 2012-02-21 | Synopsys, Inc. | One time programmable memory test structures and methods |
| US7894261B1 (en) | 2008-05-22 | 2011-02-22 | Synopsys, Inc. | PFET nonvolatile memory |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4975882A (en) | 1989-10-30 | 1990-12-04 | Motorola, Inc. | User programmable redundant memory |
| JPH05159597A (ja) | 1991-12-03 | 1993-06-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5313424A (en) * | 1992-03-17 | 1994-05-17 | International Business Machines Corporation | Module level electronic redundancy |
| US5367484A (en) * | 1993-04-01 | 1994-11-22 | Microchip Technology Incorporated | Programmable high endurance block for EEPROM device |
| JP3301047B2 (ja) * | 1993-09-16 | 2002-07-15 | 株式会社日立製作所 | 半導体メモリシステム |
| KR0158484B1 (ko) * | 1995-01-28 | 1999-02-01 | 김광호 | 불휘발성 반도체 메모리의 행리던던씨 |
| JP4255144B2 (ja) * | 1998-05-28 | 2009-04-15 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
-
2000
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-
2001
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8250289B2 (en) | 2008-03-13 | 2012-08-21 | Samsung Electronics Co., Ltd. | Phase-change random access memory and method of setting boot block therein |
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