JP2002118262A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 プロセス制御が容易であり完全空乏型トラン
ジスタを容易に製造できる半導体装置及びその製造方法
を提供する。 【解決手段】 本発明に係る半導体装置の製造方法は、
ＳＯＩ基板１を準備し、単結晶Ｓｉ層４の表面にダミー
ゲート酸化膜を形成し、ダミーゲート酸化膜上にダミー
ゲート電極を形成し、ダミーゲート電極をマスクとして
単結晶Ｓｉ層に不純物イオンを注入し、アニールを施し
て単結晶Ｓｉ層にソース／ドレイン拡散層１６，１７を
形成し、ダミーゲート電極を含む全面上にシリコン酸化
膜を堆積し、ＣＭＰ研磨することにより、ダミーゲート
電極の上面を露出させ、シリコン酸化膜をマスクとし
て、ダミーゲート電極及びダミーゲート酸化膜をエッチ
ングすると共に単結晶Ｓｉ層を所定深さまでエッチング
し、単結晶Ｓｉ層上にゲート酸化膜６ｂを形成し、ゲー
ト酸化膜上にゲート電極７ｂを形成するものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＳＯＩ構造を有す
る半導体装置及びその製造方法に関する。特には、完全
空乏型ＳＯＩデバイスを容易に製造できる半導体装置及
びその製造方法に関する。

【０００２】

【従来の技術】図１３は、従来のＳＯＩ(Silicon On In
sulator)構造の完全空乏型半導体装置を示す断面図であ
る。まず、張り合わせ法により製造されたＳＯＩ基板１
０１を準備する。このＳＯＩ基板１０１は、単結晶シリ
コンからなる支持基板１０２と、この支持基板１０２上
に形成された絶縁膜１０３と、この絶縁膜１０３上に形
成された単結晶Ｓｉ層１０４と、から構成されている。

【０００３】すなわち、表面に第１絶縁膜が形成された
第１シリコン基板（支持基板１０２）を準備し、表面に
第２絶縁膜が形成された第２シリコン基板（単結晶Ｓｉ
層１０４）を準備する。次に、第１絶縁膜と第２絶縁膜
を張り合わせることにより、支持基板１０２上に形成さ
れた第１及び第２絶縁膜からなる絶縁膜１０３と、この
絶縁膜１０３上に形成された第２シリコン基板（単結晶
Ｓｉ層１０４）と、からなるＳＯＩ基板１０１が形成さ
れる。この後、第２シリコン基板の裏面を研磨すること
により第２シリコン基板の厚さを１０ｎｍ程度とする。
これにより、厚さの薄い単結晶Ｓｉ層１０４を備えたＳ
ＯＩ基板１０１が形成される。

【０００４】次に、単結晶Ｓｉ層１０４にトレンチを形
成し、このトレンチ内にシリコン酸化膜を埋め込む。こ
れにより、絶縁膜１０３上の素子分離領域にはシリコン
酸化膜からなる素子分離膜１０５が形成される。次に、
単結晶Ｓｉ層１０４にＰ型不純物をイオン注入する。

【０００５】この後、単結晶Ｓｉ層１０４の表面に熱酸
化法によりゲート酸化膜１０６を形成する。次に、この
ゲート酸化膜１０６を含む全面上にポリシリコン膜を堆
積し、このポリシリコン膜をパターニングすることによ
り、ゲート酸化膜上にゲート電極１０７が形成される。

【０００６】次に、ゲート電極１０７をマスクとして低
濃度のＮ型不純物イオンをイオン注入する。この後、ゲ
ート電極１０７を含む全面上にＣＶＤ（Chemical Vapor
Deposition）法によりシリコン酸化膜を堆積し、この
シリコン酸化膜を全面エッチングすることにより、ゲー
ト電極１０７の側壁にはシリコン酸化膜からなるサイド
ウォール１１３が形成される。

【０００７】次に、サイドウォール１１３及びゲート電
極１０７をマスクとしてＮ型不純物イオンをイオン注入
する。この後、ＳＯＩ基板１０１にアニールを施すこと
により、単結晶Ｓｉ層には低濃度のＮ型拡散層１１５及
びソース／ドレイン領域のＮ型拡散層１１６，１１７が
形成される。このようにしてＳＯＩ構造の完全空乏型Ｍ
ＯＳトランジスタが形成される。完全空乏型ＭＯＳトラ
ンジスタは、短チャンネル効果を十分に抑制できるなど
の種々の特徴を有している。

【０００８】この後、ソース／ドレイン領域のＮ型拡散
層１１６，１１７上の酸化膜を除去し、ゲート電極１０
７を含む全面上に金属層（図示せず）を堆積する。次
に、ＳＯＩ基板に熱処理を施すことにより、単結晶Ｓｉ
層及びゲート電極それぞれと金属層とがシリサイド反応
を起こすことにより、Ｎ型拡散層１１６，１１７及びゲ
ート電極それぞれの上にはシリサイド層（図示せず）が
形成される。

【０００９】次に、ゲート電極を含む全面上に層間絶縁
膜（図示せず）を堆積し、この層間絶縁膜をエッチング
することにより、該層間絶縁膜にはＮ型拡散層１１６，
１１７それぞれの上に位置するコンタクトホール（図示
せず）が形成される。

【００１０】

【発明が解決しようとする課題】ところで、上記従来の
半導体装置の製造方法では、完全空乏型ＭＯＳトランジ
スタを形成するために単結晶Ｓｉ層１０４の厚さを非常
に薄くしている。このため、ソース／ドレイン領域の拡
散層上でのシリサイド反応が進み過ぎると、単結晶Ｓｉ
層１０４における拡散層１１６，１１７の部分が全てシ
リサイド化してしまうことがある。また、コンタクトホ
ールを形成するためのエッチングにおけるオーバーエッ
チング量が多すぎると、コンタクトホールが単結晶Ｓｉ
層１０４を突き抜けて絶縁膜１０３まで到達してしまう
こともある。このように単結晶Ｓｉ層を薄く形成した完
全空乏型ＭＯＳトランジスタでは、上述したようにプロ
セス制御が困難である。従って、完全空乏型ＳＯＩデバ
イスを製造することは困難である。

【００１１】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、プロセス制御が容易であ
り完全空乏型トランジスタを容易に製造できる半導体装
置及びその製造方法を提供することにある。

【００１２】

【課題を解決するための手段】上記課題を解決するた
め、本発明に係る半導体装置の製造方法は、支持基板、
その上に形成された第１絶縁膜及びその上に形成された
単結晶Ｓｉ層を有するＳＯＩ基板を準備する第１工程
と、単結晶Ｓｉ層の表面にダミーゲート絶縁膜を形成す
る第２工程と、このダミーゲート絶縁膜上にダミーゲー
ト電極を形成する第３工程と、ダミーゲート電極をマス
クとして単結晶Ｓｉ層に不純物イオンを注入する第４工
程と、単結晶Ｓｉ層にアニールを施すことにより、単結
晶Ｓｉ層にソース／ドレイン領域の拡散層を形成する第
５工程と、ダミーゲート電極を含む全面上に第２絶縁膜
を堆積し、第２絶縁膜をＣＭＰ研磨又はエッチバックす
ることにより、ダミーゲート電極の上面を露出させる第
６工程と、第２絶縁膜をマスクとして、ダミーゲート電
極及びダミーゲート絶縁膜をエッチングすると共に単結
晶Ｓｉ層を所定深さまでエッチングする第７工程と、単
結晶Ｓｉ層上にゲート絶縁膜を形成する第８工程と、こ
のゲート絶縁膜上にゲート電極を形成する第９工程と、
を具備することを特徴とする。

【００１３】上記半導体装置の製造方法によれば、単結
晶Ｓｉ層の厚さを比較的に厚く形成しても、第７工程で
第２絶縁膜をマスクとして単結晶Ｓｉ層を所定深さまで
エッチングすることにより、ゲート電極下のチャンネル
部の単結晶Ｓｉ層の厚さを薄くできる。従って、完全空
乏型ＭＯＳトランジスタを形成することができる。この
トランジスタでは、従来の半導体装置のように単結晶Ｓ
ｉ層の厚さを薄くする必要がないので、プロセス制御が
容易となる。

【００１４】また、本発明に係る半導体装置の製造方法
においては、第７工程と第８工程の間に、第７工程によ
り単結晶Ｓｉ層に形成された凹部の内側壁に、Ｓｉより
比誘電率の低い絶縁膜からなるサイドウォールを形成す
る工程をさらに含むことも可能である。

【００１５】本発明に係る半導体装置は、支持基板、そ
の上に形成された絶縁膜及びその上に形成された単結晶
Ｓｉ層を有するＳＯＩ基板と、単結晶Ｓｉ層に形成され
た、チャンネル領域上に位置する凹部と、この凹部の内
側壁に形成された、Ｓｉより比誘電率の低い絶縁膜から
なるサイドウォールと、凹部の底部に形成されたゲート
絶縁膜と、このゲート絶縁膜上に形成され、サイドウォ
ールの相互間に形成されたゲート電極と、単結晶Ｓｉ層
に形成され、ゲート電極の側壁側の下方に形成されたソ
ース／ドレイン領域の拡散層と、を具備することを特徴
とする。

【００１６】上記半導体装置によれば、プロセス制御が
容易であり完全空乏型トランジスタを容易に製造でき
る。また、単結晶Ｓｉ層に形成された凹部の内側壁にＳ
ｉより比誘電率の低い絶縁膜からなるサイドウォールを
形成し、このサイドウォールの相互間且つゲート絶縁膜
上にゲート電極を形成している。このため、ゲート電極
とドレイン拡散層との間の容量を低減することができ
る。

【００１７】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図１〜図７は、本発明の第
１の実施の形態による半導体装置の製造方法を示す断面
図である。

【００１８】まず、張り合わせ法により製造されたＳＯ
Ｉ基板１を準備する。このＳＯＩ基板１は、単結晶シリ
コンからなる支持基板２と、この支持基板２上に形成さ
れた絶縁膜３と、この絶縁膜３上に形成された単結晶Ｓ
ｉ層４と、から構成されている。

【００１９】すなわち、表面に第１絶縁膜が形成された
第１シリコン基板（支持基板２）を準備し、表面に第２
絶縁膜が形成された第２シリコン基板（単結晶Ｓｉ層
４）を準備する。次に、第１絶縁膜と第２絶縁膜を張り
合わせることにより、支持基板２上に形成された第１及
び第２絶縁膜からなる絶縁膜３と、この絶縁膜３上に形
成された第２シリコン基板（単結晶Ｓｉ層４）と、から
なるＳＯＩ基板１が形成される。この後、第２シリコン
基板の裏面を研磨することにより第２シリコン基板の厚
さを例えば１５０ｎｍ程度とする。

【００２０】次に、図１に示すように、単結晶Ｓｉ層４
にトレンチを形成し、このトレンチ内を含む全面上にＣ
ＶＤ法によりシリコン酸化膜を堆積する。この後、単結
晶Ｓｉ層４の上に存在するシリコン酸化膜をエッチバッ
ク又はＣＭＰ（Chemical Mechanical Polishing）研磨
により除去する。これにより、トレンチ内にシリコン酸
化膜が埋め込まれ、絶縁膜３上の素子分離領域にはシリ
コン酸化膜からなる素子分離膜５が形成される。次に、
単結晶Ｓｉ層４にＰ型不純物をイオン注入する。

【００２１】この後、単結晶Ｓｉ層４の表面に熱酸化法
によりダミーゲート酸化膜６ａを形成する。次に、この
ダミーゲート酸化膜６ａを含む全面上にＣＶＤ法により
ポリシリコン膜を堆積し、このポリシリコン膜をパター
ニングすることにより、ダミーゲート酸化膜上にダミー
ゲート電極７ａが形成される。

【００２２】次に、ダミーゲート電極７ａをマスクとし
て低濃度のＮ型不純物イオンをイオン注入する。次に、
ダミーゲート電極７ａを含む全面上にＣＶＤ法によりシ
リコン酸化膜を堆積し、このシリコン酸化膜を全面エッ
チングすることにより、ダミーゲート電極７ａの側壁に
はシリコン酸化膜からなるサイドウォール１３が形成さ
れる。

【００２３】この後、サイドウォール１３及びダミーゲ
ート電極７ａをマスクとしてＮ型不純物イオンをイオン
注入し、単結晶Ｓｉ層４にアニールを施す。これによ
り、単結晶Ｓｉ層には低濃度のＮ型拡散層１５及びソー
ス／ドレイン領域のＮ型拡散層１６，１７が形成され
る。

【００２４】次に、ソース／ドレイン領域のＮ型拡散層
１６，１７上の酸化膜を除去し、ダミーゲート電極７ａ
を含む全面上にＴｉ層等の金属層（図示せず）を堆積す
る。次に、ＳＯＩ基板に熱処理を施すことにより、単結
晶Ｓｉ層及びダミーゲート電極それぞれと金属層とがシ
リサイド反応を起こすことにより、Ｎ型拡散層１６，１
７及びダミーゲート電極７ａそれぞれの上にはシリサイ
ド層（図示せず）が形成される。

【００２５】次に、図２に示すように、ダミーゲート電
極７ａを含む全面上にＣＶＤ法によりシリコン酸化膜２
１を厚く堆積し、このシリコン酸化膜２１をＣＭＰ研磨
又はエッチバックすることにより、ダミーゲート電極７
ａの上面を露出させる。

【００２６】この後、図３に示すように、シリコン酸化
膜２１及びサイドウォール１３をマスクとしてダミーゲ
ート電極７ａ及びダミーゲート酸化膜６ａをエッチング
除去すると共に単結晶Ｓｉ層４を所定深さまでエッチン
グする。これにより、後記ゲート電極７ｂ下における単
結晶Ｓｉ層４の厚さを１０ｎｍ程度とすることができ
る。

【００２７】次に、図４に示すように、単結晶Ｓｉ層４
の表面上に熱酸化法によりゲート酸化膜６ｂを形成す
る。

【００２８】この後、図５に示すように、シリコン酸化
膜２１を含む全面上にＣＶＤ法により不純物がドープさ
れたポリシリコン膜２２を堆積する。なお、この工程
で、不純物がドープされていないポリシリコン膜を堆積
することも可能であるが、その場合は、堆積後にポリシ
リコン膜に不純物イオンをイオン注入するか又は気相拡
散によりポリシリコン膜に不純物イオンを導入すること
が好ましい。

【００２９】次に、図６に示すように、ポリシリコン膜
２２をＣＭＰ研磨又はエッチバックすることにより、サ
イドウォール１３の相互間且つゲート酸化膜６ｂ上にポ
リシリコン膜からなるゲート電極７ｂが形成される。こ
のようにしてＳＯＩ構造の完全空乏型ＭＯＳトランジス
タが形成される。すなわち、ゲート電極下の単結晶Ｓｉ
層４を所定の深さまでエッチングすることにより、ゲー
ト電極下の単結晶Ｓｉ層領域を１０ｎｍ程度と浅く形成
することができ、その結果、ＳＯＩ構造の完全空乏型Ｍ
ＯＳトランジスタを形成できる。また、完全空乏型ＭＯ
Ｓトランジスタは、短チャンネル効果を十分に抑制でき
るなどの種々の特徴を有している。次に、ゲート電極７
ｂを含む全面上にシリコン酸化膜等からなる層間絶縁膜
２３を堆積する。

【００３０】次に、図７に示すように、層間絶縁膜２３
及びシリコン酸化膜２１をエッチングすることにより、
ソース／ドレイン領域のＮ型拡散層１６，１７それぞれ
の上に位置するコンタクトホール２３ａ，２３ｂが形成
される。この後、コンタクトホール内及び層間絶縁膜上
に配線層２５を形成する。

【００３１】上記第１の実施の形態によれば、単結晶Ｓ
ｉ層４の厚さを１５０ｎｍ程度と比較的に厚く形成して
いるが、図３に示す工程でシリコン酸化膜２１及びサイ
ドウォール１３をマスクとして単結晶Ｓｉ層４を所定深
さまでエッチングすることにより、ゲート電極下のチャ
ンネル部の単結晶Ｓｉ層の厚さを薄くできるので、完全
空乏型ＭＯＳトランジスタを形成することができる。こ
のトランジスタでは、従来の半導体装置のように単結晶
Ｓｉ層の厚さを薄くする必要がないので、プロセス制御
が容易となる。つまり、単結晶Ｓｉ層の厚さを比較的厚
く形成しているため、ソース／ドレイン領域の拡散層上
でのシリサイド反応が進み過ぎても、単結晶Ｓｉ層４に
おける拡散層１６，１７の部分が全てシリサイド化して
しまうことがない。また、コンタクトホール２３ａ，２
３ｂを形成するためのエッチングにおけるオーバーエッ
チング量が多すぎても、コンタクトホールが単結晶Ｓｉ
層４を突き抜けて絶縁膜３まで到達してしまうこともな
い。従って、プロセス制御が容易であり完全空乏型トラ
ンジスタを容易に製造することができる。

【００３２】図８〜図１２は、本発明の第２の実施の形
態による半導体装置の製造方法を示す断面図である。

【００３３】第１の実施の形態における図１乃至図３に
示す工程を行った後、図８に示すように、シリコン酸化
膜２１を含む全面上にＣＶＤ法によりシリコン酸化膜を
堆積し、このシリコン酸化膜を全面エッチングすること
により、サイドウォール１３及び低濃度拡散層１５の内
側壁（即ち単結晶Ｓｉ層４に形成された凹部の内側壁）
にはシリコン酸化膜からなるサイドウォール３３が形成
される。

【００３４】次に、図９に示すように、単結晶Ｓｉ層４
の表面上に熱酸化法によりゲート酸化膜６ｂを形成す
る。

【００３５】この後、図１０に示すように、シリコン酸
化膜２１を含む全面上にＣＶＤ法により不純物がドープ
されたポリシリコン膜２２を堆積する。なお、この工程
で、不純物がドープされていないポリシリコン膜を堆積
することも可能であるが、その場合は、堆積後にポリシ
リコン膜に不純物イオンをイオン注入するか又は気相拡
散によりポリシリコン膜に不純物イオンを導入すること
が好ましい。

【００３６】次に、図１１に示すように、ポリシリコン
膜２２をＣＭＰ研磨又はエッチバックすることにより、
サイドウォール３３の相互間且つゲート酸化膜６ｂ上に
ポリシリコン膜からなるゲート電極７ｂが形成される。
このようにしてＳＯＩ構造の完全空乏型ＭＯＳトランジ
スタが形成される。すなわち、ゲート電極下の単結晶Ｓ
ｉ層４を所定の深さまでエッチングすることにより、ゲ
ート電極下の単結晶Ｓｉ層領域を１０ｎｍ程度と浅く形
成することができ、その結果、ＳＯＩ構造の完全空乏型
ＭＯＳトランジスタを形成できる。また、完全空乏型Ｍ
ＯＳトランジスタは、短チャンネル効果を十分に抑制で
きるなどの種々の特徴を有している。次に、ゲート電極
７ｂを含む全面上にシリコン酸化膜等からなる層間絶縁
膜２３を堆積する。

【００３７】この後、図１２に示すように、層間絶縁膜
２３及びシリコン酸化膜２１をエッチングすることによ
り、ソース／ドレイン領域のＮ型拡散層１６，１７それ
ぞれの上に位置するコンタクトホール２３ａ，２３ｂが
形成される。この後、コンタクトホール内及び層間絶縁
膜上に配線層２５を形成する。

【００３８】上記第２の実施の形態においても第１の実
施の形態と同様の効果を得ることができる。すなわち、
従来の半導体装置のように単結晶Ｓｉ層の厚さを薄くす
る必要がないので、プロセス制御が容易であり完全空乏
型トランジスタを容易に製造することができる。

【００３９】また、第２の実施の形態では、図８に示す
工程でサイドウォール１３及び低濃度拡散層１５の内側
壁に、Ｓｉより比誘電率の低いシリコン酸化膜からなる
サイドウォール３３を形成し、サイドウォール３３の相
互間且つゲート酸化膜６ｂ上にゲート電極７ｂを形成し
ている。このため、第１の実施の形態に比べてゲート電
極７ｂとドレイン拡散層１７との間の容量を低減するこ
とができる。従って、トランジスタの動作速度を向上す
ることができる。

【００４０】尚、本発明は上記実施の形態に限定され
ず、種々変更して実施することが可能である。例えば、
シリコン酸化膜２１及びサイドウォール１３をマスクと
して単結晶Ｓｉ層４をエッチングする際の具体的な条件
については、単結晶Ｓｉ層４の厚さ等により種々適切な
ものを選択して実施することが可能である。

【００４１】

【発明の効果】以上説明したように本発明によれば、第
２絶縁膜をマスクとして、ダミーゲート電極及びダミー
ゲート絶縁膜をエッチングすると共に単結晶Ｓｉ層を所
定深さまでエッチングすることにより、ゲート電極下の
チャンネル部の単結晶Ｓｉ層の厚さを薄くしている。し
たがって、プロセス制御が容易であり完全空乏型トラン
ジスタを容易に製造できる半導体装置及びその製造方法
を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態による半導体装置の
製造方法を示す断面図である。

【図２】本発明の第１の実施の形態による半導体装置の
製造方法を示すものであり、図１の次の工程を示す断面
図である。

【図３】本発明の第１の実施の形態による半導体装置の
製造方法を示すものであり、図２の次の工程を示す断面
図である。

【図４】本発明の第１の実施の形態による半導体装置の
製造方法を示すものであり、図３の次の工程を示す断面
図である。

【図５】本発明の第１の実施の形態による半導体装置の
製造方法を示すものであり、図４の次の工程を示す断面
図である。

【図６】本発明の第１の実施の形態による半導体装置の
製造方法を示すものであり、図５の次の工程を示す断面
図である。

【図７】本発明の第１の実施の形態による半導体装置の
製造方法を示すものであり、図６の次の工程を示す断面
図である。

【図８】本発明の第２の実施の形態による半導体装置の
製造方法を示す断面図である。

【図９】本発明の第２の実施の形態による半導体装置の
製造方法を示すものであり、図８の次の工程を示す断面
図である。

【図１０】本発明の第２の実施の形態による半導体装置
の製造方法を示すものであり、図９の次の工程を示す断
面図である。

【図１１】本発明の第２の実施の形態による半導体装置
の製造方法を示すものであり、図１０の次の工程を示す
断面図である。

【図１２】本発明の第２の実施の形態による半導体装置
の製造方法を示すものであり、図１１の次の工程を示す
断面図である。

【図１３】従来のＳＯＩ構造の完全空乏型半導体装置を
示す断面図である。

【符号の説明】

１，１０１ ＳＯＩ基板 ２，１０２ 支持基板 ３，１０３ 絶縁膜 ４，１０４ 単結晶Ｓｉ層 ５，１０５ 素子分離膜 ６ａ ダミーゲート酸化膜 ６ｂ，１０６ ゲート酸化膜 ７ａ ダミーゲート電極 ７ｂ，１０７ ゲート電極 ８ 酸素注入層 ９ 酸素イオン １１ 埋込み型酸化絶縁層 １３，１１３ サイドウォール １５，１１５ 低濃度のＮ型拡散層 １６，１１６ ソース拡散層 １７，１１７ ドレイン拡散層 ２１ シリコン酸化膜 ２２ ポリシリコン膜 ２３ 層間絶縁膜 ２３ａ，２３ｂ コンタクトホール ２５ 配線層

Claims (3)

【特許請求の範囲】
1. 【請求項１】 支持基板、その上に形成された第１絶縁
   膜及びその上に形成された単結晶Ｓｉ層を有するＳＯＩ
   基板を準備する第１工程と、 単結晶Ｓｉ層の表面にダミーゲート絶縁膜を形成する第
   ２工程と、 このダミーゲート絶縁膜上にダミーゲート電極を形成す
   る第３工程と、 ダミーゲート電極をマスクとして単結晶Ｓｉ層に不純物
   イオンを注入する第４工程と、 単結晶Ｓｉ層にアニールを施すことにより、単結晶Ｓｉ
   層にソース／ドレイン領域の拡散層を形成する第５工程
   と、 ダミーゲート電極を含む全面上に第２絶縁膜を堆積し、
   第２絶縁膜をＣＭＰ研磨又はエッチバックすることによ
   り、ダミーゲート電極の上面を露出させる第６工程と、 第２絶縁膜をマスクとして、ダミーゲート電極及びダミ
   ーゲート絶縁膜をエッチングすると共に単結晶Ｓｉ層を
   所定深さまでエッチングする第７工程と、 単結晶Ｓｉ層上にゲート絶縁膜を形成する第８工程と、 このゲート絶縁膜上にゲート電極を形成する第９工程
   と、 を具備することを特徴とする半導体装置の製造方法。
2. 【請求項２】 第７工程と第８工程の間に、第７工程に
   より単結晶Ｓｉ層に形成された凹部の内側壁に、Ｓｉよ
   り比誘電率の低い絶縁膜からなるサイドウォールを形成
   する工程をさらに含むことを特徴とする請求項１記載の
   半導体装置の製造方法。
3. 【請求項３】 支持基板、その上に形成された絶縁膜及
   びその上に形成された単結晶Ｓｉ層を有するＳＯＩ基板
   と、 単結晶Ｓｉ層に形成された、チャンネル領域上に位置す
   る凹部と、 この凹部の内側壁に形成された、Ｓｉより比誘電率の低
   い絶縁膜からなるサイドウォールと、 凹部の底部に形成されたゲート絶縁膜と、 このゲート絶縁膜上に形成され、サイドウォールの相互
   間に形成されたゲート電極と、 単結晶Ｓｉ層に形成され、ゲート電極の側壁側の下方に
   形成されたソース／ドレイン領域の拡散層と、 を具備することを特徴とする半導体装置。