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JP2002110901A - 積層型半導体装置及びその製造方法 - Google Patents

積層型半導体装置及びその製造方法

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Publication number
JP2002110901A
JP2002110901A JP2000303018A JP2000303018A JP2002110901A JP 2002110901 A JP2002110901 A JP 2002110901A JP 2000303018 A JP2000303018 A JP 2000303018A JP 2000303018 A JP2000303018 A JP 2000303018A JP 2002110901 A JP2002110901 A JP 2002110901A
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Japan
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stacked
double
interposer
semiconductor device
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JP2000303018A
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Shigeki Kamei
重喜 亀井
Masayoshi Yoshizawa
正義 芳沢
Seiichi Miyaji
静一 宮地
Yoshiyuki Yanagisawa
喜行 柳澤
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Sony Corp
Original Assignee
Sony Corp
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Publication date
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector

Landscapes

  • Wire Bonding (AREA)
  • Combinations Of Printed Boards (AREA)

Abstract

(57)【要約】 【課題】 高い品質や製造歩留まりと共に、積層モジュ
ール全体の高さ方向の薄型化を実現することが可能な３
次元実装構造の積層型半導体装置及びその製造方法を提
供することを目的とする。 【解決手段】 第１のインターポーザ１０ａの両面に第
１及び第２のベア半導体チップ２０Ａ、２０Ｂが実装さ
れた第１の両面モジュール２４ａと、第２のインターポ
ーザ１０ｂの両面に第３及び第４のベア半導体チップ２
０Ｃ、２０Ｄが実装された第２の両面モジュール２４ｂ
とを積層する際、中間接続体として、枠状の絶縁基板２
８の両面に半田接続ランド部３０がスクリーン印刷され
ているスペーサ枠基板２６を使用し、第１の両面モジュ
ール２４ａの接続ランド部１６とスペーサ枠基板２６の
一方の面側の半田接続ランド部３０とを接続する一方、
スペーサ枠基板２６の他方の面側の半田接続ランド部３
０と第２の両面モジュール２４ａの接続ランド部１６と
を接続する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体チップがイ
ンターポーザに実装されたモジュールがマザーボード上
に複数段に積層されている３次元実装構造の積層型半導
体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】近年における電子機器の小型・薄型化の
要求に対応するための半導体集積回路の高密度実装手法
として、複数の半導体チップを積層する３次元実装技術
が提案され、各社において開発、生産されている。そし
て、同一サイズの半導体チップを３次元実装する際に
は、各半導体チップを個別にインターポーザ上に実装し
た後、これらのインターポーザを複数段に積層してモジ
ュールとするのが一般的である。その場合、複数段に積
層したインターポーザ間の接続は、各インターポーザに
設けられた接続用ランド間を半田ボールによって接続す
る方法が一般に採用されている。
【０００３】以下、従来の３次元実装構造の積層型半導
体装置の製造方法を、図１２〜図１７の概略工程断面図
を用いて説明する。先ず、図１２に示されるように、リ
ジットな薄い基板である第１のインターポーザ１０ａを
用意する。この第１のインターポーザ１０ａにおいて
は、例えばポリイミド等からなる絶縁層１２の両面にそ
れぞれ配線層１４が形成され、この配線層１４の端部に
は、他のインターポーザと電気的に接続するための接続
ランド部１６が形成されている。
【０００４】そして、このような構造の第１のインター
ポーザ１０ａの一方の主面上に、例えばＡＣＦ（Anisot
ropic Conductive Film ；異方性導電膜）１８を介し
て、第１のベア半導体チップ２０Ａをフリップチップ実
装する。
【０００５】即ち、第１のインターポーザ１０ａの一方
の主面上に、ＡＣＦ１８を塗布した後、第１のベア半導
体チップ２０Ａをフェースダウンに搭載し、その表面に
形成されている電極２２を第１のインターポーザ１０ａ
の一方の主面に形成されている配線層１４に接触させ
る。その後、加熱・加圧して、第１のベア半導体チップ
２０Ａの電極２２と第１のインターポーザ１０ａの配線
層１４とを接合する。こうして、第１のインターポーザ
１０ａの一方の主面上に、ＡＣＦ１８を介して、第１の
ベア半導体チップ２０Ａをフリップチップ実装する。
【０００６】次いで、図１３に示されるように、第１の
ベア半導体チップ２０Ａが一方の主面上にフリップチッ
プ実装された第１のインターポーザ１０ａを反転する。
そして、第１のベア半導体チップ２０Ａのフリップチッ
プ実装の場合と同様にして、第１のインターポーザ１０
ａの他方の主面上に、ＡＣＦ１８を介して、第２のベア
半導体チップ２０Ｂをフリップチップ実装する。
【０００７】このようにして、図１４に示されるよう
に、第１のインターポーザ１０ａの両面に第１のベア半
導体チップ２０Ａ及び第２のベア半導体チップ２０Ｂが
それぞれ実装された第１の両面モジュール２４ａを作製
する。
【０００８】また、図１５に示されるように、上記図１
２〜図１４に示した工程と同様な工程を経て、第２のイ
ンターポーザ１０ｂの両面に第３のベア半導体チップ２
０Ｃ及び第４のベア半導体チップ２０Ｄがそれぞれ実装
された第２の両面モジュール２４ｂを作製する。
【０００９】次いで、図１６に示されるように、第１の
両面モジュール２４ａの第２のベア半導体チップ２０Ｂ
が実装されている面側の接続ランド部１６上に、半田ボ
ール４２を搭載する。そして、加熱リフローして、この
半田ボール４２を接続ランド部１６に接続する。
【００１０】次いで、図１７に示されるように、半田ボ
ール４２を接続ランド部１６に接続した第１の両面モジ
ュール２４ａを反転させて、第２の両面モジュール２４
ｂに接合して、半田ボール４２を介して互いに接続され
た第１の両面モジュール２４ａ及び第２の両面モジュー
ル２４ｂからなる積層体を形成する。
【００１１】即ち、第１の両面モジュール２４ａを第２
の両面モジュール２４ｂ上に搭載して、第１の両面モジ
ュール２４ａ接続した半田ボール４２を第２の両面モジ
ュール２４ｂの第３のベア半導体チップ２０Ｃが実装さ
れている面側の接続ランド部１６に接触させた後、加熱
リフローして、第１の両面モジュール２４ａの第２のベ
ア半導体チップ２０Ｂが実装されている面側の接続ラン
ド部１６と第２の両面モジュール２４ｂの第３のベア半
導体チップ２０Ｃが実装されている面側の接続ランド部
１６とを半田ボール４２を介して接続する。こうして、
半田ボール４２を介して互いに接続された第１の両面モ
ジュール２４ａ及び第２の両面モジュール２４ｂからな
る積層体を形成する。
【００１２】続いて、半田ボール４２を介して互いに接
続された第１の両面モジュール２４ａ及び第２の両面モ
ジュール２４ｂからなる積層体、即ち第１〜第４のベア
半導体チップ２０Ａ、２０Ｂ、２０Ｃ、２０Ｄが４段に
積層された４段積層モジュールを、マザーボード３４に
実装する。
【００１３】即ち、マザーボード３４の絶縁基板３６に
形成された配線層３８上に半田４０をスクリーン印刷し
た後、この半田４０を介して、第２の両面モジュール２
４ｂの第４のベア半導体チップ２０Ｄが実装されている
面側の接続ランド部１６とマザーボード３４の配線層３
８とを接続する。そして、この半田４０を加熱リフロー
して、第１〜第４のベア半導体チップ２０Ａ、２０Ｂ、
２０Ｃ、２０Ｄが４段に積層された４段積層モジュール
をマザーボード３４に実装する。こうして、３次元実装
構造の積層型半導体装置を完成する。
【００１４】
【発明が解決しようとする課題】しかしながら、上記従
来の３次元実装構造の積層型半導体装置の製造方法にお
いては、半田ボール４２を介して、第１のインターポー
ザ１０ａの両面に第１のベア半導体チップ２０Ａ及び第
２のベア半導体チップ２０Ｂがそれぞれ実装された第１
の両面モジュール２４ａと、第２のインターポーザ１０
ｂの両面に第３のベア半導体チップ２０Ｃ及び第４のベ
ア半導体チップ２０Ｄがそれぞれ実装された第２の両面
モジュール２４ｂとを接続し、第１〜第４のベア半導体
チップ２０Ａ、２０Ｂ、２０Ｃ、２０Ｄが４段に積層さ
れた４段積層モジュールを形成していることから、次の
ような問題を生じていた。
【００１５】（１）第１の両面モジュール２４ａの第２
のベア半導体チップ２０Ｂが実装されている面側の接続
ランド部１６上に半田ボール４２を搭載する際に、半田
ボール４２を一つ一つ吸着して、第１のインターポーザ
１０ａの接続ランド部１６上に搭載しなければならない
ため、特殊な装置や技術を必要とする極めて煩雑な作業
が要求され、実装時間の短縮を図ることが困難であっ
た。
【００１６】また、一つ一つの半田ボール４２の大きさ
は必ずしも均一でないため、その接続ランド部１６上へ
の搭載精度が必ずしも高くなく、たとえ加熱リフロー処
理を行っても、半田ボール４２を介在させた第１の両面
モジュール２４ａと第２の両面モジュール２４ｂとの間
隔を高精度に均等にすることは困難であった。従って、
第１〜第４のベア半導体チップ２０Ａ、２０Ｂ、２０
Ｃ、２０Ｄが４段に積層された４段積層モジュールの品
質や製造歩留まりが低下する等の問題が生じていた。
【００１７】（２）また、電子機器の小型・薄型化の要
求に対応するために、第１〜第４のベア半導体チップ２
０Ａ、２０Ｂ、２０Ｃ、２０Ｄが４段に積層された４段
積層モジュール全体の高さを低くしたい場合、各ベア半
導体チップの厚さを薄くして全体の高さを低くする方法
があるが、第１の両面モジュール２４ａと第２の両面モ
ジュール２４ｂとの中間接続体として半田ボール４２を
使用している限り、この半田ボール４２は例えば高さ
０．３５〜０．４ｍｍ程度の大きさを必要とし、その小
型化には制約があるため、各ベア半導体チップの厚さを
いくら薄くしても４段積層モジュール全体の高さを低く
することには限界があった。即ち、中間接続体として半
田ボール４２を使用する既存技術においては、電子機器
の小型・薄型化の要求に十分に対応することが困難であ
るという問題があった。
【００１８】そこで本発明は、上記問題点に鑑みてなさ
れたものであって、高い品質や製造歩留まりを実現する
と共に、積層モジュール全体の高さ方向の薄型化を実現
することが可能な３次元実装構造の積層型半導体装置及
びその製造方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】上記課題は、以下に述べ
る本発明に係る積層型半導体装置及びその製造方法によ
って達成される。即ち、請求項１に係る積層型半導体装
置は、インターポーザに半導体チップが実装されたモジ
ュールがマザーボード上に複数段に積層されている積層
型半導体装置であって、モジュールが、両面に接続端子
が形成されたスペーサ枠基板を介して複数段に積層され
ており、複数段に積層されているモジュールの接続部
が、スペーサ枠基板の接続端子を介して接続されている
ことを特徴とする。
【００２０】このように請求項１に係る積層型半導体装
置においては、インターポーザに半導体チップが実装さ
れたモジュールが、両面に接続端子が形成されたスペー
サ枠基板を介して複数段に積層されていることにより、
即ち複数段に積層されたモジュール間に介在させる中間
接続体として、両面に接続端子が形成されたスペーサ枠
基板を使用していることにより、従来の中間接続体とし
て半田ボールを使用している場合と比較すると、その大
きさが必ずしも均一でない半田ボールを一つ一つ吸着し
て搭載する特殊かつ煩雑な作業が要求されないため、積
層する複数段のモジュールの間隔が均等になる等の接続
精度が大幅に向上すると共に、実装時間の短縮が容易に
実現される。
【００２１】また、両面に接続端子が形成されたスペー
サ枠基板の厚さを従来の中間接続体としての半田ボール
の高さよりも遙かに小さくすることが可能なため、モジ
ュールに実装される各ベア半導体チップの厚さを薄くす
れば、複数段のモジュールの積層体全体の高さ方向の薄
型化が容易に実現される。
【００２２】なお、上記請求項１に係る積層型半導体装
置において、インターポーザに半導体チップが実装され
たモジュールとしては、そのインターポーザの片面に１
個の半導体チップが実装された片面モジュールであって
もよいが、そのインターポーザの両面にそれぞれ半導体
チップが実装された両面モジュールであることが好適で
ある。
【００２３】即ち、複数段のモジュールを接続する中間
接続体としてのスペーサ枠基板の厚さを調整することに
より、片面モジュール及び両面モジュールの何れの場合
であっても対応可能であるが、特に両面モジュールの場
合は、複数段のモジュールの積層体全体の高さが同じで
あっても実装されるベア半導体チップの数が多くなる
分、実装密度の高い積層型半導体装置が実現される。
【００２４】また、上記請求項１に係る積層型半導体装
置において、スペーサ枠基板の接続端子が、スペーサ枠
基板の両面に半田印刷されていることが好適である。こ
の場合、半田印刷によりスペーサ枠基板の両面に接続端
子が精確に形成されるため、従来の半田ボールを搭載す
る場合と比較すると、複数段に積層されたモジュール間
の接続精度の大幅な向上が容易に実現される。
【００２５】また、半田印刷という既存の技術を使用す
ることから、新たな装置を必要とすることなく既存の装
置をそのまま流用することが可能になり、且つ従来の半
田ボールを搭載する場合と比較して、フラックスを塗布
したり洗浄除去したりする工程がなくなるため、製造コ
ストの上昇が防止され、実装時間の大幅な短縮が実現さ
れる。
【００２６】また、請求項４に係る積層型半導体装置の
製造方法は、インターポーザに半導体チップを実装した
モジュールをマザーボード上に複数段に積層する積層型
半導体装置の製造方法であって、モジュールを複数段に
積層する際に、各モジュール間に介在させる中間接続体
として、両面に接続端子を形成したスペーサ枠基板を使
用し、モジュールの接続部とスペーサ枠基板の前記接続
端子とを接続させることを特徴とする。
【００２７】このように請求項４に係る積層型半導体装
置の製造方法においては、インターポーザに半導体チッ
プを実装したモジュールを複数段に積層する際に、各モ
ジュール間に介在させる中間接続体として、両面に接続
端子を形成したスペーサ枠基板を使用することにより、
従来の中間接続体として半田ボールを使用する場合と比
較すると、その大きさが必ずしも均一でない半田ボール
を一つ一つ吸着して搭載する特殊かつ煩雑な作業が要求
されないため、積層する複数段のモジュールの間隔が均
等になる等の接続精度が大幅に向上すると共に、実装時
間の短縮が容易に実現される。
【００２８】また、両面に接続端子が形成されたスペー
サ枠基板の厚さを従来の中間接続体としての半田ボール
の高さよりも遙かに小さくすることが可能なため、モジ
ュールに実装される各ベア半導体チップの厚さを薄くす
れば、複数段のモジュールの積層体全体の高さ方向の薄
型化が容易に実現される。
【００２９】なお、上記請求項４に係る積層型半導体装
置の製造方法において、インターポーザに半導体チップ
が実装されたモジュールとしては、そのインターポーザ
のみに半導体チップが実装された片面モジュールであっ
てもよいが、そのインターポーザの両面にそれぞれ半導
体チップが実装された両面モジュールであることが好適
である。
【００３０】即ち、複数段のモジュールを接続する中間
接続体としてのスペーサ枠基板の厚さを調整することに
より、片面モジュール及び両面モジュールの何れの場合
であっても対応可能であるが、特に両面モジュールの場
合は、複数段のモジュールの積層体全体の高さが同じで
あっても実装されるベア半導体チップの数が多くなる
分、実装密度の高い積層型半導体装置が実現される。
【００３１】また、上記請求項４に係る積層型半導体装
置の製造方法において、スペーサ枠基板の両面に接続端
子を形成する際に、半田印刷により形成することが好適
である。この場合、スペーサ枠基板の両面の接続端子が
半田印刷により精確に形成されるため、従来の半田ボー
ルを搭載する場合と比較すると、複数段に積層するモジ
ュール間の接続精度の大幅な向上が容易に実現される。
【００３２】また、半田印刷という既存の技術を使用す
ることから、新たな装置を必要とすることなく既存の装
置をそのまま流用することが可能になり、且つ従来の半
田ボールを搭載する場合と比較して、フラックスを塗布
したり洗浄除去したりする工程がなくなるため、製造コ
ストの上昇が防止され、実装時間の大幅な短縮が実現さ
れる。
【００３３】
【発明の実施の形態】以下、添付図面を参照しながら、
本発明の実施の形態を説明する。図１は本発明の一実施
の形態に係る３次元実装構造の積層型半導体装置を示す
概略断面図であり、図２〜図１１はぞれぞれ図１に示す
３次元実装構造の積層型半導体装置の製造方法を説明す
るための概略工程断面図である。
【００３４】図１に示されるように、本実施の形態に係
る３次元実装構造の積層型半導体装置においては、リジ
ットな薄い基板である第１のインターポーザ１０ａの一
方の主面上に、例えばＡＣＦ１８を介して、第１のベア
半導体チップ２０Ａがフリップチップ実装されている。
【００３５】即ち、第１のインターポーザ１０ａの一方
の主面上に、ＡＣＦ１８を介して、第１のベア半導体チ
ップ２０Ａをフェースダウンに搭載され、その第１のベ
ア半導体チップ２０Ａ表面に形成されている電極（図示
せず）が第１のインターポーザ１０ａの例えばポリイミ
ド等からなる絶縁層１２の一方の主面に形成されている
配線層１４に接合されている。
【００３６】また、同様にして、この第１のインターポ
ーザ１０ａの他方の主面上に、ＡＣＦ１８を介して、第
２のベア半導体チップ２０Ｂがフリップチップ実装され
ている。
【００３７】このようにして、第１のインターポーザ１
０ａの両面に、それぞれＡＣＦ１８を介して、第１のベ
ア半導体チップ２０Ａ及び第２のベア半導体チップ２０
Ｂが実装された第１の両面モジュール２４ａが形成され
ている。
【００３８】更に、この第１の両面モジュール２４ａと
同様に、第２のインターポーザ１０ｂの両面に、それぞ
れＡＣＦ１８を介して、第３のベア半導体チップ２０Ｃ
及び第４のベア半導体チップ２０Ｄが実装された第２の
両面モジュール２４ｂが形成されている。
【００３９】そして、これら第１の両面モジュール２４
ａ及び第２の両面モジュール２４ｂは、中間接続体とし
てのスペーサ枠基板２６を介して積層され、互いに電気
的に接続されて、スペーサ枠基板２６を介して互いに接
続された第１の両面モジュール２４ａ及び第２の両面モ
ジュール２４ｂからなる積層体が形成されている。
【００４０】即ち、第１の両面モジュール２４ａの第２
のベア半導体チップ２０Ｂが実装されている面側の接続
端子としての接続ランド部１６と、スペーサ枠基板２６
の枠状の絶縁基板２８の一方の面側にスクリーン印刷さ
れた半田接続ランド部３０とが、半田３２を介して接続
されている。また、このスペーサ枠基板２６の枠状の絶
縁基板２８の他方の面側にスクリーン印刷された半田接
続ランド部３０と、第２の両面モジュール２４ａの第３
のベア半導体チップ２０Ｃが実装されている面側の接続
端子としての接続ランド部１６が、半田３２を介して接
続されている。こうして、スペーサ枠基板２６を介して
互いに接続された第１の両面モジュール２４ａ及び第２
の両面モジュール２４ｂからなる積層体が形成されてい
る。
【００４１】なお、ここで、スペーサ枠基板２６の枠状
の絶縁基板２８は所定の厚さを有しているため、第１の
両面モジュール２４ａの第２のベア半導体チップ２０Ｂ
及び第２の両面モジュール２４ｂに実装されている第３
のベア半導体チップ２０Ｃは共にスペーサ枠基板２６の
枠状の絶縁基板２８によって周囲を囲まれた空間内に収
納されると共に、両者が互いに抵触することはない。
【００４２】また、スペーサ枠基板２６を介して互いに
接続された第１の両面モジュール２４ａ及び第２の両面
モジュール２４ｂからなる積層体、即ち第１〜第４のベ
ア半導体チップ２０Ａ、２０Ｂ、２０Ｃ、２０Ｄが４段
に積層された４段積層モジュールは、マザーボード３４
に実装されている。
【００４３】即ち、この４段積層モジュールにおける第
２の両面モジュール２４ｂの第４のベア半導体チップ２
０Ｄが実装されている面側の接続ランド部１６と、マザ
ーボード３４の絶縁基板３６に形成された配線層３８と
が、この配線層３８上にスクリーン印刷された半田４０
を介して互いに接続されている。こうして、第１〜第４
のベア半導体チップ２０Ａ、２０Ｂ、２０Ｃ、２０Ｄが
４段に積層された４段積層モジュールがマザーボード３
４に実装され、３次元実装構造の積層型半導体装置を構
成している。
【００４４】次に、図１に示す３次元実装構造の積層型
半導体装置の製造方法を、図２〜図８の概略工程断面図
を用いて説明する。先ず、図２に示されるように、リジ
ットな薄い基板である第１のインターポーザ１０ａを用
意する。
【００４５】この第１のインターポーザ１０ａにおいて
は、例えばポリイミド等からなる絶縁層１２の両面にそ
れぞれ配線層１４が形成され、この配線層１４の端部に
は、他のインターポーザ等と電気的に接続するための接
続端子として、接続ランド部１６が形成されている。な
お、図示は省略するが、この絶縁層１２の両面にそれぞ
れ形成された接続ランド部１６は、絶縁層１２を貫通す
る配線層によって互いに電気的に接続している。
【００４６】そして、このような構造の第１のインター
ポーザ１０ａの一方の主面上に、例えばＡＣＦ１８を介
して、第１のベア半導体チップ２０Ａをフリップチップ
実装する。
【００４７】即ち、図２及び図３に示されるように、第
１のインターポーザ１０ａの一方の主面上に、ＡＣＦ１
８を塗布した後、第１のベア半導体チップ２０Ａをフェ
ースダウンに搭載し、その第１のベア半導体チップ２０
Ａ表面に形成されている電極２２を第１のインターポー
ザ１０ａの一方の主面に形成されている配線層１４に接
触させる。その後、加熱・加圧して、第１のベア半導体
チップ２０Ａの電極２２と第１のインターポーザ１０ａ
の配線層１４とを接合する。こうして、第１のインター
ポーザ１０ａの一方の主面上に、ＡＣＦ１８を介して、
第１のベア半導体チップ２０Ａをフリップチップ実装す
る。
【００４８】次いで、図４に示されるように、第１のベ
ア半導体チップ２０Ａが一方の主面上にフリップチップ
実装された第１のインターポーザ１０ａを反転する。そ
して、第１のベア半導体チップ２０Ａのフリップチップ
実装の場合と同様にして、第１のインターポーザ１０ａ
の他方の主面上に、ＡＣＦ１８を介して、第２のベア半
導体チップ２０Ｂをフリップチップ実装する。
【００４９】このようにして、図５に示されるように、
第１のインターポーザ１０ａの両面に第１のベア半導体
チップ２０Ａ及び第２のベア半導体チップ２０Ｂがそれ
ぞれ実装された第１の両面モジュール２４ａを作製す
る。
【００５０】また、図６に示されるように、上記図２〜
図５に示した工程と同様な工程を経て、第２のインター
ポーザ１０ｂの両面に第３のベア半導体チップ２０Ｃ及
び第４のベア半導体チップ２０Ｄがそれぞれ実装された
第２の両面モジュール２４ｂを作製する。
【００５１】次いで、図７に示されるように、第１の両
面モジュール２４ａと第２の両面モジュール２４ｂとを
積層し電気的に接続するための中間接続体として、リジ
ットなスペーサ枠基板２６を用意する。このスペーサ枠
基板２６を作製する際には、中央に空間を形成する所定
の厚さの枠状の絶縁基板２８の両面に、それぞれ半田接
続ランド部３０をスクリーン印刷によって形成する。ま
た、その際に、図示は省略するが、枠状の絶縁基板２８
の両面にそれぞれ形成する半田接続ランド部３０を、こ
の枠状の絶縁基板２８を貫通する配線層によって互いに
電気的に接続する。
【００５２】そして、このようにして作製した中間接続
体としてのスペーサ枠基板２６に、半田３２を介して、
第１の両面モジュール２４ａを接続する。即ち、図７及
び図８に示されるように、スペーサ枠基板２６の一方の
面側の半田接続ランド部３０上に半田３２を塗布した
後、この半田３２を介して、第１の両面モジュール２４
ａの第２のベア半導体チップ２０Ｂが実装されている面
側の接続ランド部１６とスペーサ枠基板２６の一方の面
側の半田接続ランド部３０とを接続する。その後、この
半田３２を加熱リフローする。こうして、スペーサ枠基
板２６に、半田３２を介して、第１の両面モジュール２
４ａを接続する。
【００５３】なお、このとき、スペーサ枠基板２６は所
定の厚さを有しているため、第１の両面モジュール２４
ａに実装されている第２のベア半導体チップ２０Ｂは、
スペーサ枠基板２６によって周囲を囲まれた空間内に収
納され、第２のベア半導体チップ２０Ｂその底面がスペ
ーサ枠基板２６の枠外に、即ちスペーサ枠基板２６の底
面のなす平面より下方に突き出ることはない。
【００５４】また、図９及び図１０に示されるように、
上記図７及び図８に示した工程と同様にして、スペーサ
枠基板２６の他方の面側の半田接続ランド部３０上に半
田３２を塗布した後、スペーサ枠基板２６の他方の面側
の半田接続ランド部３０と第２の両面モジュール２４ａ
の第３のベア半導体チップ２０Ｃが実装されている面側
の接続ランド部１６とを、半田３２を介して接続し、更
にこの半田３２を加熱リフローする。こうして、既に第
１の両面モジュール２４ａが接続されているスペーサ枠
基板２６に、第２の両面モジュール２４ｂを接続し、ス
ペーサ枠基板２６を介して互いに接続された第１の両面
モジュール２４ａ及び第２の両面モジュール２４ｂから
なる積層体を形成する。
【００５５】なお、このとき、中間接続体としてのスペ
ーサ枠基板２６は所定の厚さを有しているため、第２の
両面モジュール２４ｂに実装されている第３のベア半導
体チップ２０Ｃは、このスペーサ枠基板２６によって周
囲を囲まれた空間内に収納されると共に、同じ空間に収
納されされている第１の両面モジュール２４ａの第２の
ベア半導体チップ２０Ｂと抵触することはない。
【００５６】次いで、図１１に示されるように、スペー
サ枠基板２６を介して互いに接続された第１の両面モジ
ュール２４ａ及び第２の両面モジュール２４ｂからなる
積層体、即ち第１〜第４のベア半導体チップ２０Ａ、２
０Ｂ、２０Ｃ、２０Ｄが４段に積層された４段積層モジ
ュールを、マザーボード３４に実装する。
【００５７】即ち、マザーボード３４の絶縁基板３６に
形成された配線層３８上に半田４０をスクリーン印刷し
た後、この半田４０を介して、第２の両面モジュール２
４ｂの第４のベア半導体チップ２０Ｄが実装されている
面側の接続ランド部１６とマザーボード３４の配線層３
８とを接続する。その後、この半田４０を加熱リフロー
して、第１〜第４のベア半導体チップ２０Ａ、２０Ｂ、
２０Ｃ、２０Ｄが４段に積層された４段積層モジュール
を、マザーボード３４に実装する。こうして、図１に示
す３次元実装構造の積層型半導体装置を完成する。
【００５８】以上のように本実施の形態によれば、第１
のインターポーザ１０ａの両面に第１のベア半導体チッ
プ２０Ａ及び第２のベア半導体チップ２０Ｂがそれぞれ
実装された第１の両面モジュール２４ａと、第２のイン
ターポーザ１０ｂの両面に第３のベア半導体チップ２０
Ｃ及び第４のベア半導体チップ２０Ｄがそれぞれ実装さ
れた第２の両面モジュール２４ｂとを作製した後、これ
ら第１の両面モジュール２４ａと第２の両面モジュール
２４ｂとを積層する際に、中間接続体として、枠状の絶
縁基板２８の両面にそれぞれ半田接続ランド部３０がス
クリーン印刷されているリジットなスペーサ枠基板２６
を使用し、第１の両面モジュール２４ａの第２のベア半
導体チップ２０Ｂが実装されている面側の接続ランド部
１６とスペーサ枠基板２６の一方の面側の半田接続ラン
ド部３０とを半田３２を介して接続する一方、スペーサ
枠基板２６の他方の面側の半田接続ランド部３０と第２
の両面モジュール２４ａの第３のベア半導体チップ２０
Ｃが実装されている面側の接続ランド部１６とを半田３
２を介して接続することにより、従来の中間接続体とし
て半田ボールを使用する場合と比較して、積層する第１
の両面モジュール２４ａと第２の両面モジュール２４ｂ
との接続精度を大幅に向上することができると共に、フ
ラックスを塗布したり洗浄除去したりする工程がなくな
り、実装時間を大幅に短縮することができる。従って、
積層型半導体装置の品質及び製造歩留まりの大幅な向上
と、製造コストの大幅な低減を達成することができる。
【００５９】また、枠状の絶縁基板２８の両面にそれぞ
れ半田接続ランド部３０がスクリーン印刷されているリ
ジットなスペーサ枠基板２６の厚さは例えば１００μｍ
程度にすることが可能であり、従来の中間接続体として
の半田ボールの高さが例えば０．３５〜０．４ｍｍ程度
である場合よりも遙かに小さくすることができるため、
第１の両面モジュール２４ａ及び第２の両面モジュール
２４ｂにそれぞれ実装される第１及び第２のベア半導体
チップ２０Ａ、２０Ｂ並びに第３及び第４のベア半導体
チップ２０Ｃ、２０Ｄの厚さを薄くすれば、これら第１
〜第４のベア半導体チップ２０Ａ、２０Ｂ、２０Ｃ、２
０Ｄが４段に積層された４段積層モジュール全体の高さ
方向の薄型化を容易に実現することができる。従って、
第１〜第４のベア半導体チップ２０Ａ、２０Ｂ、２０
Ｃ、２０Ｄを３次元に実装した積層型半導体装置の薄型
化を達成し、延いては積層型半導体装置を組み込んだ電
子機器の小型・薄型化に寄与することができる。
【００６０】また、スペーサ枠基板２６を作製する際
に、第１の両面モジュール２４ａや第２の両面モジュー
ル２４ａの接続ランド部１６に接続させる接続端子とし
ての半田接続ランド部３０を枠状の絶縁基板２８の両面
にそれぞれスクリーン印刷によって形成することによ
り、この半田接続ランド部３０を精確に形成することが
可能になるため、従来の半田ボールを搭載する場合と比
較して、積層する第１の両面モジュール２４ａと第２の
両面モジュール２４ｂとの接続精度の大幅な向上を容易
に確保するできる。また、半田印刷という既存の技術を
使用するため、新たな装置を必要とすることなく既存の
装置をそのまま流用することが可能になるため、製造コ
ストの上昇を防止することができる。
【００６１】なお、上記実施の形態においては、第１の
インターポーザ１０ａの両面に第１のベア半導体チップ
２０Ａ及び第２のベア半導体チップ２０Ｂがそれぞれ実
装された第１の両面モジュール２４ａと、第２のインタ
ーポーザ１０ｂの両面に第３のベア半導体チップ２０Ｃ
及び第４のベア半導体チップ２０Ｄがそれぞれ実装され
た第２の両面モジュール２４ｂとを積層しているが、こ
のような両面モジュールの代わりに、インターポーザの
片面のみに半導体チップが実装された片面モジュールを
積層し、その際の中間接続体として、枠状の絶縁基板２
８の両面にそれぞれ半田接続ランド部３０がスクリーン
印刷されているリジットなスペーサ枠基板２６を使用し
てもよい。即ち、本発明は、複数段に積層するモジュー
ルが片面モジュールであっても両面モジュールであって
も、中間接続体としてのスペーサ枠基板２６の厚さを調
整することにより、何れの場合にも対応することが可能
である。
【００６２】
【発明の効果】以上詳細に説明した通り、本発明に係る
積層型半導体装置及びその製造方法によれば、次のよう
な効果を奏することができる。即ち、請求項１に係る積
層型半導体装置によれば、インターポーザに半導体チッ
プが実装されたモジュールが、両面に接続端子が形成さ
れたスペーサ枠基板を介して複数段に積層されているこ
とにより、即ち複数段に積層されたモジュール間に介在
させる中間接続体として、両面に接続端子が形成された
スペーサ枠基板を使用していることにより、従来の中間
接続体として半田ボールを使用している場合と比較し
て、積層する複数段のモジュール間の接続精度を大幅に
向上することができると共に、実装時間の短縮を容易に
実現することができる。従って、積層型半導体装置の品
質や製造歩留まりの大幅な向上と共に、製造コストの低
減を達成することができる。
【００６３】また、両面に接続端子が形成されたスペー
サ枠基板の厚さを従来の中間接続体としての半田ボール
の高さよりも遙かに小さくすることが可能なため、モジ
ュールに実装される各ベア半導体チップの厚さを薄くす
れば、複数段のモジュールの積層体全体の高さ方向の薄
型化を容易に実現することができる。従って、積層型半
導体装置の薄型化を達成し、延いては積層型半導体装置
を組み込んだ電子機器の小型・薄型化に寄与することが
できる。
【００６４】また、請求項４に係る積層型半導体装置の
製造方法によれば、インターポーザに半導体チップが実
装されたモジュールを複数段に積層する際に、各モジュ
ール間に介在させる中間接続体として、両面に接続端子
を形成したスペーサ枠基板を使用することにより、従来
の中間接続体として半田ボールを使用する場合と比較し
て、積層する複数段のモジュール間の接続精度を大幅に
向上することができると共に、実装時間の短縮を容易に
実現することができる。従って、積層型半導体装置の品
質や製造歩留まりの大幅な向上と共に、製造コストの低
減を達成することができる。
【００６５】また、両面に接続端子が形成されたスペー
サ枠基板の厚さを従来の中間接続体としての半田ボール
の高さよりも遙かに小さくすることが可能なため、モジ
ュールに実装される各ベア半導体チップの厚さを薄くす
れば、複数段のモジュールの積層体全体の高さ方向の薄
型化を容易に実現することができる。従って、積層型半
導体装置の薄型化を達成し、延いては積層型半導体装置
を組み込んだ電子機器の小型・薄型化に寄与することが
できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る３次元実装構造の
積層型半導体装置を示す概略断面図である。
【図２】図１の３次元実装構造の積層型半導体装置の製
造方法を説明するための概略工程断面図（その１）であ
る。
【図３】図１の３次元実装構造の積層型半導体装置の製
造方法を説明するための概略工程断面図（その２）であ
る。
【図４】図１の３次元実装構造の積層型半導体装置の製
造方法を説明するための概略工程断面図（その３）であ
る。
【図５】図１の３次元実装構造の積層型半導体装置の製
造方法を説明するための概略工程断面図（その４）であ
る。
【図６】図１の３次元実装構造の積層型半導体装置の製
造方法を説明するための概略工程断面図（その５）であ
る。
【図７】図１の３次元実装構造の積層型半導体装置の製
造方法を説明するための概略工程断面図（その６）であ
る。
【図８】図１の３次元実装構造の積層型半導体装置の製
造方法を説明するための概略工程断面図（その７）であ
る。
【図９】図１の３次元実装構造の積層型半導体装置の製
造方法を説明するための概略工程断面図（その８）であ
る。
【図１０】図１の３次元実装構造の積層型半導体装置の
製造方法を説明するための概略工程断面図（その９）で
ある。
【図１１】図１の３次元実装構造の積層型半導体装置の
製造方法を説明するための概略工程断面図（その１０）
である。
【図１２】従来の３次元実装構造のメモリモジュールの
製造プロセスを説明するための概略工程断面図（その
１）である。
【図１３】従来の３次元実装構造のメモリモジュールの
製造プロセスを説明するための概略工程断面図（その
２）である。
【図１４】従来の３次元実装構造のメモリモジュールの
製造プロセスを説明するための概略工程断面図（その
３）である。
【図１５】従来の３次元実装構造のメモリモジュールの
製造プロセスを説明するための概略工程断面図（その
４）である。
【図１６】従来の３次元実装構造のメモリモジュールの
製造プロセスを説明するための概略工程断面図（その
５）である。
【図１７】従来の３次元実装構造のメモリモジュールの
製造プロセスを説明するための概略工程断面図（その
６）である。
【符号の説明】
１０ａ……第１のインターポーザ、１０ｂ……第１のイ
ンターポーザ、１２……絶縁層、１４……配線層、１６
……接続ランド部、１８……ＡＣＦ、２０Ａ……第１の
ベア半導体チップ、２０Ｂ……第２のベア半導体チッ
プ、２０Ｃ……第３のベア半導体チップ、２０Ｄ……第
４のベア半導体チップ、２２……電極、２４ａ……第１
の両面モジュール、２４ｂ……第２の両面モジュール、
２６……スペーサ枠基板、２８……枠状の絶縁基板、３
０……半田接続ランド部、３２……半田、３４……マザ
ーボード、３６……絶縁基板、３８……配線層、４０…
…半田、４２…………半田ボール。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮地 静一 愛知県額田郡幸田町大字坂崎字雀ケ入１番 地 ソニー幸田株式会社内 (72)発明者 柳澤 喜行 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 インターポーザに半導体チップが実装さ
    れたモジュールがマザーボード上に複数段に積層されて
    いる積層型半導体装置であって、 前記モジュールが、両面に接続端子が形成されたスペー
    サ枠基板を介して複数段に積層されており、 複数段に積層されている前記モジュールの接続部が、前
    記スペーサ枠基板の前記接続端子を介して接続されてい
    ることを特徴とする積層型半導体装置。
  2. 【請求項２】 請求項１記載の積層型半導体装置におい
    て、 前記モジュールが、インターポーザの両面にそれぞれ半
    導体チップが実装された両面モジュールであることを特
    徴とする積層型半導体装置。
  3. 【請求項３】 請求項１記載の積層型半導体装置におい
    て、 前記スペーサ枠基板の前記接続端子が、前記スペーサ枠
    基板の両面に半田印刷されていることを特徴とする積層
    型半導体装置。
  4. 【請求項４】 インターポーザに半導体チップを実装し
    たモジュールをマザーボード上に複数段に積層する積層
    型半導体装置の製造方法であって、 前記モジュールを複数段に積層する際に、各モジュール
    間に介在させる中間接続体として、両面に接続端子を形
    成したスペーサ枠基板を使用し、前記モジュールの接続
    部と前記スペーサ枠基板の前記接続端子とを接続させる
    ことを特徴とする積層型半導体装置。
  5. 【請求項５】 請求項４記載の積層型半導体装置の製造
    方法において、 前記インターポーザに前記半導体チップを実装する際
    に、前記インターポーザの両面にそれぞれに半導体チッ
    プを実装することを特徴とする積層型半導体装置の製造
    方法。
  6. 【請求項６】 請求項４記載の積層型半導体装置の製造
    方法において、 前記スペーサ枠基板の両面に前記接続端子を形成する際
    に、半田印刷により形成することを特徴とする積層型半
    導体装置の製造方法。
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