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JP2002083975A - フローティングボディ効果を除去するためのボディ接触部を含むｓｏｉ電界効果トランジスタ及びその製造方法。 - Google Patents

フローティングボディ効果を除去するためのボディ接触部を含むｓｏｉ電界効果トランジスタ及びその製造方法。

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Publication number
JP2002083975A
JP2002083975A JP2001232469A JP2001232469A JP2002083975A JP 2002083975 A JP2002083975 A JP 2002083975A JP 2001232469 A JP2001232469 A JP 2001232469A JP 2001232469 A JP2001232469 A JP 2001232469A JP 2002083975 A JP2002083975 A JP 2002083975A
Authority
JP
Japan
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oxide film
region
trench
effect transistor
semiconductor substrate
Prior art date
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Pending
Application number
JP2001232469A
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English (en)
Inventor
Seibai Boku
星 培 朴
Jun Kim
準 金
Eun Han Kim
殷 漢 金
Hiisei Kyo
▲ヒー▼ 晟 姜
Young-Wug Kim
永 郁 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR10-2001-0019943A external-priority patent/KR100393221B1/ko
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2002083975A publication Critical patent/JP2002083975A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6708—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device for preventing the kink effect or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
    • H10D30/6711—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device for preventing the kink effect or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect by using electrodes contacting the supplementary regions or layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6708—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device for preventing the kink effect or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect

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  • Thin Film Transistor (AREA)
  • Element Separation (AREA)

Abstract

(57)【要約】 【課題】 フローティングボディ効果を除去するための
ボディ接触部を含むSOI電界効果トランジスタ及びその
製造方法を提供すること。 【解決手段】 ボディ接触部は、ボディ及び埋没酸化膜
を貫通して半導体基板に至るようにトレンチを作って、
ボディと半導体基板との電気的連結のためにトレンチに
導電補充物を充填したものである。ボディ接触部の下部
と接触する半導体基板の所定領域には不純物をイオン注
入してオーミック接触領域を作る。これにより、ボディ
に電源を供給するためのメタル配線が追加されず使用面
積が節約でき、接触部分キャパシタンスによる回路の異
常動作も予防できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体製造工程に係
り、特にSOI(Silicon On Insulator)MOS電界効果トラン
ジスタ(以下SOI電界効果トランジスタ)のボディ接触部
に関する。
【０００２】
【従来の技術】前記ボディ接触部は、トランジスタのフ
ローティングボディ効果が生じないようにするものであ
る。フローティングボディ効果とは、回路が動作する時
にトランジスタのボディが一定の固定電圧値を持たない
時、トランジスタのスレッショルド電圧が変わる現象で
あり、特にMOSアナログ技術分野では重要な問題として
扱われている。MOSアナログ回路を設計する時には、ト
ランジスタのボディ部分に一定のDC電圧を有するノード
を連結することによって、フローティングボディ効果が
生じないようにする。大部分のデジタル回路では、ボデ
ィのタイプ(P型あるいはN型)によって、チップの供給電
源のうち一番低い供給電源または一番高い供給電源をト
ランジスタのボディに連結する。SOI電界効果トランジ
スタの場合にも、トランジスタのボディが一定の固定電
圧値を有していることによってフローティングボディ効
果を防止できる。
【０００３】以下、添付した図面を参照して従来の技術
を説明する。各図面について、同じ参照符号は同じ部材
を示す。図１は、従来のトレンチ方法によるボディ接触
部を含むSOI電界効果トランジスタの平面図である。図
１を参照すれば、従来のSOI電界効果トランジスタは、
最外部から中心方向に外部トレンチ隔離リング１１、外
部トレンチ隔離リング１１の内側でP+領域よりなるボデ
ィ電源供給リング１２、周囲の他の活性領域と隔離させ
る部分トレンチ隔離リング１３、トランジスタのドレイ
ンをなす活性領域１４、トランジスタのソースをなす活
性領域１５、ソースとドレインとの間のゲート１６、電
源供給リング１２と電源メタルとを連結させるための接
触窓１７及びトランジスタと関係ない周囲のさらに他の
活性領域１９を具備する。
【０００４】図２は、図１のSOI電界効果トランジスタ
構造のX-X'方向への垂直断面図である。図２を参照すれ
ば、従来のSOI電界効果トランジスタのX-X'方向への垂
直断面図は、一番下にP-型半導体基板２０、半導体基板
上の埋没酸化膜２１、埋没酸化膜２１上のP-ボディ１
４、１５、P-ボディ１４、１５の両側の部分トレンチ隔
離リング１３、部分トレンチ隔離リング１３側のP+型よ
りなるボディ電源供給リング１２、ボディ電源供給リン
グ１２側の外部トレンチ隔離リング１１、P-ボディ１
４、１５上のゲート酸化膜１８、ゲート酸化膜１８上の
ゲート１６及びSOI電界効果トランジスタと関係ない周
囲のさらに他の活性領域１９を示す。
【０００５】図３は、図１のSOI電界効果トランジスタ
構造のY-Y'方向への垂直断面図である。図３を参照すれ
ば、SOI電界効果トランジスタのY-Y'方向への垂直断面
図は、一番下にP-型半導体基板２０、P-型半導体基板２
０上の埋没酸化膜２１、埋没酸化膜２１上のドレイン１
４及びソース１５、ドレイン１４とソース１５との間の
ゲート１６、ゲート１６のすぐ下のゲート酸化膜１８、
ソース１５側の部分トレンチ隔離リング１３、部分トレ
ンチ隔離リング１３側のボディに電源を供給するための
P+領域のボディ電源供給リング１２、外部トレンチ隔離
リング１１及び部分トレンチ下のP-領域２２を示す。
【０００６】
【発明が解決しようとする課題】しかし、図１、図２及
び図３に示したSOI電界効果トランジスタは、ボディ電
源供給リング１２のP+領域とトランジスタのボディ１
４、１５のP-領域との接触部分１００、１１０でキャパ
シタンスが存在する。このキャパシタンスはトランジス
タの性能、特に回路の動作速度、動作周波数を制限する
という問題点がある。また、ボディには電源(例えば、
グラウンド電圧)を印加せねばならないが、メタルの配
線が常に容易でもなくレイアウト側面でも広い面積を占
める原因になるという問題点がある。従って本発明は上
記の点に鑑みなされたもので、トランジスタの速度を低
下させる接触部のキャパシタンスが生成されず、ボディ
に電源を供給するための追加メタル配線がなくてもフロ
ーティングボディ効果を減少できるSOI電界効果トラン
ジスタを提供することを目的とする。さらに、本発明
は、上記SOI電界効果トランジスタを製造する方法を提
供することを目的とする。
【０００７】
【課題を解決するための手段】本発明に係るSOI電界効
果トランジスタは、半導体基板、埋没酸化膜、ボディ、
ゲート酸化膜、ゲート及びボディ接触部を具備する。半
導体基板は半導体ウェーハを意味する。埋没酸化膜は半
導体基板上に形成した酸化膜である。ボディは埋没酸化
膜上にあってトランジスタの活性領域をなす。ゲート酸
化膜はボディ上にある。ゲートはゲート酸化膜上にあ
り、メタルまたはポリシリコンより構成される。ボディ
接触部はボディに電源を供給してフローティングボディ
効果が生じないようにする。特にボディ接触部とは、ボ
ディを取り囲む隔離領域、ボディ及び埋没酸化膜を貫通
するようにトレンチを作り、ボディと半導体基板との電
気的連結のためにトレンチに導電補充物を充填した領域
をいう。導電補充物は、ボディ接触部の外部面に塗布さ
れるメタルと、メタル上に形成されるタングステンとを
含む。
【０００８】SOI電界効果トランジスタは、ボディ接触
部の下部と接触する半導体基板に設けられ、所定の不純
物をイオン注入した領域をさらに具備してボディ接触部
と半導体基板とのオーミック接触をなすものである。ト
レンチの広さは、トレンチの深さが深くなるほど線形的
に狭まるようにするか、所定の段階別に狭くするかが望
ましい。
【０００９】本発明に係るSOI電界効果トランジスタの
製造方法は、半導体基板上に埋没酸化膜を生成する段
階、埋没酸化膜上にシリコンボディを生成する段階、シ
リコンボディをチャネル領域、ボディ接触部、隔離領
域、フィールド酸化膜領域及び周辺活性領域に区別し、
隔離領域及びフィールド酸化膜領域を一定の深さに蝕刻
した後、隔離領域は埋没酸化膜が現われるまでさらに蝕
刻する段階、隔離領域及びフィールド酸化膜領域に酸化
膜を形成する段階、ボディ上の所定の領域にゲート酸化
膜を生成し、ゲート酸化膜上にゲートを生成する段階、
ボディ接触部を基準として半導体表面から下方に蝕刻す
るが、ボディ及び埋没酸化膜を貫通して半導体基板に至
るように蝕刻してトレンチを形成する段階、トレンチの
一番下部の基板の一定領域に所定の不純物をイオン注入
した領域を形成する段階及びトレンチに導電補充物を充
填する段階とを具備する。
【００１０】
【発明の実施の形態】以下、添付した図面を参照して本
発明の望ましい実施例を説明することによって、本発明
を詳細に説明する。各図面について、同じ参照符号は同
じ部材を示す。
【００１１】図４は、本発明の実施例に係る改善された
ボディ接触部を含むSOI電界効果トランジスタの平面図
である。図５は、図４に示したSOI電界効果トランジス
タのX-X'方向への垂直断面図である。図４及び図５を参
照すれば、本発明に係るSOI電界効果トランジスタは、
ゲート４６、ソース４５、ドレイン４４、隔離領域４
１、フィールド酸化膜領域４４１及びボディ接触部４４
２を具備する。ここでボディ接触部４４２は、ソース４
５とドレイン４４とに分けられるボディをP-半導体基板
と直接連結させるためにフィールド酸化膜領域４４１に
形成したものであり、周辺活性領域４９はトランジスタ
と関係ない活性領域を示す。ドレイン４４及びソース４
５を合せた領域がP-ボディになる。
【００１２】SOI電界効果トランジスタのX-X'断面は、
一番下にP-半導体基板５０、P-半導体基板５０上の埋没
酸化膜５１、埋没酸化膜５１上のP-ボディ４４、４５、
P-ボディ４４、４５側の隔離領域４１、P-ボディ４４、
４５上のゲート酸化膜４８、ゲート酸化膜４８上のゲー
ト４６、P-ボディ４４、４５の他側に形成されたフィー
ルド酸化膜領域４４１、フィールド酸化膜領域４４１と
接触するボディ接触部４４２、P-ボディ４４、４５とP-
基板５０とを連結する時にオーミック接触を形成するた
めに所定の不純物をイオン注入したP+領域４４３、ボデ
ィ接触部４４２の表面に塗布されるメタル４４６、メタ
ル４４６上に形成されるタングステン４４４を示す。こ
こで領域４４５はP-ボディ４４、４５とP+領域４４３と
が連結される接触部であり、周辺活性領域４９はトラン
ジスタと関係ない外部活性領域を示す。
【００１３】図４及び図５を参照すれば、本発明に係る
SOI電界効果トランジスタは、電気伝導性の大きい物質
４４４、４４６を充填したボディ接触部４４２を通じて
半導体基板５０の電源をボディ４４、４５に連結する。
したがってボディ４４、４５のフローティングボディ効
果を除去するために追加してメタルラインを使用する必
要がなく、領域４４５でキャパシタンス成分も生じな
い。またメタルラインを使用してフローティングボディ
効果を除去する方法に比べて、より少ない面積を占める
ボディ接触部を使用することによってチップの消費面積
を狭める長所もある。
【００１４】図６ないし図９は、本発明に係るSOI電界
効果トランジスタ(図４及び図５参照)を製造する過程を
示す垂直断面図である。図６を参照すれば、本発明に係
るSOI電界効果トランジスタの製造は、半導体基板５０
上に埋没酸化膜５１及びシリコンボディ５２を順番に形
成することによって始まる。
【００１５】図７を参照すれば、シリコンボディ５２上
に形成されたトレンチマスク層５３及びフォトレジスタ
(図示せず)を塗布してマスクを用い、シリコンボディ５
２を、隔離領域４１、チャネル領域４４、４５、フィー
ルド酸化膜領域４４１、ボディ接触部４４２及び周辺活
性領域４９に区別する。区分された５個の領域のうち、
隔離領域４１及びフィールド酸化膜領域４４１は一定深
さまで蝕刻される。ここでトレンチマスク層５３は、順
番に積層されたパッド酸化層、パッド窒化層及びハード
マスク層のうちの一つである。
【００１６】図８を参照すれば、隔離領域４１は埋没酸
化膜５１に至るまでさらに蝕刻される。この時に残りの
領域を保護するためにフォトレジスタ５４が用いられ
る。
【００１７】図９を参照すれば、隔離領域４１、フィー
ルド酸化膜領域４４１に酸化膜(斜線をつけた領域)が各
々形成され、続いてチャネル領域４４、４５及びチャネ
ル領域４４、４５の両側に各々接している隔離領域４１
及びフィールド酸化膜領域４４１の酸化膜のうちの一部
分にゲート酸化膜４８及びゲート４６が順番に形成され
る。ここで酸化膜(斜線をつけた領域)はCVD酸化膜(Chem
ical Vapored Deposited insulatoer)である。酸化膜
(斜線をひいた領域)はCVD酸化膜で完全に充填されるこ
とが望ましい。生成された酸化膜(斜線をひいた領域)は
エッチバック工程または化学的機械的研磨工程のような
平坦化工程によって完成される。ゲート酸化膜４８は熱
生成された酸化膜である。
【００１８】ゲート４６は導電層(図示せず)及びキャッ
ピング絶縁層を順番に積層して形成されることが望まし
い。ただし、ゲート４６は導電層だけででも形成でき
て、導電層をなす物質としては多結晶シリコンまたはメ
タルがある。キャッピング絶縁層をなす物質としてはCV
D酸化膜またはシリコン窒化膜がある。
【００１９】図９を参照すれば、ウェーハ全体に酸化膜
５５を形成し、塗布されたフォトレジスタ(図示せず)を
用いてボディ接触部４４２を区別する。区別された領域
に表面から基板５０に至るトレンチを作った後、トレン
チの一番下部の基板の一定領域に所定の不純物をイオン
注入してオーミック接触領域６０を形成する。酸化膜５
５はイオン注入工程時にバッファリングの役割をするだ
けでなく工程ストレスの緩衝の役割をする。前記の方法
によって形成されたトレンチ４４２に導電補充物４４
４、４４６を充填し、導電補充物４４４、４４６上には
酸化膜５７を形成する。導電補充物４４４、４４６とし
てはメタル、タングステン及びシリコンエピタキシャル
層のうちの一つまたは２つ以上を組合せて使用すること
が望ましい。
【００２０】図１０は、逆梯形構造のトレンチを示す。
図１０を参照すれば、トレンチの深さが深くなるにつれ
てトレンチの広さを逆梯形に狭めて導電補充物４４４、
４４６と導電補充物４４、４４６上に形成された酸化膜
５７との間のボイドを防止できる。
【００２１】図１１は、階段型構造のトレンチを示す。
図１１を参照すれば、トレンチの深さが深くなるにつれ
てトレンチの広さを階段状に狭めて導電補充物４４４、
４４６と導電補充物４４４、４４６の上に形成された酸
化膜５７との間のボイドを防止できる。まず表面から一
定深さに至るように一定規模の第１トレンチを生成した
後、前記トレンチに比べて規模が小さな第２トレンチを
前記トレンチ下に生成して続ける方法を用いれば、図１
１の構造が容易に作れる。
【００２２】本発明は図面に示した一実施例を参考とし
て説明したが、これは例示的なものに過ぎず、本技術分
野の通常の知識を有する者であればこれより多様な変形
及び均等な他の実施例が可能であるということを理解す
るはずである。したがって、本発明の技術的保護範囲は
特許請求の範囲の技術的思想により決まらねばならな
い。
【００２３】
【発明の効果】前述したように本発明に係るSOI電界効
果トランジスタは、ボディに電源を供給するためのメタ
ルの追加配線がないので使用面積が節約でき、また接触
部分キャパシタンスによる回路の異常動作が予防でき
る。
【図面の簡単な説明】
【図１】従来のトレンチ方法によるボディ接触部を示す
SOI電界効果トランジスタの平面図。
【図２】図１のSOI電界効果トランジスタのX-X'方向へ
の垂直断面図。
【図３】図１のSOI電界効果トランジスタのY-Y'方向へ
の垂直断面図。
【図４】本発明の実施例に係る改善されたボディ接触部
を含むSOI電界効果トランジスタを示す平面図。
【図５】図４のSOI電界効果トランジスタのX-X'方向へ
の断面図。
【図６】本発明に係るSOI電界効果トランジスタ(図４及
び図５参照)を製造する過程を示す垂直断面図。
【図７】本発明に係るSOI電界効果トランジスタ(図４及
び図５参照)を製造する過程を示す垂直断面図。
【図８】本発明に係るSOI電界効果トランジスタ(図４及
び図５参照)を製造する過程を示す垂直断面図。
【図９】本発明に係るSOI電界効果トランジスタ(図４及
び図５参照)を製造する過程を示す垂直断面図。
【図１０】逆梯形構造のトレンチを示す断面図。
【図１１】階段型構造のトレンチを示す断面図。
【符号の説明】
４１ 隔離領域 ４６ ゲート ４８ ゲート酸化膜 ４９ 周辺活性領域 ５０ P-半導体基板 ５１ 埋没酸化膜 ４４１ フィールド酸化膜領域 ４４２ ボディ接触部 ４４３ P+領域 ４４４ タングステン ４４５ 接触部 ４４６ メタル
フロントページの続き (72)発明者 金 殷 漢 大韓民国京畿道水原市八達区靈通洞1053− ２番地 凰谷マウル 豊林アパート235棟 １号 (72)発明者 姜 ▲ヒー▼ 晟 大韓民国京畿道城南市盆唐区亭子洞110番 地 ハンソルマウル 青丘アパート112棟 906号 (72)発明者 金 永 郁 大韓民国京畿道水原市八達区靈通洞988− ２番地 サルグゴルマウル 真徳アパート 701棟602号 Ｆターム(参考） 5F110 AA15 CC02 DD05 DD13 DD22 EE09 FF02 FF22 GG02 GG12 GG22 GG60 NN62 NN65

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板上にある埋没酸化膜と、 前記埋没酸化膜上でトランジスタの活性領域をなすボデ
    ィと、 前記ボディ上にあるゲート酸化膜と、 前記ゲート酸化膜上にあるゲートと、 前記ボディに電源を供給するためのボディ接触部とを具
    備し、 前記ボディ接触部は、 前記ボディを取り囲む隔離領域、前記ボディ及び前記埋
    没酸化膜を貫通するようにトレンチを作り、前記ボディ
    と前記半導体基板との電気的連結のために前記トレンチ
    に導電補充物を充填したことを特徴とするSOI電界効果
    トランジスタ。
  2. 【請求項２】 前記ゲートは、 使用材質がメタルまたは多結晶シリコンであることを特
    徴とする請求項１に記載のSOI電界効果トランジスタ。
  3. 【請求項３】 前記導電補充物は、 前記メタル、タングステン及びシリコンエピタキシャル
    層のうちの一つを使用し又は２つ以上を組合せて使用す
    ることを特徴とする請求項１に記載のSOI電界効果トラ
    ンジスタ。
  4. 【請求項４】 前記SOI電界効果トランジスタは、 前記ボディ接触部の下部と接触する前記半導体基板に生
    成された所定の不純物がイオン注入された領域をさらに
    具備し、前記ボディ接触部と前記半導体基板とのオーミ
    ック接触をなすことを特徴とする請求項１に記載のSOI
    電界効果トランジスタ。
  5. 【請求項５】 前記トレンチの広さは、 トレンチの深さが深くなるほど狭まることを特徴とする
    請求項１に記載のSOI電界効果トランジスタ。
  6. 【請求項６】 前記トレンチの広さは、 、トレンチの深さが深くなるほど所定の段階別に狭くな
    ることを特徴とする請求項１に記載のSOI電界効果トラ
    ンジスタ。
  7. 【請求項７】 半導体基板上に埋没酸化膜を生成する段
    階と、 前記埋没酸化膜上にシリコンボディを生成する段階と、 前記シリコンボディをチャネル領域、ボディ接触部、隔
    離領域、フィールド酸化膜領域及び外部領域に区別し、
    前記隔離領域及び前記フィールド酸化膜領域を一定の深
    さに蝕刻する段階と、 前記隔離領域は前記埋没酸化膜が現われるまでさらに蝕
    刻する段階と、 前記隔離領域及び前記フィールド酸化膜領域に酸化膜を
    形成する段階と、 前記ボディ上の所定の領域にゲート酸化膜を生成し、前
    記ゲート酸化膜上にゲートを生成する段階と、 前記ボディ接触部領域を基準として半導体表面から下方
    に蝕刻し、前記ボディ及び前記埋没酸化膜を貫通して前
    記半導体基板に至るように蝕刻してトレンチを形成する
    段階と、 前記トレンチの一番下部の基板の一定領域に所定の不純
    物をイオン注入してオーミック接触領域を形成する段階
    と、 前記トレンチに導電補充物を充填する段階と、 を具備することを特徴とするSOI電界効果トランジスタ
    の製造方法。
JP2001232469A 2000-08-11 2001-07-31 フローティングボディ効果を除去するためのボディ接触部を含むｓｏｉ電界効果トランジスタ及びその製造方法。 Pending JP2002083975A (ja)

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Application Number Priority Date Filing Date Title
KR20000046613 2000-08-11
KR2000P-46613 2001-04-13
KR2001P-19943 2001-04-13
KR10-2001-0019943A KR100393221B1 (ko) 2000-08-11 2001-04-13 플로팅 바디효과를 제거하기 위한 바디접촉부를 포함하는ｓｏｉ 전계효과트랜지스터 및 제조방법.

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