JP2002076157A - 半導体素子収納用パッケージ - Google Patents
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Abstract
かつ強固に搭載すること。 【解決手段】 枠部2aおよびこの枠部2aの内縁の一
方から他方に向けて一列に並んで延出する複数の外部リ
ード端子2bを有する略平板状のリードフレーム2と、
上面に半導体素子4が搭載される搭載部1bを、下面の
一端側に外部リード端子2bが接合されたメタライズパ
ッド6a有し、かつ他端側が前記他方の側の枠部2a上
に配置されたパッケージ本体1とを具備して成る半導体
素子収納用パッケージである。ヒーターブロック上に載
置した際にがたつきがない。
Description
ドやフォトダイオード等の半導体素子を収容するための
半導体素子収納用パッケージに関するものである。
トダイオード等の半導体素子を収容するための半導体素
子収納用パッケージは、図5に断面図で、図6に一部の
部材を除く上面図で示すように、主として酸化アルミニ
ウム質焼結体等の電気絶縁材料から成り、上面に半導体
素子14を収容するための凹部11aを有する略四角箱状の
パッケージ本体11と、このパッケージ本体11の下面の一
端側に取着された複数の外部リード端子12bを有するリ
ードフレーム12と、パッケージ本体11の上面に接合され
る蓋体13とから構成されている。
には半導体素子14を搭載するための搭載部11bが設けら
れており、この搭載部11bには半導体素子14を接合する
ための下地金属としてのダイアタッチメタライズ層15が
被着形成されている。そして、このダイアタッチメタラ
イズ層15上には半導体素子14が金−シリコンろう等のろ
う材を介して固着される。さらに、パッケージ本体11の
凹部11a外周部から下面の一端側にかけては、搭載部11
bに搭載される半導体素子14の電極をパッケージ本体11
の外側に電気的に導出するための複数のメタライズ配線
導体16が配設されており、このメタライズ配線導体16の
凹部11a内の端部には半導体素子14の電極がボンディン
グワイヤー17を介して電気的に接続される。また、メタ
ライズ配線導体16でパッケージ本体11の下面の一端側に
導出した部位は、外部リード端子12bを接合するための
メタライズパッド16aを形成しており、このメタライズ
パッド16aにリードフレーム12の外部リード端子12bが
ろう付けされている。
鉄−ニッケル−コバルト合金等の金属から成り、外部リ
ード端子12bの一端部がメタライズパッド16aに銀−銅
ろう等のろう材を介してろう付けされることによりパッ
ケージ本体11に取着されており、他端部が外部リード端
子12bと一体に形成されたタイバー12aによって連結さ
れることにより各外部リード端子12bが一定の間隔に保
持されている。外部リード端子12bは、パッケージ本体
11の搭載部11bに搭載される半導体素子14の各電極を外
部の電気回路に電気的に接続するための外部接続用端子
として機能し、パッケージ本体11の搭載部11bのダイア
タッチメタライズ層15に半導体素子14を固着するととも
にこの半導体素子14の各電極とメタライズ配線導体16と
をボンディングワイヤー17を介して電気的に接続した
後、タイバー12aを切除して各外部リード端子12bを電
気的に独立させ、その後、これを外部電気回路基板の配
線導体に半田等の導電性接続手段を介して接続すること
によりパッケージ本体11の搭載部11bに搭載された半導
体素子14が外部電気回路に電気的に接続されることとな
る。
ッケル−コバルト合金等の金属から成る金属枠体18が取
着されており、この金属枠体18上に蓋体13がシームウエ
ルド法等の溶接により接合される。蓋体13は、鉄−ニッ
ケル−コバルト合金や鉄−ニッケル合金等の金属から成
る窓枠13aにガラスやサファイア等の透光性材料から成
るレンズ13bが嵌着されて成り、金属枠体18上に接合さ
れることによりパッケージ本体11との間に半導体素子14
を気密に封止するとともにレンズ13bを透して外部と半
導体素子14との間での光信号の授受を可能とする。
ッケージにおいて、パッケージ本体11の搭載部11bに半
導体素子14を搭載するには、リードフレーム12が取着さ
れたパッケージ本体11をヒーターブロック上に載置する
とともにパッケージ本体11の外周縁の少なくとも2つの
角部を上方から画像認識装置で認識し、その画像認識デ
ータを基に半導体素子14をパッケージ本体11の外周縁角
部に対して所定の位置関係となるようにダイアタッチメ
タライズ層15上に金−シリコンろう等のろう材を挟んで
搭載し、これをヒーターブロックで加熱することにより
半導体素子14とダイアタッチメタライズ層15とを金−シ
リコンろう等のろう材を介して接合する方法が採用され
る。
来の半導体素子収納用パッケージによると、外部リード
端子12bがパッケージ本体11の下面の一端側のみに取着
されていることから、このパッケージをヒーターブロッ
ク上に載置した場合、パッケージがヒーターブロック上
でがたつきやすく、そのため、パッケージ本体11の外周
縁を画像認識装置により上方から正確に認識することが
困難であるとともにヒーターブロックの熱がパッケージ
本体11に良好に伝達されず、その結果、半導体素子14を
パッケージ本体11の搭載部11bに正確かつ強固に搭載す
ることが困難であるという問題点を有していた。
されたものであり、その目的は、半導体素子をパッケー
ジ本体の搭載部に正確かつ強固に搭載することが可能な
半導体素子収納用パッケージを提供することにある。
用パッケージは、上面に半導体素子が搭載される搭載部
を有し下面の一端側に複数のメタライズパッドが形成さ
れたパッケージ本体に、枠部およびこの枠部の内縁の一
辺に一列に並んで対向する辺に向けて延出する複数の外
部リード端子を有する略平板状のリードフレームを、パ
ッケージ本体の下面の他端側をリードフレームの対向す
る辺側の枠部上に配置してメタライズパッドに外部リー
ド端子を接合して取着してあることを特徴とするもので
ある。
れば、上述のような構成にしたことから、これをヒータ
ーブロック上に載置した際に、パッケージ本体の一端側
が外部リード端子で支持されるとともに他端側が枠部で
支持されるのでパッケージががたつくことがない。した
がって、パッケージ本体の外周縁を画像認識装置により
正確に認識することができるとともに、ヒーターブロッ
クからの熱を枠部を介してパッケージ本体に良好に伝達
させることができる。
に詳細に説明する。図1は、本発明の半導体素子収納用
パッケージの実施形態の一例を示す断面図、図2は図1
に示す半導体素子収納用パッケージの一部の部材を除く
上面図であり、これらの図において1はパッケージ本
体、2はリードフレーム、3は蓋体である。
ニウム質焼結体や窒化アルミニウム質焼結体等のセラミ
ックス材料から成り、上面中央部に半導体素子4を収容
するための凹部1aを有している。凹部1aは、その底
面中央部に半導体素子4を搭載するための搭載部1bを
有しており、搭載部1b上にはタングステンやモリブデ
ン等の金属粉末メタライズから成るダイアタッチメタラ
イズ層5が被着されている。このダイアタッチメタライ
ズ層5は、半導体素子4を搭載部1b上に固着するため
の下地金属として機能し、通常であれば、1〜10μm程
度の厚みのニッケルめっき層および0.1〜3μm程度の
厚みの金めっき層が順次被着されている。そして、この
ダイアタッチメタライズ層5上に半導体素子4を金−シ
リコンろう等のろう材を介して接合することにより半導
体素子4が搭載部1b上に固着される。
外周部から下面の一端側にかけて導出する複数のメタラ
イズ配線導体6を有している。メタライズ配線導体6
は、タングステンやモリブデン等の金属粉末メタライズ
から成り、通常であれば、1〜10μm程度の厚みのニッ
ケルめっき層および0.1〜3μm程度の厚みの金めっき
層が順次被着されている。このメタライズ配線導体6
は、凹部1a内に収容される半導体素子4の各電極をパ
ッケージ本体1の外側に電気的に導出させるための導電
路として機能し、その凹部1a内に位置する部位には半
導体素子4の各電極がボンディングワイヤー7を介して
電気的に接続される。そして、メタライズ配線導体6で
パッケージ本体1下面の一端側に導出した部位は後述す
るリードフレーム2の外部リード端子2bがろう付けさ
れるメタライズパッド6aを形成している。
ク原料粉末に適当な有機バインダー・溶剤・可塑剤・分
散剤等を添加混合したセラミックスラリーをドクターブ
レード法を採用してシート状に形成することによって複
数枚のセラミックグリーンシートを得、これらのセラミ
ックグリーンシートに適当な打ち抜き加工を施すととも
にダイアタッチメタライズ層5用やメタライズ配線導体
6用のメタライズペーストを所定のパターンに印刷塗布
し、しかる後、これらのセラミックグリーンシートを積
層および切断してパッケージ本体1用の生セラミック成
形体を得、最後にこの生セラミック成形体を高温で焼成
することによって製作される。
レーム2が配設されている。リードフレーム2は、図3
に上面図で示すように、鉄−ニッケル−コバルト合金や
鉄−ニッケル合金から成る略平板であり、略四角形状の
枠部2aと、この枠部2aの内縁の一方から他方に向け
て一列に並んで延びる複数の外部リード端子2bとから
構成されている。
ード端子2bの先端部がパッケージ本体1の一端側下面
に形成されたメタライズパッド6aに銀−銅ろう等のろ
う材を介して接合されているとともに、この外部リード
端子2bの先端と対向する側の枠部2a上にパッケージ
本体1の他端側が重なるように配置されている。
ッケージによれば、外部リード端子2bの先端部がパッ
ケージ本体1の一端側下面に形成されたメタライズパッ
ド6aに接合されているとともに、この外部リード端子
2bの先端と対向する側の枠部2a上にパッケージ本体
1の他端側が配置されていることから、これをヒーター
ブロック上に載置した場合、パッケージ本体1の両端部
が外部リード端子2bと枠部2aとで支持されることと
なり、そのためがたつきが発生することは一切ない。し
たがって、画像認識装置によりパッケージ本体1の外周
縁を正確に認識してその画像データを基に半導体素子4
を搭載部1b上に正確に搭載することができるととも
に、外部リード端子2bの先端部および枠部2aの両方
を介してパッケージ本体1にヒーターブロックの熱を良
好に伝達させて半導体素子4を搭載部1bに強固に接合
することができる。
でリードフレーム2に重なった少なくとも2つの角部と
リードフレーム2上面とのコントラスト比を20%以上と
なるようにしておくと、画像認識装置によりパッケージ
本体1の外周縁を上方から認識させる際にパッケージ本
体1の上面外周縁でリードフレーム2に重なった少なく
とも2つの角部とリードフレーム2上面とのコントラス
ト比によりパッケージ本体1の外周縁の少なくとも2つ
の角部を極めて良好に認識することができる。したがっ
て、パッケージ本体1の上面外周縁でリードフレーム2
に重なった少なくとも2つの角部とリードフレーム2上
面とのコントラスト比は20%以上となるようにしておく
ことが好ましい。なお、パッケージ本体1の外周縁でリ
ードフレーム2に重なった少なくとも2つの角部とリー
ドフレーム2上面とのコントラスト比を20%以上となる
ようにするには、パッケージ本体1用のセラミックス材
料に例えば、タングステンやモリブデン・酸化クロム等
の着色剤を添加して着色してこれをパッケージ本体1の
外周縁に露出させたり、リードフレーム2表面に金めっ
き等のめっきを施すこと等により両者のコントラスト比
を20%以上とする方法が採用され得る。
ケージ本体1の他端側との重なりの幅Wが1mm未満で
は、本発明の半導体素子収納用パッケージをヒーターブ
ロック上に載置した場合に、ヒーターブロックからの熱
を枠部2aを介してパッケージ本体1に良好に伝達する
ことが困難となる傾向にある。したがって、リードフレ
ーム2の枠部2aとパッケージ本体1の他端側との重な
りの幅Wは1mm以上であることが好ましい。
みが0.1〜0.3mm程度の鉄−ニッケル−コバルト合金等
の板材に打ち抜き加工やエッチング加工を施すことによ
って製作される。また、リードフレーム2の各外部リー
ド端子2bの先端部とパッケージ本体1下面のメタライ
ズパッド6aとを接合するには、メタライズパッド6a
に1〜10μm程度の厚みのニッケルめっき層を予め被着
させておくとともに、メタライズパッド6aと外部リー
ド端子2b先端部とを両者の間に厚みが0.02〜0.1mm
程度の箔状のろう材を挟んで位置決めするとともに、こ
れをろう材の溶融温度以上の温度に加熱してろう材を一
旦溶融させた後、冷却してろう材を固化させることによ
りろう付けする方法が採用される。
3を接合するための金属枠体8が取着されており、この
金属枠体8上には蓋体3がシームウエルド法等の溶接に
より接合される。金属枠体8は、鉄−ニッケル−コバル
ト合金等の金属から成り、パッケージ本体1の上面にタ
ングステンやモリブデン等の金属粉末メタライズから成
る枠状のメタライズ金属層9を予め被着させておくとと
もに、このメタライズ金属層9に銀−銅ろう等のろう材
を介して接合することによりパッケージ本体1上面に取
着されている。なお、メタライズ金属層9は、パッケー
ジ本体1用のセラミックグリーンシートにメタライズ金
属層9用のメタライズペーストを所定のパターンに印刷
塗布し、これをパッケージ本体1用の生セラミック成形
体とともに焼成することによってパッケージ本体1の上
面に被着形成される。
ろう付けするには、メタライズ金属層9に予め1〜10μ
m程度の厚みのニッケルめっき層を被着させておくとと
もに、メタライズ金属層9と金属枠体8とを間に厚みが
0.02〜0.1mm程度のろう材箔を挟んで位置決めし、こ
れらをろう材の溶融温度以上の温度に加熱して一旦ろう
材を溶融させた後、冷却してろう材を固化させることに
よりろう付けする方法が採用され得る。なお、通常であ
れば、ろう付け後のメタライズ金属層9・金属枠体8お
よびろう材の露出表面にはこれらが酸化腐食するのを防
止するために厚みが1〜10μm程度のニッケルめっきお
よび厚みが0.1〜3μm程度の金めっき層が順次被着さ
れている。
は、鉄−ニッケル−コバルト合金や鉄−ニッケル合金等
の金属から成る窓枠3aにガラスやサファイア等の透光
性材料から成るレンズ3bが嵌着されて成り、金属枠体
8の上面にシームウエルド法等の溶接により接合される
ことによりパッケージ本体1との間に半導体素子4を気
密に封止するとともにレンズ3bを透して外部と半導体
素子4との間で光の信号の授受を可能とする。
ケージによれば、これをヒーターブロック上に搭載する
とともにパッケージ本体1の外周縁を画像認識装置によ
り認識し、その画像データを基に半導体素子4を搭載部
1bに位置決めして搭載固定し、しかる後、半導体素子
4の各電極とメタライズ配線導体6とをボンディングワ
イヤー7を介して電気的に接続し、最後にパッケージ本
体1の上面に取着させた金属枠体8上に蓋体3をシーム
ウエルド法により接合することにより、内部に半導体素
子4が気密に封止される。そして、リードフレーム2の
枠部2aを切除して各外部リード端子2bを電気的に独
立させ、この外部リード端子2bを外部電気回路基板の
配線導体に半田を介して接続することにより内部に収容
する半導体素子4が外部電気回路に電気的に接続される
こととなる。
限定されるものではなく、本発明の要旨を逸脱しない範
囲であれば、種々の変更は可能であり、例えば上述の実
施の形態例では、1個のパッケージ本体1およびリード
フレーム2について説明したが、例えば図4に上面図で
示すように、複数個のリードフレームを連結した連結リ
ードフレーム2Sに複数個のパッケージ本体1を接合し
た多数個取りの半導体素子収納用パッケージに本発明を
適用してもよい。
よれば、パッケージ本体の一端側下面に形成されたメタ
ライズパッドに外部リード端子が接合されているととも
に、パッケージ本体の他端側がリードフレームの枠部上
に配置されていることから、これをヒーターブロック上
に載置した際に、パッケージ本体の一端側が外部リード
端子で支持されるとともに他端側が枠部で支持されるの
でパッケージががたつくことがない。したがって、パッ
ケージ本体の外周縁を画像認識装置により正確に認識す
ることができるとともに、ヒーターブロックからの熱を
パッケージ本体に良好に伝達させることができ、その結
果、半導体素子をパッケージ本体の搭載部に正確かつ強
固に搭載固定することができる。
形態の一例を示す断面図である。
3を除く上面図である。
使用されるリードフレーム2の上面図である。
形態の他の例を示す上面図である。
ある。
13を除く上面図である。
Claims (1)
- 【請求項1】 上面に半導体素子が搭載される搭載部を
有し下面の一端側に複数のメタライズパッドが形成され
たパッケージ本体に、枠部および該枠部の内縁の一辺に
一列に並んで対向する辺に向けて延出する複数の外部リ
ード端子を有する略平板状のリードフレームを、前記パ
ッケージ本体の下面の他端側を前記リードフレームの前
記対向する辺側の前記枠部上に配置して前記メタライズ
パッドに前記外部リード端子を接合して取着してあるこ
とを特徴とする半導体素子収納用パッケージ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000252242A JP4511002B2 (ja) | 2000-08-23 | 2000-08-23 | 半導体素子収納用パッケージの製造方法 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009088568A (ja) * | 2004-03-24 | 2009-04-23 | Hewlett-Packard Development Co Lp | 電子デバイス内にチャンバを形成するための方法およびそれにより形成されるデバイス |
JP2019169675A (ja) * | 2018-03-26 | 2019-10-03 | 京セラ株式会社 | セラミック回路基板、パッケージおよび電子装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08255861A (ja) * | 1995-03-17 | 1996-10-01 | Fujitsu Ltd | 回路基板の製造方法と回路検査装置 |
-
2000
- 2000-08-23 JP JP2000252242A patent/JP4511002B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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JPH08255861A (ja) * | 1995-03-17 | 1996-10-01 | Fujitsu Ltd | 回路基板の製造方法と回路検査装置 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009088568A (ja) * | 2004-03-24 | 2009-04-23 | Hewlett-Packard Development Co Lp | 電子デバイス内にチャンバを形成するための方法およびそれにより形成されるデバイス |
JP2019169675A (ja) * | 2018-03-26 | 2019-10-03 | 京セラ株式会社 | セラミック回路基板、パッケージおよび電子装置 |
JP7033974B2 (ja) | 2018-03-26 | 2022-03-11 | 京セラ株式会社 | セラミック回路基板、パッケージおよび電子装置 |
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