JP2002056685A - メモリ回路 - Google Patents

Abstract

(57)【要約】 【課題】 偶数アドレスブロック２０１と奇数アドレス
ブロック２０２に分かれ、連続する２ワードを並列に読
み出すことが可能なメモリにおいて、２ｎ＋１、２ｎ＋
２の組み合わせで２ｎ＋１がメモリの最大アドレスの場
合も読み出しが可能なメモリ回路を提供する。 【解決手段】 メモリの最大アドレス＋１のデータを格
納するレジスタ２０９を設け、偶数アドレスブロック２
０１の出力とレジスタ２０９の出力のどちらかを選択す
る出力セレクタ２１０を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は高速処理を要するプ
ロセッサのメモリ回路に関するものである。

【０００２】

【従来の技術】以下従来のメモリ回路について説明す
る。

【０００３】まず、図面の説明を行う。図６は従来のメ
モリ回路であり、１０１はメモリアレイで偶数アドレス
が割り当てられている（以下、１０１を偶数アドレスブ
ロックと表す。）。１０２はメモリアレイで奇数アドレ
スが割り当てられている（以下、１０２を奇数アドレス
ブロックと表す。）。ここでは、メモリは１ワード１６
ビットで容量は６４ワードとして説明する。A1〜A5はア
ドレス入力で、A0の代わりに偶数アドレスブロックのイ
ネーブル信号CSEと奇数アドレスのイネーブル信号CSOが
入力される。１０３はロウデコーダで、偶数アドレスブ
ロック１０１のワードラインWE0〜WE7と奇数アドレスブ
ロック１０２のワードラインWO0〜WO7を出力する。１０
４はカラムデコーダで、偶数アドレスブロック１０１の
カラム選択信号CE0〜CE3と奇数アドレスブロック１０２
のカラム選択信号CO0〜CO3を出力する。１０５はカラム
セレクタで１６ｘ４本のビットラインBE0 0〜BE15 3を
入力し、１６本の出力BE0〜BE15を出力する。１０６は
カラムセレクタで１６ｘ４本のビットラインBO0 0〜BO1
5 3を入力し、１６本の出力BO0〜BO15を出力する。１０
７は出力ラッチでBE0〜BE15を入力としDE0〜DE15を出力
する。１０８は出力ラッチでBO0〜BO15を入力としDO0〜
DO15を出力する。１１１〜１２５は論理ゲートである。

【０００４】図６のアドレス配置図は図７のようになっ
ている。

【０００５】以下、図６、図７を参照しながら従来のメ
モリ回路の動作を説明する。

【０００６】まず、メモリから任意の１ワード、例とし
てアドレス“２６”を読み出す場合を例に上げて説明す
る。“２６”を読み出す場合、アドレスA1〜A3がロウデ
コーダ１０３でデコードされWE3とWO3が“１”となる。
また、アドレスA4〜A5がカラムデコーダ１０４でデコー
ドされCE2とCO2が“１”となるためカラムセレクタ１０
５でビットラインBE0 2〜BE15 2が選択され、カラムセ
レクタ１０６でBO0 2〜BO15 2が選択される。“２６”
は偶数アドレスのためCSEが“１”となり、出力ラッチ
１０７が動作し、DE0〜DE15からデータが出力される。C
SOは“０”となり出力ラッチ１０８は動作しない。

【０００７】次に、メモリから連続した２ワードを読み
出す場合を説明する。ここでは、偶数、奇数の順に連続
した２ワードの読み出しを例に上げる。偶数、奇数の順
に連続した２ワードの読み出しでは、偶数アドレスを２
ｎとすると、それに続く奇数アドレス２ｎ＋１の組み合
わせになる。例としてアドレス“２６”“２７”につい
て説明する。この時、ロウデコーダ１０３によってWE
3、WO3が“１”になる。カラムデコーダ１０４でCE2とC
O2が“１”になり、カラムセレクタ１０５でビットライ
ンBE0 2〜BE15 2が選択され、カラムセレクタ１０６でB
O0 2〜BO15 2が選択される。このように偶数アドレスブ
ロック１０１ではアドレス“２６”が、奇数アドレスブ
ロック１０２ではアドレス“２７”が選択される。さら
に２ワード読み出しのため、CSE、CSOが同時に“１”と
なり、出力ラッチ１０７，１０８が両方動作し、DE0〜D
E15から偶数側データが、DO0〜DO15から奇数側データが
出力される。

【０００８】次に、メモリから連続した２ワードのう
ち、奇数、偶数の順に連続した２ワードの読み出しにつ
いて説明する。奇数アドレス２ｎ＋１と偶数アドレス２
ｎ＋２を読み出す場合、第１例としてアドレス“２７”
“２８”を読み出す場合は、まずワードラインとしてWE
3とWO3が“１”になり、カラム選択信号としてCE2とCO2
が“１”になる。ここでSFTを“１”とする。すると奇
数アドレスブロック１０２側は通常の２ワード読み出し
と同様にアドレス“２７”が読み出されるが偶数アドレ
スブロック１０１側はワードラインがシフトしてWX7が
“１”となる。このとき論理ゲート１１１の出力が
“１”になるので、カラム選択信号はそのままCX2が
“１”となり、アドレス“２８”が読み出される。次に
第２例として“２Ｆ”“３０”を読み出す場合は、ワー
ドラインとしてWE7とWO7が“１”となり、カラム選択信
号としてCE2とCO2が“１”となる。奇数アドレスブロッ
ク１０２側はそのまま“２Ｆ”が読み出されるが偶数ア
ドレスブロック１０１側はWE7が０ビット目に戻りWX0が
“１”となり、さらに論理ゲート２１０の出力が“１”
となりCE2もシフトされCX3が“１”となる。このように
してアドレス“２Ｆ”“３０”を読み出すことができ
る。

【０００９】以上の説明からも明らかなように、従来の
メモリ回路では、１ワード、奇数、偶数と連続した２ワ
ード、偶数、奇数と連続した２ワードの読み出しが可能
であった。

【００１０】

【発明が解決しようとする課題】しかしながら、上記従
来の構成ではワードラインとカラム選択信号が共に最上
位ビットを指している場合、すなわちアドレス２ｎ＋１
がメモリブロックの最大アドレスの場合は、アドレス２
ｎ＋２がメモリブロック内に存在しないためシフト回路
の追加のみでは読み出すことができない。

【００１１】本発明は上記課題を解決するものであり、
ワードラインとカラム選択信号が共に最上位ビットを指
している場合でも読み出し可能なメモリ回路を提供する
ことを目的とする。

【００１２】

【課題を解決するための手段】この目的を達成するため
に本発明の請求項１記載のメモリ回路は、第１のメモリ
アレイのワードラインを１行シフトすることができる第
１のシフト回路と、第１のメモリアレイのカラム選択信
号を１列シフトすることができる第２のシフト回路と、
第１のメモリアレイの最大アドレスより１大きいアドレ
スが割り当てられているレジスタとを備え、第１のメモ
リアレイ及び第２のメモリアレイから連続した２ワード
を読み出す際、ワードラインの最上位ビット以外のワー
ドラインが選択されている時は第１のシフト回路はワー
ドラインを１行シフトし、ワードラインの最上位ビット
が選択され且つカラム選択信号の最上位ビット以外が選
択されている時は第２のシフト回路はカラム選択信号を
１列シフトすると共にワードラインの最下位ビットを選
択し、ワードラインの最上位ビットが選択され且つカラ
ム選択信号の最上位ビットが選択されている時は第１の
メモリアレイの出力としてレジスタを選択する機能を備
えたことを特徴とするものである。

【００１３】この構成により、アドレス２ｎ＋１がメモ
リの最大アドレスも含めて２ｎ＋１，２ｎ＋２の２ワー
ドを同時に読み出すことを可能にしている。

【００１４】また、本発明の請求項２の発明は、第１の
メモリアレイのワードラインを１行シフトすることがで
きる第１のシフト回路と、第１のメモリアレイのカラム
選択信号を１列シフトすることができる第２のシフト回
路と、第１のメモリアレイの最大アドレスより１大きい
アドレスが割り当てられているレジスタとを備え、第１
のメモリアレイ及び第２のメモリアレイから連続した２
ワードを読み出す際、カラム選択信号の最上位ビット以
外のカラム選択信号が選択されている時は第２のシフト
回路はカラム選択信号を１列シフトし、カラム選択信号
の最上位ビットが選択され且つワードラインの最上位ビ
ット以外が選択されている時は第１のシフト回路はワー
ドラインを１行シフトすると共にカラム選択信号の最下
位ビットを選択し、カラム選択信号の最上位ビットが選
択され且つワードラインの最上位ビットが選択されてい
る時は第１のメモリアレイの出力としてレジスタを選択
する機能を備えたことを特徴とするものであり、請求項
１と同様の作用を有する。

【００１５】また、本発明の請求項３の発明は、偶数ア
ドレスが割り当てられている第１のメモリアレイと、奇
数アドレスが割り当てられている第２のメモリアレイと
を有し、前記第１及び第２のメモリアレイのそれぞれが
ロウ方向に２ずつ増加するようにアドレスが配列された
メモリ回路において、第１のメモリアレイのワードライ
ンを１行シフトするシフト回路と、第１のメモリアレイ
がメモリ容量に必要な分より１行多いメモリアレイを有
し、第１のメモリアレイのワードラインをシフト回路に
よりシフトし、第１のメモリアレイからアドレス２ｎ＋
２（ｎは自然数）のデータを、また、第２のメモリアレ
イからアドレス２ｎ＋１のデータとを同時に読み出す機
能を備えたものであり、請求項１と同様の作用を有す
る。

【００１６】

【発明の実施の形態】以下本発明の実施の形態につい
て、図面を参照しながら説明する。

【００１７】（実施の形態１）本発明の実施の形態１に
ついて説明する。

【００１８】まず、図面の説明を行う。図１は本発明の
実施の形態１のメモリ回路であり、２０１はメモリアレ
イで偶数アドレスが割り当てられている（以下、２０１
を偶数アドレスブロックと表す。）。２０２はメモリア
レイで奇数アドレスが割り当てられている（以下、２０
２を奇数アドレスブロックと表す。）。メモリは１ワー
ド１６ビットで容量は６４ワードとする。A1〜A5はアド
レス入力で、A0の代わりに偶数アドレスブロックのイネ
ーブル信号CSEと奇数アドレスブロック２０２のイネー
ブル信号CSOが入力される。２０３はロウデコーダで、
偶数アドレスブロック２０１のワードラインWE0〜WE7と
奇数アドレスブロック２０２のワードラインWO0〜WO7を
出力する。２０４はカラムデコーダで、偶数アドレスブ
ロック２０１のカラム選択信号CE0〜CE3と奇数アドレス
ブロック２０２のカラム選択信号CO0〜CO3を出力する。
２０５はカラムセレクタで１６ｘ４本のビットラインBE
0 0〜BE15 3を入力し、１６本の出力BE0〜BE15を出力す
る。２０９は１６ビットの読み書き可能なレジスタであ
るが、書き込み経路は省略している。２１０は出力セレ
クタである。２０６はカラムセレクタで１６ｘ４本のビ
ットラインBO0 0〜BO15 3を入力し、１６本の出力BO0〜
BO15を出力する。２０７は出力ラッチでBE0〜BE15を入
力としDE0〜DE15を出力する。２０８は出力ラッチでBO0
〜BO15を入力としDO0〜DO15を出力する。２１１〜２２
６は論理ゲートである。

【００１９】アドレス配置図は図７のアドレス配置図を
従来例と共通に使用する。

【００２０】以下、図１、図７を参照しながらその動作
を説明する。まず、メモリから１ワードを読み出す場
合、および偶数アドレス２ｎと奇数アドレス２ｎ＋１の
２ワードを連続して読み出す場合は切り替え信号SFTを
“０”にする。このとき偶数アドレス側のワードライン
およびカラム選択信号はシフトが行われずWX0〜WX7とWE
0〜WE7、CX0〜CX3とCE0〜CE3のそれぞれのビットが同じ
論理になり、従来例と同様の動作になる。

【００２１】次に奇数アドレス２ｎ＋１と偶数アドレス
２ｎ＋２を連続して読み出す場合、第１例として“２
７”“２８”を読み出す場合は、まずワードラインとし
てWE3とWO3が“１”になり、カラム選択信号としてCE2
とCO2が“１”になる。ここでSFTを“１”とする。する
と奇数アドレス側は通常の2ワード読み出しと同様にア
ドレス“２７”が読み出されるが偶数アドレス側はワー
ドラインがシフトしてWX7が“１”となる。カラム選択
信号はそのままCX2が“１”となる。このとき出力選択
信号REGSELは“０”であり出力セレクタでカラムセレク
タ側が選択されてアドレス“２８”が読み出される。

【００２２】次に、奇数アドレス２ｎ＋１と偶数アドレ
ス２ｎ＋２を連続して読み出す場合の第２例として“２
Ｆ”“３０”を用いて説明する。“２Ｆ”“３０”を連
続して読み出す場合、ワードラインとしてWE7とWO7が
“１”となり、カラム選択信号としてCE2とCO2が“１”
となる。奇数アドレス側はそのまま“２Ｆ”が読み出さ
れるが偶数アドレス側はWE7がシフトされWX0が“１”と
なり、さらにCE2もシフトされCX3が“１”となる。この
とき出力選択信号REGSELは“０”であり出力セレクタで
カラムセレクタ側が選択されてアドレス“３０”が読み
出される。

【００２３】次に第３例としてアドレス“３Ｆ”“４
０”を読み出す場合であるが、“４０”はメモリ容量の
外になるため、あらかじめレジスタ２０９に格納してお
く。格納方法は特別なものではなく説明は省略する。ワ
ードラインとしてWE7とWO7が“１”となり、カラム選択
信号としてCE3とCO3が“１”となる。奇数アドレス側は
そのまま“３Ｆ”が読み出されるが、偶数アドレス側は
出力選択信号REGSELが“１”となり、出力セレクタでレ
ジスタ側が選択されてアドレス“４０”のデータが読み
出される。このようにして奇数アドレスがメモリの最終
アドレスのとき、それに続く偶数アドレスも同時に読み
出すことができる。

【００２４】以上の説明からも明らかなように、本実施
の形態では、連続する２ワードがどのようなアドレスで
あっても、並列に読み出すことができる。

【００２５】（実施の形態２）本発明の実施の形態２に
ついて説明する。

【００２６】まず、図面の説明を行う。図２は本発明の
実施の形態２のメモリ回路であり、３０１はメモリアレ
イで偶数アドレスが割り当てられている（以下、３０１
を偶数アドレスブロックと表す。）。３０２はメモリア
レイで奇数アドレスが割り当てられている（以下、３０
２を奇数アドレスブロックと表す。）。メモリは１ワー
ド１６ビットで容量は６４ワードとする。A1〜A5はアド
レス入力で、A0の代わりに偶数アドレスブロックのイネ
ーブル信号CSEと奇数アドレスのイネーブル信号CSOが入
力される。３０３はロウデコーダで、偶数アドレスブロ
ック３０１のワードラインWE0〜WE7と奇数アドレスブロ
ック３０２のワードラインWO0〜WO7を出力する。３０４
はカラムデコーダで、偶数アドレスブロック３０１のカ
ラム選択信号CE0〜CE3と奇数アドレスブロック３０２の
カラム選択信号CO0〜CO3を出力する。３０５はカラムセ
レクタで１６ｘ４本のビットラインBE0 0〜BE15 3を入
力し、１６本の出力BE0〜BE15を出力する。３０９は１
６ビットの読み書き可能なレジスタであるが、書き込み
経路は省略している。３１０は出力セレクタである。３
０６はカラムセレクタで１６ｘ４本のビットラインBO0
0〜BO15 3を入力し、１６本の出力BO0〜BO15を出力す
る。３０７は出力ラッチでBE0〜BE15を入力としDE0〜DE
15を出力する。３０８は出力ラッチでBO0〜BO15を入力
としDO0〜DO15を出力する。３１１〜３２６は論理ゲー
トである。

【００２７】図２のアドレス配置は図３のようになる。

【００２８】以下、図２、図３を参照しながらその動作
を説明する。まず、メモリから１ワードを読み出す場
合、および、偶数アドレス２ｎと奇数アドレス２ｎ＋１
の２ワードを連続して読み出す場合は切り替え信号SFT
を“０”にする。このとき偶数アドレスブロック３０１
側のワードラインおよびカラム選択信号はシフトが行わ
れずWX0〜WX7とWE0〜WE7、CX0〜CX3とCE0〜CE3のそれぞ
れのビットが同じ論理になり、従来例と同様の動作にな
る。

【００２９】次に奇数アドレス２ｎ＋１と偶数アドレス
２ｎ＋２を連続して読み出す場合、第１例として“１
Ｄ”“１Ｅ”を読み出す場合は、まずワードラインとし
てWE3とWO3が“１”になり、カラム選択信号としてCE2
とCO2が“１“になる。ここでSFTを“１”とする。する
と奇数アドレス側は通常の２ワード読み出しと同様にア
ドレス“１Ｄ”が読み出されるが偶数アドレス側はカラ
ム選択信号がシフトしてCX3が“１”となる。ワードラ
インはそのままWX3が“１”となる。このとき出力選択
信号REGSELは“０”であり出力セレクタでカラムセレク
タ側が選択されてアドレス“１Ｅ”が読み出される。

【００３０】次に、奇数アドレス２ｎ＋１と偶数アドレ
ス２ｎ＋２を連続して読み出す場合の第２例として“１
Ｆ”“２０”を読み出す場合は、ワードラインとしてWE
3とWO3が“１”となり、カラム選択信号としてCE3とCO3
が“１”となる。奇数アドレスブロック３０２側はその
まま“１Ｆ”が読み出されるが偶数アドレス側はCE3が
シフトされCX0が“１”となり、さらにWE3もシフトされ
WX4が“１”となる。このとき出力選択信号REGSELは
“０”であり出力セレクタでカラムセレクタ側が選択さ
れてアドレス“２０”が読み出される。

【００３１】次に、第３例としてアドレス“３Ｆ”“４
０”を読み出す場合であるが、“４０”はメモリ容量の
外になるため、あらかじめレジスタ３０９に格納してお
く。格納方法は特別なものではなく説明は省略する。ワ
ードラインとしてWE7とWO7が“１”となり、カラム選択
信号としてCE3とCO3が“１”となる。奇数アドレス側は
そのまま“３Ｆ”が読み出されるが、偶数アドレスブロ
ック３０１側は出力選択信号REGSELが“１”となり、出
力セレクタでレジスタ側が選択されてアドレス“４０”
のデータが読み出される。このようにして奇数アドレス
がメモリの最終アドレスのとき、それに続く偶数アドレ
スも同時に読み出すことができる。

【００３２】以上の説明からも明らかなように、本実施
の形態では、連続する２ワードがどのようなアドレスで
あっても、並列に読み出すことができる。

【００３３】（実施の形態３）本発明の実施の形態３に
ついて説明する。

【００３４】まず、図面の説明を行う。図４は本発明の
実施の形態３のROM回路であり、４０１はメモリアレイ
で偶数アドレスが割り当てられている（以下、４０１を
偶数アドレスブロックと表す。）。４０２はメモリアレ
イで奇数アドレスが割り当てられている（以下、４０２
を奇数アドレスブロックと表す。）。メモリは１ワード
１６ビットで容量は６４ワードとする。A1〜A5はアドレ
ス入力で、A0の代わりに偶数アドレスブロックのイネー
ブル信号CSEと奇数アドレスのイネーブル信号CSOが入力
される。４０３はロウデコーダで、偶数アドレスブロッ
ク４０１のワードラインWE0〜WE7と奇数アドレスブロッ
ク４０２のワードラインWO0〜WO7を出力する。４０４は
カラムデコーダで、偶数アドレスブロック４０１のカラ
ム選択信号CE0〜CE3と奇数アドレスブロック４０２のカ
ラム選択信号CO0〜CO3を出力する。４０５はカラムセレ
クタで１６ｘ４本のビットラインBE0 0〜BE15 3を入力
し、１６本の出力BE0〜BE15を出力する。４０６はカラ
ムセレクタで１６ｘ４本のビットラインBO0 0〜BO15 3
を入力し、１６本の出力BO0〜BO15を出力する。４０７
は出力ラッチでBE0〜BE15を入力としDE0〜DE15を出力す
る。４０８は出力ラッチでBO0〜BO15を入力としDO0〜DO
15を出力する。４１１〜４２０は論理ゲートである。

【００３５】図５はアドレス配置図であり、偶数アドレ
スブロック４０１は従来のメモリ回路の容量より１行多
いメモリアレイを持つ。アドレスが重複するメモリセル
には同一のデータが記録されている。

【００３６】以下、図４、図５を参照しながらその動作
を説明する。まず、メモリから１ワードを読み出す場
合、および偶数アドレス２ｎと奇数アドレス２ｎ＋１の
２ワードを読み出す場合は切り替え信号SFTを“０”に
する。このとき偶数アドレスブロック４０１側のワード
ラインおよびカラム選択信号はシフトが行われずWX0〜W
X8とWE0〜WE7のビットが同じ論理になり、従来例と同様
の動作になる。

【００３７】次に奇数アドレス２ｎ＋１と偶数アドレス
２ｎ＋２を読み出す場合、第１例として“２７”“２
８”を読み出す場合は、まずワードラインとしてWE3とW
O3が“１”になり、カラム選択信号としてCE2とCO2が
“１”になる。ここでSFTを“１”とする。すると奇数
アドレスブロック４０２側は通常の２ワード読み出しと
同様にアドレス“２７”が読み出されるが偶数アドレス
ブロック４０１側はワードラインがシフトしてWX7が
“１”となる。カラム選択信号はそのままCE2が“１”
となり、アドレス“２８”が読み出される。

【００３８】次に第２例として“２Ｆ”“３０”を読み
出す場合は、ワードラインとしてWE7とWO7が“１”とな
り、カラム選択信号としてCE2とCO2が“１”となる。奇
数アドレス側はそのまま“２Ｆ”が読み出されるが偶数
アドレス側はWE7がシフトされWX8が“１”となりアドレ
ス“３０”が読み出し可能となる。さらに第３例として
“３Ｆ”“４０”を読み出す場合ワードラインとしてWE
7とWO7が“１”となり、カラム選択信号としてCE3とCO3
が“１”となる。奇数アドレス側はそのまま“３Ｆ”が
読み出されるが偶数アドレスブロック４０１側はWE7が
シフトされWX8が“１”となりアドレス“４０”が読み
出し可能となる。

【００３９】以上の説明からも明らかなように、本実施
の形態では、連続する２ワードがどのようなアドレスで
あっても、並列に読み出すことができる。

【００４０】なお、上記で説明した実施の形態１〜３に
ついては、偶数アドレス、奇数アドレスの順にアドレス
が配置されているため、偶数アドレスブロック側にシフ
ト回路を設けているが、奇数アドレス、偶数アドレスの
順にアドレスが配置されている場合は、奇数アドレスブ
ロック側にシフト回路を設けることに同様の効果が得ら
れるのは言うまでもない。

【００４１】

【発明の効果】以上のように本発明のメモリ回路は、ア
ドレスが連続する２ワード同時読み出しにおいて、奇数
アドレス、偶数アドレスの順で読み出す場合にも奇数ア
ドレスがメモリブロックの最大アドレスも含めてどのよ
うな場合でも読み出しを可能にすることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１のメモリ回路のブロック
図

【図２】本発明の実施の形態２のメモリ回路のブロック
図

【図３】本発明の実施の形態２におけるアドレス配置図

【図４】本発明の実施の形態３のメモリ回路におけるブ
ロック図

【図５】本発明の実施の形態３におけるアドレス配置図

【図６】従来のメモリ回路のブロック図

【図７】従来のメモリ回路のアドレス配置図

【符号の説明】

１０１ 偶数アドレスブロック １０２ 奇数アドレスブロック １０３ ロウデコーダ １０４ カラムデコーダ １０５，１０６ カラムセレクタ １０７，１０８ 出力ラッチ １１１〜１２５ 論理ゲート ２０１ 偶数アドレスブロック ２０２ 奇数アドレスブロック ２０３ ロウデコーダ ２０４ カラムデコーダ ２０５，２０６ カラムセレクタ ２０７，２０８ 出力ラッチ ２０９ レジスタ ２１０ 出力セレクタ ２１１〜２２６ 論理ゲート ３０１ 偶数アドレスブロック ３０２ 奇数アドレスブロック ３０３ ロウデコーダ ３０４ カラムデコーダ ３０５，３０６ カラムセレクタ ３０７，３０８ 出力ラッチ ３０９ レジスタ ３１０ 出力セレクタ ３１１〜３２６ 論理ゲート ４０１ 偶数アドレスブロック ４０２ 奇数アドレスブロック ４０３ ロウデコーダ ４０４ カラムデコーダ ４０５，４０６ カラムセレクタ ４０７，４０８ 出力ラッチ ４１１〜４２０ 論理ゲート

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B015 HH01 JJ21 KA27 KA28 KA38 MM10 PP01 5B024 AA11 AA15 BA18 BA21 BA29 CA07 5B025 AD01 AD02 AD05 AE00

Claims (3)

【特許請求の範囲】
1. 【請求項１】 偶数アドレスまたは奇数アドレスのどち
   らか一方が割り当てられている第１のメモリアレイと、
   前記第１のメモリアレイと異なるアドレスが割り当てら
   れている第２のメモリアレイとを有し、前記第１及び第
   ２のメモリアレイのそれぞれがロウ方向に２ずつ増加す
   るようにアドレスが配列されたメモリ回路において、 前記第１のメモリアレイのワードラインを１行シフトす
   ることができる第１のシフト回路と、 前記第１のメモリアレイのカラム選択信号を１列シフト
   することができる第２のシフト回路と、 前記第１のメモリアレイの最大アドレスより１大きいア
   ドレスが割り当てられているレジスタとを備え、 前記第１のメモリアレイ及び前記第２のメモリアレイか
   ら連続した２ワードを読み出す際、 ワードラインの最上位ビット以外のワードラインが選択
   されている時は前記第１のシフト回路はワードラインを
   １行シフトし、 ワードラインの最上位ビットが選択され且つカラム選択
   信号の最上位ビット以外が選択されている時は前記第２
   のシフト回路はカラム選択信号を１列シフトすると共に
   ワードラインの最下位ビットを選択し、 ワードラインの最上位ビットが選択され且つカラム選択
   信号の最上位ビットが選択されている時は前記第１のメ
   モリアレイの出力として前記レジスタを選択する機能を
   備えたことを特徴とするメモリセル回路。
2. 【請求項２】 偶数アドレスまたは奇数アドレスのどち
   らか一方が割り当てられている第１のメモリアレイと、
   前記第１のメモリアレイと異なるアドレスが割り当てら
   れている第２のメモリアレイとを有し、前記第１及び第
   ２のメモリアレイのそれぞれがカラム方向に２ずつ増加
   するようにアドレスが配列されたメモリ回路において、 前記第１のメモリアレイのワードラインを１行シフトす
   ることができる第１のシフト回路と、 前記第１のメモリアレイのカラム選択信号を１列シフト
   することができる第２のシフト回路と、 前記第１のメモリアレイの最大アドレスより１大きいア
   ドレスが割り当てられているレジスタとを備え、 前記第１のメモリアレイ及び前記第２のメモリアレイか
   ら連続した２ワードを読み出す際、 カラム選択信号の最上位ビット以外のカラム選択信号が
   選択されている時は前記第２のシフト回路はカラム選択
   信号を１列シフトし、 カラム選択信号の最上位ビットが選択され且つワードラ
   インの最上位ビット以外が選択されている時は前記第１
   のシフト回路はワードラインを１行シフトすると共にカ
   ラム選択信号の最下位ビットを選択し、 カラム選択信号の最上位ビットが選択され且つワードラ
   インの最上位ビットが選択されている時は前記第１のメ
   モリアレイの出力として前記レジスタを選択する機能を
   備えたことを特徴とするメモリセル回路。
3. 【請求項３】 偶数アドレスが割り当てられている第１
   のメモリアレイと、奇数アドレスが割り当てられている
   第２のメモリアレイとを有し、前記第１及び第２のメモ
   リアレイのそれぞれがロウ方向に２ずつ増加するように
   アドレスが配列されたメモリ回路において、 前記第１のメモリアレイのワードラインを１行シフトす
   るシフト回路と、 前記第１のメモリアレイがメモリ容量に必要な分より１
   行多いメモリアレイを有し、 前記第１のメモリアレイのワードラインを前記シフト回
   路によりシフトし、前記第１のメモリアレイからアドレ
   ス２ｎ＋２（ｎは自然数）のデータを、また、第２のメ
   モリアレイからアドレス２ｎ＋１のデータとを同時に読
   み出す機能を備えたメモリ回路。