JP2002049333A

JP2002049333A - 発光装置および電気器具

Info

Publication number: JP2002049333A
Application number: JP2001142693A
Authority: JP
Inventors: Shunpei Yamazaki; 舜平山崎; Jun Koyama; 潤小山; Toru Takayama; 徹高山
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2000-05-12
Filing date: 2001-05-14
Publication date: 2002-02-15
Anticipated expiration: 2021-05-14
Also published as: JP5183838B2

Abstract

(57)【要約】（修正有）【課題】画質が明るく安価な発光装置およびそれを用
いた電気器具を提供する。【解決手段】同一の絶縁体上に画素部および駆動回路
を含む発光装置において、画素部および駆動回路は全て
ｎチャネル型の半導体素子で形成され、製造工程が簡略
化されている。また、画素部に設けられた発光素子は、
絶縁体から遠ざかる方向に放射されるため、ほぼ画素電
極（ＥＬ素子の陰極に相当する）全体が有効発光領域と
なる、従って、画素電極の面積を有効に活用した表示領
域とすることができ、画質が明るく安価な発光装置が得
られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、同一の絶縁体上に
画素部および画素部に信号を伝送するための駆動回路を
含む発光装置に関する。具体的には、一対の電極間に発
光性材料からなる薄膜を挟んだ素子（以下、発光素子と
いう）を有する装置（以下、発光装置という）に有効な
技術である。なお、有機ＥＬディスプレイや有機発光ダ
イオード（ＯＬＥＤ：Organic Light Emitting Diode）
は本発明の発光装置に含まれる。

【０００２】特に本発明は、陽極および陰極の間にＥＬ
（Electro Luminescence）が得られる発光性材料からな
る薄膜（以下、ＥＬ膜という）を挟んだ素子（以下、Ｅ
Ｌ素子という）を有する装置（以下、ＥＬ発光装置とい
う）に有効な技術である。

【０００３】なお、本発明に用いることのできる発光性
材料は、一重項励起もしくは三重項励起または両者の励
起を経由して発光（燐光および／または蛍光）するすべ
ての発光性材料を含む。

【０００４】また、本発明は電極間に液晶材料を挟んだ
素子（以下、液晶素子という）を有する装置（以下、液
晶表示装置という）に実施することも可能である。

【０００５】

【従来の技術】近年、アクティブマトリクス型ＥＬ発光
装置の開発が進んでいる。アクティブマトリクス型ＥＬ
発光装置は、画素部に設けられた各画素の各々に薄膜ト
ランジスタ（以下、ＴＦＴという）を設け、ＴＦＴによ
りＥＬ素子に流れる電流量を制御して各画素の発光輝度
を制御する。そのため、画素数が増えても各画素に均一
に電圧を供給できるので高精細な画像を得る場合に適し
ている。

【０００６】また、アクティブマトリクス型ＥＬ発光装
置の利点は、画素部に信号を伝送する駆動回路として、
シフトレジスタ、ラッチもしくはバッファといった回路
を同一の絶縁体上にＴＦＴで形成することが可能な点で
ある。これにより非常に小さく軽量なＥＬ発光装置を作
製することが可能となった。

【０００７】しかしながら、アクティブマトリクス型Ｅ
Ｌ発光装置はＴＦＴの製造工程が複雑であると、製造コ
ストが高くなるという問題を抱えていた。また、複数の
ＴＦＴを同時に形成するため、製造工程が複雑になると
歩留まりを確保することが難しい。特に駆動回路に動作
不良があると画素一列が動作しないといった線状欠陥を
引き起こすこともある。

【０００８】ここでアクティブマトリクス型ＥＬ発光装
置の基本的な構造を図１８（Ａ）、（Ｂ）に示す。図１
８（Ａ）において、基板１８０１上にはＥＬ素子に流れ
る電流を制御するためのＴＦＴ（以下、電流制御ＴＦＴ
という）１８０２が形成され、電流制御ＴＦＴ１８０２
には陽極１８０３が接続されている。また、陽極１８０
３の上には有機ＥＬ膜（ＥＬが得られる発光性有機材料
からなる薄膜）１８０４、陰極１８０５が形成され、陽
極１８０３、有機ＥＬ膜１８０４および陰極１８０５か
らなるＥＬ素子１８０６が形成されている。

【０００９】このとき、有機ＥＬ膜１８０４で生成され
た発光は陽極１８０３を透過して図中の矢印の方向に向
かって放射される。従って、電流制御ＴＦＴ１８０２は
観測者から見て発光を遮る遮蔽物となってしまい、有効
発光領域（観測者が発光を観測しうる領域）を狭める要
因となっていた。また、有効発光領域が狭い場合、明る
い画像を得るには発光輝度を上げる必要があったが、発
光輝度を上げることは有機ＥＬ膜の駆動電圧を上げるこ
とになり劣化を早めることが懸念されていた。

【００１０】そこで、図１８（Ｂ）に示すような構造の
アクティブマトリクス型ＥＬ発光装置が提案されてい
る。図１８（Ｂ）において、基板１８０１上には電流制
御ＴＦＴ１８０７が形成され、電流制御ＴＦＴ１８０７
には陰極１８０８が接続されている。また、陰極１８０
８の上には有機ＥＬ膜１８０９、陽極１８１０が形成さ
れ、陰極１８０８、有機ＥＬ膜１８０９および陽極１８
１０からなるＥＬ素子１８１１が形成されている。即
ち、図１８（Ａ）に示したＥＬ素子１８０６とはちょう
ど逆向きの構造のＥＬ素子１８１１となる。

【００１１】このとき、有機ＥＬ膜１８０９で生成され
た光のうち陰極１８０８側へ進行したものは殆ど陰極１
８０８で反射され陽極１８１０を透過して図中の矢印の
方向に向かって放射される。従って、陰極１８０８が設
けられた領域すべてを有効発光領域とすることが可能と
なり、光取り出し効率の高いアクティブマトリクス型Ｅ
Ｌ発光装置が得られる。さらに、駆動電圧が低くても高
い発光輝度が得られ、明るい画像が得られるといった利
点がある。

【００１２】

【発明が解決しようとする課題】本発明は、光取り出し
効率の高い発光装置の製造コストを抑えることを課題と
し、画質が明るく安価な発光装置を提供することを課題
とする。また、本発明の発光装置を表示部に用いた画質
が明るい表示部を有する安価な電気器具を提供すること
を課題とする。

【００１３】

【課題を解決するための手段】本発明者らは図１８
（Ｂ）に示すような光取り出し効率の高いＥＬ発光装置
を作製する場合、電流制御ＴＦＴとしてはｎチャネル型
ＴＦＴを用いることが望ましいと考えた。その理由につ
いて図１９を用いて説明する。

【００１４】図１９（Ａ）は図１８（Ｂ）の構造に対し
て電流制御ＴＦＴにｐチャネル型ＴＦＴを用いた例であ
る。このとき、電流制御ＴＦＴ１９０１のソースは電流
供給線１９０２に接続され、ドレインはＥＬ素子１９０
３の陰極に接続される。なお、この構造では電流供給線
１９０２の電位をＶ_L（ローレベルの電位。ここでは接
地電位に等しい。）とし、ＥＬ素子１９０３の陽極の電
位をＶ_H（ハイレベルの電位。ここでは５〜１０Ｖ。）
とする必要がある。

【００１５】また、電流制御ＴＦＴ１９０１のゲートの
電位をＶ_Gとし、ソースの電位をＶ_Sとし、ドレインの電
位をＶ_Dとする。このとき、電流制御ＴＦＴ１９０１に
かかるゲート電圧はＶ_G−Ｖ_S、ソースとドレインとの間
にかかる電圧はＶ_D−Ｖ_S、ソース電圧はＶ_S−Ｖ_L、ドレ
イン電圧はＶ_D−Ｖ_Lで表される。また、Ｖ_SはＥＬ素子
１９０３の陰極の電位でもあり、電流制御ＴＦＴ１９０
１のゲートが開くと電流供給線１９０２の電位Ｖ_Lに近
づく。また、ドレインの電位Ｖ_Dは電流供給線１９０２
の電位Ｖ_Lに等しい。

【００１６】ところが、図１９（Ａ）の構造の場合、電
流制御ＴＦＴ１９０１が開くと電位Ｖ_Sが変化する（Ｖ_L
に近づく）ため、ゲート電圧（Ｖ_G−Ｖ_S）およびソース
とドレインとの間にかかる電圧（Ｖ_D−Ｖ_S）そのものが
変化してしまう。その結果、電流制御ＴＦＴ１９０１を
流れる電流量がＶ_Sの変化とともに変化し、ＥＬ素子１
９０３に安定した電流を供給することができないという
問題を生じる。

【００１７】一方、図１８（Ｂ）の構造において電流制
御ＴＦＴをｎチャネル型ＴＦＴとした例を図１９（Ｂ）
に示す。この場合、電流制御ＴＦＴ１９０４のソースの
電位Ｖ_Sは常に電流供給線１９０２の電位Ｖ_Lに等しいた
め、ゲート電圧（Ｖ_G−Ｖ_S）およびソースとドレインと
の間にかかる電圧（Ｖ_D−Ｖ_S）が変化することはない。
従って、ＥＬ素子１９０３に安定した電流を供給するこ
とができる。

【００１８】以上のように、電流制御ＴＦＴのドレイン
にＥＬ素子の陰極が接続される構造の画素とする場合、
電流制御ＴＦＴとしてｎチャネル型ＴＦＴを用いること
が望ましいという認識を得た。

【００１９】そこで本発明では、アクティブマトリクス
型の発光装置の製造コストを低減するために全ての半導
体素子（代表的には薄膜トランジスタ）をｎチャネル型
の半導体素子とすることを特徴とする。これによりｐチ
ャネル型の半導体素子の製造工程が削減されるため発光
装置の製造工程が簡略化され製造コストを低減すること
ができる。

【００２０】また、ｎチャネル型の半導体素子だけで駆
動回路を形成する点も特徴の一つである。即ち、一般的
な駆動回路はｎチャネル型の半導体素子とｐチャネル型
の半導体素子とを相補的に組み合わせたＣＭＯＳ回路を
基本に設計されるが、本発明ではｎチャネル型の半導体
素子のみを組み合わせて駆動回路を形成する点にも特徴
がある。

【００２１】

【発明の実施の形態】本発明の実施の形態では、画素部
と、その画素部に信号を伝送するための駆動回路とを同
一の絶縁体上に形成したアクティブマトリクス型ＥＬ発
光装置を図１に示す。

【００２２】図１において、基板１１上には下地となる
絶縁膜１２が設けられ、その上にはスイッチング素子と
なるＴＦＴ（以下、スイッチングＴＦＴという）２０
１、電流制御素子となるＴＦＴ（以下、電流制御ＴＦＴ
という）２０２、ｎチャネル型ＴＦＴ２０３およびｎチ
ャネル型ＴＦＴ２０４が設けられている。ここでは画素
部に設けられるＴＦＴの例としてスイッチングＴＦＴ２
０１および電流制御ＴＦＴ２０２を示し、駆動回路に設
けられるインバータ回路の例としてｎチャネル型ＴＦＴ
２０３およびｎチャネル型ＴＦＴ２０４を示す。

【００２３】なお、本発明は基板１１としてプラスチッ
ク基板（プラスチックフィルムを含む）を用いる場合に
特に有効な技術である。プラスチック基板上にＴＦＴを
形成するにあたって、現状においてｐチャネル型ＴＦＴ
は良好な電気特性が得られていない。従って、全てのＴ
ＦＴをｎチャネル型ＴＦＴで形成するという本発明はプ
ラスチック基板を用いてアクティブマトリクス型ＥＬ発
光装置を作製する上で特に有効な技術である。

【００２４】まず、画素部について説明する。スイッチ
ングＴＦＴ２０１はｎチャネル型ＴＦＴであり、ソース
領域１３、分離領域（チャネル形成領域間に存在する不
純物領域）１４、分離領域１５、ドレイン領域１６およ
びチャネル形成領域１７〜１９を含む活性層、ゲート絶
縁膜２０、ゲート電極２１a〜２１c、無機絶縁膜２２、
有機絶縁膜２３、ソース配線２４並びにドレイン配線２
５を含む。このスイッチングＴＦＴ２０１は電流制御Ｔ
ＦＴのゲート電圧を制御するためのスイッチング素子で
ある。

【００２５】なお、無機絶縁膜２２は窒化珪素膜もしく
は窒化酸化珪素膜（ＳｉＯｘＮｙで表される）であり、
有機絶縁膜２３は樹脂膜（ポリイミド膜、アクリル樹脂
膜、ポリアミド膜もしくはベンゾシクロブテン膜）であ
る。有機絶縁膜２３には金属粒子もしくはカーボン粒子
を分散させても良い。その場合、比抵抗が１×１０⁸〜
１×１０¹⁰Ωｍとなるように金属粒子もしくはカーボン
粒子の含有量を調節することで静電気の発生を抑制する
ことができる。

【００２６】また、ソース配線２４およびドレイン配線
２５は、周期表の１族もしくは２族に属する元素（好ま
しくはセシウム、マグネシウム、リチウム、カルシウ
ム、カリウム、バリウムもしくはベリリウム）を含む金
属膜を用いることが好ましい。また金属膜としてはアル
ミニウム膜、銅薄膜もしくは銀薄膜が好ましい。その他
にもビスマス膜を用いることもできる。

【００２７】次に、電流制御ＴＦＴ２０２はｎチャネル
型ＴＦＴであり、ソース領域２６、ドレイン領域２７お
よびチャネル形成領域２８を含む活性層、ゲート絶縁膜
２０、ゲート電極２９、無機絶縁膜２２、有機絶縁膜２
３、ソース配線３０並びに画素電極３１を含む。このと
き、スイッチングＴＦＴ２０１のドレイン配線２５は電
流制御ＴＦＴ２０２のゲート電極２９に接続されてい
る。また、電流制御ＴＦＴ２０２のドレイン領域２７に
接続された画素電極３１はＥＬ素子４０の陰極として機
能する。

【００２８】なお、画素電極３１は、周期表の１族もし
くは２族に属する元素（好ましくはセシウム、マグネシ
ウム、リチウム、カルシウム、カリウム、バリウムもし
くはベリリウム）を含む金属膜を用いることが好まし
い。また金属膜としてはアルミニウム膜、銅薄膜もしく
は銀薄膜が好ましい。その他にもビスマス膜を用いるこ
ともできる。

【００２９】勿論、スイッチングＴＦＴ２０１のソース
配線２４、ドレイン配線２５および電流制御ＴＦＴ２０
２のソース配線３０は、画素電極３１と同時に形成され
るため画素電極３１と同一の材料で形成される。

【００３０】また、３２は金属粒子もしくはカーボン粒
子を分散させた樹脂膜（ポリイミド膜、アクリル樹脂
膜、ポリアミド膜もしくはベンゾシクロブテン膜）から
なるバンクであり、比抵抗が１×１０⁸〜１×１０¹⁰Ω
ｍとなるように金属粒子もしくはカーボン粒子を含有し
ている。このような比抵抗であれば成膜時にＴＦＴの静
電破壊を抑制することができる。また、３３は有機ＥＬ
膜を含む薄膜、３４はＥＬ素子４０の陽極（代表的には
酸化物導電膜からなる電極）である。

【００３１】さらに、画素電極（陰極）３１、有機ＥＬ
膜を含む薄膜３３および陽極３４からなるＥＬ素子４０
を覆うようにパッシベーション膜３６が設けられてい
る。パッシベーション膜３６としては、窒化珪素膜、窒
化酸化珪素膜、炭素膜（好ましくはダイヤモンドライク
カーボン膜）、酸化アルミニウム膜もしくは酸化タンタ
ル膜を用いることができる。これらは積層しても良い。

【００３２】ここで画素部における一画素の回路構成を
図２に示す。図２（Ａ）において、２０５はスイッチン
グＴＦＴ２０１のゲート電極２１a〜２１cにゲート電圧
を加えるためのゲート配線であり、２０６はＥＬ素子４
０に流れる電流を供給する電流供給線である。また、２
０７はコンデンサであり、電流制御ＴＦＴ２０２のゲー
ト電極２９に加わるゲート電圧を保持するために設けら
れる。この場合、電流制御ＴＦＴ２０２のソース配線３
０をローレベルの電位（Ｖ_L）とし、ＥＬ素子の陽極３
４をハイレベルの電位（Ｖ_H）とする。

【００３３】また、一画素の別の回路構成を図２（Ｂ）
に示す。図２（Ｂ）に示した回路構成の場合、電流供給
線２０６と電流制御ＴＦＴ２０２との間にＥＬ素子２０
８が形成される。この場合、電流制御ＴＦＴ２０２のソ
ース配線３０をハイレベルの電位（Ｖ_H）とし、ＥＬ素
子の陽極３４をローレベルの電位（Ｖ_L）とする。ま
た、このとき電流供給線２０６がＥＬ素子の陽極３４と
して機能する。

【００３４】なお、ここでは一画素に２個のＴＦＴ（ス
イッチングＴＦＴおよび電流制御ＴＦＴ）を設けた例を
示しているが、ＴＦＴの個数は３個、４個、５個、６個
もしくはそれ以上であっても良い。即ち、ソース配線２
４から入力されるビデオ信号を切り替えるスイッチング
ＴＦＴおよびＥＬ素子４０に流れる電流量を制御する電
流制御ＴＦＴに加え、その他の信号を制御するＴＦＴを
設けることは可能である。

【００３５】次に、駆動回路について図１を用いて説明
する。ｎチャネル型ＴＦＴ２０３は、ソース領域４１、
ドレイン領域４２およびチャネル形成領域４３を含む活
性層、ゲート絶縁膜２０、ゲート電極４４、無機絶縁膜
２２、有機絶縁膜２３、ソース配線４５並びにドレイン
配線４６を含む。

【００３６】また、ｎチャネル型ＴＦＴ２０４は、ソー
ス領域４７、ドレイン領域４８およびチャネル形成領域
４９を含む活性層、ゲート絶縁膜２０、ゲート電極５
０、無機絶縁膜２２、有機絶縁膜２３、ソース配線５１
並びにｎチャネル型ＴＦＴ２０３と共通のドレイン配線
４６を含む。

【００３７】なお、ｎチャネル型ＴＦＴ２０３のソース
配線４５、ドレイン配線（ｎチャネル型ＴＦＴ２０４と
共通の配線）４６およびｎチャネル型ＴＦＴ２０４のソ
ース配線５１は画素電極３１と同一材料で形成されてい
る。

【００３８】なお、本実施例に示すＴＦＴはすべてエン
ハンスメント型のｎチャネル型ＴＦＴ（以下、Ｅ型ＮＴ
ＦＴという）で形成されているが、ｎチャネル型ＴＦＴ
２０３もしくはｎチャネル型ＴＦＴ２０４のいずれか一
方をデプレーション型とすることもできる。その場合、
チャネル形成領域となる半導体に周期表の１５族に属す
る元素（好ましくはリン）もしくは周期表の１３族に属
する元素（好ましくはボロン）を添加することによりエ
ンハンスメント型とデプレーション型とを作り分けるこ
とができる。

【００３９】また、ｎチャネル型ＴＦＴ２０３およびｎ
チャネル型ＴＦＴ２０４を組み合わせてＮＭＯＳ回路を
形成する場合、エンハンスメント型ＴＦＴ同士で形成す
る場合（以下、ＥＥＭＯＳ回路という）と、エンハンス
メント型とデプレーション型とを組み合わせて形成する
場合（以下、ＥＤＭＯＳ回路という）がある。

【００４０】ここでＥＥＭＯＳ回路の例を図３（Ａ）
に、ＥＤＭＯＳ回路の例を図３（Ｂ）に示す。図３
（Ａ）において、３０１、３０２はどちらもＥ型ＮＴＦ
Ｔである。また、図３（Ｂ）において、３０３はＥ型Ｎ
ＴＦＴ、３０４はデプレーション型のｎチャネル型ＴＦ
Ｔ（以下、Ｄ型ＮＴＦＴという）である。

【００４１】なお、図３（Ａ）、（Ｂ）において、Ｖ_DH
は正の電圧が印加される電源線（正電源線）であり、Ｖ
_DLは負の電圧が印加される電源線（負電源線）である。
負電源線は接地電位の電源線（接地電源線）としても良
い。

【００４２】さらに、図３（Ａ）に示したＥＥＭＯＳ回
路もしくは図３（Ｂ）に示したＥＤＭＯＳ回路を用いて
シフトレジスタを作製した例を図４に示す。図４におい
て、４００、４０１はフリップフロップ回路である。ま
た、４０２、４０３はＥ型ＮＴＦＴであり、Ｅ型ＮＴＦ
Ｔ４０２のゲートにはクロック信号（ＣＬ）が入力さ
れ、Ｅ型ＮＴＦＴ４０３のゲートには極性の反転したク
ロック信号（ＣＬバー）が入力される。また、４０４で
示される記号はインバータ回路であり、図４（Ｂ）に示
すように、図３（Ａ）に示したＥＥＭＯＳ回路もしくは
図３（Ｂ）に示したＥＤＭＯＳ回路が用いられる。

【００４３】本発明の実施の形態では全てのＴＦＴをｎ
チャネル型ＴＦＴとすることによりｐチャネル型ＴＦＴ
を形成する工程が削減されるため、ＥＬ発光装置の製造
工程を簡略化することができる。また、それに伴って製
造工程の歩留まりが向上し、ＥＬ発光装置の製造コスト
を下げることができる。

【００４４】

【実施例】〔実施例１〕本実施例では、画素部とその周
辺に設けられる駆動回路を同一の絶縁体上に製造する方
法について説明する。但し、説明を簡単にするために、
駆動回路に関してはｎチャネル型ＴＦＴを組み合わせた
ＮＭＯＳ回路を図示することとする。

【００４５】まず、図５（Ａ）に示すように、プラスチ
ックからなる絶縁体５０１を用意する。本実施例ではプ
ラスチックからなる絶縁体５０１として、プラスチック
基板５０１aの両面（表面および裏面）に保護膜（炭素
膜、具体的にはダイヤモンドライクカーボン膜）５０１
b、５０１cをコーティングした絶縁体を用意する。勿
論、片面（表面もしくは裏面）に保護膜を設けた構成と
しても良い。

【００４６】次に絶縁体５０１上に下地膜５０２を３０
０ｎｍの厚さに形成する。本実施例では下地膜５０２と
して窒化酸化珪素膜をスパッタ法で積層して用いる。こ
の時、絶縁体５０１に接する層の窒素濃度を１０〜２５
ｗｔ％としておき、他の層よりも高めに窒素を含有させ
ると良い。

【００４７】次に下地膜５０２の上に５０ｎｍの厚さの
非晶質半導体膜（図示せず）をスパッタ法で形成する。
絶縁体５０１がプラスチックであるため、成膜温度が２
００℃（好ましくは１５０℃）を超えないことが好まし
い。

【００４８】なお、非晶質半導体膜に限定する必要はな
く、非晶質構造を含む半導体膜（微結晶半導体膜を含
む）であれば良い。非晶質半導体膜としては非晶質珪素
もしくは非晶質シリコンゲルマニウム膜を用いることが
できる。また、膜厚は２０〜１００ｎｍの厚さであれば
良い。

【００４９】そして、公知のレーザー結晶化法を用いて
非晶質珪素膜の結晶化を行い、結晶質半導体膜５０３を
形成する。なお、本実施例では固体レーザー（具体的に
はＮｄ：ＹＡＧレーザーの第２高調波）を用いるが、エ
キシマレーザーを用いても良い。また、結晶化方法はプ
ラスチックからなる絶縁体５０１の耐熱性が許す範囲で
あれば如何なる手段を用いても良い。

【００５０】次に、図５（Ｂ）に示すように、結晶質半
導体膜５０３を１回目のフォトリソグラフィ工程により
エッチングして島状の半導体膜５０４〜５０７を形成す
る。これらは後にＴＦＴの活性層となる半導体膜であ
る。

【００５１】なお、本実施例ではＴＦＴの活性層として
結晶質半導体膜を用いているが、非晶質半導体膜を活性
層として用いることも可能である。

【００５２】ここで本実施例では、半導体膜５０４〜５
０７上に酸化珪素膜からなる保護膜（図示せず）を１３
０ｎｍの厚さにスパッタ法で形成し、半導体をｐ型半導
体とする不純物元素（以下、ｐ型不純物元素という）を
半導体膜５０４〜５０７に添加する。ｐ型不純物元素と
しては周期表の１３族に属する元素（典型的にはボロン
もしくはガリウム）を用いることができる。なお、この
保護膜は不純物を添加する際に結晶質珪素膜が直接プラ
ズマに曝されないようにするためと、微妙な濃度制御を
可能にするために設ける。

【００５３】また、このとき添加されるｐ型不純物元素
の濃度は、１×１０¹⁵〜５×１０¹⁷atoms/cm³（代表的
には１×１０¹⁶〜１×１０¹⁷atoms/cm³）とすれば良
い。この濃度で添加されたｐ型不純物元素はｎチャネル
型ＴＦＴのしきい値電圧の調節に用いられる。

【００５４】次に、半導体膜５０４〜５０７の表面を洗
浄する。まず、オゾンを含む純水を用いて表面を洗浄す
る。その際、表面に薄い酸化膜が形成されるため、さら
に１％に希釈したフッ酸水溶液を用いて薄い酸化膜を除
去する。この処理により半導体膜５０４〜５０７の表面
に付着した汚染物を除去できる。このときオゾンの濃度
は６ｍｇ／Ｌ以上とすることが好ましい。これら一連の
処理は大気開放することなく行われる。

【００５５】そして、半導体膜５０４〜５０７を覆って
ゲート絶縁膜５０８をスパッタ法で形成する。ゲート絶
縁膜５０８としては、１０〜２００ｎｍ、好ましくは５
０〜１５０ｎｍの厚さの珪素を含む絶縁膜を用いれば良
い。これは単層構造でも積層構造でも良い。本実施例で
は１１５ｎｍ厚の窒化酸化珪素膜を用いる。

【００５６】本実施例では、半導体膜５０４〜５０７の
表面洗浄からゲート絶縁膜５０８の形成までを大気開放
することなく行い、半導体膜５０４〜５０７とゲート絶
縁膜５０８の界面における汚染物および界面準位の低減
を図っている。この場合、洗浄室とスパッタ室とを少な
くとも有したマルチチャンバー方式（もしくはインライ
ン方式）の装置を用いれば良い。

【００５７】次に、第１の導電膜５０９として３０ｎｍ
厚の窒化タンタル膜を形成し、さらに第２の導電膜５１
０として３７０ｎｍのタングステン膜を形成する。他に
も第１の導電膜としてタングステン膜、第２の導電膜と
してアルミニウム合金膜を用いる組み合わせ、または第
１の導電膜としてチタン膜、第２の導電膜としてタング
ステン膜を用いる組み合わせを用いても良い。

【００５８】これらの金属膜はスパッタ法で形成すれば
良い。また、スパッタガスとしてＸｅ、Ｎｅ等の不活性
ガスを添加すると応力による膜はがれを防止することが
できる。また、タングステンターゲットの純度を９９．
９９９９％とすることで、抵抗率が２０μΩｃｍ以下の
低抵抗なタングステン膜を形成することができる。

【００５９】また、前述の半導体膜５０４〜５０７の表
面洗浄から第２の導電膜５１０の形成までを大気開放す
ることなく行うことも可能である。この場合、洗浄室、
絶縁膜を形成するスパッタ室および導電膜を形成するス
パッタ室を少なくとも有したマルチチャンバー方式（も
しくはインライン方式）の装置を用いれば良い。

【００６０】次に、レジストマスク５１１a〜５１１gを
形成し、第１の導電膜５０９及び第２の導電膜５１０を
エッチングする。なお、本明細書中ではここで行うエッ
チング処理を第１のエッチング処理と呼ぶ。（図５
（Ｃ））

【００６１】本実施例では、ＩＣＰ（Inductively Coup
led Plasma：誘導結合型プラズマ）を用いたエッチング
方法を採用する。

【００６２】まず、エッチングガスとして四フッ化炭素
（ＣＦ₄）ガス、塩素（Ｃｌ₂）ガスおよび酸素（Ｏ₂）
ガスの混合ガスを用い、１Ｐａの圧力とする。このとき
各ガスの流量は、四フッ化炭素ガスが２．５×１０^-5ｍ
³/ｍｉｎ、塩素ガスが２．５×１０^-5ｍ³/ｍｉｎ、酸素
ガスが１．０×１０^-5ｍ³/ｍｉｎである。

【００６３】そして、この状態でコイル型の電極に５０
０ＷのＲＦ電力（１３．５６ＭＨｚ）を印加してプラズ
マを生成する。また、基板を乗せたステージには自己バ
イアス電圧として１５０ＷのＲＦ電力（１３．５６ＭＨ
ｚ）を印加して、負の自己バイアスが基板に加わるよう
にする。このエッチング条件を第１のエッチング条件と
呼ぶ。

【００６４】これにより第２の導電膜（タングステン
膜）５１０が選択的にエッチングされる。これはエッチ
ングガスに酸素が加わることで第１の導電膜（窒化タン
タル膜）のエッチングの進行が極端に遅くなるためであ
る。また、レジストマスク５１１a〜５１１eの後退を利
用して１５〜４５°のテーパー角を有するテーパーを有
する形状とすることができる。第１のエッチング条件で
は約２５°のテーパー角を得ることができる。

【００６５】なお、テーパーとは、電極の端部における
端面が斜めになった部分であり、下地との角度はテーパ
ー角と呼ばれる。また、テーパーを有する形状とは電極
端部があるテーパー角を持って斜めになった形状であ
り、台形はテーパーを有する形状に含まれる。

【００６６】次に、エッチングガスを四フッ化炭素ガス
および塩素ガスの混合ガスにしてエッチングを行う。こ
のとき圧力を１Ｐａ、各ガスの流量は、四フッ化炭素ガ
スおよび塩素ガスともに３．０×１０^-5ｍ³/ｍｉｎであ
る。また、コイル型の電極には５００ＷのＲＦ電力を印
加し、基板を乗せたステージには自己バイアス電圧とし
て２０ＷのＲＦ電力を印加する。この条件を第２のエッ
チング条件と呼ぶ。

【００６７】こうして、第１の導電膜と第２の導電膜と
の積層膜からなるゲート電極５１２〜５１６並びにスイ
ッチングＴＦＴのソース配線５１７およびドレイン配線
５１８が形成される。

【００６８】次に、ゲート電極５１２〜５１６、ソース
配線５１７およびドレイン配線５１８をマスクとして自
己整合的にｎ型不純物元素（本実施例ではリン）を添加
する。こうして形成される不純物領域５１９〜５２７に
はｎ型不純物元素が１×１０ ²⁰〜１×１０²¹atoms/cm³
（代表的には２×１０²⁰〜５×１０²¹atoms/cm³）の濃
度で含まれる。これらの不純物領域５１９〜５２７はｎ
チャネル型ＴＦＴのソース領域およびドレイン領域を形
成する。

【００６９】次に、レジストマスク５１１a〜５１１gを
そのまま用いてゲート電極のエッチングを行う。このエ
ッチング条件は第１のエッチング条件において、自己バ
イアス電圧を２０Ｗとしたエッチング条件とすれば良
い。この条件では第２の導電膜（タングステン膜）のみ
が選択的にエッチングされ、第２の導電膜からなるゲー
ト電極（以下、第２ゲート電極という）５２８〜５３
２、第２の導電膜からなるソース配線（以下、第２ソー
ス配線という）５３３および第２の導電膜からなるドレ
イン配線（以下、第２ドレイン配線という）５３４が形
成される。（図５（Ｄ））

【００７０】次に、図５（Ｅ）に示すように、レジスト
マスク５１１a〜５１１gをそのまま用いて、ｎ型不純物
元素（本実施例ではリン）を添加する。この工程では第
２ゲート電極５２８〜５３２がマスクとして機能し、ｎ
型不純物元素が２×１０¹⁶〜５×１０¹⁹atoms/cm³（代
表的には５×１０¹⁷〜５×１０¹⁸atoms/cm³）の濃度で
含まれたｎ型不純物領域５３５〜５４４が形成される。
なお、本明細書ではこの濃度でｎ型不純物元素が添加さ
れた不純物領域をｎ型不純物領域（ｂ）と呼ぶことにす
る。

【００７１】また、ここでの添加条件は、リンが第１の
導電膜およびゲート絶縁膜を貫通して半導体膜に到達す
るよう加速電圧を７０〜１２０ｋＶ（本実施例では９０
ｋＶ）と高めに設定する。

【００７２】次に、図６（Ａ）に示すように、ゲート絶
縁膜５０８をドライエッチング法によりエッチングし、
互いに孤立したゲート絶縁膜５４５〜５４９を形成す
る。なお、本実施例ではｎ型不純物領域（ａ）５１９〜
５２７が露呈するようにゲート絶縁膜をエッチングした
例を示しているが、ｎ型不純物領域（ａ）５１９〜５２
７の表面にゲート絶縁膜が残っていても良い。

【００７３】このエッチング条件は、エッチングガスと
してＣＨＦ₃（三フッ化炭素）ガスを３．５×１０^-5ｍ³
/ｍｉｎの流量で流し、エッチング圧力を７．３×１０³
Ｐａとする。また、印加電力は８００Ｗとする。

【００７４】このとき、第１の導電膜（窒化タンタル
膜）が同時にエッチングされ、第１の導電膜からなるゲ
ート電極（以下、第１ゲート電極という）５５０〜５５
４が形成される。従って、本実施例に示すＥＬ発光装置
は、第１ゲート電極と第２ゲート電極とを積層した構造
のゲート電極を有する。

【００７５】また、図６（Ａ）に示すように、第１ゲー
ト電極５５０はｎ型不純物領域（ｂ）５３５、５３６に
一部が重なる（ゲート絶縁膜５４５を介して重なる）こ
とになる。即ち、ｎ型不純物領域（ｂ）５３５、５３６
は第１ゲート電極５５０にゲート絶縁膜５４５を介して
重なる領域５３５a、５３５bおよび第１ゲート電極５５
０にゲート絶縁膜５４５を介して重ならない領域５３６
a、５３６bを含むと言っても良い。

【００７６】なお、第１ゲート電極５５０はゲート電極
の一部として機能するが、第１ゲート電極５５０にゲー
ト絶縁膜５４５を介して重なった領域５３５a、５３６a
はホットキャリア効果の低減に有効である。これにより
ホットキャリア効果に起因する劣化を抑制することがで
きる。以上の特徴は全てのＴＦＴに共通である。

【００７７】次に、図６（Ｂ）に示すように、添加され
たｎ型不純物元素を活性化する。活性化手段としては、
レーザーアニールが好ましい。勿論、プラスチック基板
５０１aの耐熱性が許せば、ランプアニール、ファーネ
スアニールもしくはそれらとレーザーアニールを併用し
た手段を用いても良い。なお、このとき処理雰囲気中の
酸素濃度を極力低くしておくことが望ましい。これはゲ
ート電極の酸化を防ぐためであり、望ましくは酸素濃度
を１ｐｐｍ以下とする。

【００７８】次に、図６（Ｃ）に示すように、窒化珪素
膜もしくは窒化酸化珪素膜からなる無機絶縁膜５５５を
５０〜２００ｎｍの厚さに形成する。この無機絶縁膜５
５５はスパッタ法で形成すれば良い。

【００７９】その後、水素（Ｈ₂）ガスもしくはアンモ
ニア（ＮＨ₃）ガスを用いたプラズマ処理により水素化
処理を行う。水素化処理が終了したら、有機絶縁膜５５
６として可視光を透過する樹脂膜を１〜２μmの厚さに
形成する。樹脂膜としては、ポリイミド膜、ポリアミド
膜、アクリル樹脂膜もしくはＢＣＢ（ベンゾシクロブテ
ン）膜を用いれば良い。また、感光性樹脂膜を用いるこ
とも可能である。

【００８０】なお、本実施例では無機絶縁膜５５５およ
び有機絶縁膜５５６の積層膜を層間絶縁膜と呼ぶ。

【００８１】次に、図６（Ｄ）に示すように、層間絶縁
膜に対してコンタクトホールを形成し、配線５５７〜５
６２および画素電極５６３を形成する。なお、本実施例
ではこの配線を、下層側から５０ｎｍのチタン膜、２０
０ｎｍのチタンを含むアルミニウム膜、２００ｎｍのリ
チウムを含むアルミニウム膜をスパッタ法で連続形成し
た三層構造の積層膜とする。また、リチウムを含むアル
ミニウム膜のみ蒸着法で形成することもできる。但し、
その場合においても大気開放しないで連続形成すること
が望ましい。

【００８２】ここで画素電極５６３の最表面が仕事関数
の小さい金属面となるようにすることは重要である。こ
れは画素電極５６３がそのままＥＬ素子の陰極として機
能することになるからである。そのため、少なくとも画
素電極５６３の最表面は周期表の１族もしくは２族に属
する元素を含む金属膜またはビスマス（Ｂｉ）膜とする
ことが好ましい。また、配線５５７〜５６２は画素電極
５６３と同時に形成されるため、同一の導電膜で形成さ
れることになる。

【００８３】このとき、配線５５７、５５９はＮＭＯＳ
回路のソース配線、５５８はドレイン配線として機能す
る。また、配線５６０はソース配線５１７とスイッチン
グＴＦＴのソース領域とを電気的に接続する配線として
機能し、配線５６１はドレイン配線５１８とスイッチン
グＴＦＴのドレイン領域とを電気的に接続する配線とし
て機能する。また、５６２は電流制御ＴＦＴのソース配
線（電流供給線に相当する）であり、５６３は電流制御
ＴＦＴの画素電極である。

【００８４】次に、図７に示すように画素電極５６３の
端部を覆う絶縁膜（以下、バンクという）５６４を形成
する。バンク５６４は１００〜４００ｎｍの珪素を含む
絶縁膜もしくは有機樹脂膜をパターニングして形成すれ
ば良い。このバンク５６４は画素と画素との間（画素電
極と画素電極との間）を埋めるように形成される。ま
た、次に形成する発光層等の有機ＥＬ膜が画素電極５６
３の端部に直接触れないようにする目的もある。

【００８５】なお、バンク５６４は絶縁膜であるため、
成膜時における素子の静電破壊には注意が必要である。
本実施例ではバンク５６４の材料となる絶縁膜中にカー
ボン粒子や金属粒子を添加して抵抗率を下げ、静電気の
発生を抑制する。この際、抵抗率は１×１０⁶〜１×１
０¹²Ωｍ（好ましくは１×１０⁸〜１×１０¹⁰Ωｍ）と
なるようにカーボン粒子や金属粒子の添加量を調節すれ
ば良い。

【００８６】次に、ＥＬ層５６５を蒸着法により形成す
る。なお、本実施例では、正孔注入層および発光層の積
層体をＥＬ層と呼んでいる。即ち、発光層に対して正孔
注入層、正孔輸送層、正孔阻止層、電子輸送層、電子注
入層もしくは電子阻止層を組み合わせた積層体をＥＬ層
と定義する。なお、これらは有機材料であっても無機材
料であっても良いし、高分子であっても低分子であって
も良い。

【００８７】本実施例では、まず電子注入層としてフッ
化リチウム（ＬｉＦ）膜を２０ｎｍの厚さに成膜し、さ
らに発光層としてアルミキノリラト錯体（Ａｌｑ₃）を
８０ｎｍの厚さに形成する。また、発光層に対して発光
中心となるドーパント（代表的には蛍光色素）を共蒸着
により添加しても良い。このドーパントとして、三重項
励起を経由して発光する有機材料を用いても良い。

【００８８】次に、ＥＬ層５６５を形成したら、仕事関
数が大きく、可視光に対して透明な酸化物導電膜からな
る陽極５６６を３００ｎｍの厚さに形成する。本実施例
では、酸化亜鉛に酸化ガリウムを添加した酸化物導電膜
を蒸着法を用いて形成する。また、他の酸化物導電膜と
して、酸化インジウム、酸化亜鉛、酸化スズ、もしくは
それらを組み合わせた化合物からなる酸化物導電膜を用
いることも可能である。こうして画素電極（陰極）５６
３、ＥＬ層５６５および陽極５６６を含むＥＬ素子５６
７が形成される。

【００８９】なお、陽極５６６を形成した後、ＥＬ素子
５６７を完全に覆うようにしてパッシベーション膜５６
８を設けることは有効である。パッシベーション膜５６
８としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素
膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み
合わせた積層で用いる。

【００９０】この際、カバレッジの良い膜をパッシベー
ション膜として用いることが好ましく、炭素膜、特にＤ
ＬＣ（ダイヤモンドライクカーボン）膜を用いることは
有効である。ＤＬＣ膜は室温から１００℃以下の温度範
囲で成膜可能であるため、耐熱性の低いＥＬ層５６５の
上方にも容易に成膜することができる。また、ＤＬＣ膜
は酸素に対するブロッキング効果が高く、ＥＬ層５６５
の酸化を抑制することが可能である。そのため、この後
に続く封止工程を行う間にＥＬ層５６５が酸化するとい
った問題を防止できる。

【００９１】さらに、パッシベーション膜５６８上に封
止材５６９を設け、カバー材５７０を貼り合わせる。封
止材５６９としては紫外線硬化樹脂を用いれば良く、内
部に吸湿効果を有する物質もしくは酸化防止効果を有す
る物質を設けることは有効である。また、本実施例にお
いてカバー材５７０はプラスチック基板（プラスチック
フィルムも含む）５７０aの両面に炭素膜（好ましくは
ダイヤモンドライクカーボン膜）５７０b、５７０cを用
いる。

【００９２】こうして図７に示すような構造のＥＬ発光
装置が完成する。なお、バンク５６４を形成した後、パ
ッシベーション膜５６８を形成するまでの工程をマルチ
チャンバー方式（またはインライン方式）の成膜装置を
用いて、大気解放せずに連続的に処理することは有効で
ある。また、さらに発展させてカバー材５７０を貼り合
わせる工程までを大気解放せずに連続的に処理すること
も可能である。

【００９３】こうして、プラスチック基板を母体とする
絶縁体５０１上にｎチャネル型ＴＦＴ６０１、６０２、
スイッチングＴＦＴ（ｎチャネル型ＴＦＴ）６０３およ
び電流制御ＴＦＴ（ｎチャネル型ＴＦＴ）６０４が形成
される。ここまの製造工程で必要としたフォトリソグラ
フィ工程は５回であり、一般的なアクティブマトリクス
型ＥＬ発光装置よりも少ない。

【００９４】即ち、ＴＦＴの製造工程が大幅に簡略化さ
れており、歩留まりの向上および製造コストの低減が実
現できる。また、ＴＦＴおよびＥＬ素子がプラスチック
基板を母体とする絶縁体（カバー材も含む）で挟まれた
構造となったおり、非常にフレキシブルで軽量なＥＬ発
光装置をも実現できる。

【００９５】さらに、図６（Ａ）を用いて説明したよう
に、第１ゲート電極にゲート絶縁膜を介して重なる不純
物領域を設けることによりホットキャリア効果に起因す
る劣化に強いｎチャネル型ＴＦＴを形成することができ
る。そのため、信頼性の高いＥＬ発光装置を実現でき
る。

【００９６】また、本実施例のＥＬ発光装置の回路構成
例を図８に示す。なお、本実施例ではデジタル駆動を行
うための回路構成を示す。本実施例では、ソース側駆動
回路８０１、画素部８０６及びゲート側駆動回路８０７
を有している。なお、本明細書中において、駆動回路と
はソース側駆動回路およびゲート側駆動回路を含めた総
称である。

【００９７】ソース側駆動回路８０１は、シフトレジス
タ８０２、ラッチ（Ａ）８０３、ラッチ（Ｂ）８０４、
バッファ８０５を設けている。なお、アナログ駆動の場
合はラッチ（Ａ）、（Ｂ）の代わりにサンプリング回路
（トランスファゲートもしくはアナログスイッチともい
う）を設ければ良い。また、ゲート側駆動回路８０７
は、シフトレジスタ８０８、バッファ８０９を設けてい
る。なお、シフトレジスタ８０２、８０８としては図４
に示したシフトレジスタを用いれば良い。

【００９８】また、本実施例において、画素部８０６は
複数の画素を含み、その複数の画素にＥＬ素子が設けら
れている。このとき、ＥＬ素子の陰極は電流制御ＴＦＴ
のドレインに電気的に接続されていることが好ましい。

【００９９】これらソース側駆動回路８０１およびゲー
ト側駆動回路８０７は全てｎチャネル型ＴＦＴで形成さ
れ、全ての回路は図３（Ａ）に示したＥＥＭＯＳ回路を
基本単位として形成されている。従来のＣＭＯＳ回路に
比べると消費電力は若干上がってしまうが、もともとＣ
ＭＯＳ回路を駆動回路に用いたＥＬ発光装置は９５％近
くの電力が画素部で消費されているので、多少ＮＭＯＳ
回路を用いることで駆動回路の消費電力が上がったとし
てもさほど問題とはならない。

【０１００】なお、図示していないが、画素部８０６を
挟んでゲート側駆動回路８０７の反対側にさらにゲート
側駆動回路を設けても良い。この場合、双方は同じ構造
でゲート配線を共有しており、片方が壊れても残った方
からゲート信号を送って画素部を正常に動作させるよう
な構成とする。

【０１０１】なお、上記構成は、図５〜図７に示した製
造工程に従ってＴＦＴを作製することによって実現する
ことができる。また、本実施例では画素部と駆動回路の
構成のみ示しているが、本実施例の製造工程に従えば、
その他にも信号分割回路、Ｄ／Ａコンバータ、オペアン
プ、γ補正回路などの論理回路を同一の絶縁体上に形成
可能であり、さらにはメモリやマイクロプロセッサをも
形成しうる。

【０１０２】さらに、ＥＬ素子を保護するための封止
（または封入）工程まで行った後の本実施例のＥＬ発光
装置について図９（Ａ）、（Ｂ）を用いて説明する。な
お、必要に応じて図５〜図８で用いた符号を引用する。

【０１０３】図９（Ａ）は、ＥＬ素子の封止までを行っ
た状態を示す上面図、図９（Ｂ）は図９（Ａ）をＡ−
Ａ’で切断した断面図である。点線で示された８０１は
ソース側駆動回路、８０６は画素部、８０７はゲート側
駆動回路である。また、９０１はカバー材、９０２は第
１シール材、９０３は第２シール材であり、第１シール
材９０２で囲まれた内側には封止材９０７が設けられ
る。

【０１０４】なお、９０４はソース側駆動回路８０１及
びゲート側駆動回路８０７に入力される信号を伝送する
ための配線であり、外部入力端子となるＦＰＣ（フレキ
シブルプリントサーキット）９０５からビデオ信号やク
ロック信号を受け取る。なお、ここではＦＰＣしか図示
されていないが、このＦＰＣにはプリント配線基盤（Ｐ
ＷＢ）が取り付けられていても良いし、ＴＣＰ（Tape C
arrier Package）の形態となっていても良い。また、Ｃ
ＯＧ（Chip On Glass）によりＩＣを基板上に実装して
も良い。

【０１０５】本明細書におけるＥＬ発光装置には、ＥＬ
発光装置本体だけでなく、それにＦＰＣ、ＴＣＰもしく
はＰＷＢが取り付けられた状態をも含むものとする。

【０１０６】次に、断面構造について図９（Ｂ）を用い
て説明する。絶縁体５０１の上方には画素部８０６、ゲ
ート側駆動回路８０７が形成されており、画素部８０６
は電流制御用ＴＦＴ６０４とそのドレインに電気的に接
続された画素電極５６３を含む複数の画素により形成さ
れる。また、ゲート側駆動回路８０７はｎチャネル型Ｔ
ＦＴ６０１とｎチャネル型ＴＦＴ６０２とを組み合わせ
たＮＭＯＳ回路（図３参照）を用いて形成される。

【０１０７】画素電極５６３はＥＬ素子の陰極として機
能する。また、画素電極５６３の両端にはバンク５６４
が形成され、画素電極５６３上にはＥＬ層５６５および
ＥＬ素子の陽極５６６が形成される。陽極５６６は全画
素に共通の配線としても機能し、接続配線９０４を経由
してＦＰＣ９０５に電気的に接続されている。さらに、
画素部８０６及びゲート側駆動回路８０７に含まれる素
子は全て陽極５６６およびパッシベーション膜５６７で
覆われている。

【０１０８】また、第１シール材９０２によりカバー材
９０１が貼り合わされている。なお、カバー材９０１と
ＥＬ素子との間隔を確保するために樹脂膜からなるスペ
ーサを設けても良い。そして、第１シール材９０２の内
側には封止材９０７が充填されている。なお、第１シー
ル材９０２、封止材９０７としてはエポキシ系樹脂を用
いるのが好ましい。また、第１シール材９０２はできる
だけ水分や酸素を透過しない材料であることが望まし
い。さらに、封止材９０７の内部に吸湿効果をもつ物質
や酸化防止効果をもつ物質を含有させても良い。

【０１０９】ＥＬ素子を覆うようにして設けられた封止
材９０７はカバー材９０１を接着するための接着剤とし
ても機能する。また、本実施例ではカバー材９０１を構
成するプラスチック基板９０１aの材料としてＦＲＰ（F
iberglass-Reinforced Plastics）、ＰＶＦ（ポリビニ
ルフロライド）、マイラー、ポリエステルまたはアクリ
ルを用いることができる。

【０１１０】さらに本実施例ではプラスチック基板９０
１aの両面に保護膜として炭素膜（具体的にはダイヤモ
ンドライクカーボン膜）９０１b、９０１cを２〜３０ｎ
ｍの厚さに設けている。このような炭素膜は、酸素およ
び水の侵入を防ぐとともにプラスチック基板９０１aの
表面を機械的に保護する役割をもつ。また、外側の炭素
膜９０１bに偏光板（代表的には円偏光板）を貼り付け
ることも可能である。

【０１１１】また、封止材９０７を用いてカバー材９０
１を接着した後、封止材９０７の側面（露呈面）を覆う
ように第２シール材９０３を設ける。第２シール材９０
３は第１シール材９０２と同じ材料を用いることができ
る。

【０１１２】以上のような構造でＥＬ素子を封止材９０
７に封入することにより、ＥＬ素子を外部から完全に遮
断することができ、外部から水分や酸素等のＥＬ層の酸
化による劣化を促す物質が侵入することを防ぐことがで
きる。従って、信頼性の高いＥＬ発光装置が得られる。

【０１１３】〔実施例２〕本実施例では、実施例１に示
したＥＬ発光装置とは異なる構造でＥＬ素子を封止した
例について図１０（Ａ）、（Ｂ）を用いて説明する。な
お、図９と同一の部分については同一の符号を用いる。
また、図１０（Ｂ）は図１０（Ａ）をＡ−Ａ’で切断し
た断面図である。

【０１１４】まず、本実施例ではＴＦＴおよびＥＬ素子
を形成する絶縁体１００１としてプラスチックフィルム
１００１aの両面を保護膜として炭素膜（具体的にはダ
イヤモンドライクカーボン膜）１００１b、１００１cで
コーティング（被覆）したものを用いる。なお、プラス
チックフィルム１００１aの両面に炭素膜１００１b、１
００１cを成膜する歳はロールトゥロール方式を用いれ
ば良い。

【０１１５】また、実施例１に従ってＥＬ素子まで作製
した基板に、封止材９０７を用いてカバー材１００２を
貼り合わせる。カバー材１００２としてもプラスチック
フィルム１００２aの両面を保護膜として炭素膜（具体
的にはダイヤモンドライクカーボン膜）１００２b、１
００２cでコーティングしたものを用いる。さらに、カ
バー材１００２の端面（端部）は第２シール材１００３
により封止する。

【０１１６】〔実施例３〕本実施例では、実施例１にお
いてｎチャネル型ＴＦＴ６０１をデプレーション型と
し、ｎチャネル型ＴＦＴ６０２、スイッチングＴＦＴ６
０３および電流制御ＴＦＴ６０４をエンハンスメント型
とする場合について説明する。

【０１１７】まず、実施例１に従って図５（Ａ）の状態
を得る。次に、スパッタ法で１００〜１５０ｎｍの酸化
珪素膜１１０１を成膜し、その上にｎチャネル型ＴＦＴ
６０１となる領域にレジストマスク１１０２を形成す
る。（図１１（Ａ））

【０１１８】次に、レジストマスク１１０２を用いて結
晶質半導体膜５０３に周期表の１３族に属する元素（本
実施例ではボロン）を添加する。こうして１×１０¹⁵〜
５×１０¹⁷atoms/cm³（代表的には１×１０¹⁶〜１×１
０¹⁷atoms/cm³）の濃度でボロンが添加された領域１１
０３およびボロンが添加されなかった領域１１０４が形
成される。（図１１（Ｂ））

【０１１９】次に、結晶質半導体膜をパターニングし
て、島状の半導体膜１１０５〜１１０８を形成する。こ
のとき、半導体膜１１０５はボロンが添加されなかった
領域１１０４で形成され、半導体膜１１０６〜１１０８
はボロンが添加された領域で形成される。即ち、半導体
膜１１０５を活性層とするＴＦＴはチャネル形成領域に
ボロンは含まれない、もしくは含まれていても５×１０
¹⁴atoms/cm³以下であり、半導体膜１１０６〜１１０８
を活性層とするＴＦＴはチャネル形成領域にボロンが１
×１０¹⁵〜５×１０¹⁷atoms/cm³（代表的には１×１０
¹⁶〜１×１０¹⁷atoms/cm³）の濃度で含まれている。
（図１１（Ｃ））

【０１２０】この後の工程は、実施例１に従えば良い。
本実施例の場合、半導体膜１１０５を用いて形成された
ｎチャネル型ＴＦＴはデプレーション型ＴＦＴ（即ちノ
ーマリオンのｎチャネル型ＴＦＴ）となり、半導体膜１
１０６〜１１０８を用いて形成されたｎチャネル型ＴＦ
Ｔはエンハンスメント型ＴＦＴ（即ちノーマリオフのｎ
チャネル型ＴＦＴ）となる。

【０１２１】本実施例を実施した場合、上記方法で形成
されたデプレーション型ＴＦＴおよびエンハンスメント
型ＴＦＴを組み合わせて、図３（Ｂ）に示したＥＤＭＯ
Ｓ回路を形成することができる。

【０１２２】なお、本実施例ではボロンを半導体膜に添
加することによってしきい値電圧を正の方向にシフトさ
せ、ボロンの添加されたチャネル形成領域を含むＴＦＴ
をエンハンスメント型とする例を示したが、周期表の１
５族に属する元素（代表的にはリンもしくは砒素）を半
導体膜に添加することによってしきい値電圧を負の方向
にシフトさせ、周期表の１５族に属する元素の添加され
たチャネル形成領域を含むＴＦＴをデプレーション型と
することも可能である。

【０１２３】なお、本実施例は実施例１もしくは実施例
２と組み合わせて実施することが可能である。

【０１２４】〔実施例４〕本実施例では、ソース側駆動
回路およびゲート側駆動回路を全てＥ型ＮＴＦＴで形成
した場合について図１２〜図１４を用いて説明する。本
発明ではシフトレジスタの代わりにｎチャネル型ＴＦＴ
のみを用いたデコーダを用いる。

【０１２５】図１２はゲート側駆動回路の例である。図
１２において、１００がゲート側駆動回路のデコーダ、
１０１がゲート側駆動回路のバッファ部である。なお、
バッファ部とは複数のバッファ（緩衝増幅器）が集積化
された部分を指す。また、バッファとは後段の影響を前
段に与えずに駆動を行う回路を指す。

【０１２６】まずゲート側デコーダ１００を説明する。
まず１０２はデコーダ１００の入力信号線（以下、選択
線という）であり、ここではＡ１、Ａ１バー（Ａ１の極
性が反転した信号）、Ａ２、Ａ２バー（Ａ２の極性が反
転した信号）、…Ａｎ、Ａｎバー（Ａｎの極性が反転し
た信号）を示している。即ち、２ｎ本の選択線が並んで
いると考えれば良い。

【０１２７】選択線の本数はゲート側駆動回路から出力
されるゲート配線が何列あるかによってその数が決ま
る。例えばＶＧＡ表示の画素部をもつ場合はゲート配線
が４８０本となるため、９bit分（ｎ＝９に相当する）
で合計１８本の選択線が必要となる。選択線１０２は図
１３のタイミングチャートに示す信号を伝送する。図１
３に示すように、Ａ１の周波数を１とすると、Ａ２の周
波数は２^-1倍、Ａ３の周波数は２^-2倍、Ａｎの周波数は
２^-(n-1)倍となる。

【０１２８】また、１０３aは第１段のＮＡＮＤ回路
（ＮＡＮＤセルともいう）、１０３bは第２段のＮＡＮ
Ｄ回路、１０３cは第ｎ段のＮＡＮＤ回路である。ＮＡ
ＮＤ回路はゲート配線の本数分が必要であり、ここでは
ｎ個が必要となる。即ち、本発明ではデコーダ１００が
複数のＮＡＮＤ回路からなる。

【０１２９】また、ＮＡＮＤ回路１０３a〜１０３cは、
ｎチャネル型ＴＦＴ１０４〜１０９が組み合わされてＮ
ＡＮＤ回路を形成している。なお、実際には２ｎ個のＴ
ＦＴがＮＡＮＤ回路１０３に用いられている。また、ｎ
チャネル型ＴＦＴ１０４〜１０９の各々のゲートは選択
線１０２（Ａ１、Ａ１バー、Ａ２、Ａ２バー…Ａｎ、Ａ
ｎバー）のいずれかに接続されている。

【０１３０】このとき、ＮＡＮＤ回路１０３aにおい
て、Ａ１、Ａ２…Ａｎ（これらを正の選択線と呼ぶ）の
いずれかに接続されたゲートを有するｎチャネル型ＴＦ
Ｔ１０４〜１０６は、互いに並列に接続されており、共
通のソースとして負電源線（Ｖ _DL）１１０に接続され、
共通のドレインとして出力線７１に接続されている。ま
た、Ａ１バー、Ａ２バー…Ａｎバー（これらを負の選択
線と呼ぶ）のいずれかに接続されたゲートを有するｎチ
ャネル型ＴＦＴ１０７〜１０９は、互いに直列に接続さ
れており、回路端に位置するｎチャネル型ＴＦＴ１０９
のソースが正電源線（Ｖ_DH）１１２に接続され、もう一
方の回路端に位置するｎチャネル型ＴＦＴ１０７のドレ
インが出力線１１１に接続されている。

【０１３１】以上のように、本発明においてＮＡＮＤ回
路は直列に接続されたｎ個のｎチャネル型ＴＦＴおよび
並列に接続されたｎ個のｎチャネル型ＴＦＴを含む。但
し、ｎ個のＮＡＮＤ回路１０３a〜１０３cにおいて、ｎ
チャネル型ＴＦＴと選択線との組み合わせはすべて異な
る。即ち、出力線１１１は必ず１本しか選択されないよ
うになっており、選択線１０２には出力線１１１が端か
ら順番に選択されていくような信号が入力される。

【０１３２】次に、バッファ部１０１はＮＡＮＤ回路１
０３a〜１０３cの各々に対応して複数のバッファ１１３
a〜１１３cにより形成されている。但しバッファ１１３
a〜１１３cはいずれも同一構造で良い。

【０１３３】また、バッファ１１３a〜１１３cはｎチャ
ネル型ＴＦＴ１１４〜１１６を用いて形成される。デコ
ーダからの出力線１１１はｎチャネル型ＴＦＴ１１４
（第１のｎチャネル型ＴＦＴ）のゲートとして入力され
る。ｎチャネル型ＴＦＴ１１４は正電源線（Ｖ_DH）１１
７をソースとし、画素部に続くゲート配線１１８をドレ
インとする。また、ｎチャネル型ＴＦＴ１１５（第２の
ｎチャネル型ＴＦＴ）は正電源線（Ｖ_DH）１１７をゲー
トとし、負電源線（Ｖ_DL）１１９をソースとし、ゲート
配線１１８をドレインとして常時オン状態となってい
る。

【０１３４】即ち、本発明において、バッファ１１３a
〜１１３cは第１のｎチャネル型ＴＦＴ（ｎチャネル型
ＴＦＴ１１４）および第１のｎチャネル型ＴＦＴに直列
に接続され、且つ、第１のｎチャネル型ＴＦＴのドレイ
ンをゲートとする第２のｎチャネル型ＴＦＴ（ｎチャネ
ル型ＴＦＴ１１５）を含む。

【０１３５】また、ｎチャネル型ＴＦＴ１１６（第３の
ｎチャネル型ＴＦＴ）はリセット信号線（Reset）をゲ
ートとし、負電源線（Ｖ_DL）１１９をソースとし、ゲー
ト配線１１８をドレインとする。なお、負電源線
（Ｖ_DL）１１９は接地電源線（ＧＮＤ）としても構わな
い。

【０１３６】このとき、ｎチャネル型ＴＦＴ１１５のチ
ャネル幅（Ｗ１とする）とｎチャネル型ＴＦＴ１１４の
チャネル幅（Ｗ２とする）との間にはＷ１＜Ｗ２の関係
がある。なお、チャネル幅とはチャネル長に垂直な方向
におけるチャネル形成領域の長さである。

【０１３７】バッファ１１３aの動作は次の通りであ
る。まず出力線１１１に負電圧が加えられているとき、
ｎチャネル型ＴＦＴ１１４はオフ状態（チャネルが形成
されていない状態）となる。一方でｎチャネル型ＴＦＴ
１１５は常にオン状態（チャネルが形成されている状
態）であるため、ゲート配線１１８には負電源線１１９
の電圧が加えられる。

【０１３８】ところが、出力線１１１に正電圧が加えら
れた場合、ｎチャネル型ＴＦＴ１１４がオン状態とな
る。このとき、ｎチャネル型ＴＦＴ１１４のチャネル幅
がｎチャネル型ＴＦＴ１１５のチャネル幅よりも大きい
ため、ゲート配線１１８の電位はｎチャネル型ＴＦＴ１
１４側の出力に引っ張られ、結果的に正電源線１１７の
電圧がゲート配線１１８に加えられる。

【０１３９】従って、ゲート配線１１８は、出力線１１
１に正電圧が加えられるときは正電圧（画素のスイッチ
ング素子として用いるｎチャネル型ＴＦＴがオン状態に
なるような電圧）を出力し、出力線１１１に負電圧が加
えられているときは常に負電圧（画素のスイッチング素
子として用いるｎチャネル型ＴＦＴがオフ状態になるよ
うな電圧）を出力する。

【０１４０】なお、ｎチャネル型ＴＦＴ１１６は正電圧
が加えられたゲート配線１１８を強制的に負電圧に引き
下げるリセットスイッチとして用いられる。即ち、ゲー
ト配線１１８の選択期間が終了したら。リセット信号を
入力してゲート配線１１８に負電圧を加える。但しｎチ
ャネル型ＴＦＴ１１６は省略することもできる。

【０１４１】以上のような動作のゲート側駆動回路によ
りゲート配線が順番に選択されることになる。次に、ソ
ース側駆動回路の構成を図１４に示す。図１４に示すソ
ース側駆動回路はデコーダ１２１、ラッチ１２２および
バッファ部１２３を含む。なお、デコーダ１２１および
バッファ部１２３の構成はゲート側駆動回路と同様であ
るので、ここでの説明は省略する。

【０１４２】図１４に示すソース側駆動回路の場合、ラ
ッチ１２２は第１段目のラッチ１２４および第２段目の
ラッチ１２５からなる。また、第１段目のラッチ１２４
および第２段目のラッチ１２５は、各々ｍ個のｎチャネ
ル型ＴＦＴ１２６a〜１２６cで形成される複数の単位ユ
ニット１２７ａ及び１２７ｂを有する。デコーダ１２１
からの出力線１２８は単位ユニット１２７ａを形成する
ｍ個のｎチャネル型ＴＦＴ１２６a〜１２６cのゲートに
入力される。なお、ｍは任意の整数である。

【０１４３】例えば、ＶＧＡ表示の場合、ソース配線の
本数は６４０本である。ｍ＝１の場合はＮＡＮＤ回路も
６４０個必要となり、選択線は２０本（１０bit分に相
当する）必要となる。しかし、ｍ＝８とすると必要なＮ
ＡＮＤ回路は８０個となり、必要な選択線は１４本（７
bit分に相当する）となる。即ち、ソース配線の本数を
Ｍ本とすると、必要なＮＡＮＤ回路は（Ｍ／ｍ）個とな
る。

【０１４４】そして、ｎチャネル型ＴＦＴ１２６a〜１
２６cのソースは各々ビデオ信号線（Ｖ１、Ｖ２…Ｖ
ｋ）１２９に接続される。即ち、出力線１２８に正電圧
が加えられると一斉にｎチャネル型ＴＦＴ１２６a〜１
２６cがオン状態となり、各々に対応するビデオ信号が
取り込まれる。また、こうして取り込まれたビデオ信号
は、ｎチャネル型ＴＦＴ１２６a〜１２６cの各々に接続
されたコンデンサ１３０a〜１３０cに保持される。

【０１４５】また、第２段目のラッチ１２５も複数の単
位ユニット１２７bを有し、単位ユニット１２７bはｍ個
のｎチャネル型ＴＦＴ１３１a〜１３１cで形成される。
ｎチャネル型ＴＦＴ１３１a〜１３１cのゲートはすべて
ラッチ信号線１３２に接続され、ラッチ信号線１３２に
負電圧が加えられると一斉にｎチャネル型ＴＦＴ１３１
a〜１３１cがオン状態となる。

【０１４６】その結果、コンデンサ１３０a〜１３０cに
保持されていた信号が、ｎチャネル型ＴＦＴ１３１a〜
１３１cの各々に接続されたコンデンサ１３３a〜１３３
cに保持されると同時にバッファ１２３へと出力され
る。そして、図１３で説明したようにバッファを介して
ソース配線１３４に出力される。以上のような動作のソ
ース側駆動回路によりソース配線が順番に選択されるこ
とになる。

【０１４７】以上のように、ｎチャネル型ＴＦＴのみで
ゲート側駆動回路およびソース側駆動回路を形成するこ
とにより画素部および駆動回路をすべてｎチャネル型Ｔ
ＦＴで形成することが可能となる。なお、ソース側駆動
回路もしくはゲート側駆動回路のいずれか片方を外付け
のＩＣ（典型的にはＴＣＰもしくはＣＯＧ）とする場合
にも本発明は実施できる。

【０１４８】〔実施例５〕本実施例では、ソース側駆動
回路およびゲート側駆動回路をＥ型ＮＴＦＴ（Ｅ型ＮＴ
ＦＴ）およびＤ型ＮＴＦＴ（Ｄ型ＮＴＦＴ）を組み合わ
せて形成した場合について図１５、図１６を用いて説明
する。

【０１４９】図１５はゲート側駆動回路の例である。図
１５において、１４０がシフトレジスタ、１４１がＮＡ
ＮＤ回路部、１４２がバッファ部である。

【０１５０】ここでシフトレジスタ１４０は図４に示し
たシフトレジスタを具体的に図示したものである。まず
１４３はクロック信号線、１４４は極性が反転したクロ
ック信号線、１４５は正電源線（Ｖ_DH）、１４６は接地
電源線（ＧＮＤ）である。そして、本実施例ではシフト
レジスタ１４０を形成する基本単位として三つのフリッ
プフロップ回路１４７a〜１４７cが図示されている。な
お、実際には複数のフリップフロップ回路が直列に接続
されてシフトレジスタ１４０を形成している。

【０１５１】また、本実施例においてフリップフロップ
回路１４７aは図４に示したフリップフロップ回路４０
０に対応し、フリップフロップ回路１４７bはフリップ
フロップ回路４０１に対応した回路構成となっている。
また、フリップフロップ回路１４７a〜１４７cはＥ型Ｎ
ＴＦＴおよびＤ型ＮＴＦＴで形成される。

【０１５２】フリップフロップ回路１４７aにおいて、
１４８はＥ型ＮＴＦＴでゲートはクロック信号線１４３
に接続されている。また、図３（Ｂ）の構造のＥＤＭＯ
Ｓ回路１４８a〜１４８cが図４に示すような配置で形成
される。なお、１５０は正電源線（ＶDH）であり、１５
１は接地電源線（ＧＮＤ）である。

【０１５３】また、フリップフロップ回路１４７bはＥ
型ＮＴＦＴ１５２のゲートが、極性が反転したクロック
信号線１４４に接続されている点を除けばフリップフロ
ップ回路１４７aと同じ回路構成である。

【０１５４】そして、フリップフロップ回路１４７aの
出力線１５３およびフリップフロップ回路１４７bの出
力線１５４はＮＡＮＤ回路１５５aに接続される。な
お、ＮＡＮＤ回路部１４１には三つのＮＡＮＤ回路１５
５a〜１５５cが図示されているが、実際には複数のＮＡ
ＮＤ回路からなる。ＮＡＮＤ回路は二つのフリップフロ
ップ回路に一つに割合で配置されている。また、ＮＡＮ
Ｄ回路１５５a〜１５５cはＥ型ＮＴＦＴおよびＤ型ＮＴ
ＦＴで形成される。

【０１５５】ＮＡＮＤ回路１５５aにおいて、Ｅ型ＮＴ
ＦＴ１５６のゲートには出力線１５３が接続され、ソー
スには接地電源線１５１が接続され、ドレインにはＥ型
ＮＴＦＴ１５７が接続される。また、Ｅ型ＮＴＦＴ１５
７のゲートには出力線１５４が接続され、ソースにはＥ
型ＮＴＦＴ１５６のドレインが接続され、ドレインには
出力線１５８が接続される。また、Ｄ型ＮＴＦＴ１５９
のソースは正電源線１６０に接続され、ゲートおよびド
レインは出力線１５８に接続される。

【０１５６】そして、ＮＡＮＤ回路１５５aの出力線１
５８はＥＤＭＯＳ回路（インバータ回路と呼んでも良
い）１６１aに接続される。なお、バッファ部１４２に
は三つのＥＤＭＯＳ回路１６１a〜１６１cが図示されて
いるが、実際には複数のＥＤＭＯＳ回路からなる。

【０１５７】ＥＤＭＯＳ回路１６１aにおいて、Ｅ型Ｎ
ＴＦＴ１６２のゲートは出力線１５８に接続され、ソー
スは負電源線（Ｖ_DL）１６３に接続され、ドレインは出
力線（画素部のゲート配線に相当する）１６４に接続さ
れる。また、Ｄ型ＮＴＦＴ１６５のゲートおよびドレイ
ンは出力線１６４に接続され、ソースは正電源線１６０
に接続される。

【０１５８】次に、ソース側駆動回路の構成を図１６に
示す。図１６に示すソース側駆動回路は図１５に示した
ゲート側駆動回路にトランスファゲート１６５a〜１６
５cを付け加えた構成となっており、シフトレジスタ１
４０、ＮＡＮＤ回路部１４１およびバッファ部１４２は
同じ回路を用いることができる。なお、この構成はアナ
ログ駆動を行う場合の構成である。

【０１５９】また、本実施例ではトランスファゲート１
６５a〜１６５cとしてＥ型ＮＴＦＴを並列に二つ設けて
いるが、これは冗長設計であると同時に電流の供給能力
を稼ぐための工夫である。また、１６６はビデオ信号線
である。

【０１６０】ところで、本実施例においてデジタル駆動
を行う場合、図１４にて説明したラッチ１２２およびバ
ッファ部１２３をＮＡＮＤ回路部１４１の下に設ければ
良い。また、逆に実施例４において、図１４に示したソ
ース側駆動回路をアナログ駆動に対応させるにはラッチ
１２２を省略し、バッファ部１２３の後段に図１６に示
したトランスファゲートを設ければ良い。

【０１６１】以上のように、ｎチャネル型ＴＦＴのみで
ゲート側駆動回路およびソース側駆動回路を形成するこ
とにより画素部および駆動回路をすべてｎチャネル型Ｔ
ＦＴで形成することが可能となる。なお、ソース側駆動
回路もしくはゲート側駆動回路のいずれか片方を外付け
のＩＣチップとする場合にも本発明は実施できる。

【０１６２】〔実施例６〕本実施例では、本発明のＥＬ
発光装置における画素構造の一例を図１７に示す。図１
７（Ａ）において、１７０１はゲート配線、１７０２は
ソース配線、１７０３は正電源線、１７０４は負電源線
（接地電源線としても良い）である。また、１７０５〜
１７０８はＥ型ＮＴＦＴ、１７０９、１７１０はＤ型Ｎ
ＴＦＴである。また、１７１１はＥＬ素子であり、Ｅ型
ＮＴＦＴ１７０８に接続される。

【０１６３】本実施例の画素構造は、一画素の中に６個
のＴＦＴを設け、ＳＲＡＭ（スタティックランダムアク
セスメモリ）を形成している。具体的には複数のＥ型Ｎ
ＴＦＴおよび複数のＤ型ＮＴＦＴでＳＲＡＭを形成して
いる。このように本発明を実施するにあたって一画素に
含まれるＴＦＴの個数に限定はない。

【０１６４】なお、本実施例の画素構造の場合、Ｅ型Ｎ
ＴＦＴ１７０５がスイッチングＴＦＴとして機能し、Ｅ
型ＮＴＦＴ１７０８が電流制御ＴＦＴとして機能する。
また、Ｅ型ＮＴＦＴ１７０６およびＤ型ＮＴＦＴ１７０
９からなるインバータ回路とＥ型ＮＴＦＴ１７０７およ
びＤ型ＮＴＦＴ１７１０からなるインバータ回路とを組
み合わせてメモリ機能を持たせている。

【０１６５】さらに、図１７（Ｂ）は図１７（Ａ）に示
した隣接する二つの画素を負電源線１７０４を共通化し
て対称に配置した例である。これにより画素部に設ける
配線の本数を低減することができ、画素の高密度化が図
れる。

【０１６６】なお、本実施例の構成は、実施例１〜実施
例５のいずれの構成とも組み合わせて実施することが可
能である。

【０１６７】〔実施例７〕実施例４もしくは実施例５に
示したソース側駆動回路およびゲート側駆動回路は、液
晶表示装置に用いることも可能である。即ち、図３
（Ａ）に示したＥＥＭＯＳ回路、図３（Ｂ）に示したＥ
ＤＭＯＳ回路、図４に示したシフトレジスタ、図１３に
示したゲート側駆動回路もしくは図１４に示したソース
側駆動回路はいずれも液晶表示装置の駆動回路として用
いることが可能である。

【０１６８】なお、液晶表示装置とは液晶パネルにＦＰ
Ｃ（フレキシブルプリントサーキット）が取り付けられ
た液晶モジュールを指す。なお、液晶モジュールにはＦ
ＰＣの先にＰＷＢ（プリント配線基盤）が設けられてい
る場合も含むものとする。また、ＦＰＣにＩＣを取り付
けたＴＣＰ（Tape Carrier Package）の形態となってい
ても良い。また、ＣＯＧ（Chip On Glass）によりＩＣ
を基板上に実装しても良い。

【０１６９】〔実施例８〕本発明を実施するにあたっ
て、ＴＦＴとしてはトップゲート型ＴＦＴ（代表的には
プレーナ型ＴＦＴ）だけでなく、ボトムゲート型ＴＦＴ
（代表的には逆スタガ型ＴＦＴ）を用いても良い。ま
た、半導体基板（代表的にはシリコン基板）に形成した
ＭＯＳＦＥＴを用いることも可能である。

【０１７０】なお、本実施例の構成は実施例１〜実施例
７のいずれに含まれた構成とも組み合わせて実施するこ
とが可能である。

【０１７１】〔実施例９〕本発明を実施して形成された
発光装置もしくは液晶表示装置は様々な電気器具の表示
部として用いることができる。本発明の電気器具として
は、ビデオカメラ、デジタルカメラ、ゴーグル型ディス
プレイ（ヘッドマウントディスプレイ）、カーナビゲー
ションシステム、カーオーディオ、ノート型パーソナル
コンピュータ、ゲーム機器、携帯情報機器（モバイルコ
ンピュータ、携帯電話、携帯型ゲーム機または電子書
籍）、記録媒体を備えた画像再生装置などが挙げられ
る。それら電気器具の具体例を図２０、図２１に示す。

【０１７２】図２０（Ａ）はＥＬディスプレイであり、
筐体２００１、支持台２００２、表示部２００３を含
む。本発明の発光装置もしくは液晶表示装置は表示部２
００３に用いることができる。表示部２００３にＥＬ発
光装置を用いる場合、自発光型であるためバックライト
が必要なく薄い表示部とすることができる。

【０１７３】図２０（Ｂ）はビデオカメラであり、本体
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６を含む。本発明の発光装置もしくは液晶表示装置は表
示部２１０２に用いることができる。

【０１７４】図２０（Ｃ）はデジタルカメラであり、本
体２２０１、表示部２２０２、接眼部２２０３、操作ス
イッチ２２０４を含む。本発明の発光装置もしくは液晶
表示装置は表示部２２０２に用いることができる。

【０１７５】図２０（Ｄ）は記録媒体を備えた画像再生
装置（具体的にはＤＶＤ再生装置）であり、本体２３０
１、記録媒体（ＣＤ、ＬＤまたはＤＶＤ等）２３０２、
操作スイッチ２３０３、表示部（ａ）２３０４、表示部
（ｂ）２３０５を含む。表示部（ａ）は主として画像情
報を表示し、表示部（ｂ）は主として文字情報を表示す
るが、本発明の発光装置もしくは液晶表示装置はこれら
表示部（ａ）、（ｂ）に用いることができる。なお、記
録媒体を備えた画像再生装置には、ＣＤ再生装置、ゲー
ム機器なども含まれうる。

【０１７６】図２０（Ｅ）は携帯型（モバイル）コンピ
ュータであり、本体２４０１、表示部２４０２、受像部
２４０３、操作スイッチ２４０４、メモリスロット２４
０５を含む。本発明の発光装置もしくは液晶表示装置は
表示部２４０２に用いることができる。この携帯型コン
ピュータはフラッシュメモリや不揮発性メモリを集積化
した記録媒体に情報を記録したり、それを再生したりす
ることができる。

【０１７７】図２０（Ｆ）はパーソナルコンピュータで
あり、本体２５０１、筐体２５０２、表示部２５０３、
キーボード２５０４を含む。本発明の発光装置もしくは
液晶表示装置は表示部２５０３に用いることができる。

【０１７８】また、上記電気器具はインターネットやＣ
ＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて
配信された情報を表示することが多くなり、特に動画情
報を表示する機会が増してきている。表示部にＥＬ発光
装置を用いた場合、ＥＬ発光装置の応答速度が非常に高
いため遅れのない動画表示が可能となる。

【０１７９】また、ＥＬ発光装置は発光している部分が
電力を消費するため、発光部分が極力少なくなるように
情報を表示することが望ましい。従って、携帯情報端
末、特に携帯電話やカーオーディオのような文字情報を
主とする表示部にＥＬ発光装置を用いる場合には、非発
光部分を背景として文字情報を発光部分で形成するよう
に駆動することが望ましい。

【０１８０】ここで図２１（Ａ）は携帯電話であり、キ
ー操作を行う部位（操作部）２６０１、情報表示を行う
部位（情報表示部）２６０２であり、操作部２６０１お
よび情報表示部２６０２は連結部２６０３で連結してい
る。また、操作部２６０１には音声入力部２６０４、操
作キー２６０５が設けられ、情報表示部２６０２には音
声出力部２６０６、表示部２６０７が設けられている。

【０１８１】本発明の発光装置もしくは液晶表示装置は
表示部２６０７に用いることができる。なお、表示部２
６０７にＥＬ発光装置を用いる場合、黒色の背景に白色
の文字を表示することで携帯電話の消費電力を抑えるこ
とができる。

【０１８２】図２１（Ａ）に示した携帯電話の場合、表
示部２６０４に用いたＥＬ発光装置にＮＭＯＳ回路でセ
ンサ（ＮＭＯＳセンサ）を内蔵させ、指紋もしくは手相
を読みとることで使用者を認証する認証システム用端末
として用いることもできる。また、外部の明るさ（照
度）を読みとり、設定されたコントラストで情報表示が
可能となるように発光させることもできる。

【０１８３】さらに、操作スイッチ２６０５を使用して
いる時に輝度を下げ、操作スイッチの使用が終わったら
輝度を上げることで低消費電力化することができる。ま
た、着信した時に表示部２６０４の輝度を上げ、通話中
は輝度を下げることによっても低消費電力化することが
できる。また、継続的に使用している場合に、リセット
しない限り時間制御で表示がオフになるような機能を持
たせることで低消費電力化を図ることもできる。なお、
これらはマニュアル制御であっても良い。

【０１８４】また、図２１（Ｂ）はオーディオであり、
筐体２７０１、表示部２７０２、操作スイッチ２７０
３、２７０４を含む。本発明の発光装置もしくは液晶表
示装置は表示部２７０２に用いることができる。また、
本実施例では車載用オーディオ（カーオーディオ）を示
すが、据え置き型のオーディオ（オーディオコンポーネ
ント）に用いても良い。なお、表示部２７０４にＥＬ発
光装置を用いる場合、黒色の背景に白色の文字を表示す
ることで消費電力を抑えられる。

【０１８５】さらに、以上に示した電気器具は、表示部
に用いた発光装置もしくは液晶表示装置に光センサを内
蔵させ、使用環境の明るさを検知する手段を設けること
もできる。表示部にＥＬ発光装置を用いる場合、使用環
境の明るさに応じて発光輝度を変調させるような機能を
持たせることもできる。

【０１８６】具体的には表示部に用いたＥＬ発光装置に
ＮＭＯＳ回路で形成したイメージセンサ（面状、線状も
しくは点状のセンサ）を設けたり、本体もしくは筐体に
ＣＣＤ（Charge Coupled Device）を設けることで実施
できる。使用者は使用環境の明るさに比べてコントラス
ト比で１００〜１５０の明るさを確保できれば問題なく
画像もしくは文字情報を認識できる。即ち、使用環境が
明るい場合は画像の輝度を上げて見やすくし、使用環境
が暗い場合は画像の輝度を抑えて消費電力を抑えるとい
ったことが可能である。

【０１８７】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電気器具に用いることが可能であ
る。また、本実施例の電気器具は実施例１〜５のいずれ
の構成を含む発光装置もしくは液晶表示装置を用いても
良い。

【０１８８】

【発明の効果】本発明を実施することにより、高い歩留
まりで且つ低いコストで光取り出し効率の高い発光装置
を製造することができ、画質が明るく安価な発光装置を
提供することができる。また、画質が明るく安価な発光
装置を表示部に用いることで画質が明るい表示部を有す
る安価な電気器具を提供することが可能となる。

【図面の簡単な説明】

【図１】発光装置の断面構造を示す図。

【図２】発光装置の画素部の回路構成を示す図。

【図３】ＮＭＯＳ回路の構成を示す図。

【図４】シフトレジスタの構成を示す図。

【図５】ＥＬ発光装置の製造工程を示す図。

【図６】ＥＬ発光装置の製造工程を示す図。

【図７】ＥＬ発光装置の製造工程を示す図。

【図８】ＥＬ発光装置の回路ブロック構成を示す
図。

【図９】ＥＬ発光装置の断面構造を示す図。

【図１０】ＥＬ発光装置の断面構造を示す図。

【図１１】ＥＬ発光装置の製造工程を示す図。

【図１２】ゲート側駆動回路の構成を示す図。

【図１３】デコーダ入力信号のタイミングチャートを
示す図。

【図１４】ソース側駆動回路の構成を示す図。

【図１５】ゲート側駆動回路の構成を示す図。

【図１６】ソース側駆動回路の構成を示す図。

【図１７】画素部の構成を示す図。

【図１８】従来のＥＬ発光装置の断面構造を示す図。

【図１９】画素のＴＦＴの配置例を示す図。

【図２０】電気器具の具体例を示す図。

【図２１】電気器具の具体例を示す図。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０５Ｂ 33/14 Ｈ０５Ｂ 33/14 Ａ 33/22 33/22 ＺＦターム(参考） 3K007 AB11 AB18 BA06 BB01 BB05 CA05 CB01 DA01 DB03 EB00 GA04 5C094 AA10 AA31 AA43 AA44 BA03 BA27 CA19 DA09 DA13 DB01 DB04 EA04 EA05 EA10 EB02 FA01 FA02 FB01 FB02 FB12 FB14 FB15 GB10 HA10

Claims

【特許請求の範囲】

【請求項１】画素部および駆動回路を同一の絶縁体上に
含む発光装置において、前記画素部および前記駆動回路を形成する全ての半導体
素子はｎチャネル型の半導体素子であることを特徴とす
る発光装置。
【請求項２】画素部および駆動回路を同一の絶縁体上に
含む発光装置において、前記画素部にはスイッチング素子および電流制御素子が
設けられ、前記駆動回路にはインバータ回路が設けら
れ、前記スイッチング素子、前記電流制御素子および前記イ
ンバータ回路は全てｎチャネル型の半導体素子からなる
ことを特徴とする発光装置。
【請求項３】請求項１または請求項２において、前記絶
縁体は両面もしくは片面に保護膜を設けたプラスチック
基板であることを特徴とする発光装置。
【請求項４】請求項１乃至請求項３のいずれか一におい
て、前記半導体素子は薄膜トランジスタであることを特
徴とする発光装置。
【請求項５】請求項１乃至請求項４のいずれか一におい
て、前記駆動回路はＥＥＭＯＳ回路もしくはＥＤＭＯＳ
回路を含むことを特徴とする発光装置。
【請求項６】請求項１乃至請求項５のいずれか一におい
て、前記画素部は複数の画素を含み、該複数の画素にＥ
Ｌ素子が設けられていることを特徴とする発光装置。
【請求項７】画素部および駆動回路を同一の絶縁体上に
含む発光装置において、前記駆動回路は全てｎチャネル型の半導体素子で形成さ
れた複数のＮＡＮＤ回路からなるデコーダを含むことを
特徴とする発光装置。
【請求項８】請求項７において、前記ＮＡＮＤ回路は直
列に接続されたｎ個のｎチャネル型の半導体素子および
並列に接続されたｎ個のｎチャネル型の半導体素子を含
むことを特徴とする発光装置。
【請求項９】画素部および駆動回路を同一の絶縁体上に
含む発光装置において、前記駆動回路は全てｎチャネル型の半導体素子で形成さ
れたバッファを含み、前記バッファは第１のｎチャネル型の半導体素子および
該第１のｎチャネルの型半導体素子に直列に接続され、
且つ、該第１のｎチャネル型の半導体素子のドレインを
ゲートとする第２のｎチャネル型の半導体素子を含むこ
とを特徴とする発光装置。
【請求項１０】画素部および駆動回路を同一の絶縁体上
に含む発光装置において、前記駆動回路は全てｎチャネル型ＴＦＴで形成された複
数のＮＡＮＤ回路からなるデコーダおよび全てｎチャネ
ル型ＴＦＴで形成されたバッファを含み、前記バッファは第１のｎチャネル型ＴＦＴおよび該第１
のｎチャネル型ＴＦＴに直列に接続され、且つ、該第１
のｎチャネル型ＴＦＴのドレインをゲートとする第２の
ｎチャネル型ＴＦＴを含むことを特徴とする発光装置。
【請求項１１】画素部および駆動回路を同一の絶縁体上
に含む発光装置において、前記駆動回路はＥ型ＮＴＦＴおよびＤ型ＮＴＦＴで形成
された複数のフリップフロップ回路からなるシフトレジ
スタを含むことを特徴とする発光装置。
【請求項１２】画素部および駆動回路を同一の絶縁体上
に含む発光装置において、前記駆動回路はＥ型ＮＴＦＴおよびＤ型ＮＴＦＴで形成
された複数のフリップフロップ回路からなるシフトレジ
スタ並びにＥ型ＮＴＦＴおよびＤ型ＮＴＦＴで形成され
た複数のＮＡＮＤ回路を含むことを特徴とする発光装
置。
【請求項１３】画素部および駆動回路を同一の絶縁体上
に含む発光装置において、前記画素部は複数の画素を含み、前記画素には複数のＥ型ＮＴＦＴおよび複数のＤ型ＮＴ
ＦＴが設けられていることを特徴とする発光装置。
【請求項１４】画素部および駆動回路を同一の絶縁体上
に含む発光装置において、前記画素部は複数の画素を含み、前記画素には複数のＥ型ＮＴＦＴおよび複数のＤ型ＮＴ
ＦＴで形成されたＳＲＡＭが設けられていることを特徴
とする発光装置。
【請求項１５】請求項１３または請求項１４において、
前記画素にＥＬ素子が設けられていることを特徴とする
発光装置。
【請求項１６】請求項１乃至請求項１４のいずれか一に
記載の発光装置を用いたことを特徴とする電気器具。
【請求項１７】請求項１乃至請求項１４のいずれか一に
記載の発光装置を用いたことを特徴とするデジタルカメ
ラ。
【請求項１８】請求項１乃至請求項１４のいずれか一に
記載の発光装置を用いたことを特徴とする携帯電話。