JP2002041326A - プログラムのテスト及びデバッギングが容易な中央処理装置 - Google Patents
プログラムのテスト及びデバッギングが容易な中央処理装置Info
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- 238000012360 testing method Methods 0.000 title claims abstract description 78
- 238000004891 communication Methods 0.000 claims abstract description 54
- 238000013500 data storage Methods 0.000 claims description 21
- 239000000725 suspension Substances 0.000 claims description 4
- 238000004364 calculation method Methods 0.000 claims description 3
- 238000000034 method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 13
- 230000004044 response Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 2
- RDEIXVOBVLKYNT-VQBXQJRRSA-N (2r,3r,4r,5r)-2-[(1s,2s,3r,4s,6r)-4,6-diamino-3-[(2r,3r,6s)-3-amino-6-(1-aminoethyl)oxan-2-yl]oxy-2-hydroxycyclohexyl]oxy-5-methyl-4-(methylamino)oxane-3,5-diol;(2r,3r,4r,5r)-2-[(1s,2s,3r,4s,6r)-4,6-diamino-3-[(2r,3r,6s)-3-amino-6-(aminomethyl)oxan-2-yl]o Chemical compound OS(O)(=O)=O.O1C[C@@](O)(C)[C@H](NC)[C@@H](O)[C@H]1O[C@@H]1[C@@H](O)[C@H](O[C@@H]2[C@@H](CC[C@@H](CN)O2)N)[C@@H](N)C[C@H]1N.O1C[C@@](O)(C)[C@H](NC)[C@@H](O)[C@H]1O[C@@H]1[C@@H](O)[C@H](O[C@@H]2[C@@H](CC[C@H](O2)C(C)N)N)[C@@H](N)C[C@H]1N.O1[C@H](C(C)NC)CC[C@@H](N)[C@H]1O[C@H]1[C@H](O)[C@@H](O[C@@H]2[C@@H]([C@@H](NC)[C@@](C)(O)CO2)O)[C@H](N)C[C@@H]1N RDEIXVOBVLKYNT-VQBXQJRRSA-N 0.000 description 1
- 102100023696 Histone-lysine N-methyltransferase SETDB1 Human genes 0.000 description 1
- 101710168120 Histone-lysine N-methyltransferase SETDB1 Proteins 0.000 description 1
- 241000985630 Lota lota Species 0.000 description 1
- 101001094026 Synechocystis sp. (strain PCC 6803 / Kazusa) Phasin PhaP Proteins 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229940084896 gentak Drugs 0.000 description 1
- 238000000638 solvent extraction Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/28—Error detection; Error correction; Monitoring by checking the correct order of processing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
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Abstract
(57)【要約】
【課題】プログラムのテスト及びデバッギングが容易な
中央処理装置を提供する。 【解決手段】ホストコンピュータとのデータ通信のため
のデータ通信部；中央処理装置の動作モードが一般動作
状態を示す一般動作モードであるかデバッギング状態を
示すデバッギングモードであるかを示すフラグを備えた
状態レジスタ；メモリ上のデバッギングスタック領域を
指定するデバッギングスタックポインタレジスタ；ブレ
ーキレジスタに保存された値と中止データが同一であれ
ば中央処理装置をデバッギングモードへ進入させる比較
部を備えて、前記ブレーキレジスタに保存された値と中
止データとが一致すれば前記中央処理装置をデバッギン
グモードに切換えて前記フラグがデバッギングモードを
示す値を有し、前記デバッギングスタックポインタレジ
スタをデバッギングプログラムのデータを保存するメモ
リを指定するスタックポインタとして使用し、デバッギ
ングする。
中央処理装置を提供する。 【解決手段】ホストコンピュータとのデータ通信のため
のデータ通信部；中央処理装置の動作モードが一般動作
状態を示す一般動作モードであるかデバッギング状態を
示すデバッギングモードであるかを示すフラグを備えた
状態レジスタ；メモリ上のデバッギングスタック領域を
指定するデバッギングスタックポインタレジスタ；ブレ
ーキレジスタに保存された値と中止データが同一であれ
ば中央処理装置をデバッギングモードへ進入させる比較
部を備えて、前記ブレーキレジスタに保存された値と中
止データとが一致すれば前記中央処理装置をデバッギン
グモードに切換えて前記フラグがデバッギングモードを
示す値を有し、前記デバッギングスタックポインタレジ
スタをデバッギングプログラムのデータを保存するメモ
リを指定するスタックポインタとして使用し、デバッギ
ングする。
Description
【０００１】
【発明の属する技術分野】本発明は、プログラムのテス
ト及びデバッギングが容易な中央処理装置に関し、特
に、デバッギング状態においてホストコンピュータから
ダウンロードされたテスト及びデバッギングを行うため
の応用プログラムを容易にテスト及びデバッギングする
ことができるプログラムのテスト及びデバッギングが容
易な中央処理装置に関する。
ト及びデバッギングが容易な中央処理装置に関し、特
に、デバッギング状態においてホストコンピュータから
ダウンロードされたテスト及びデバッギングを行うため
の応用プログラムを容易にテスト及びデバッギングする
ことができるプログラムのテスト及びデバッギングが容
易な中央処理装置に関する。
【０００２】
【従来の技術】一般に、中央処理装置（Ｍｉｃｒｏ−Ｐ
ｒｏｃｅｓｓｏｒ）は、メモリに保存された多数の命令
語の集合からなるプログラムを読み出してこれを命令語
解析器によって解析し、実行器によって各命令語に該当
する動作を実行する。
ｒｏｃｅｓｓｏｒ）は、メモリに保存された多数の命令
語の集合からなるプログラムを読み出してこれを命令語
解析器によって解析し、実行器によって各命令語に該当
する動作を実行する。
【０００３】メモリに保存された多数の命令語の集合か
らなる応用プログラムが正しく作成されたかをテストし
なければならなく、応用プログラムが正しく作成されて
いない場合、その応用プログラムをデバッギング（Ｄｅ
ｂｕｇｇｉｎｇ）しなければならない。
らなる応用プログラムが正しく作成されたかをテストし
なければならなく、応用プログラムが正しく作成されて
いない場合、その応用プログラムをデバッギング（Ｄｅ
ｂｕｇｇｉｎｇ）しなければならない。
【０００４】図１は従来のインサーキットエミュレータ
を使用して応用プログラムのテスト及びデバッギングを
行うための一例のブロック図である。図１のインサーキ
ットエミュレータを使用してプログラムのテスト及びデ
バッギングを行うためのブロック図は、中央処理装置、
Ｉ／Ｏユニット１及びメモリ２から構成される対象シス
テム４、対象システム４をテスト及びデバッギングする
ために対象システム４の中央処理装置に代替することが
できる回路で構成されて対象システム４の中央処理装置
をＣＰＵモジュール（Ｍｏｄｕｌｅ）３で代替させ、Ｃ
ＰＵモジュール３と連結されたインサーキットエミュレ
ータ（Ｉｎ Ｃｉｒｃｕｉｔ Ｅｍｕｌａｔｏｒ：ＩＣ
Ｅ）５、及びデバッギングを行うための応用プログラム
のテスト及びデバッギングのための命令などをインサー
キットエミュレータへ出力させるホストコンピュータ６
から構成される。
を使用して応用プログラムのテスト及びデバッギングを
行うための一例のブロック図である。図１のインサーキ
ットエミュレータを使用してプログラムのテスト及びデ
バッギングを行うためのブロック図は、中央処理装置、
Ｉ／Ｏユニット１及びメモリ２から構成される対象シス
テム４、対象システム４をテスト及びデバッギングする
ために対象システム４の中央処理装置に代替することが
できる回路で構成されて対象システム４の中央処理装置
をＣＰＵモジュール（Ｍｏｄｕｌｅ）３で代替させ、Ｃ
ＰＵモジュール３と連結されたインサーキットエミュレ
ータ（Ｉｎ Ｃｉｒｃｕｉｔ Ｅｍｕｌａｔｏｒ：ＩＣ
Ｅ）５、及びデバッギングを行うための応用プログラム
のテスト及びデバッギングのための命令などをインサー
キットエミュレータへ出力させるホストコンピュータ６
から構成される。
【０００５】インサーキットエミュレータ５は、ホスト
コンピュータ６から応用プログラムを入力されて応用プ
ログラムをデバッギングすることができるデバッギング
用プログラムを保存しており、ホストコンピュータ６か
ら入力される命令に従ってインサーキットエミュレータ
５の内部の中央処理装置を動作させる。そして、ＣＰＵ
モジュール３を通じて対象システム４の制御バス、アド
レスバス及びデータバスを直接に制御して対象システム
４のＩ／Ｏユニット１及びメモリ２に必要な入出力を遂
行することができ、インサーキットエミュレータ５の内
部の中央処理装置の内部レジスタを読み出したり内部レ
ジスタのデータを変更することができる。
コンピュータ６から応用プログラムを入力されて応用プ
ログラムをデバッギングすることができるデバッギング
用プログラムを保存しており、ホストコンピュータ６か
ら入力される命令に従ってインサーキットエミュレータ
５の内部の中央処理装置を動作させる。そして、ＣＰＵ
モジュール３を通じて対象システム４の制御バス、アド
レスバス及びデータバスを直接に制御して対象システム
４のＩ／Ｏユニット１及びメモリ２に必要な入出力を遂
行することができ、インサーキットエミュレータ５の内
部の中央処理装置の内部レジスタを読み出したり内部レ
ジスタのデータを変更することができる。
【０００６】つまり、インサーキットエミュレータ５
は、ホストコンピュータ６からデバッギングを行うため
の応用プログラムを入力されてプログラムを遂行させ、
インサーキットエミュレータ５内の中央処理装置を動作
させる。そして、対象システム４の制御バス、アドレス
バス及びデータバスを直接に制御してＩ／Ｏユニット１
及びメモリ２に必要な入出力を遂行し、応用プログラム
のテスト及びデバッギングのために強制的に応用プログ
ラムの遂行を中止させた後、ホストコンピュータ６から
の命令に従って対象システム４のＩ／Ｏユニット１及び
メモリ２のデータを読み出したり書き込んだり、または
インサーキットエミュレータ５内のレジスタに保存され
たデータ値を読み出したり書き込み、応用プログラムが
正しく作成されたかを判断して、エラーがある場合応用
プログラムをデバッギングする。
は、ホストコンピュータ６からデバッギングを行うため
の応用プログラムを入力されてプログラムを遂行させ、
インサーキットエミュレータ５内の中央処理装置を動作
させる。そして、対象システム４の制御バス、アドレス
バス及びデータバスを直接に制御してＩ／Ｏユニット１
及びメモリ２に必要な入出力を遂行し、応用プログラム
のテスト及びデバッギングのために強制的に応用プログ
ラムの遂行を中止させた後、ホストコンピュータ６から
の命令に従って対象システム４のＩ／Ｏユニット１及び
メモリ２のデータを読み出したり書き込んだり、または
インサーキットエミュレータ５内のレジスタに保存され
たデータ値を読み出したり書き込み、応用プログラムが
正しく作成されたかを判断して、エラーがある場合応用
プログラムをデバッギングする。
【０００７】上記の従来のインサーキットエミュレータ
を使用して応用プログラムのテスト及びデバッギングを
行う場合、必ず対象システムの中央処理装置をインサー
キットエミュレータに連結されたＣＰＵモジュール３で
代替できる場合にのみ有用に使用することができ、イン
サーキットエミュレータ内には対象システムの中央処理
装置の機能を果たすハードウェアがなければならないの
で、インサーキットエミュレータは高価の装備となると
いう問題点がある。そして、対象システムを一つの半導
体チップに集積化させた場合、中央処理装置をＣＰＵモ
ジュール３で代替することができないので、インサーキ
ットエミュレータを使用することができないという問題
点がある。
を使用して応用プログラムのテスト及びデバッギングを
行う場合、必ず対象システムの中央処理装置をインサー
キットエミュレータに連結されたＣＰＵモジュール３で
代替できる場合にのみ有用に使用することができ、イン
サーキットエミュレータ内には対象システムの中央処理
装置の機能を果たすハードウェアがなければならないの
で、インサーキットエミュレータは高価の装備となると
いう問題点がある。そして、対象システムを一つの半導
体チップに集積化させた場合、中央処理装置をＣＰＵモ
ジュール３で代替することができないので、インサーキ
ットエミュレータを使用することができないという問題
点がある。
【０００８】図２は従来の中央処理装置内にバックグラ
ウンドデバッギングモニタ部が内蔵されてプログラムの
テスト及びデバッギングを行うためのブロック図であ
る。図２のブロック図は、図１の対象システムを一つの
半導体チップに集積させた場合インサーキットエミュレ
ータを使用することができないという問題点を解決する
ために、中央処理装置１３はバックグラウンドデバッギ
ングモニタ部（Ｂａｃｋｇｒｏｕｎｄ Ｄｅｂｕｇｇｉ
ｎｇ Ｍｏｎｉｔｏｒ：ＢＤＭ）１１とシリアル通信部
１２を別途に有している。
ウンドデバッギングモニタ部が内蔵されてプログラムの
テスト及びデバッギングを行うためのブロック図であ
る。図２のブロック図は、図１の対象システムを一つの
半導体チップに集積させた場合インサーキットエミュレ
ータを使用することができないという問題点を解決する
ために、中央処理装置１３はバックグラウンドデバッギ
ングモニタ部（Ｂａｃｋｇｒｏｕｎｄ Ｄｅｂｕｇｇｉ
ｎｇ Ｍｏｎｉｔｏｒ：ＢＤＭ）１１とシリアル通信部
１２を別途に有している。
【０００９】図２の従来の中央処理装置内にバックグラ
ウンドデバッギングモニタ１１が内蔵されてプログラム
のテスト及びデバッギングを行うためのブロック図は、
別途のバックグラウンドデバッギングモニタ１１及びシ
リアル通信部１２を有する中央処理装置１３、Ｉ／Ｏユ
ニット１４及びメモリ１５が一つの半導体チップに集積
化された対象システム１０、及びシリアル通信部１２を
通じて応用プログラムのテスト及びデバッギングを行う
ためのホストコンピュータ２０から構成される。
ウンドデバッギングモニタ１１が内蔵されてプログラム
のテスト及びデバッギングを行うためのブロック図は、
別途のバックグラウンドデバッギングモニタ１１及びシ
リアル通信部１２を有する中央処理装置１３、Ｉ／Ｏユ
ニット１４及びメモリ１５が一つの半導体チップに集積
化された対象システム１０、及びシリアル通信部１２を
通じて応用プログラムのテスト及びデバッギングを行う
ためのホストコンピュータ２０から構成される。
【００１０】バックグラウンドデバッギングモニタ１１
は、ホストコンピュータ２０からシリアル通信部１２を
通じて入力された命令語を解析して必要な動作を遂行す
るために、自主的にレジスタ、制御ユニット等から構成
されたコントローラーで、中央処理装置１３の内部の全
ての構成要素を直接に制御することが可能でなければな
らない。つまり、バックグラウンドデバッギングモニタ
１１は内部バスに連結されてレジスタを読んだり値を変
更することができる。そして、制御部、メモリアドレス
レジスタ及びメモリデータレジスタを制御して制御信号
バス、アドレスバス及びデータバスを制御する。
は、ホストコンピュータ２０からシリアル通信部１２を
通じて入力された命令語を解析して必要な動作を遂行す
るために、自主的にレジスタ、制御ユニット等から構成
されたコントローラーで、中央処理装置１３の内部の全
ての構成要素を直接に制御することが可能でなければな
らない。つまり、バックグラウンドデバッギングモニタ
１１は内部バスに連結されてレジスタを読んだり値を変
更することができる。そして、制御部、メモリアドレス
レジスタ及びメモリデータレジスタを制御して制御信号
バス、アドレスバス及びデータバスを制御する。
【００１１】図２の従来のバックグラウンドデバッギン
グモニタ部が内蔵された中央処理装置は、シリアル通信
部１２を通じてホストコンピュータ２０とバックグラウ
ンドデバッギングモニタ１１との通信が可能でなければ
ならないが、これに要するホストコンピュータ２０と中
央処理装置１３を連結するための入出力線は２〜３個の
線が必要であるので、図１のように中央処理装置の全部
を代替する場合より有効である。
グモニタ部が内蔵された中央処理装置は、シリアル通信
部１２を通じてホストコンピュータ２０とバックグラウ
ンドデバッギングモニタ１１との通信が可能でなければ
ならないが、これに要するホストコンピュータ２０と中
央処理装置１３を連結するための入出力線は２〜３個の
線が必要であるので、図１のように中央処理装置の全部
を代替する場合より有効である。
【００１２】
【発明が解決しようとする課題】従来のバックグラウン
ドデバッギングモニタ部は、中央処理装置１３の内部の
全ての構成要素を直接に制御しなければならないので、
図２のバックグラウンドデバッギングモニタ部が内蔵さ
れた中央処理装置は高価で、複雑なハードウェアを有す
るという問題点がある。
ドデバッギングモニタ部は、中央処理装置１３の内部の
全ての構成要素を直接に制御しなければならないので、
図２のバックグラウンドデバッギングモニタ部が内蔵さ
れた中央処理装置は高価で、複雑なハードウェアを有す
るという問題点がある。
【００１３】本発明の目的は、デバッギング入力信号を
活性化させて使用者モードを有する中央処理装置の状態
にデバッギングモードを新しく追加し、デバッギングモ
ードにおいてホストコンピュータからダウンロードされ
たテスト及びデバッギングを行うための応用プログラム
を容易にテスト及びデバッギングすることによって、中
央処理装置のハードウェアが簡単に構成され、中央処理
装置のコストを低下させることができ、且つより効率よ
いテスト及びデバッギングを行うことができるプログラ
ムのテスト及びデバッギングが容易な中央処理装置を提
供することにある。
活性化させて使用者モードを有する中央処理装置の状態
にデバッギングモードを新しく追加し、デバッギングモ
ードにおいてホストコンピュータからダウンロードされ
たテスト及びデバッギングを行うための応用プログラム
を容易にテスト及びデバッギングすることによって、中
央処理装置のハードウェアが簡単に構成され、中央処理
装置のコストを低下させることができ、且つより効率よ
いテスト及びデバッギングを行うことができるプログラ
ムのテスト及びデバッギングが容易な中央処理装置を提
供することにある。
【００１４】
【課題を解決するための手段】前記目的を達成するため
に、本発明のプログラムのテスト及びデバッギングが容
易な中央処理装置は、ホストコンピュータとのデータ通
信のためのデータ通信手段；中央処理装置の動作モード
が一般動作状態を示す一般動作モードであるかデバッギ
ング状態を示すデバッギングモードであるかを示すフラ
グを備えた状態レジスタ；デバッギングプログラムのデ
ータを保存するスタックメモリを指定するスタックポイ
ンタとして用いられるデバッギングスタックポインタレ
ジスタ；及びブレーキレジスタに保存された値と中止デ
ータとを比較して同一であれば中央処理装置をデバッギ
ングモードへ進入させる比較手段を備えて、ブレーキレ
ジスタに保存された値と中止データとが一致すれば、中
央処理装置をデバッギングモードに切換えさせて状態レ
ジスタのフラグがデバッギングモードを示す値を有し、
プログラムカウンタにデバッギングプログラムを遂行す
るための開始アドレスを積載してデバッギングプログラ
ムを遂行し、データ通信手段を通じてホストコンピュー
タからの命令に従ってデバッギングを遂行することを特
徴とする。
に、本発明のプログラムのテスト及びデバッギングが容
易な中央処理装置は、ホストコンピュータとのデータ通
信のためのデータ通信手段；中央処理装置の動作モード
が一般動作状態を示す一般動作モードであるかデバッギ
ング状態を示すデバッギングモードであるかを示すフラ
グを備えた状態レジスタ；デバッギングプログラムのデ
ータを保存するスタックメモリを指定するスタックポイ
ンタとして用いられるデバッギングスタックポインタレ
ジスタ；及びブレーキレジスタに保存された値と中止デ
ータとを比較して同一であれば中央処理装置をデバッギ
ングモードへ進入させる比較手段を備えて、ブレーキレ
ジスタに保存された値と中止データとが一致すれば、中
央処理装置をデバッギングモードに切換えさせて状態レ
ジスタのフラグがデバッギングモードを示す値を有し、
プログラムカウンタにデバッギングプログラムを遂行す
るための開始アドレスを積載してデバッギングプログラ
ムを遂行し、データ通信手段を通じてホストコンピュー
タからの命令に従ってデバッギングを遂行することを特
徴とする。
【００１５】また、前記目的を達成するために、本発明
のプログラムのテスト及びデバッギングが容易な中央処
理装置は、ホストコンピュータとのデータ通信のための
データ通信手段；中央処理装置の動作モードが一般動作
状態を示す一般動作モードであるかデバッギング状態を
示すデバッギングモードであるかを示すフラグを備えた
状態レジスタ；デバッギング初期化プログラム及びデバ
ッギングサービスプログラムのデータを保存するスタッ
クメモリを指定するデバッギングスタックポインタレジ
スタ；リセット信号によって中央処理装置を初期化し、
デバッギングモード進入信号を検査してデバッギングモ
ード進入信号が活性化されていると、プログラムカウン
タにデバッギング初期化プログラムを遂行するための開
始アドレスを積載して中央処理装置をデバッギング初期
化モードに切換えさせて状態レジスタのフラグをデバッ
ギングモードを示す値で設定し、内部バスに連結されて
中央処理装置の内外部に必要な各種の制御信号を出力す
る制御ユニット；及びブレーキレジスタに保存された値
と中止データとを比較して同一であれば中央処理装置を
デバッギングサービスモードへ進入させる比較手段を備
えて、ブレーキレジスタに保存された値と中止データと
が一致すれば、中央処理装置をデバッギングサービスモ
ードに切換えさせて状態レジスタのフラグがデバッギン
グサービスモードを示す値を有し、プログラムカウンタ
にデバッギングサービスプログラムを遂行するための開
始アドレスを積載してデバッギングサービスプログラム
を遂行し、データ通信手段を通じてホストコンピュータ
からの命令に従ってデバッギングを遂行することを特徴
とする。
のプログラムのテスト及びデバッギングが容易な中央処
理装置は、ホストコンピュータとのデータ通信のための
データ通信手段；中央処理装置の動作モードが一般動作
状態を示す一般動作モードであるかデバッギング状態を
示すデバッギングモードであるかを示すフラグを備えた
状態レジスタ；デバッギング初期化プログラム及びデバ
ッギングサービスプログラムのデータを保存するスタッ
クメモリを指定するデバッギングスタックポインタレジ
スタ；リセット信号によって中央処理装置を初期化し、
デバッギングモード進入信号を検査してデバッギングモ
ード進入信号が活性化されていると、プログラムカウン
タにデバッギング初期化プログラムを遂行するための開
始アドレスを積載して中央処理装置をデバッギング初期
化モードに切換えさせて状態レジスタのフラグをデバッ
ギングモードを示す値で設定し、内部バスに連結されて
中央処理装置の内外部に必要な各種の制御信号を出力す
る制御ユニット；及びブレーキレジスタに保存された値
と中止データとを比較して同一であれば中央処理装置を
デバッギングサービスモードへ進入させる比較手段を備
えて、ブレーキレジスタに保存された値と中止データと
が一致すれば、中央処理装置をデバッギングサービスモ
ードに切換えさせて状態レジスタのフラグがデバッギン
グサービスモードを示す値を有し、プログラムカウンタ
にデバッギングサービスプログラムを遂行するための開
始アドレスを積載してデバッギングサービスプログラム
を遂行し、データ通信手段を通じてホストコンピュータ
からの命令に従ってデバッギングを遂行することを特徴
とする。
【００１６】
【発明の実施の形態】以下、添付した図面を参照して本
発明のプログラムのテスト及びデバッギングが容易な中
央処理装置を詳細に説明する。
発明のプログラムのテスト及びデバッギングが容易な中
央処理装置を詳細に説明する。
【００１７】図３は本発明のプログラムのテスト及びデ
バッギングが容易な中央処理装置を示したブロック図で
ある。図３の本発明のプログラムのテスト及びデバッギ
ングが容易な中央処理装置は、データ及びアドレス演算
に必要なデータを一時的に保存する汎用レジスタファイ
ル１００、プログラムが保存されたメモリのアドレスを
記憶するプログラムカウンタ（ＰＣ）と中央処理装置の
一般動作状態を示す一般動作モード及びプログラムのテ
スト及びデバッギングを行うための状態を示すデバッギ
ングモードを示すデバッギングモードフラグを有する状
態レジスタ（ＳＲ）、ブレーキレジスタ（ＢＲ）、マス
クレジスタ（ＭＲ）、及びデバッギング初期化プログラ
ム及びデバッギングサービスプログラムのデータを保存
するメモリを指定するデバッギングスタックポインタ
（ＩＳＰ）から構成された特殊レジスタファイル２０
０、汎用レジスタファイル１００及び特殊レジスタファ
イル２００を連結する内部バス（ＩＢ）、内部バス（Ｉ
Ｂ）に連結されて中央処理装置の内外部に必要な各種の
制御信号（ＣＯＮＴ）を出力し、リセット信号（ＲＥＳ
ＥＴ）によって中央処理装置を初期化し、デバッギング
モード進入信号（ＯＳＩ）を検査してデバッギングモー
ド進入信号（ＯＳＩ）が活性化されると、プログラムカ
ウンタ（ＰＣ）にデバッギング初期化プログラムを遂行
するための開始アドレスを積載して中央処理装置をデバ
ッギング初期化モードに切換させて状態レジスタ（Ｓ
Ｒ）のフラグはデバッギングモードを示す値を有するよ
うにする制御ユニット３００、メモリアドレスレジスタ
４００、メモリデータレジスタ５００、ホストコンピュ
ータとのデータ通信のためのデータ通信部６００、及び
ブレーキレジスタ（ＢＲ）に保存された値（ＩＢＲ）と
中止データ（ＢＤ）とを比較して同一であれば中央処理
装置をデバッギングサービスモードへ進入させる比較部
７００から構成される。
バッギングが容易な中央処理装置を示したブロック図で
ある。図３の本発明のプログラムのテスト及びデバッギ
ングが容易な中央処理装置は、データ及びアドレス演算
に必要なデータを一時的に保存する汎用レジスタファイ
ル１００、プログラムが保存されたメモリのアドレスを
記憶するプログラムカウンタ（ＰＣ）と中央処理装置の
一般動作状態を示す一般動作モード及びプログラムのテ
スト及びデバッギングを行うための状態を示すデバッギ
ングモードを示すデバッギングモードフラグを有する状
態レジスタ（ＳＲ）、ブレーキレジスタ（ＢＲ）、マス
クレジスタ（ＭＲ）、及びデバッギング初期化プログラ
ム及びデバッギングサービスプログラムのデータを保存
するメモリを指定するデバッギングスタックポインタ
（ＩＳＰ）から構成された特殊レジスタファイル２０
０、汎用レジスタファイル１００及び特殊レジスタファ
イル２００を連結する内部バス（ＩＢ）、内部バス（Ｉ
Ｂ）に連結されて中央処理装置の内外部に必要な各種の
制御信号（ＣＯＮＴ）を出力し、リセット信号（ＲＥＳ
ＥＴ）によって中央処理装置を初期化し、デバッギング
モード進入信号（ＯＳＩ）を検査してデバッギングモー
ド進入信号（ＯＳＩ）が活性化されると、プログラムカ
ウンタ（ＰＣ）にデバッギング初期化プログラムを遂行
するための開始アドレスを積載して中央処理装置をデバ
ッギング初期化モードに切換させて状態レジスタ（Ｓ
Ｒ）のフラグはデバッギングモードを示す値を有するよ
うにする制御ユニット３００、メモリアドレスレジスタ
４００、メモリデータレジスタ５００、ホストコンピュ
ータとのデータ通信のためのデータ通信部６００、及び
ブレーキレジスタ（ＢＲ）に保存された値（ＩＢＲ）と
中止データ（ＢＤ）とを比較して同一であれば中央処理
装置をデバッギングサービスモードへ進入させる比較部
７００から構成される。
【００１８】また、本発明のプログラムのテスト及びデ
バッギングが容易な中央処理装置は、ホストコンピュー
タとのデータ通信のためのデータ通信部６００、中央処
理装置の動作モードが一般動作状態を示す一般動作モー
ドであるかデバッギング状態を示すデバッギングモード
であるかを示すフラグを備えた状態レジスタ（ＳＲ）、
デバッギングプログラムのデータを保存するスタックメ
モリを指定するスタックポインタとして用いられるデバ
ッギングスタックポインタ（ＩＳＰ）、及びブレーキレ
ジスタに保存された値と中止データとを比較して同一で
あれば中央処理装置をデバッギングモードへ進入させる
比較部７００から構成され、初期デバッギングモード進
入によってホストコンピュータから入力されたブレーキ
レジスタ（ＢＲ）に保存された値と中止データ（ＢＤ）
とが一致すれば、プログラムカウンタ（ＰＣ）にデバッ
ギング初期化プログラム及びデバッギングサービスプロ
グラムからなるデバッギングプログラムを遂行するため
の開始アドレスを積載してデバッギングプログラムを遂
行することによって、中央処理装置をデバッギングモー
ドに切換させ、状態レジスタのフラグがデバッギングモ
ードを示す値を有するようにして、データ通信部６００
を通じてホストコンピュータからの命令によってデバッ
ギングを遂行することができる。
バッギングが容易な中央処理装置は、ホストコンピュー
タとのデータ通信のためのデータ通信部６００、中央処
理装置の動作モードが一般動作状態を示す一般動作モー
ドであるかデバッギング状態を示すデバッギングモード
であるかを示すフラグを備えた状態レジスタ（ＳＲ）、
デバッギングプログラムのデータを保存するスタックメ
モリを指定するスタックポインタとして用いられるデバ
ッギングスタックポインタ（ＩＳＰ）、及びブレーキレ
ジスタに保存された値と中止データとを比較して同一で
あれば中央処理装置をデバッギングモードへ進入させる
比較部７００から構成され、初期デバッギングモード進
入によってホストコンピュータから入力されたブレーキ
レジスタ（ＢＲ）に保存された値と中止データ（ＢＤ）
とが一致すれば、プログラムカウンタ（ＰＣ）にデバッ
ギング初期化プログラム及びデバッギングサービスプロ
グラムからなるデバッギングプログラムを遂行するため
の開始アドレスを積載してデバッギングプログラムを遂
行することによって、中央処理装置をデバッギングモー
ドに切換させ、状態レジスタのフラグがデバッギングモ
ードを示す値を有するようにして、データ通信部６００
を通じてホストコンピュータからの命令によってデバッ
ギングを遂行することができる。
【００１９】比較部７００に入力される中止データ（Ｂ
Ｄ）は、プログラムカウンタ（ＰＣ）に保存されたプロ
グラム番地、データが保存されたメモリアドレス、入出
力されるデータ、入出力されるアドレスであってもよ
く、マスクレジスタ（ＭＲ）を使用してプログラムカウ
ンタに保存されたプログラム番地とマスクレジスタ（Ｍ
Ｒ）に保存された値とを演算した結果、データが保存さ
れたメモリアドレスとマスクレジスタ（ＭＲ）に保存さ
れた値とを演算した結果、入出力されるアドレスとマス
クレジスタ（ＭＲ）に保存された値とを演算した結果、
入出力されるデータとマスクレジスタ（ＭＲ）に保存さ
れた値とを演算した結果であってもよい。
Ｄ）は、プログラムカウンタ（ＰＣ）に保存されたプロ
グラム番地、データが保存されたメモリアドレス、入出
力されるデータ、入出力されるアドレスであってもよ
く、マスクレジスタ（ＭＲ）を使用してプログラムカウ
ンタに保存されたプログラム番地とマスクレジスタ（Ｍ
Ｒ）に保存された値とを演算した結果、データが保存さ
れたメモリアドレスとマスクレジスタ（ＭＲ）に保存さ
れた値とを演算した結果、入出力されるアドレスとマス
クレジスタ（ＭＲ）に保存された値とを演算した結果、
入出力されるデータとマスクレジスタ（ＭＲ）に保存さ
れた値とを演算した結果であってもよい。
【００２０】図３、図５及び図６に示すように、制御ユ
ニット３００はデバッギングメモリ選択信号（ＯＳＩＲ
ＯＭ）を受信してブレーキレジスタ（ＢＲ）に保存され
た値（ＩＢＲ）と中止データ（ＢＤ）とが同一である時
に、デバッギングメモリ選択信号（ＯＳＩＲＯＭ）によ
ってプログラムカウンタ（ＰＣ）にデバッギングサービ
スプログラム（ＰＲＯＧ５、ＰＲＯＧ７）を遂行するた
めの互いに異なるアドレスを積載することができる。ま
た、図６に示すように、デバッギング初期化プログラム
（ＰＲＯＧ６）及びデバッギングサービスプログラム
（ＰＲＯＧ７）から構成されたデバッギングプログラム
を保存するメモリ９０と、一般プログラムが保存された
メモリ８０とを分離することができる。
ニット３００はデバッギングメモリ選択信号（ＯＳＩＲ
ＯＭ）を受信してブレーキレジスタ（ＢＲ）に保存され
た値（ＩＢＲ）と中止データ（ＢＤ）とが同一である時
に、デバッギングメモリ選択信号（ＯＳＩＲＯＭ）によ
ってプログラムカウンタ（ＰＣ）にデバッギングサービ
スプログラム（ＰＲＯＧ５、ＰＲＯＧ７）を遂行するた
めの互いに異なるアドレスを積載することができる。ま
た、図６に示すように、デバッギング初期化プログラム
（ＰＲＯＧ６）及びデバッギングサービスプログラム
（ＰＲＯＧ７）から構成されたデバッギングプログラム
を保存するメモリ９０と、一般プログラムが保存された
メモリ８０とを分離することができる。
【００２１】デバッギングプログラムで使用するデータ
値を保存するデータ保存メモリと、一般プログラムで使
用するデータ値を保存するデータ保存メモリとを分離す
ることができる。
値を保存するデータ保存メモリと、一般プログラムで使
用するデータ値を保存するデータ保存メモリとを分離す
ることができる。
【００２２】デバッギングモードに切換えられた時に、
本発明のプログラムのテスト及びデバッギングが容易な
中央処理装置は、速いデバッギングのために一時保存レ
ジスタ１２００をさらに備えて、デバッギングモードに
切換えた後に、デバッギングプログラムを遂行する前に
プログラムカウンタ（ＰＣ）と状態レジスタ（ＳＲ）を
一時保存レジスタ１２００に保存してデバッギングプロ
グラムを遂行することもできる。
本発明のプログラムのテスト及びデバッギングが容易な
中央処理装置は、速いデバッギングのために一時保存レ
ジスタ１２００をさらに備えて、デバッギングモードに
切換えた後に、デバッギングプログラムを遂行する前に
プログラムカウンタ（ＰＣ）と状態レジスタ（ＳＲ）を
一時保存レジスタ１２００に保存してデバッギングプロ
グラムを遂行することもできる。
【００２３】前記プログラムのテスト及びデバッギング
が容易な中央処理装置は、基準データが保存された基準
データ保存部９００、及びデータ通信部６００を通じて
入力されたデータ（ＤＥＢ１）と基準データとを比較し
て、データ通信部６００を通じて入力されたデータ（Ｄ
ＥＢ１）と基準データとが同一であれば中央処理装置を
デバッギングサービスモードに切換えさせる基準データ
比較部８００を備えて、使用者がホストコンピュータを
用いてデータ通信部を通じて中央処理装置を強制的にデ
バッギングサービスモードに切換させてデバッギングサ
ービスプログラムを遂行させることができる。
が容易な中央処理装置は、基準データが保存された基準
データ保存部９００、及びデータ通信部６００を通じて
入力されたデータ（ＤＥＢ１）と基準データとを比較し
て、データ通信部６００を通じて入力されたデータ（Ｄ
ＥＢ１）と基準データとが同一であれば中央処理装置を
デバッギングサービスモードに切換えさせる基準データ
比較部８００を備えて、使用者がホストコンピュータを
用いてデータ通信部を通じて中央処理装置を強制的にデ
バッギングサービスモードに切換させてデバッギングサ
ービスプログラムを遂行させることができる。
【００２４】本発明のプログラムのテスト及びデバッギ
ングが容易な中央処理装置は、予め設定されたリセット
データを保存するリセットデータ保存部１１００、及び
リセットデータ保存部１１００に保存されたリセットデ
ータとデータ通信部６００を通じて入力されたデバッギ
ングデータ（ＤＥＢ２）とを比較するリセットデータ比
較部１０００をさらに備えて、使用者が中央処理装置を
強制的に初期化させるためにホストコンピュータからデ
ータ通信部６００にデータを伝送すると、リセットデー
タ比較部１０００においてリセットデータ保存部１１０
０に保存されたリセットデータとデータ通信部６００に
受信された値とを比較して、二つの値が同一であれば中
央処理装置を初期化させる。
ングが容易な中央処理装置は、予め設定されたリセット
データを保存するリセットデータ保存部１１００、及び
リセットデータ保存部１１００に保存されたリセットデ
ータとデータ通信部６００を通じて入力されたデバッギ
ングデータ（ＤＥＢ２）とを比較するリセットデータ比
較部１０００をさらに備えて、使用者が中央処理装置を
強制的に初期化させるためにホストコンピュータからデ
ータ通信部６００にデータを伝送すると、リセットデー
タ比較部１０００においてリセットデータ保存部１１０
０に保存されたリセットデータとデータ通信部６００に
受信された値とを比較して、二つの値が同一であれば中
央処理装置を初期化させる。
【００２５】上記の構成による本発明のプログラムのテ
スト及びデバッギングが容易な中央処理装置の動作は、
以下の通りである。制御ユニット３００は、リセット信
号（ＲＥＳＥＴ）によって中央処理装置を初期化し、制
御ユニット３００に入力されるデバッギングモード進入
信号（ＯＳＩ）が活性化されると、図４に示すように状
態レジスタ（ＳＲ）のデバッギングモードフラグ（ＯＳ
ＩＭ）を活性化させ、中央処理装置を応用プログラムの
テスト及びデバッギングを遂行するための初期環境に設
定せしめ、データ通信部６００を通じてホストコンピュ
ータから中央処理装置にダウンロードされたテスト及び
デバッギングを行うための応用プログラムを実行する。
応用プログラムの実行中に比較部７００によってブレー
キレジスタ（ＢＲ）に保存された値（ＩＢＲ）と中止デ
ータ（ＢＤ）とが同一であるかどうか判断して、二つの
値が同一であれば制御ユニット３００は中央処理装置を
デバッギングモードへ進入させた後、データ通信部６０
０を通じてホストコンピュータからの命令に従って応用
プログラムのテスト及びデバッギングを遂行する。
スト及びデバッギングが容易な中央処理装置の動作は、
以下の通りである。制御ユニット３００は、リセット信
号（ＲＥＳＥＴ）によって中央処理装置を初期化し、制
御ユニット３００に入力されるデバッギングモード進入
信号（ＯＳＩ）が活性化されると、図４に示すように状
態レジスタ（ＳＲ）のデバッギングモードフラグ（ＯＳ
ＩＭ）を活性化させ、中央処理装置を応用プログラムの
テスト及びデバッギングを遂行するための初期環境に設
定せしめ、データ通信部６００を通じてホストコンピュ
ータから中央処理装置にダウンロードされたテスト及び
デバッギングを行うための応用プログラムを実行する。
応用プログラムの実行中に比較部７００によってブレー
キレジスタ（ＢＲ）に保存された値（ＩＢＲ）と中止デ
ータ（ＢＤ）とが同一であるかどうか判断して、二つの
値が同一であれば制御ユニット３００は中央処理装置を
デバッギングモードへ進入させた後、データ通信部６０
０を通じてホストコンピュータからの命令に従って応用
プログラムのテスト及びデバッギングを遂行する。
【００２６】応用プログラムはデバッギングモード進入
信号（ＯＳＩ）が活性化されてテスト及びデバッギング
を遂行するための初期環境に中央処理装置を設定した
後、ホストコンピュータから中央処理装置にダウンロー
ドされたり、中央処理装置をテスト及びデバッギングを
遂行するための初期環境に設定した後、比較部７００の
判断結果ブレーキレジスタ（ＢＲ）に保存された値（Ｉ
ＢＲ）と中止データ（ＢＤ）とが同一であれば中央処理
装置をプログラムのテスト及びデバッギング状態へ進入
させた後、ホストコンピュータから中央処理装置へダウ
ンロードされることができる。
信号（ＯＳＩ）が活性化されてテスト及びデバッギング
を遂行するための初期環境に中央処理装置を設定した
後、ホストコンピュータから中央処理装置にダウンロー
ドされたり、中央処理装置をテスト及びデバッギングを
遂行するための初期環境に設定した後、比較部７００の
判断結果ブレーキレジスタ（ＢＲ）に保存された値（Ｉ
ＢＲ）と中止データ（ＢＤ）とが同一であれば中央処理
装置をプログラムのテスト及びデバッギング状態へ進入
させた後、ホストコンピュータから中央処理装置へダウ
ンロードされることができる。
【００２７】比較部７００の判断結果ブレーキレジスタ
（ＢＲ）に保存された値（ＩＢＲ）と中止データ（Ｂ
Ｄ）とが同一であれば制御ユニット３００は応用プログ
ラムの実行中の動作を中止または完了し、プログラムカ
ウンタ（ＰＣ）に保存された値と状態レジスタ（ＳＲ）
に保存されたデータとを一時保存レジスタ（ＴＲ）やデ
バッギングスタックポインタ（ＩＳＰ）が指定するスタ
ックメモリに保存し、プログラムカウンタ（ＰＣ）には
応用プログラムをテスト及びデバッギングを行うための
デバッギングサービスプログラムを遂行するための開始
アドレスを保存し、中央処理装置を応用プログラムのテ
スト及びデバッギングするための状態にあるように状態
レジスタ（ＳＲ）のデータを変更する。
（ＢＲ）に保存された値（ＩＢＲ）と中止データ（Ｂ
Ｄ）とが同一であれば制御ユニット３００は応用プログ
ラムの実行中の動作を中止または完了し、プログラムカ
ウンタ（ＰＣ）に保存された値と状態レジスタ（ＳＲ）
に保存されたデータとを一時保存レジスタ（ＴＲ）やデ
バッギングスタックポインタ（ＩＳＰ）が指定するスタ
ックメモリに保存し、プログラムカウンタ（ＰＣ）には
応用プログラムをテスト及びデバッギングを行うための
デバッギングサービスプログラムを遂行するための開始
アドレスを保存し、中央処理装置を応用プログラムのテ
スト及びデバッギングするための状態にあるように状態
レジスタ（ＳＲ）のデータを変更する。
【００２８】比較部７００に入力される中止データ（Ｂ
Ｄ）はプログラムカウンタ（ＰＣ）に保存されたプログ
ラム番地、データが保存されたメモリアドレス、入出力
されるデータ、入出力されるアドレスであってもよく、
マスクレジスタ（ＭＲ）を使用してプログラムカウンタ
に保存されたプログラム番地とマスクレジスタ（ＭＲ）
に保存された値とを演算した結果、データが保存された
メモリアドレスとマスクレジスタ（ＭＲ）に保存された
値とを演算した結果、入出力されるアドレスとマスクレ
ジスタ（ＭＲ）に保存された値とを演算した結果、入出
力されるデータとマスクレジスタ（ＭＲ）に保存された
値とを演算した結果であってもよい。マスクレジスタ
（ＭＲ）は検査しようとするデータの一部だけを比較し
ようとする時に、有用に用いられる。つまり、入出力さ
れるデータのうち下位６ビットだけを検査しようとする
場合、マスクレジスタ（ＭＲ）に１６進水で３Ｆという
値を設定し、入出力されるデータとマスクレジスタ（Ｍ
Ｒ）を論理積演算を遂行して中止データ（ＢＤ）の下位
６ビットとブレーキレジスタ（ＢＲ）の下位６ビットと
が同一であれば中央処理装置をデバッギングモードに切
換えるようにすることができる。
Ｄ）はプログラムカウンタ（ＰＣ）に保存されたプログ
ラム番地、データが保存されたメモリアドレス、入出力
されるデータ、入出力されるアドレスであってもよく、
マスクレジスタ（ＭＲ）を使用してプログラムカウンタ
に保存されたプログラム番地とマスクレジスタ（ＭＲ）
に保存された値とを演算した結果、データが保存された
メモリアドレスとマスクレジスタ（ＭＲ）に保存された
値とを演算した結果、入出力されるアドレスとマスクレ
ジスタ（ＭＲ）に保存された値とを演算した結果、入出
力されるデータとマスクレジスタ（ＭＲ）に保存された
値とを演算した結果であってもよい。マスクレジスタ
（ＭＲ）は検査しようとするデータの一部だけを比較し
ようとする時に、有用に用いられる。つまり、入出力さ
れるデータのうち下位６ビットだけを検査しようとする
場合、マスクレジスタ（ＭＲ）に１６進水で３Ｆという
値を設定し、入出力されるデータとマスクレジスタ（Ｍ
Ｒ）を論理積演算を遂行して中止データ（ＢＤ）の下位
６ビットとブレーキレジスタ（ＢＲ）の下位６ビットと
が同一であれば中央処理装置をデバッギングモードに切
換えるようにすることができる。
【００２９】図５に示すように、中央処理装置の初期化
及び一般動作のための応用プログラム（ＰＲＯＧ１、Ｐ
ＲＯＧ２、ＰＲＯＧ４）、デバッギングモード進入信号
（ＯＳＩ）の活性化によって中央処理装置を応用プログ
ラムのテスト及びデバッギングを遂行するための初期環
境に設定せしめるデバッギングモード初期化プログラム
（ＰＲＯＧ３）、及び比較部７００によって中央処理装
置をプログラムのテスト及びデバッギング状態へ進入さ
せて応用プログラムをテスト及びデバッギングするデバ
ッギングサービスプログラム（ＰＲＯＧ５）は同一のメ
モリ８０に保存されたり、図６に示すように、デバッギ
ングモード初期化プログラム（ＰＲＯＧ６）とデバッギ
ングサービスプログラム（ＰＲＯＧ７）は他の独立され
たメモリ９０に保存され得る。
及び一般動作のための応用プログラム（ＰＲＯＧ１、Ｐ
ＲＯＧ２、ＰＲＯＧ４）、デバッギングモード進入信号
（ＯＳＩ）の活性化によって中央処理装置を応用プログ
ラムのテスト及びデバッギングを遂行するための初期環
境に設定せしめるデバッギングモード初期化プログラム
（ＰＲＯＧ３）、及び比較部７００によって中央処理装
置をプログラムのテスト及びデバッギング状態へ進入さ
せて応用プログラムをテスト及びデバッギングするデバ
ッギングサービスプログラム（ＰＲＯＧ５）は同一のメ
モリ８０に保存されたり、図６に示すように、デバッギ
ングモード初期化プログラム（ＰＲＯＧ６）とデバッギ
ングサービスプログラム（ＰＲＯＧ７）は他の独立され
たメモリ９０に保存され得る。
【００３０】図６に示すように、一般動作のための応用
プログラム（ＰＲＯＧ１、ＰＲＯＧ２、ＰＲＯＧ４）を
保存するメモリ８０と、デバッギングモード初期化プロ
グラム（ＰＲＯＧ６）とデバッギングサービスプログラ
ム（ＰＲＯＧ７）を保存するメモリ９０とを分離させ、
メモリ９０を中央処理装置と共に集積化（ｉｎｔｅｇｒ
ａｔｅｄ ｃｉｒｃｕｉｔ）することによって、中央処
理装置の動作速度を速くすることができる。
プログラム（ＰＲＯＧ１、ＰＲＯＧ２、ＰＲＯＧ４）を
保存するメモリ８０と、デバッギングモード初期化プロ
グラム（ＰＲＯＧ６）とデバッギングサービスプログラ
ム（ＰＲＯＧ７）を保存するメモリ９０とを分離させ、
メモリ９０を中央処理装置と共に集積化（ｉｎｔｅｇｒ
ａｔｅｄ ｃｉｒｃｕｉｔ）することによって、中央処
理装置の動作速度を速くすることができる。
【００３１】または、図７に示すように、デバッギング
モード初期化プログラム（ＰＲＯＧ６）及びデバッギン
グサービスプログラム（ＰＲＯＧ７）が保存される中央
処理装置と共に集積化されるメモリ９０とは別途に、使
用者が直接デバッギングモード初期化プログラム（ＰＲ
ＯＧ３）及びデバッギングサービスプログラム（ＰＲＯ
Ｇ５）を作成して中央処理装置の初期化及び一般動作の
ための応用プログラム（ＰＲＯＧ１、ＰＲＯＧ２、ＰＲ
ＯＧ４）が保存されたメモリ８０にデバッギングモード
初期化プログラム（ＰＲＯＧ３）及びデバッギングサー
ビスプログラム（ＰＲＯＧ５）を保存することもでき
る。
モード初期化プログラム（ＰＲＯＧ６）及びデバッギン
グサービスプログラム（ＰＲＯＧ７）が保存される中央
処理装置と共に集積化されるメモリ９０とは別途に、使
用者が直接デバッギングモード初期化プログラム（ＰＲ
ＯＧ３）及びデバッギングサービスプログラム（ＰＲＯ
Ｇ５）を作成して中央処理装置の初期化及び一般動作の
ための応用プログラム（ＰＲＯＧ１、ＰＲＯＧ２、ＰＲ
ＯＧ４）が保存されたメモリ８０にデバッギングモード
初期化プログラム（ＰＲＯＧ３）及びデバッギングサー
ビスプログラム（ＰＲＯＧ５）を保存することもでき
る。
【００３２】図５に示すように、中央処理装置の初期化
及び一般動作のための応用プログラム（ＰＲＯＧ１、Ｐ
ＲＯＧ２、ＰＲＯＧ４）、デバッギングモード初期化プ
ログラム（ＰＲＯＧ３）、及びデバッギングサービスプ
ログラム（ＰＲＯＧ５）が全て同一のメモリ８０に保存
されている場合の本発明の動作について詳細に説明す
る。
及び一般動作のための応用プログラム（ＰＲＯＧ１、Ｐ
ＲＯＧ２、ＰＲＯＧ４）、デバッギングモード初期化プ
ログラム（ＰＲＯＧ３）、及びデバッギングサービスプ
ログラム（ＰＲＯＧ５）が全て同一のメモリ８０に保存
されている場合の本発明の動作について詳細に説明す
る。
【００３３】中央処理装置に電源が供給されるとリセッ
ト信号（ＲＥＳＥＴ）が活性化される。リセット信号
（ＲＥＳＥＴ）によって制御ユニット３００は中央処理
装置を初期化し、デバッギングモード進入信号（ＯＳ
Ｉ）の活性化の可否を判断する。デバッギングモード進
入信号（ＯＳＩ）が非活性化されていると、図４の状態
レジスタ（ＳＲ）のデバッギングモードフラグ（ＯＳＩ
Ｍ）を非活性化させる。そして、制御ユニット３００は
ベクターテーブル８１から最初に遂行するプログラムが
保存されたメモリ８０アドレスが保存されているリセッ
トベクターを読み出して特殊レジスタファイル２００の
プログラムカウンタ（ＰＣ）に保存する。制御ユニット
３００はプログラムカウンタ（ＰＣ）に保存されたリセ
ットベクターをメモリアドレスレジスタ４００へ移動さ
せてアドレスバス（ＡＤＤＢ）に出力する。そして、メ
モリ読み出し信号を制御バス（ＣＯＮＴ）に出力して応
用プログラム（ＰＲＯＧ１）が保存されたメモリ８０の
内容を読み出すようになる。メモリから出力されたデー
タはデータバス（ＤＡＴＡＢ）及びメモリデータレジス
タ５００を通じて内部バス（ＩＢ）を経由して制御ユニ
ット３００に入るようになる。このように、制御ユニッ
ト３００に入った命令語は解析され、制御ユニット３０
０から必要な制御信号（ＣＯＮＴ）が出力されて該当命
令語を遂行する。
ト信号（ＲＥＳＥＴ）が活性化される。リセット信号
（ＲＥＳＥＴ）によって制御ユニット３００は中央処理
装置を初期化し、デバッギングモード進入信号（ＯＳ
Ｉ）の活性化の可否を判断する。デバッギングモード進
入信号（ＯＳＩ）が非活性化されていると、図４の状態
レジスタ（ＳＲ）のデバッギングモードフラグ（ＯＳＩ
Ｍ）を非活性化させる。そして、制御ユニット３００は
ベクターテーブル８１から最初に遂行するプログラムが
保存されたメモリ８０アドレスが保存されているリセッ
トベクターを読み出して特殊レジスタファイル２００の
プログラムカウンタ（ＰＣ）に保存する。制御ユニット
３００はプログラムカウンタ（ＰＣ）に保存されたリセ
ットベクターをメモリアドレスレジスタ４００へ移動さ
せてアドレスバス（ＡＤＤＢ）に出力する。そして、メ
モリ読み出し信号を制御バス（ＣＯＮＴ）に出力して応
用プログラム（ＰＲＯＧ１）が保存されたメモリ８０の
内容を読み出すようになる。メモリから出力されたデー
タはデータバス（ＤＡＴＡＢ）及びメモリデータレジス
タ５００を通じて内部バス（ＩＢ）を経由して制御ユニ
ット３００に入るようになる。このように、制御ユニッ
ト３００に入った命令語は解析され、制御ユニット３０
０から必要な制御信号（ＣＯＮＴ）が出力されて該当命
令語を遂行する。
【００３４】リセットベクターによってデバッギングす
るための応用プログラム（ＰＲＯＧ１）を遂行するため
に中央処理装置が初期化され、デバッギングモード進入
信号（ＯＳＩ）が非活性化されていると、中央処理装置
はその応用プログラム（ＰＲＯＧ１）を遂行する。
るための応用プログラム（ＰＲＯＧ１）を遂行するため
に中央処理装置が初期化され、デバッギングモード進入
信号（ＯＳＩ）が非活性化されていると、中央処理装置
はその応用プログラム（ＰＲＯＧ１）を遂行する。
【００３５】もし、リセット信号（ＲＥＳＥＴ）によっ
て中央処理装置が初期化され、制御ユニット３００に入
力されるデバッギングモード進入信号（ＯＳＩ）が活性
化されると、制御ユニット３００は状態レジスタ（Ｓ
Ｒ）のデバッギングモードフラグ（ＯＳＩＭ）を活性化
させる。そして、制御ユニット３００はメモリ８０に保
存されたデバッギングモード初期化プログラム（ＰＲＯ
Ｇ３）の開始アドレスであるデバッギングモード初期化
ベクターを読み出してプログラムカウンタ（ＰＣ）に保
存する。プログラムカウンタ（ＰＣ）に保存されたデバ
ッギングモード初期化ベクターによってデバッギングモ
ード初期化プログラム（ＰＲＯＧ３）を遂行した後、中
央処理装置は応用プログラムのテスト及びデバッギング
を遂行するための初期環境に設定される。
て中央処理装置が初期化され、制御ユニット３００に入
力されるデバッギングモード進入信号（ＯＳＩ）が活性
化されると、制御ユニット３００は状態レジスタ（Ｓ
Ｒ）のデバッギングモードフラグ（ＯＳＩＭ）を活性化
させる。そして、制御ユニット３００はメモリ８０に保
存されたデバッギングモード初期化プログラム（ＰＲＯ
Ｇ３）の開始アドレスであるデバッギングモード初期化
ベクターを読み出してプログラムカウンタ（ＰＣ）に保
存する。プログラムカウンタ（ＰＣ）に保存されたデバ
ッギングモード初期化ベクターによってデバッギングモ
ード初期化プログラム（ＰＲＯＧ３）を遂行した後、中
央処理装置は応用プログラムのテスト及びデバッギング
を遂行するための初期環境に設定される。
【００３６】制御ユニット３００はホストコンピュータ
からの命令によって状態レジスタ（ＳＲ）のデバッギン
グモードフラグ（ＯＳＩＭ）を非活性化させ、遂行する
応用プログラムの命令語が保存されているアドレスをプ
ログラムカウンタ（ＰＣ）に保存してデバッギングを行
うための応用プログラムを実行する。応用プログラムの
実行中に、比較部７００によって特殊レジスタファイル
２００のブレーキレジスタ（ＢＲ）に保存された値（Ｉ
ＢＲ）と中止データ（ＢＤ）とが同一であれば、中央処
理装置は応用プログラムの実行中の動作を中止または完
了し、プログラムカウンタ（ＰＣ）に保存された応用プ
ログラムのアドレス値と状態レジスタ（ＳＲ）に保存さ
れたデータとを一時保存レジスタ（ＴＲ）１２００に保
存し、プログラムカウンタ（ＰＣ）には応用プログラム
をテスト及びデバッギングするためのデバッギングサー
ビスプログラム（ＰＲＯＧ５）の開始アドレスであるデ
バッギングサービスベクターを保存し、応用プログラム
をテスト及びデバッギングするのための状態にあるよう
に中央処理装置の状態レジスタ（ＳＲ）値を変更する。
つまり、状態レジスタ（ＳＲ）のデバッギングモードフ
ラグ（ＯＳＩＭ）を活性化させる。
からの命令によって状態レジスタ（ＳＲ）のデバッギン
グモードフラグ（ＯＳＩＭ）を非活性化させ、遂行する
応用プログラムの命令語が保存されているアドレスをプ
ログラムカウンタ（ＰＣ）に保存してデバッギングを行
うための応用プログラムを実行する。応用プログラムの
実行中に、比較部７００によって特殊レジスタファイル
２００のブレーキレジスタ（ＢＲ）に保存された値（Ｉ
ＢＲ）と中止データ（ＢＤ）とが同一であれば、中央処
理装置は応用プログラムの実行中の動作を中止または完
了し、プログラムカウンタ（ＰＣ）に保存された応用プ
ログラムのアドレス値と状態レジスタ（ＳＲ）に保存さ
れたデータとを一時保存レジスタ（ＴＲ）１２００に保
存し、プログラムカウンタ（ＰＣ）には応用プログラム
をテスト及びデバッギングするためのデバッギングサー
ビスプログラム（ＰＲＯＧ５）の開始アドレスであるデ
バッギングサービスベクターを保存し、応用プログラム
をテスト及びデバッギングするのための状態にあるよう
に中央処理装置の状態レジスタ（ＳＲ）値を変更する。
つまり、状態レジスタ（ＳＲ）のデバッギングモードフ
ラグ（ＯＳＩＭ）を活性化させる。
【００３７】比較部７００の判断結果ブレーキレジスタ
（ＢＲ）に保存された値（ＩＢＲ）と中止データ（Ｂ
Ｄ）とが同一であれば、中央処理装置は応用プログラム
の実行中の動作を中止または完了し、プログラムカウン
タ（ＰＣ）に保存された値と状態レジスタ（ＳＲ）に保
存されたデータとを一時保存レジスタ（ＴＲ）に保存し
なく、デバッギングスタックポインタ（ＩＳＰ）が指定
するスタックメモリに保存することもできる。
（ＢＲ）に保存された値（ＩＢＲ）と中止データ（Ｂ
Ｄ）とが同一であれば、中央処理装置は応用プログラム
の実行中の動作を中止または完了し、プログラムカウン
タ（ＰＣ）に保存された値と状態レジスタ（ＳＲ）に保
存されたデータとを一時保存レジスタ（ＴＲ）に保存し
なく、デバッギングスタックポインタ（ＩＳＰ）が指定
するスタックメモリに保存することもできる。
【００３８】中央処理装置は、プログラムのテスト及び
デバッギング状態へ進入した後、メモリ８０に保存され
たデバッギングサービスプログラム（ＰＲＯＧ５）によ
ってホストコンピュータからの命令、例えば使用者が作
成した応用プログラムのダウンロード、ダウンロードさ
れた応用プログラムの実行、ブレーキレジスタ（ＢＲ）
のデータ変更、汎用レジスタファイル１００及び特殊レ
ジスタファイル２００のレジスタに保存されたデータの
読み出し（ＲＥＡＤ）または書き込み（ＷＲＩＴＥ）、
及びメモリに保存されたデータの読み出しまたは書き込
みなどの命令を遂行する。このような命令を用いて使用
者は応用プログラムが正しく作成されたかを判断して、
誤って作成された場合これを修正する。
デバッギング状態へ進入した後、メモリ８０に保存され
たデバッギングサービスプログラム（ＰＲＯＧ５）によ
ってホストコンピュータからの命令、例えば使用者が作
成した応用プログラムのダウンロード、ダウンロードさ
れた応用プログラムの実行、ブレーキレジスタ（ＢＲ）
のデータ変更、汎用レジスタファイル１００及び特殊レ
ジスタファイル２００のレジスタに保存されたデータの
読み出し（ＲＥＡＤ）または書き込み（ＷＲＩＴＥ）、
及びメモリに保存されたデータの読み出しまたは書き込
みなどの命令を遂行する。このような命令を用いて使用
者は応用プログラムが正しく作成されたかを判断して、
誤って作成された場合これを修正する。
【００３９】前記命令を遂行するためにデータ通信部６
００を通じて中央処理装置とホストコンピュータ間の処
理順序は、以下の通りである。ホストコンピュータから
のダウンロード命令によって、使用者が作成したプログ
ラムをデータ通信部６００を通じて伝送されて中央処理
装置のメモリに保存した後、中央処理装置は成功的に受
信されたという信号をホストコンピュータに送信する。
もし、応用プログラムの伝送の途中にエラーが発生した
とすると、中央処理装置はホストコンピュータに応用プ
ログラムの再伝送を要求する。応用プログラムを中央処
理装置に成功的にダウンロードした後、デバッギングの
ためにホストコンピュータは中央処理装置のブレーキレ
ジスタ（ＢＲ）のデータ値を設定するためのブレーキレ
ジスタ（ＢＲ）のデータ変更命令を下す。ブレーキレジ
スタ（ＢＲ）のデータ変更命令の後に、中央処理装置は
ホストコンピュータへ正常に受信されたという信号を送
信する。ホストコンピュータは保存装置にダウンロード
された応用プログラムを実行させるために、応用プログ
ラムの実行命令を中央処理装置に送信し、中央処理装置
はこれに応答して応用プログラムを実行する。応用プロ
グラムの実行中に、比較部７００の判断結果ブレーキレ
ジスタ（ＢＲ）のデータ値と中止データであるプログラ
ムカウンタ（ＰＣ）のデータ値とが同一であれば応用プ
ログラムの実行中の動作を中止または完了し、プログラ
ムカウンタ（ＰＣ）に保存された値と状態レジスタ（Ｓ
Ｒ）に保存されたデータ及び汎用レジスタの内容を一時
保存レジスタ（ＴＲ）またはデバッギングスタックポイ
ンタ（ＩＳＰ）が指定するスタックメモリに保存する。
プログラムカウンタ（ＰＣ）には応用プログラムをテス
ト及びデバッギングするデバッギングサービスプログラ
ム（ＰＲＯＧ５）の開始アドレスであるデバッギングサ
ービスベクターを保存し、中央処理装置が応用プログラ
ムをテスト及びデバッギングするための状態にあるよう
に状態レジスタ（ＳＲ）のデータを変更する。つまり、
状態レジスタ（ＳＲ）のデバッギングモードフラグ（Ｏ
ＳＩＭ）を活性化させる。デバッギングサービスプログ
ラム（ＰＲＯＧ５）によって中央処理装置は応用プログ
ラムのテスト及びデバッギングを遂行するための状態へ
進入する。中央処理装置がテスト及びデバッギングを遂
行するためのデバッギングモードへ進入した後、ホスト
コンピュータからレジスタ読み出し命令を受信される
と、一時保存レジスタ（ＴＲ）またはデバッギングスタ
ックポインタ（ＩＳＰ）が指定するスタックに保存され
たレジスタのデータをホストコンピュータへ伝送し、使
用者は伝送されたデータを分析して正しい値が出力され
たかを判断し、分析結果正しいデータではなければ応用
プログラムが正しく作成されていないということである
ので、応用プログラムを修正する。
００を通じて中央処理装置とホストコンピュータ間の処
理順序は、以下の通りである。ホストコンピュータから
のダウンロード命令によって、使用者が作成したプログ
ラムをデータ通信部６００を通じて伝送されて中央処理
装置のメモリに保存した後、中央処理装置は成功的に受
信されたという信号をホストコンピュータに送信する。
もし、応用プログラムの伝送の途中にエラーが発生した
とすると、中央処理装置はホストコンピュータに応用プ
ログラムの再伝送を要求する。応用プログラムを中央処
理装置に成功的にダウンロードした後、デバッギングの
ためにホストコンピュータは中央処理装置のブレーキレ
ジスタ（ＢＲ）のデータ値を設定するためのブレーキレ
ジスタ（ＢＲ）のデータ変更命令を下す。ブレーキレジ
スタ（ＢＲ）のデータ変更命令の後に、中央処理装置は
ホストコンピュータへ正常に受信されたという信号を送
信する。ホストコンピュータは保存装置にダウンロード
された応用プログラムを実行させるために、応用プログ
ラムの実行命令を中央処理装置に送信し、中央処理装置
はこれに応答して応用プログラムを実行する。応用プロ
グラムの実行中に、比較部７００の判断結果ブレーキレ
ジスタ（ＢＲ）のデータ値と中止データであるプログラ
ムカウンタ（ＰＣ）のデータ値とが同一であれば応用プ
ログラムの実行中の動作を中止または完了し、プログラ
ムカウンタ（ＰＣ）に保存された値と状態レジスタ（Ｓ
Ｒ）に保存されたデータ及び汎用レジスタの内容を一時
保存レジスタ（ＴＲ）またはデバッギングスタックポイ
ンタ（ＩＳＰ）が指定するスタックメモリに保存する。
プログラムカウンタ（ＰＣ）には応用プログラムをテス
ト及びデバッギングするデバッギングサービスプログラ
ム（ＰＲＯＧ５）の開始アドレスであるデバッギングサ
ービスベクターを保存し、中央処理装置が応用プログラ
ムをテスト及びデバッギングするための状態にあるよう
に状態レジスタ（ＳＲ）のデータを変更する。つまり、
状態レジスタ（ＳＲ）のデバッギングモードフラグ（Ｏ
ＳＩＭ）を活性化させる。デバッギングサービスプログ
ラム（ＰＲＯＧ５）によって中央処理装置は応用プログ
ラムのテスト及びデバッギングを遂行するための状態へ
進入する。中央処理装置がテスト及びデバッギングを遂
行するためのデバッギングモードへ進入した後、ホスト
コンピュータからレジスタ読み出し命令を受信される
と、一時保存レジスタ（ＴＲ）またはデバッギングスタ
ックポインタ（ＩＳＰ）が指定するスタックに保存され
たレジスタのデータをホストコンピュータへ伝送し、使
用者は伝送されたデータを分析して正しい値が出力され
たかを判断し、分析結果正しいデータではなければ応用
プログラムが正しく作成されていないということである
ので、応用プログラムを修正する。
【００４０】上記のような方法を繰り返して応用プログ
ラムを容易にデバッギングすることができる。リセット
信号（ＲＥＳＥＴ）は中央処理装置に最初電圧印加の時
に活性化されたり、リセットデータ比較部１０００によ
ってデータ通信部６００を通じてホストコンピュータか
ら入力されるデバッギングデータ（ＤＥＢ２）とリセッ
トデータ保存部１１００に保存されたリセットデータと
を比較して、同一であれば中央処理装置を初期化させ
る。これは、デバッギングする応用プログラムの遂行中
に、中央処理装置が復旧が不可能な状態、例えば無限ル
ープなどの状態にある場合中央処理装置を初期化させて
問題を解決する。
ラムを容易にデバッギングすることができる。リセット
信号（ＲＥＳＥＴ）は中央処理装置に最初電圧印加の時
に活性化されたり、リセットデータ比較部１０００によ
ってデータ通信部６００を通じてホストコンピュータか
ら入力されるデバッギングデータ（ＤＥＢ２）とリセッ
トデータ保存部１１００に保存されたリセットデータと
を比較して、同一であれば中央処理装置を初期化させ
る。これは、デバッギングする応用プログラムの遂行中
に、中央処理装置が復旧が不可能な状態、例えば無限ル
ープなどの状態にある場合中央処理装置を初期化させて
問題を解決する。
【００４１】応用プログラムが一定の時間以上引続いて
実行される場合、つまり、応用プログラムが無限ループ
にある場合、データ通信部６００を通じて基準データ保
存部９００に保存された基準データと同様なデバッギン
グデータ（ＤＥＢ１）を送信すれば、基準データ比較部
８００は基準データ保存部９００に保存された基準デー
タとデータ通信部６００を通じて受けたデバッギングデ
ータ（ＤＥＢ１）とを比較して、同一であれば強制的に
中央処理装置をプログラムのテスト及びデバッギング状
態であるデバッギングサービスモードへ進入させ、無限
ループから外れて無限ループが発生した部分の応用プロ
グラムをデバッギングすることができる。
実行される場合、つまり、応用プログラムが無限ループ
にある場合、データ通信部６００を通じて基準データ保
存部９００に保存された基準データと同様なデバッギン
グデータ（ＤＥＢ１）を送信すれば、基準データ比較部
８００は基準データ保存部９００に保存された基準デー
タとデータ通信部６００を通じて受けたデバッギングデ
ータ（ＤＥＢ１）とを比較して、同一であれば強制的に
中央処理装置をプログラムのテスト及びデバッギング状
態であるデバッギングサービスモードへ進入させ、無限
ループから外れて無限ループが発生した部分の応用プロ
グラムをデバッギングすることができる。
【００４２】図７に示すように、デバッギングモード初
期化プログラム（ＰＲＯＧ３、ＰＲＯＧ６）及びデバッ
ギングサービスプログラム（ＰＲＯＧ５、ＰＲＯＧ７）
は、中央処理装置を初期化及び動作させるためのサービ
スプログラムが保存されたメモリ８０とは別途のメモリ
９０に同時に保存され得る。このために、制御ユニット
３００の入力信号としてメモリ区分信号（ＯＳＩＲＯ
Ｍ）が必要である。つまり、リセット信号（ＲＥＳＥ
Ｔ）によって制御ユニット３００が中央処理装置を初期
化させ、メモリ区分信号（ＯＳＩＲＯＭ）を検査して活
性化されていると、プログラムカウンタ（ＰＣ）には応
用プログラムのテスト及びデバッギングのためにメモリ
９０に保存されたデバッギングモード初期化プログラム
（ＰＲＯＧ６の開始アドレスであるデバッギングモード
初期化ベクター２が保存されなければならない。そし
て、ブレーキレジスタ（ＢＲ）のデータ値と中止データ
とが同一である場合、比較部７００は二つの値が同一で
あることを制御ユニット３００に通知し、制御ユニット
３００はメモリ９０に保存されたデバッギングサービス
プログラム（ＰＲＯＧ７）の開始アドレスであるデバッ
ギングサービスベクター２をプログラムカウンタ（Ｐ
Ｃ）に保存する。
期化プログラム（ＰＲＯＧ３、ＰＲＯＧ６）及びデバッ
ギングサービスプログラム（ＰＲＯＧ５、ＰＲＯＧ７）
は、中央処理装置を初期化及び動作させるためのサービ
スプログラムが保存されたメモリ８０とは別途のメモリ
９０に同時に保存され得る。このために、制御ユニット
３００の入力信号としてメモリ区分信号（ＯＳＩＲＯ
Ｍ）が必要である。つまり、リセット信号（ＲＥＳＥ
Ｔ）によって制御ユニット３００が中央処理装置を初期
化させ、メモリ区分信号（ＯＳＩＲＯＭ）を検査して活
性化されていると、プログラムカウンタ（ＰＣ）には応
用プログラムのテスト及びデバッギングのためにメモリ
９０に保存されたデバッギングモード初期化プログラム
（ＰＲＯＧ６の開始アドレスであるデバッギングモード
初期化ベクター２が保存されなければならない。そし
て、ブレーキレジスタ（ＢＲ）のデータ値と中止データ
とが同一である場合、比較部７００は二つの値が同一で
あることを制御ユニット３００に通知し、制御ユニット
３００はメモリ９０に保存されたデバッギングサービス
プログラム（ＰＲＯＧ７）の開始アドレスであるデバッ
ギングサービスベクター２をプログラムカウンタ（Ｐ
Ｃ）に保存する。
【００４３】もし、メモリ区分信号（ＯＳＩＲＯＭ）が
非活性化されると、デバッギングモード初期化ベクター
１がデバッギングモード初期化プログラム（ＰＲＯＧ
３）を遂行するための開始アドレスとなり、デバッギン
グサービスベクター１がデバッギングサービスプログラ
ム（ＰＲＯＧ５）を遂行するための開始アドレスとな
る。
非活性化されると、デバッギングモード初期化ベクター
１がデバッギングモード初期化プログラム（ＰＲＯＧ
３）を遂行するための開始アドレスとなり、デバッギン
グサービスベクター１がデバッギングサービスプログラ
ム（ＰＲＯＧ５）を遂行するための開始アドレスとな
る。
【００４４】上記のようにメモリを分離することによっ
て、使用者は内蔵されているデバッギングモード初期化
プログラム（ＰＲＯＧ６）及びデバッギングサービスプ
ログラム（ＰＲＯＧ７）を使用せずに、使用者が作成し
たデバッギングモード初期化プログラム（ＰＲＯＧ３）
及びデバッギングサービスプログラム（ＰＲＯＧ５）を
用いて応用プログラムをテスト及びデバッギングするこ
とができる。
て、使用者は内蔵されているデバッギングモード初期化
プログラム（ＰＲＯＧ６）及びデバッギングサービスプ
ログラム（ＰＲＯＧ７）を使用せずに、使用者が作成し
たデバッギングモード初期化プログラム（ＰＲＯＧ３）
及びデバッギングサービスプログラム（ＰＲＯＧ５）を
用いて応用プログラムをテスト及びデバッギングするこ
とができる。
【００４５】また、本発明のプログラムのテスト及びデ
バッギングが容易な中央処理装置は、リセット信号（Ｒ
ＥＳＥＴ）による中央処理装置の初期化の後に、デバッ
ギングモード進入信号（ＯＳＩ）により最初デバッギン
グモードに切換えられたり、または中央処理装置が応用
プログラムを遂行する途中にホストコンピュータからデ
ータ通信部６００を通じて基準データ保存部９００に保
存された基準データと同様なデバッギングデータ（ＤＥ
Ｂ１）の入力によって、制御ユニット３００によって強
制的に最初デバッギングモードに切換えられ、デバッギ
ング初期化プログラムとデバッギングサービスプログラ
ムからなるデバッギングプログラムが遂行されると、デ
バッギングプログラムによってホストコンピュータでブ
レーキレジスタ（ＢＲ）の値を設定することができる。
設定されたブレーキレジスタ（ＢＲ）のデータはデータ
通信部６００を通じてブレーキレジスタ（ＢＲ）に保存
され、中央処理装置が応用プログラムの遂行中にブレー
キレジスタ（ＢＲ）に保存された値（ＩＢＲ）と中止デ
ータ（ＢＤ）とが同一であればデバッギングモード進入
信号（ＯＳＩ）の活性化の可否に関わらず、常に中央処
理装置をデバッギングモードへ進入するようにする。つ
まり、ブレーキレジスタ（ＢＲ）に保存された値（ＩＢ
Ｒ）と中止データ（ＢＤ）とが同一であれば制御ユニッ
ト３００は状態レジスタ（ＳＲ）のデバッギングモード
フラグ（ＯＳＩＭ）を活性化させ、プログラムカウンタ
（ＰＣ）にはデバッギングプログラムを遂行するための
開始アドレスを積載して中央処理装置はデバッギングプ
ログラムを遂行するようにしてデバッギングモードに切
換えさせ、デバッギングプログラムによってデータ通信
部６００を通じてホストコンピュータの命令、例えばデ
バッギングプログラムで使用するメモリの初期化、デバ
ッギングスタックポインタの設定、基準データの設定や
変更、中央処理装置を初期化させるためのリセットデー
タの設定や変更、ブレーキレジスタ（ＢＲ）値の変更、
汎用レジスタファイル１００及び特殊レジスタファイル
２００のレジスタに保存されたデータの読み出し（ＲＥ
ＡＤ）または書き込み（ＷＲＩＴＥ）、及びメモリに保
存されたデータの読み出しまたは書き込み記録などの命
令を遂行し、応用プログラムが正しく作成されたかを判
断して、誤って作成された場合これを修正する。
バッギングが容易な中央処理装置は、リセット信号（Ｒ
ＥＳＥＴ）による中央処理装置の初期化の後に、デバッ
ギングモード進入信号（ＯＳＩ）により最初デバッギン
グモードに切換えられたり、または中央処理装置が応用
プログラムを遂行する途中にホストコンピュータからデ
ータ通信部６００を通じて基準データ保存部９００に保
存された基準データと同様なデバッギングデータ（ＤＥ
Ｂ１）の入力によって、制御ユニット３００によって強
制的に最初デバッギングモードに切換えられ、デバッギ
ング初期化プログラムとデバッギングサービスプログラ
ムからなるデバッギングプログラムが遂行されると、デ
バッギングプログラムによってホストコンピュータでブ
レーキレジスタ（ＢＲ）の値を設定することができる。
設定されたブレーキレジスタ（ＢＲ）のデータはデータ
通信部６００を通じてブレーキレジスタ（ＢＲ）に保存
され、中央処理装置が応用プログラムの遂行中にブレー
キレジスタ（ＢＲ）に保存された値（ＩＢＲ）と中止デ
ータ（ＢＤ）とが同一であればデバッギングモード進入
信号（ＯＳＩ）の活性化の可否に関わらず、常に中央処
理装置をデバッギングモードへ進入するようにする。つ
まり、ブレーキレジスタ（ＢＲ）に保存された値（ＩＢ
Ｒ）と中止データ（ＢＤ）とが同一であれば制御ユニッ
ト３００は状態レジスタ（ＳＲ）のデバッギングモード
フラグ（ＯＳＩＭ）を活性化させ、プログラムカウンタ
（ＰＣ）にはデバッギングプログラムを遂行するための
開始アドレスを積載して中央処理装置はデバッギングプ
ログラムを遂行するようにしてデバッギングモードに切
換えさせ、デバッギングプログラムによってデータ通信
部６００を通じてホストコンピュータの命令、例えばデ
バッギングプログラムで使用するメモリの初期化、デバ
ッギングスタックポインタの設定、基準データの設定や
変更、中央処理装置を初期化させるためのリセットデー
タの設定や変更、ブレーキレジスタ（ＢＲ）値の変更、
汎用レジスタファイル１００及び特殊レジスタファイル
２００のレジスタに保存されたデータの読み出し（ＲＥ
ＡＤ）または書き込み（ＷＲＩＴＥ）、及びメモリに保
存されたデータの読み出しまたは書き込み記録などの命
令を遂行し、応用プログラムが正しく作成されたかを判
断して、誤って作成された場合これを修正する。
【００４６】
【発明の効果】本発明のプログラムのテスト及びデバッ
ギングが容易な中央処理装置は、使用者モードを有する
中央処理装置の状態にデバッギングモードを新しく追加
し、デバッギングモードにおいてホストコンピュータか
らダウンロードされたテスト及びデバッギングを行うた
めの応用プログラムを容易にテスト及びデバッギングす
ることができるようにする。ここで、中央処理装置はよ
り簡単なハードウェアから構成され、中央処理装置のコ
ストを低下させることができ、且つより効率よいテスト
及びデバッギングを行うことができる。また、応用プロ
グラムのテスト及びデバッギングを遂行するための初期
環境に設定せしめるデバッギングモード初期化プログラ
ム及び中央処理装置をプログラムのテスト及びデバッギ
ング状態へ進入させて応用プログラムをテスト及びデバ
ッギングするためのデバッギングサービスプログラム
は、中央処理装置を初期化及び動作させるための使用者
応用プログラムが保存されたメモリと、他の独立された
メモリに保存することによって、使用者は提供されたデ
バッギングモード初期化プログラム及びデバッギングサ
ービスプログラムを考えずに、使用者によって作成され
たデバッギングプログラムを用いて応用プログラムを作
成することができる。
ギングが容易な中央処理装置は、使用者モードを有する
中央処理装置の状態にデバッギングモードを新しく追加
し、デバッギングモードにおいてホストコンピュータか
らダウンロードされたテスト及びデバッギングを行うた
めの応用プログラムを容易にテスト及びデバッギングす
ることができるようにする。ここで、中央処理装置はよ
り簡単なハードウェアから構成され、中央処理装置のコ
ストを低下させることができ、且つより効率よいテスト
及びデバッギングを行うことができる。また、応用プロ
グラムのテスト及びデバッギングを遂行するための初期
環境に設定せしめるデバッギングモード初期化プログラ
ム及び中央処理装置をプログラムのテスト及びデバッギ
ング状態へ進入させて応用プログラムをテスト及びデバ
ッギングするためのデバッギングサービスプログラム
は、中央処理装置を初期化及び動作させるための使用者
応用プログラムが保存されたメモリと、他の独立された
メモリに保存することによって、使用者は提供されたデ
バッギングモード初期化プログラム及びデバッギングサ
ービスプログラムを考えずに、使用者によって作成され
たデバッギングプログラムを用いて応用プログラムを作
成することができる。
【図１】従来のインサーキットエミュレータを使用して
プログラムのテスト及びデバッギングを行うためのブロ
ック図。
プログラムのテスト及びデバッギングを行うためのブロ
ック図。
【図２】従来の中央処理装置内に直列通信装置とバック
グラウンドデバッギングモニタ部が内蔵されてプログラ
ムのテスト及びデバッギングを行うためのブロック図。
グラウンドデバッギングモニタ部が内蔵されてプログラ
ムのテスト及びデバッギングを行うためのブロック図。
【図３】本発明のプログラムのテスト及びデバッギング
が容易な中央処理装置のブロック図。
が容易な中央処理装置のブロック図。
【図４】本発明のプログラムのテスト及びデバッギング
のための状態レジスタの構成図。
のための状態レジスタの構成図。
【図５】一般動作のための応用プログラム及びデバッギ
ングプログラムが同一のメモリに保存された場合の、ベ
クター処理の動作図。
ングプログラムが同一のメモリに保存された場合の、ベ
クター処理の動作図。
【図６】デバッギングプログラムが一般動作のための応
用プログラムとは異なる他の独立されたメモリに保存さ
れた場合の、ベクター処理の動作図。
用プログラムとは異なる他の独立されたメモリに保存さ
れた場合の、ベクター処理の動作図。
【図７】デバッギングプログラムが一般動作のための応
用プログラムが保存されたメモリ及び他の独立されたメ
モリの全てに保存された場合の、ベクター処理の動作
図。
用プログラムが保存されたメモリ及び他の独立されたメ
モリの全てに保存された場合の、ベクター処理の動作
図。
１、１４：Ｉ／Ｏユニット ２、１５：メモリ ３：ＣＰＵモジュール ４、１０：対象システム ５：インサーキットエミュレータ ６、２０：ホストコンピュータ １１：バックグラウンドデバッギングモニタ １２：シリアル通信部 １３：中央処理装置 １００：汎用レジスタファイル ２００：特殊レジスタファイル ３００：制御ユニット ４００：メモリアドレスレジスタ ５００：メモリデータレジスタ ６００：データ通信部 ７００：比較部 ９００：基準データ保存部 ８００：基準データ比較部 １１００：リセットデータ保存部 １０００：リセットデータ比較部 １２００：一時保存レジスタ ８０、９０：メモリ ８１：ベクターテーブル
フロントページの続き (72)発明者 リム ジョン ユン 大韓民国，ソウル，ドボン−ク，651−35 バンハック １−ドン (72)発明者 リー ゲン タック 大韓民国，ソウル，セデムン−ク，124− 193 ナムガジャ １−ドン (72)発明者 ハン サン ソ 大韓民国，インチェオン，ゲヤン−ク，ゲ サン ２−ドン，ヨンドンアパート １− 310 (72)発明者 ミン ビュン ゲオン 大韓民国，キョンギ−ド，クァンジョ−ク ン，チョウェオル−ミュン，61−１ デサ ンリュン−リ，ウーリムアパート 107− 205 (72)発明者 リー へウイ 大韓民国，キョンギ−ド，スンナム，ブン ダン−ク，ソーネ−ドン，パーク−タウン ロッテアパート 137−1206 Ｆターム(参考） 5B042 GA13 GC08 HH01 HH25 LA10 LA12
Claims (33)
- 【請求項１】データ及びアドレス演算に必要なデータを
一時的に保存する汎用レジスタファイル、プログラムが
保存されたメモリのアドレスを記憶するプログラムカウ
ンタと中央処理装置の状態を示す状態レジスタ及びブレ
ーキレジスタから構成された特殊レジスタファイル、前
記汎用レジスタファイル及び特殊レジスタファイルを連
結する内部バス、及び前記内部バスに連結されて中央処
理装置の内外部に必要な各種の制御信号を出力する制御
ユニットから構成された中央処理装置において、 ホストコンピュータとのデータ通信のためのデータ通信
手段；中央処理装置の動作モードが一般動作状態を示す
一般動作モードであるかデバッギング状態を示すデバッ
ギングモードであるかを示すフラグを備えた状態レジス
タ；デバッギングプログラムのデータを保存するスタッ
クメモリを指定するスタックポインタとして用いられる
デバッギングスタックポインタレジスタ；及び前記ブレ
ーキレジスタに保存された値と中止データとを比較して
同一であれば前記中央処理装置をデバッギングモードへ
進入させる比較手段を備えて、前記ブレーキレジスタに
保存された値と前記中止データとが一致すれば、前記中
央処理装置をデバッギングモードに切換えさせて前記状
態レジスタのフラグがデバッギングモードを示す値を有
し、前記プログラムカウンタにデバッギングプログラム
を遂行するための開始アドレスを積載してデバッギング
プログラムを遂行し、前記データ通信手段を通じてホス
トコンピュータからの命令に従ってデバッギングを遂行
することを特徴とするプログラムのテスト及びデバッギ
ングが容易な中央処理装置。 - 【請求項２】前記プログラムのテスト及びデバッギング
が容易な中央処理装置は、 リセットデータが保存されたリセットデータ保存手段；
及び前記データ通信手段を通じて入力されたデータと前
記リセットデータ保存手段に保存されたリセットデータ
とを比較して、前記データ通信手段を通じて入力された
データとリセットデータとが同一であれば、制御ユニッ
トが中央処理装置を初期化するように指示するリセット
データ比較手段をさらに備えたことを特徴とする請求項
１に記載のプログラムのテスト及びデバッギングが容易
な中央処理装置。 - 【請求項３】前記中止データは前記プログラムカウンタ
に保存されたプログラムアドレスであることを特徴とす
る請求項１に記載のプログラムのテスト及びデバッギン
グが容易な中央処理装置。 - 【請求項４】マスクレジスタをさらに備えて、前記中止
データは前記プログラムカウンタと前記マスクレジスタ
に保存された値を演算した結果であることを特徴とする
請求項１に記載のプログラムのテスト及びデバッギング
が容易な中央処理装置。 - 【請求項５】前記中止データはデータが保存されたメモ
リアドレスであることを特徴とする請求項１に記載のプ
ログラムのテスト及びデバッギングが容易な中央処理装
置。 - 【請求項６】マスクレジスタをさらに備えて、前記中止
データはデータが保存されたメモリアドレスと前記マス
クレジスタに保存された値とを演算した結果であること
を特徴とする請求項１に記載のプログラムのテスト及び
デバッギングが容易な中央処理装置。 - 【請求項７】前記中止データは前記中央処理装置で入出
力されるデータであることを特徴とする請求項１に記載
のプログラムのテスト及びデバッギングが容易な中央処
理装置。 - 【請求項８】マスクレジスタをさらに備えて、前記中止
データは前記中央処理装置で入出力されるデータと前記
マスクレジスタに保存された値とを演算した結果である
ことを特徴とする請求項１に記載のプログラムのテスト
及びデバッギングが容易な中央処理装置。 - 【請求項９】前記中止データは前記中央処理装置で入出
力されるアドレスであることを特徴とする請求項１に記
載のプログラムのテスト及びデバッギングが容易な中央
処理装置。 - 【請求項１０】マスクレジスタをさらに備えて、前記中
止データは前記中央処理装置で入出力されるアドレスと
前記マスクレジスタに保存された値とを演算した結果で
あることを特徴とする請求項１に記載のプログラムのテ
スト及びデバッギングが容易な中央処理装置。 - 【請求項１１】前記制御ユニットは、デバッギングメモ
リ選択信号を受信して前記ブレーキレジスタに保存され
た値と前記中止データとが同一である時、前記デバッギ
ングメモリ選択信号に従って前記プログラムカウンタに
デバッギングプログラムを遂行するための互いに異なる
アドレスを積載することを特徴とする請求項１に記載の
プログラムのテスト及びデバッギングが容易な中央処理
装置。 - 【請求項１２】前記デバッギングプログラムで使用する
データ値を保存するデータ保存メモリをさらに備えて、
一般プログラムで使用するデータ値を保存するデータ保
存メモリと分離したことを特徴とする請求項１に記載の
プログラムのテスト及びデバッギングが容易な中央処理
装置。 - 【請求項１３】前記デバッギングプログラムを保存する
メモリをさらに備えて、一般プログラムが保存されたメ
モリと分離したことを特徴とする請求項１に記載のプロ
グラムのテスト及びデバッギングが容易な中央処理装
置。 - 【請求項１４】前記データ通信手段を通じて前記ホスト
コンピュータからテスト及びデバッギングする応用プロ
グラムをダウンロードされることを特徴とする請求項１
に記載のプログラムのテスト及びデバッギングが容易な
中央処理装置。 - 【請求項１５】デバッギングモードに切換えられた時、
前記プログラムカウンタに保存された値と前記状態レジ
スタに保存されたデータとを前記デバッギングスタック
ポインタレジスタが指定するメモリに保存することを特
徴とする請求項１に記載のプログラムのテスト及びデバ
ッギングが容易な中央処理装置。 - 【請求項１６】一時保存レジスタをさらに備えて、デバ
ッギングモードに切換えられた時に、前記プログラムカ
ウンタに保存された値と前記状態レジスタに保存された
データとを前記一時保存レジスタに保存することを特徴
とする請求項１に記載のプログラムのテスト及びデバッ
ギングが容易な中央処理装置。 - 【請求項１７】前記プログラムのテスト及びデバッギン
グが容易な中央処理装置は、 基準データが保存された基準データ保存手段；及び前記
データ通信手段を通じて入力されたデータと前記基準デ
ータとを比較する基準データ比較手段をさらに備えて、
前記データ通信手段を通じて入力されたデータと基準デ
ータとが同一であれば前記制御ユニットは中央処理装置
をデバッギングモードに切換えさせて前記プログラムカ
ウンタにデバッギングプログラムを遂行するための開始
アドレスを積載してデバッギングプログラムを遂行し、
前記データ通信手段を通じて前記ホストコンピュータか
らの命令に従ってデバッギングを遂行することを特徴と
する請求項１に記載のプログラムのテスト及びデバッギ
ングが容易な中央処理装置。 - 【請求項１８】データ及びアドレス演算に必要なデータ
を一時的に保存する汎用レジスタファイル、プログラム
が保存されたメモリのアドレスを記憶するプログラムカ
ウンタと中央処理装置の状態を示す状態レジスタ及びブ
レーキレジスタから構成された特殊レジスタファイル、
及び前記汎用レジスタファイル及び特殊レジスタファイ
ルを連結する内部バスから構成された中央処理装置にお
いて、 ホストコンピュータとのデータ通信のためのデータ通信
手段；中央処理装置の動作モードが一般動作状態を示す
一般動作モードであるかデバッギング状態を示すデバッ
ギングモードであるかを示すフラグを備えた状態レジス
タ；デバッギング初期化プログラム及びデバッギングサ
ービスプログラムのデータを保存するスタックメモリを
指定するデバッギングスタックポインタレジスタ；リセ
ット信号によって前記中央処理装置を初期化し、デバッ
ギングモード進入信号を検査してデバッギングモード進
入信号が活性化されていると、前記プログラムカウンタ
にデバッギング初期化プログラムを遂行するための開始
アドレスを積載して前記中央処理装置をデバッギング初
期化モードに切換えさせて前記状態レジスタのフラグを
デバッギングモードを示す値で設定し、前記内部バスに
連結されて中央処理装置の内外部に必要な各種の制御信
号を出力する制御ユニット；及び前記ブレーキレジスタ
に保存された値と中止データとを比較して同一であれば
前記中央処理装置をデバッギングサービスモードへ進入
させる比較手段を備えて、前記ブレーキレジスタに保存
された値と前記中止データとが一致すれば、前記中央処
理装置をデバッギングサービスモードに切換えさせて前
記状態レジスタのフラグがデバッギングサービスモード
を示す値を有し、前記プログラムカウンタにデバッギン
グサービスプログラムを遂行するための開始アドレスを
積載してデバッギングサービスプログラムを遂行し、前
記データ通信手段を通じてホストコンピュータからの命
令に従ってデバッギングを遂行することを特徴とするプ
ログラムのテスト及びデバッギングが容易な中央処理装
置。 - 【請求項１９】前記プログラムのテスト及びデバッギン
グが容易な中央処理装置は、 リセットデータが保存されたリセットデータ保存手段；
及び前記データ通信手段を通じて入力されたデータと前
記リセットデータ保存手段に保存されたリセットデータ
とを比較して、前記データ通信手段を通じて入力された
データとリセットデータとが同一であれば前記中央処理
装置を初期化するリセットデータ比較手段を備えたこと
を特徴とする請求項１８に記載のプログラムのテスト及
びデバッギングが容易な中央処理装置。 - 【請求項２０】前記中止データは前記プログラムカウン
タに保存されたプログラムアドレスであることを特徴と
する請求項１８に記載のプログラムのテスト及びデバッ
ギングが容易な中央処理装置。 - 【請求項２１】マスクレジスタをさらに備えて、前記中
止データは前記プログラムカウンタと前記マスクレジス
タに保存された値を演算した結果であることを特徴とす
る請求項１８に記載のプログラムのテスト及びデバッギ
ングが容易な中央処理装置。 - 【請求項２２】前記中止データはデータが保存されたメ
モリアドレスであることを特徴とする請求項１８に記載
のプログラムのテスト及びデバッギングが容易な中央処
理装置。 - 【請求項２３】マスクレジスタをさらに備えて、前記中
止データはデータが保存されたメモリアドレスと前記マ
スクレジスタに保存された値とを演算した結果であるこ
とを特徴とする請求項１８に記載のプログラムのテスト
及びデバッギングが容易な中央処理装置。 - 【請求項２４】前記中止データは前記中央処理装置で入
出力されるデータであることを特徴とする請求項１８に
記載のプログラムのテスト及びデバッギングが容易な中
央処理装置。 - 【請求項２５】マスクレジスタをさらに備えて、前記中
止データは前記中央処理装置で入出力されるデータと前
記マスクレジスタに保存された値とを演算した結果であ
ることを特徴とする請求項１８に記載のプログラムのテ
スト及びデバッギングが容易な中央処理装置。 - 【請求項２６】前記中止データは前記中央処理装置で入
出力されるアドレスであることを特徴とする請求項１８
に記載のプログラムのテスト及びデバッギングが容易な
中央処理装置。 - 【請求項２７】マスクレジスタをさらに備えて、前記中
止データは前記中央処理装置で入出力されるアドレスと
前記マスクレジスタに保存された値とを演算した結果で
あることを特徴とする請求項１８に記載のプログラムの
テスト及びデバッギングが容易な中央処理装置。 - 【請求項２８】前記制御ユニットは、デバッギングメモ
リ選択信号を受信して前記ブレーキレジスタに保存され
た値と前記中止データとが同一である時、前記デバッギ
ングメモリ選択信号によって前記プログラムカウンタに
デバッギングサービスプログラムを遂行するための互い
に異なるアドレスを積載することを特徴とする請求項１
８に記載のプログラムのテスト及びデバッギングが容易
な中央処理装置。 - 【請求項２９】前記デバッギングプログラムで使用する
データ値を保存するデータ保存メモリをさらに備えて、
一般プログラムで使用するデータ値を保存するデータ保
存メモリと分離したことを特徴とする請求項１８に記載
のプログラムのテスト及びデバッギングが容易な中央処
理装置。 - 【請求項３０】前記デバッギングプログラムを保存する
メモリをさらに備えて、一般プログラムが保存されたメ
モリと分離したことを特徴とする請求項１８に記載のプ
ログラムのテスト及びデバッギングが容易な中央処理装
置。 - 【請求項３１】前記データ通信手段を通じて前記ホスト
コンピュータからテスト及びデバッギングを行うための
デバッギングプログラムをダウンロードされることを特
徴とする請求項１８に記載のプログラムのテスト及びデ
バッギングが容易な中央処理装置。 - 【請求項３２】一時保存レジスタをさらに備えて、デバ
ッギングモードに切換えられた時に、前記プログラムカ
ウンタに保存された値と前記状態レジスタに保存された
データとを前記一時保存レジスタに保存することを特徴
とする請求項１８に記載のプログラムのテスト及びデバ
ッギングが容易な中央処理装置。 - 【請求項３３】前記プログラムのテスト及びデバッギン
グが容易な中央処理装置は、 基準データが保存された基準データ保存手段；及び前記
データ通信手段を通じて入力されたデータと前記基準デ
ータとを比較する基準データ比較手段をさらに備えて、
前記データ通信手段を通じて入力されたデータと基準デ
ータとが同一であれば前記制御ユニットは中央処理装置
をデバッギングサービスモードに切換えさせ、前記プロ
グラムカウンタにデバッギングサービスプログラムを遂
行するための開始アドレスを積載してデバッギングサー
ビスプログラムを遂行し、前記データ通信手段を通じて
前記ホストコンピュータからの命令に従ってデバッギン
グを遂行することを特徴とする請求項１８に記載のプロ
グラムのテスト及びデバッギングが容易な中央処理装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2000-38161 | 2000-07-05 | ||
| KR1020000038161A KR100337149B1 (ko) | 2000-07-05 | 2000-07-05 | 프로그램 테스트 및 디버깅이 용이한 중앙처리장치 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006026313A Division JP2006127553A (ja) | 2000-07-05 | 2006-02-02 | プログラムのテスト及びデバッギングが容易な中央処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002041326A true JP2002041326A (ja) | 2002-02-08 |
Family
ID=36722159
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001036649A Pending JP2002041326A (ja) | 2000-07-05 | 2001-02-14 | プログラムのテスト及びデバッギングが容易な中央処理装置 |
| JP2006026313A Pending JP2006127553A (ja) | 2000-07-05 | 2006-02-02 | プログラムのテスト及びデバッギングが容易な中央処理装置 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006026313A Pending JP2006127553A (ja) | 2000-07-05 | 2006-02-02 | プログラムのテスト及びデバッギングが容易な中央処理装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6820192B2 (ja) |
| EP (1) | EP1170668A3 (ja) |
| JP (2) | JP2002041326A (ja) |
| KR (1) | KR100337149B1 (ja) |
| CN (1) | CN1185578C (ja) |
| HK (1) | HK1045377A1 (ja) |
| TW (1) | TW501007B (ja) |
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2000
- 2000-07-05 KR KR1020000038161A patent/KR100337149B1/ko active IP Right Grant
-
2001
- 2001-02-14 JP JP2001036649A patent/JP2002041326A/ja active Pending
- 2001-03-29 CN CNB011123141A patent/CN1185578C/zh not_active Expired - Fee Related
- 2001-04-18 TW TW090109224A patent/TW501007B/zh not_active IP Right Cessation
- 2001-04-26 US US09/841,875 patent/US6820192B2/en not_active Expired - Fee Related
- 2001-06-15 EP EP01305204A patent/EP1170668A3/en not_active Withdrawn
-
2002
- 2002-07-09 HK HK02105112.0A patent/HK1045377A1/zh unknown
-
2006
- 2006-02-02 JP JP2006026313A patent/JP2006127553A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7043717B2 (en) | 2002-05-27 | 2006-05-09 | Kabushiki Kaisha Toshiba | Debugging apparatus and method |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020007451A1 (en) | 2002-01-17 |
| US6820192B2 (en) | 2004-11-16 |
| CN1332409A (zh) | 2002-01-23 |
| EP1170668A2 (en) | 2002-01-09 |
| CN1185578C (zh) | 2005-01-19 |
| KR20020004346A (ko) | 2002-01-16 |
| KR100337149B1 (ko) | 2002-05-18 |
| TW501007B (en) | 2002-09-01 |
| EP1170668A3 (en) | 2004-12-15 |
| JP2006127553A (ja) | 2006-05-18 |
| HK1045377A1 (zh) | 2002-11-22 |
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| Date | Code | Title | Description |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040908 |
|
| A131 | Notification of reasons for refusal |
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|
| RD03 | Notification of appointment of power of attorney |
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| A521 | Written amendment |
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| A521 | Written amendment |
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| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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