JP2727976B2

JP2727976B2 - インサーキットエミュレータ

Info

Publication number: JP2727976B2
Application number: JP6216919A
Authority: JP
Inventors: 雅弘薮本
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1994-09-12
Filing date: 1994-09-12
Publication date: 1998-03-18
Anticipated expiration: 2013-03-18
Also published as: US5802347A; DE69509024T2; JPH0883193A; EP0701206A1; DE69509024D1; EP0701206B1

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はインサーキットエミュレ
ータに係り、特に特殊機能レジスタへの不正アクセスの
検出を行う機能を有するインサーキットエミュレータに
関する。

【０００２】

【従来の技術】インサーキットエミュレータは、特定の
マイクロコンピュータのファームウェアの働きが正しい
かどうかファームウェアのプログラムの動作のエミュレ
ーションを実現する装置である。シングルチップマイク
ロコンピュータにおいては、シリーズ共通の中央処理装
置（ＣＰＵ）コア部分を実現するためのＣＰＵコアボー
ドと周辺部分を実現するためのデバイス依存ボードの２
枚構成となっている。デバイス依存ボードは、デバイス
の品種展開毎に造られるものである。

【０００３】インサーキットエミュレータの機能の一つ
に、特殊機能レジスタへの不正アクセスの検出を行う機
能がある。従来、この特殊機能レジスタ不正アクセス検
出機能は、デバイス毎のパラメータの違いからデバイス
に依存する部分とされ、デバイス依存ボードの特殊機能
レジスタ不正アクセス検出部で実現されていた。

【０００４】しかし、特殊機能レジスタ不正アクセス検
出機能は、インサーキットエミュレータ及びデバッグ方
法においては標準的な機能である。また、特殊機能レジ
スタ不正アクセス検出部は回路的にもデバイス依存のあ
る回路ではなく、共通的な回路である。このような共通
的な回路をデバイス依存ボードの方で、デバイス品種展
開毎に設計及び評価を行っていたのでは工数の無駄が多
いという問題があった。現在、インサーキットエミュレ
ータの原価低減が益々重要になってきている。そのた
め、デバイス依存ボードでかかる無駄な工数をできる限
り抑えなければならない。

【０００５】前記特殊機能レジスタは、デバイス固有に
使用目的の決められたレジスタである。特に、デバイス
の持つ周辺部の環境設定などの目的で使用されるため、
デバイス毎にそれぞれレジスタのパラメータに違いがみ
られる。ここでいうパラメータとは、３つのものを示し
ている。一つは、特殊機能レジスタ領域内での割り当て
に関するパラメータである。特殊機能レジスタ領域内に
おいても、特殊機能レジスタとして割り当てられている
アドレスと、割り当てられていないアドレスとがある。
割り当てられていないアドレスに対するアクセスは不正
アクセスとなる。

【０００６】また、他の一つは、そのレジスタがリード
／ライト可能か否かに関するパラメータである。リード
オンリの特殊機能レジスタに対してライトアクセスを行
ったり、ライトオンリの特殊機能レジスタに対してリー
ドアクセスを行うと不正アクセスとなる。最後の一つ
は、取り扱うデータ長に関するパラメータである。８ビ
ットアクセスしか受け付けない特殊機能レジスタに対し
て１６ビットアクセスを行ったり、１６ビットアクセス
しか受け付けない特殊機能レジスタに対して８ビットア
クセスを行うと不正アクセスとなる。

【０００７】図９は上記の特殊機能レジスタへの不正ア
クセスの検出部を有する従来のインサーキットエミュレ
ータの一例の構成図を示す。同図において、従来のイン
サーキットエミュレータ９００は、ホストコンピュータ
１０１とケーブル１０２によって接続されている。この
インサーキットエミュレータ９００は、ホストとのイン
タフェース（Ｉ／Ｆ）部１０３、システムバス１０４、
デバイス依存ボード９０２、ＣＰＵコアボード９０４な
どから構成されている。

【０００８】ホストとのＩ／Ｆ部１０３はインサーキッ
トエミュレータ９００とホストコンピュータ１０１との
通信Ｉ／Ｆを制御する回路部で、システムバス１０４を
介してＣＰＵコアボード９０４に接続されている。ま
た、ＣＰＵコアボード９０４は、デバイス依存ボード９
０２に接続されている。

【０００９】デバイス依存ボード９０２は、特殊機能レ
ジスタ不正アクセス検出部９０６を有している。特殊機
能レジスタ不正アクセス検出部９０６は、データ解析部
１３３とリード・オンリ・メモリ（ＲＯＭ）９０８とか
らなる。データ解析部１３３は、ＲＯＭ９０８の出力デ
ータａを入力信号として受け、その時のＣＰＵコアボー
ド９０４よりのステータス信号ｂと比較することによ
り、不正アクセスか否かを判別し、その判別結果を示す
信号ｃをＣＰＵコアボード９０４へ出力する。

【００１０】ＲＯＭ９０８は、デバイスファイル情報を
格納している記憶回路である。デバイスファイル情報と
は、特殊機能レジスタ領域内のあるアドレスに、特殊機
能レジスタが割り当てられているか否か、リード／ライ
ト可能か否か、取り扱いデータ長は何ビットかを示すデ
ータを集めたものである。

【００１１】このような構成の特殊機能レジスタ不正ア
クセス検出部９０６を有しているデバイス依存ボード９
０２は、デバイスの品種展開がある毎に新たに開発され
て交換されることにより、デバイスの品種展開に対応す
るようになされている。

【００１２】次に、上記の特殊機能レジスタ不正アクセ
ス検出部９０６内のデータ解析部１３３について更に詳
細に説明する。図１０はデータ解析部１３３の一例の回
路図を示す。同図中、図９と同一構成部分には同一符号
を付してある。図１０に示すように、データ解析部１３
３は、５個のＯＲゲート２１４、２１５、２１９、２２
及び２２４と、６個のＡＮＤゲート２１７、２１８、２
２０、２２１、２２５及び２２６と、２個のＮＯＴゲー
ト２１６及び２２３とから構成されている。

【００１３】データ解析部１３３に入力されるＲＯＭ９
０８の出力データａは、Ｄ０、Ｄ１及びＤ２の３信号に
分けられる。また、データ解析部１３３の出力信号ｃは
ＡＮＤゲート２２６より出力される。更に、ＲＯＭ９０
８の入力信号９１０は、ＳＴＡＤ信号とＳＡ（９：０）
信号の２信号からなる。また、ＣＰＵコアボード９０４
よりデータ解析部１３３に入力されるステータス信号ｂ
は、ＥＸＵＲＷＢ信号、ＥＳＴＢＬ信号及びＥＳＴＢＨ
信号の３信号からなる。これらの信号の示す意味は下記
の通りである。

【００１４】ＳＴＡＤ信号：特殊機能レジスタアクセス
＝０、以外＝１ＳＡ（９：０）信号：特殊機能レジスタのアドレス信号
（デバイスのメモリマップは図１１に示され、特殊機能
レジスタ領域は００００番地から０３ＦＦ番地までであ
る。）ＥＸＵＲＷＢ信号：ライトアクセス＝０、リードアクセ
ス＝１ＥＳＴＢＬ信号：奇数アドレスに対するアクセス＝０、
偶数アドレス及び８ビットアクセス＝１ＥＳＴＢＨ信号：偶数アドレスに対するアクセス＝０、
奇数アドレス及び１６ビットアクセス＝１Ｄ２信号：ライトアクセス不可及び特殊機能レジスタ割
り当てなし＝０、ライトアクセス可＝１Ｄ１信号：リードアクセス不可及び特殊機能レジスタ割
り当てなし＝０、リードアクセス可＝１Ｄ２信号：取り扱いデータ長８ビット及び特殊機能レジ
スタ割り当てなし＝０、取り扱いデータ長１６ビット＝
１データ解析部１３３は、これらの信号に基づいて、特殊
機能レジスタ割り当てなしか否かの判別、リード／ライ
トアクセスが正しいか否かの判別、取り扱いデータ長が
正しいか否かの判別を行う。以下に、各判別を実現する
回路の構成を記す。（１）特殊機能レジスタ割り当てなしか否かの判別ＯＲゲート２１４及び２１５で実現している。特殊機能
レジスタ割り当てなしの場合、ＯＲゲート２１５の出力
が”０”となり、割り当てありの場合ＯＲゲート２１５
の出力が”１”となる。（２）リード／ライトアクセスが正しいか否かの判別ライトアクセスの判別は、ＡＮＤゲート２１７で実現さ
れる。正しいライトアクセスの場合、ＡＮＤゲート２１
７の出力が”１”となり、ライトアクセス不可に対する
ライトアクセスの場合、ＡＮＤゲート２１７の出力が”
０”となる。リードアクセスの判別は、ＡＮＤゲート２
１８で実現される。正しいリードアクセスの場合、ＡＮ
Ｄゲート２１８の出力が”１”となり、リードアクセス
不可に対するリードアクセスの場合、ＡＮＤゲート２１
８の出力が”０”となる。

【００１５】ＡＮＤゲート２１７及び２１８の出力は、
それぞれ２入力ＯＲゲート２１９に供給される。正しい
リード／ライトアクセスの場合、ＯＲゲート２１９の出
力が”１”となり、リードアクセス及びライトアクセス
のどちらか一方でも不正なときにはＯＲゲート２１９の
出力が”０”となる。（３）取り扱いデータ長が正しいか否かの判別１６ビットアクセスの判別は、ＡＮＤゲート２２０及び
２２１で実現される。正しい１６ビットアクセスの場
合、ＡＮＤゲート２２１の出力が”１”となり、不正な
１６ビットアクセスの場合、ＡＮＤゲート２２１の出力
が”０”となる。８ビットアクセスの判別は、ＡＮＤゲ
ート２２０、ＯＲゲート２２２及びＮＯＴゲート２２３
で実現される。正しい８ビットアクセスの場合、ＮＯＴ
ゲート２２３の出力が”１”となり、不正な８ビットア
クセスの場合、ＮＯＴゲート２２３の出力が”０”とな
る。

【００１６】上記のＡＮＤゲート２２１及びＮＯＴゲー
ト２２３の出力は２入力ＯＲゲート２２４に供給され
る。取り扱いデータ長が正しい場合、ＯＲゲート２２４
の出力が”１”となり、取り扱いデータ長が間違ってい
る場合は、ＯＲゲート２２４の出力が”０”となる。

【００１７】上記の（１）〜（３）の３つの判別の結果
は、上記のようにＯＲゲート２１５、２１９及び２２４
からそれぞれ出力される。ＯＲゲート２１５及び２１９
の各出力は２入力ＡＮＤゲート２２５にそれぞれ供給さ
れて論理和をとられた後２入力ＡＮＤゲート２２６の一
方の入力端子に供給される。また、ＯＲゲート２２４の
出力はＡＮＤゲート２２６の他方の入力端子に供給され
る。これにより、（１）〜（３）の判別結果がすべて正
しいときにはＡＮＤゲート２２６の出力信号ｃが”１”
となり、それ以外のとき（イリーガルアクセスの場合）
にはＡＮＤゲート２２６の出力信号ｃが”０”となる。

【００１８】次に、図９に示した従来のインサーキット
エミュレータ９００の処理手順について説明する。ＲＯ
Ｍ９０８には、ＲＯＭライタを用いてデバイスファイル
情報をあらかじめ書き込んでおく。まず、ユーザプログ
ラムにおいて、特殊機能レジスタへのアクセスがある
と、ＣＰＵコアボード９０４からＲＯＭ９０８のチップ
セレクト端子に”０”のＳＴＡＤ信号が入力されると共
に、ＲＯＭ９０８のアドレス端子にＳＡ（９：０）信号
が入力される。

【００１９】ＳＴＡＤ信号によりＲＯＭ９０８は出力動
作となり、ＳＡ（９：０）信号により指示されたＲＯＭ
９０８のアドレスからデータＤ２信号、Ｄ１信号及びＤ
０信号がそれぞれ読み出されてデータ解析部１３３へ供
給される。データ解析部１３３は、特殊機能レジスタ割
り当てなしか否かの判別、リード／ライトアクセスが正
しいか否かの判別、取り扱いデータ長が正しいか否かの
判別を行い、特殊機能レジスタに対する不正アクセスの
判別結果を示す信号ｃをＣＰＵコアボード９０４へ供給
する。

【００２０】ＣＰＵコアボード９０４は入力された特殊
機能レジスタに対する不正アクセスの判別結果を、シス
テムバス１０４、ホストとのＩ／Ｆ部１０３及びケーブ
ル１０２を介してホストコンピュータ１０１へ供給す
る。

【００２１】

【発明が解決しようとする課題】しかるに、従来のイン
サーキットエミュレータは、回路的にはシリーズ共通と
なる特殊機能レジスタ不正アクセス検出部９０６がデバ
イス依存ボード９０２上にあるため、デバイス依存ボー
ド９０２の設計及び評価工程に余分な工数がいるという
問題がある。この工数の増加は、デバイス依存ボード９
０２の種類が増えるほど、増加していく。また、ＲＯＭ
９０８にデバイスファイル情報を格納しているため、特
殊機能レジスタの変更に対して、容易に対応することが
できなかった。ＲＯＭ９０８では、内容を消去するため
の作業に大変な手間がいるためである。

【００２２】なお、従来より同一コアＣＰＵで各種のＣ
ＰＵに対応することが知られているが（例えば、特開平
２−２０７３４４号公報）、このものは特殊機能レジス
タに関するパラメータとして重要な取り扱いデータ長に
関するパラメータがないため、取り扱いデータ長の変更
に対しては対応できないという問題がある。また、全メ
モリ空間を対象としているため、スピード面で遅くなる
問題や大容量のメモリ量がいるという問題がある。

【００２３】また、ＲＯＭからランダム・アクセス・メ
モリ（ＲＡＭ）への変更は、ソフトウェアを同一のもの
とする限りにおいては、実現できなかった。ＲＡＭの内
容は、各デバイス毎に違ってくるので、その情報をソフ
トウェアにもたせると、ソフトウェアを同一のものとす
ることができなかった。

【００２４】本発明は以上の点に鑑みなされたもので、
デバイス依存ボードの設計及び評価工程の余分な工数を
削減し得るインサーキットエミュレータを提供すること
を目的とする。

【００２５】また、本発明の他の目的は特殊機能レジス
タの変更があったときに、容易に対応できるインサーキ
ットエミュレータを提供することにある。

【００２６】

【課題を解決するための手段】本発明は上記の目的を達
成するため、マイクロコンピュータの中央処理装置のコ
ア部分のエミュレーションを行うＣＰＵコアボードと、
周辺部分のエミュレーションを行うデバイス依存ボード
と、ＣＰＵコアボード及びデバイス依存ボードとホスト
コンピュータとのインタフェースをとるインタフェース
部とを具備するインサーキットエミュレータであって、
ＣＰＵコアボード内に、エミュレーションを行う対象デ
バイスの特殊機能レジスタへの不正アクセスを検出する
ために必要な情報を一旦格納した後、情報に基づいてイ
リーガルアクセスか否かを示す判別信号をインタフェー
ス部を介してホストコンピュータへ出力する特殊機能レ
ジスタ不正アクセス検出部を有し、エミュレーションを
行う対象デバイスの特殊機能レジスタへの不正アクセス
を検出するために必要な情報をホストコンピュータより
インタフェース部を介して入力する構成としたものであ
る。

【００２７】ここで、前記特殊機能レジスタ不正アクセ
ス検出部は、ホストコンピュータより入力された前記エ
ミュレーションを行う対象デバイスの特殊機能レジスタ
への不正アクセスを検出するために必要な情報を格納す
る書き込み及び読み出し可能なメモリと、その情報に基
づきメモリの動作を制御する入出力制御部と、メモリか
ら読み出された情報に基づいて特殊機能レジスタに割り
当てられた領域へのアクセスか否かの判別と、読み込み
可能な特殊機能レジスタに対する読み込みアクセスか否
かの判別と、書き込み可能な特殊機能レジスタに対する
書き込みアクセスか否かの判別と、正しい取り扱いデー
タ長によるアクセスか否かの判別とを行い、イリーガル
アクセスか否かを示す判別信号を出力するデータ解析部
とから構成されてなる。

【００２８】又は、前記特殊機能レジスタ不正アクセス
検出部は、ホストコンピュータより入力されたエミュレ
ーションを行う対象デバイスの特殊機能レジスタへの不
正アクセスを検出するために必要な情報を格納する書き
込み及び読み出し可能なメモリと、ホストコンピュータ
より入力されたエミュレーションを行う対象デバイスの
特殊機能レジスタへの不正アクセスを検出するために必
要な情報に基づいて特殊機能レジスタに割り当てられた
領域へのアクセスか否かの判別と、読み込み可能な特殊
機能レジスタに対する読み込みアクセスか否かの判別
と、書き込み可能な特殊機能レジスタに対する書き込み
アクセスか否かの判別と、正しい取り扱いデータ長によ
るアクセスか否かの判別を行って生成したアドレスをメ
モリに供給する入出力制御部とを有し、メモリより前記
イリーガルアクセスか否かを示す判別信号を読み出す構
成としたものである。

【００２９】

【作用】本発明では、ＣＰＵコアボード内に、エミュレ
ーションを行う対象デバイスの特殊機能レジスタへの不
正アクセスを検出するための特殊機能レジスタ不正アク
セス検出部を有し、エミュレーションを行う対象デバイ
スの特殊機能レジスタへの不正アクセスを検出するため
に必要な情報をホストコンピュータよりインタフェース
部を介してＣＰＵコアボードに入力するようにしたた
め、デバイス品種展開毎に設計及び評価を行うデバイス
依存ボード内の特殊機能レジスタ不正アクセス検出部を
不要にできる。

【００３０】また、本発明では、エミュレーションを行
う対象デバイスの特殊機能レジスタへの不正アクセスを
検出するために必要な情報を、ホストコンピュータから
インタフェース部を介して特殊機能レジスタ不正アクセ
ス検出部内に格納するようにしたため、特殊機能レジス
タの内容変更に対して容易に対応できる。

【００３１】また、特殊機能レジスタ不正アクセス検出
部をどの特殊機能レジスタに対してどのような種類のア
クセスがあったかによってそれぞれのアドレスを生成す
る入出力制御部とメモリとより構成することにより、デ
ータ解析部を不要にできる。

【００３２】

【実施例】次に、本発明の実施例について説明する。図
１は本発明の一実施例の構成図を示す。同図中、図９と
同一構成部分には同一符号を付してある。図１におい
て、インサーキットエミュレータ１１０は、ホストとの
Ｉ／Ｆ部１０３、システムバス１０４、ＣＰＵコアボー
ド１２０及びデバイス依存ボード１２５などから構成さ
れており、従来に比し、ＣＰＵコアボード１２０とデバ
イス依存ボード１２５の構成が異なる。

【００３３】ホストとのＩ／Ｆ部１０３はインサーキッ
トエミュレータ１１０とホストコンピュータ１０１との
通信Ｉ／Ｆを制御する回路部で、システムバス１０４を
介してＣＰＵコアボード１２０に接続されている。ま
た、ＣＰＵコアボード１２０は、デバイス依存ボード１
２５に接続されている。インサーキットエミュレータ１
１０は、ケーブル１０２によってデバイスファイル情報
１００を有するホストコンピュータ１０１に接続されて
いる。

【００３４】シリーズ共通のＣＰＵコア部分のエミュレ
ーションを実現するＣＰＵコアボード１２０と、周辺部
分のエミュレーションを実現するデバイス依存ボード１
２５は、従来と異なり、特殊機能レジスタ不正アクセス
検出部１３０がＣＰＵコアボード１２０上に移されてい
る。デバイス依存ボード１２５の機能に変わりはない。

【００３５】特殊機能レジスタ不正アクセス検出部１３
０は、従来の構成と異なり、読み書き可能なメモリであ
るＲＡＭ１３１、ＲＡＭ入出力制御部１３２及びデータ
解析部１３３とから構成されている。ＲＡＭ１３１はホ
ストコンピュータ１０１からのデバイスファイル情報１
００を格納する記憶装置である。ＲＡＭ入出力制御部１
３２は、ＲＡＭ１３１の入出力制御信号の生成を行う。
データ解析部１０７は、ＲＡＭ１３１の出力データａと
ステータス信号ｂとを比較し、イリーガルアクセスか否
かを判別しその判別結果を示す信号ｃを出力する。

【００３６】図２は特殊機能レジスタ不正アクセス検出
部１３０の一実施例の回路図を示す。同図中、図１及び
図１０と同一構成部分には同一符号を付し、その説明を
省略する。図２において、データ解析部１３３は図１０
に示した従来のデータ解析部１３３と同一構成である。
ＲＡＭ入出力制御部１３２は、ＮＯＴゲート２１１と２
入力ＯＲゲート２１３とから構成されている。ＲＡＭ１
３１は、ＮＯＴゲート２１１の出力がリード／ライト制
御端子Ｒ／Ｗに入力され、ＯＲゲート２１３の出力が出
力イネーブル端子に入力される。

【００３７】システムバス１０４を介してＲＡＭ入出力
制御部１３２に入力される信号ｄは、図２に示すよう
に、ＳＶＭＯＤ信号とＳＴＡＤ信号とからなる。ＳＶＭ
ＯＤ信号は、ユーザプログラム実行中は”０”で、それ
以外は”１”である信号である。また、ＳＴＡＤ信号
は、特殊機能レジスタアクセス時に”０”で、それ以外
では”１”である信号である。

【００３８】また、システムバス１０４を介してＲＡＭ
１３１に入力される信号ｅは、ＳＡ（９：０）信号、Ａ
（９：０）信号、Ｄ２信号、Ｄ１信号及びＤ０信号の５
種類の信号からなる。Ａ（９：０）信号は、ＲＡＭ１３
１にデバイスファイル情報１００を格納する時のアドレ
ス信号である。また、ＲＡＭ入出力制御部１３２からＲ
ＡＭ１３１へ入力される信号ｆは、ＮＯＴゲート２１１
の出力と、ＯＲゲート２１３の出力の２信号からなる。

【００３９】次に、本実施例の処理手順について図３の
フローチャートを併せ参照して説明する。

【００４０】まず、ホストコンピュータ１０１の情報格
納部（メモリ、ハードディスクなど）内のデバイスファ
イル情報１００が、ケーブル１０２を通じてインサーキ
ットエミュレータ１１０内のホストとのＩ／Ｆ部１０３
に入力され、更にこれよりシステムバス１０４を介して
ＣＰＵコアボード１２０に送られる（ステップ３０
０）。

【００４１】この時ＲＡＭ入出力制御部１３２に入力さ
れるＳＶＭＯＤ信号はユーザプログラム実行中ではない
から”１”であるため、ＮＯＴゲート２１１の出力が”
０”となり、ＯＲゲート２１２の出力が”１”となる。
また、これと同時に、Ａ（９：０）信号がＲＡＭ１３１
のアドレス端子Ａ９−０に入力される。これにより、Ｒ
ＡＭ１３１は入力書き込み状態とされる（ステップ３０
１）。

【００４２】次に、入力書き込み状態とされたＲＡＭ１
３１は、ＣＰＵコアボード１２０に送られてきたデバイ
スファイル情報１００を入力データとして格納する（ス
テップ３０２）。このデバイスファイル情報１００は、
一つの特殊機能レジスタをＤ２信号、Ｄ１信号及びＤ０
信号の３ビットで表した情報であり、その内容の一例を
図４に示す。

【００４３】同図に示すように、３ビットのうちの２ビ
ット（Ｄ２信号及びＤ１信号）でリード／ライト可能か
否かを表す。すなわち、リードオンリが”０１”、ライ
トオンリが”１０”、リード／ライト可能が”１１”で
ある。残る１ビット（Ｄ０信号）は、取り扱うデータ長
を表す。図４に示すように、その残る１ビットが”１”
のときは取り扱うデータ長が１６ビット、”０”のとき
は取り扱うデータ長が８ビットであることを表す。割当
なしの時は、”０００”となる。

【００４４】ここでは、この図４の最上欄に記載のパラ
メータで表される、８ビットリードオンリの特殊機能レ
ジスタ１に対して、８ビットリードアクセスがされたも
のとして説明する。

【００４５】再び図３に戻って説明するに、次に、イン
サーキットエミュレータ１１０が実行するユーザプログ
ラム内において、特殊機能レジスタ１への８ビットリー
ドアクセスが発生する（ステップ３０３）。

【００４６】これにより、ＳＶＭＯＤ信号及びＳＴＡＤ
信号がいずれも”０”となるので、図２に示したＮＯＴ
ゲート２１１の出力信号が”１”、ＯＲゲート２１３の
出力信号が”０”となる。従って、ＲＡＭ１３１のリー
ド／ライト制御端子には”１”が入力され、出力イネー
ブル端子には”０”が入力される（ステップ３０４）。
また、この時ＳＡ（９：０）信号がＲＡＭ１３１のアド
レス端子Ａ９−０に入力される（ステップ３０４）。

【００４７】これにより、ＲＡＭ１３１は読み出し状態
となり、ＳＡ（９：０）信号が指示したアドレス領域に
格納しているデバイスファイル情報１００（Ｄ２信号、
Ｄ１信号及びＤ０信号）が出力データａとして読み出さ
れてデータ解析部１０７に入力される（ステップ３０
５）。

【００４８】データ解析部１０７は入力されたＤ２信号
が”０”、Ｄ１信号が”１”、Ｄ０信号が”０”なの
で、ＯＲゲート２１５より”１”の信号を出力する。ま
た、リードアクセスが行われているのでＥＸＵＲＷＢ信
号が”１”であり、これによりＡＮＤゲート２１７の出
力が”０”、ＡＮＤゲート２１８の出力が”１”とな
る。従って、ＯＲゲート２１９の出力信号が”１”とな
り、ＡＮＤゲート２２５の出力信号が”１”となる。

【００４９】また、８ビットアクセスが行われているの
で、ＥＳＴＢＬ信号が”１”、ＥＳＴＢＨ信号が”０”
であり、ＡＮＤゲート２２０及び２２１とＯＲゲート２
２２の各出力信号が”０”、ＮＯＴゲート２２３の出力
信号が”１”となるため、ＯＲゲート２２４の出力信号
が”１”となる。従って、ＡＮＤゲート２２５の出力信
号とＯＲゲート２２４の出力信号がそれぞれ入力される
ＡＮＤゲート２２６からは、”１”の信号がデータ解析
部１３３のイリーガルアクセスか否かの判別結果を示す
信号ｃとして出力される（ステップ３０６）。

【００５０】上記のデータ解析部１３３の出力信号ｃ
は、図１に示したシステムバス１０４、ホストとのＩ／
Ｆ部１０３、ケーブル１０２をそれぞれ介してホストコ
ンピュータ１０１に供給される（ステップ３０７）。こ
こでは、信号ｃは”１”であるから、正しいアクセスと
判断される。

【００５１】このように、本実施例によれば、シリーズ
共通となる特殊機能レジスタ不正アクセス検出部１３０
がデバイス依存ボード１２５上にないため、従来に比べ
てデバイス依存ボードの設計及び評価工程を大幅に削減
できると共に、ＲＡＭ１３１にデバイスファイル情報を
書き込み、それを読み出して使用しているため、特殊機
能レジスタの変更に対して容易に対処することができ
る。

【００５２】また、デバイスファイル情報は特殊機能レ
ジスタに関するパラメータのみに限定しているため、処
理の高速化を図れる。更に、デバイス依存ボード１２５
にインタフェース信号を出力する必要がなくなり、信号
の引き回しの距離が短くなり、ノイズマージンも向上す
る。

【００５３】次に、本発明の第２実施例について説明す
る。図５は本発明の第２実施例の構成図を示す。同図
中、図１と同一構成部分には同一符号を付し、その説明
を省略する。図５に示すように、本実施例のインサーキ
ットエミュレータ５１０は、ホストとのＩ／Ｆ部１０
３、システムバス１０４、ＣＰＵコアボード５２０及び
デバイス依存ボード１２５などから構成されている。Ｃ
ＰＵコアボード５２０は、特殊機能レジスタ不正アクセ
ス検出部５３０を有している。特殊機能レジスタ不正ア
クセス検出部５３０は、ＲＡＭ５３１及びＲＡＭ入出力
制御部５３２から構成されている。

【００５４】すなわち、本実施例は、第１実施例と比較
して特殊機能レジスタ不正アクセス検出部５３０内に、
データ解析部１０７が削除されている点に特徴がある。
第１実施例ではＲＡＭ１３１の制御信号を生成するため
の処理と、ＲＡＭ１３１の出力データを解析するための
処理とが別々に行われていた。この２つの処理を同時に
行うことにより、より一層の高速化が図れる。そのため
の構成の変更を加えたものが本実施例である。

【００５５】ＲＡＭ入出力制御部５３２は、ステータス
信号からアクセスした特殊機能レジスタやリード／ライ
ト、データ長を判断して、ＲＡＭ５３１のアドレスを生
成する。第１実施例では、アクセスした特殊機能レジス
タに対応したアドレスに、その特殊機能レジスタのパラ
メータが格納されていた。本実施例では、アクセスした
特殊機能レジスタ毎ではなく、どの特殊機能レジスタに
対してどのような種類のアクセスがあったかによって、
それぞれのアドレスが生成される。そして、そのアドレ
スにそのアクセスが不正なものか否かを示すデータが格
納されている。

【００５６】図６は、図５の特殊機能レジスタ不正アク
セス検出部５３０の一例の回路図を示す。同図中、図５
と同一構成部分には同一符号を付してある。図６におい
て、ＲＡＭ入出力制御部５３２は、ＮＯＴゲート６０
１、ＯＲゲート６０２及びＡＮＤゲート６０３から構成
されている。ＮＯＴゲート６０１の出力信号はＲＡＭ５
３１のリード／ライト制御端子に入力され、ＯＲゲート
６０２の出力信号は出力イネーブル端子に入力され、更
にＡＮＤゲート６０３の出力信号はアドレス端子Ａ９−
０、Ａ１０及びＡ１１にそれぞれ入力される。

【００５７】図５に示したシステムバス１０４を介して
ＲＡＭ入出力制御部５３２に入力される信号ｇは、図６
に示すように、ＳＶＭＯＤ信号、ＳＴＡＤ信号、ＥＳＴ
ＢＬ信号及びＥＳＴＢＨ信号の４信号からなる。また、
システムバス１０４を介してＲＡＭ５３１に入力される
信号ｈは、Ｄ０信号、ＥＸＵＲＷＢ信号、ＳＡ（９：
０）信号及びＡ（１１：０）信号の４信号からなる。Ａ
（１１：０）信号は、ＲＡＭ５３１はデバイスファイル
情報５００を格納する時のアドレス信号である。

【００５８】次に、本実施例の処理動作について図７の
フローチャートと共に説明する。同図中、図３に示した
処理ステップと同一ステップには同一符号を付し、その
説明を省略する。図７において、前記したようにステッ
プ３００で図５のデバイスファイル情報５００がＣＰＵ
コアボード５２０に入力される。この時、ＳＶＭＯＤ信
号が”１”であるのでＮＯＴゲート６０１の出力信号
が”０”となり、かつ、ＯＲゲート６０２の出力信号
が”１”となり、ＲＡＭ５３１は書き込み可能状態とさ
れる（ステップ７０１）。また、この時Ａ（１１：０）
信号がＲＡＭ５３１のアドレス端子に入力される（ステ
ップ７０１）。

【００５９】次に、ＣＰＵコアボード５２０に入力され
たデバイスファイル情報５００が上記のように書き込み
可能状態とされたＲＡＭ５３１に格納される（ステップ
７０２）。ここで、格納されるデバイスファイル情報５
００は、図８に示すように、イリーガルアクセス時に”
０”が出力され、正しいアクセス時には”１”が出力さ
れる。

【００６０】図８において、” ”内の数値は出力され
るデータを示している。また、ブロック８００は８ビッ
トライトアクセスに対するデータのブロックである。つ
まり、特殊機能レジスタ２に対する８ビットライトアク
セスの場合、図８のブロック８００の２段目に相当する
ことになるので、正しいアクセスということになる。同
様に、図８のブロック８０１は８ビットリードアクセ
ス、ブロック８０２は１６ビットライトアクセス、ブロ
ック８０３は１６ビットリードアクセスを示す。

【００６１】再び図７に戻って説明するに、次に図３の
ステップ３０３と同一の特殊機能レジスタへのアクセス
が起こり、続いてＲＡＭ５３１の出力制御信号及びアド
レスがＲＡＭ５３１に送られる（ステップ７０４）。こ
こでは、ＳＶＭＯＤ信号が”０”、ＳＴＡＤ信号も”
０”であるため、ＮＯＴゲート６０１の出力信号が”
１”となり、かつ、ＯＲゲート６０２の出力信号が”
０”となり、ＲＡＭ５３１を読み出し可能状態とする。
また、この時はＥＳＴＢＬ信号が”１”でＥＳＴＢＨ信
号が”０”であるため、ＡＮＤゲート６０３の出力信号
が”０”となる。また、ＥＸＵＲＷＢ信号が”１”で、
ＳＡ（９：０）信号と共にＲＡＭ５３１のアドレス端子
に入力される。

【００６２】これにより、ＲＡＭ５３１は読み出し状態
となり、格納しているデバイスファイル情報５００が出
力として読み出され、イリーガルアクセスか否かの判別
結果を示す信号ｃとして図１に示したシステムバス１０
４、ホストとのＩ／Ｆ部１０３、ケーブル１０２をそれ
ぞれ介してホストコンピュータ１０１に供給される（ス
テップ７０５）。

【００６３】従って、本実施例も第１実施例と同様の効
果を奏すると共に、更に本実施例は特殊機能レジスタ不
正アクセス検出部５３０内にデータ解析部１０７が存在
しないため、第１実施例に比し回路構成が簡略化され、
また処理の高速化を図ることができる。

【００６４】

【発明の効果】以上説明したように、本発明によれば、
エミュレーションを行う対象デバイスの特殊機能レジス
タへの不正アクセスを検出するために必要な情報を、ホ
ストコンピュータよりインタフェース部を介してＣＰＵ
コアボードに入力することにより、デバイス品種展開毎
に設計及び評価を行うデバイス依存ボード内の特殊機能
レジスタ不正アクセス検出部を不要にできるため、デバ
イス依存ボードの開発、評価工程で大幅な工数削減がで
きる。

【００６５】また、本発明によれば、エミュレーション
を行う対象デバイスの特殊機能レジスタへの不正アクセ
スを検出するために必要な情報を、ホストコンピュータ
からインタフェース部を介して特殊機能レジスタ不正ア
クセス検出部内に格納することにより、特殊機能レジス
タの内容変更に対して容易に対応できるようにしたた
め、特に取り扱いデータ長に制限がある場合が多い特殊
機能レジスタに関するイリーガルアクセスの検出及び変
更に対する対応が容易にできることは効果が大である。

【００６６】また、特殊機能レジスタ不正アクセス検出
部内のメモリは読み書き可能な構成であるため、高速化
ができ、更にそのメモリに格納する情報はエミュレーシ
ョンを行う対象デバイスの特殊機能レジスタへの不正ア
クセスを検出するために必要な情報に限定されているた
め、処理の高速化ができる。また、ＣＰＵコアボードに
特殊機能レジスタ不正アクセス検出部を設けたため、デ
バイス依存ボードにインタフェース信号を出力する必要
がなくなり、信号の引き回しの距離が短くなり、ノイズ
マージンが向上する。

【００６７】更に、特殊機能レジスタ不正アクセス検出
部をどの特殊機能レジスタに対してどのような種類のア
クセスがあったかによってそれぞれのアドレスを生成す
る入出力制御部とメモリとより構成することにより、デ
ータ解析部を不要にできるため、回路構成を簡略化でき
る。

【図面の簡単な説明】

【図１】本発明の第１実施例の構成図である。

【図２】図１の特殊機能レジスタ不正アクセス検出部の
一例の回路図である。

【図３】図１の動作説明用フローチャートである。

【図４】図１のデバイスファイル情報の一例の内容説明
図である。

【図５】本発明の第２実施例の構成図である。

【図６】図５の特殊機能レジスタ不正アクセス検出部の
一例の回路図である。

【図７】図５の動作説明用フローチャートである。

【図８】図５のデバイスファイル情報の一例の内容説明
図である。

【図９】従来の一例の構成図である。

【図１０】図９の特殊機能レジスタ不正アクセス検出部
の一例の回路図である。

【図１１】デバイスのメモリマップの一例を示す図であ
る。

【符号の説明】

１００、５００デバイスファイル情報１０１ホストコンピュータ１０２ケーブル１０３ホストとのインタフェース（Ｉ／Ｆ）部１０４システムバス１１０、５１０インサーキットエミュレータ１２０、５２０ＣＰＵコアボード１２５デバイス依存ボード１３０、５３０特殊機能レジスタ不正アクセス検出部１３１、５３１ランダム・アクセス・メモリ（ＲＡ
Ｍ）１３２、５３２ＲＡＭ入出力制御部１３３データ解析部

Claims

(57)【特許請求の範囲】

【請求項１】マイクロコンピュータの中央処理装置の
コア部分のエミュレーションを行うＣＰＵコアボード
と、周辺部分のエミュレーションを行うデバイス依存ボード
と、前記ＣＰＵコアボード及びデバイス依存ボードとホスト
コンピュータとのインタフェースをとるインタフェース
部とを具備するインサーキットエミュレータであって、前記ホストコンピュータより入力された前記エミュレー
ションを行う対象デバイスの特殊機能レジスタへの不正
アクセスを検出するために必要な情報を格納する書き込
み及び読み出し可能なメモリと、該情報に基づき該メモリの動作を制御する入出力制御部
と、該メモリから読み出された該情報に基づいて前記特殊機
能レジスタに割り当てられた領域へのアクセスか否かの
判別と、読み込み可能な前記特殊機能レジスタに対する
読み込みアクセスか否かの判別と、書き込み可能な前記
特殊機能レジスタに対する書き込みアクセスか否かの判
別と、正しい取り扱いデータ長によるアクセスか否かの
判別とを行い、イリーガルアクセスか否かを示す判別信
号を前記インタフェース部を介して前記ホストコンピュ
ータへ出力するデータ解析部とからなる特殊機能レジス
タ不正アクセス検出部を前記ＣＰＵコアボード内に有
し、前記エミュレーションを行う対象デバイスの特殊機
能レジスタへの不正アクセスを検出するために必要な情
報を前記ホストコンピュータより前記インタフェース部
を介して入力することを特徴とするインサーキットエミ
ュレータ。
【請求項２】マイクロコンピュータの中央処理装置の
コア部分のエミュレーションを行うＣＰＵコアボード
と、周辺部分のエミュレーションを行うデバイス依存ボード
と、前記ＣＰＵコアボード及びデバイス依存ボードとホスト
コンピュータとのインタフェースをとるインタフェース
部とを具備するインサーキットエミュレータであって、前記ホストコンピュータより入力された前記エミュレー
ションを行う対象デバイスの特殊機能レジスタへの不正
アクセスを検出するために必要な情報を格納する書き込
み及び読み出し可能なメモリと、前記ホストコンピュータより入力された前記エミュレー
ションを行う対象デバイスの特殊機能レジスタへの不正
アクセスを検出するために必要な情報に基づいて前記特
殊機能レジスタに割り当てられた領域へのアクセスか否
かの判別と、読み込み可能な前記特殊機能レジスタに対
する読み込みアクセスか否かの判別と、書き込み可能な
前記特殊機能レジスタに対する書き込みアクセスか否か
の判別と、正しい取り扱いデータ長によるアクセスか否
かの判別を行って生成したアドレスを前記メモリに供給
する入出力制御部とからなる特殊機能レジスタ不正アク
セス検出部を前記ＣＰＵコアボード内に有し、前記メモ
リより前記イリーガルアクセスか否かを示す判別信号を
読み出すことを特徴とするインサーキットエミュレー
タ。