JP2002033458A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 基体の表面と裏面に微細な素子が高い精度で
位置合わせされてその高集積化が図られた半導体装置及
びその製造方法を提供する。 【解決手段】 半導体装置１０は、補強用基板１０８上
にエピタキシャル層が形成されている。エピタキシャル
層１０４にはアライメントマーク１１，１２が形成さ
れ、これらアライメントマーク１１，１２は、第１面１
０４Ａで素子形成層１０５の第１の素子を形成する際の
アライメントマーク１１Ａ，１２Ａとして、第２面１０
４Ｂで素子形成層１１１の第２の素子を形成する際のア
ライメントマーク１１Ｂ，１２Ｂとして用いられる。第
１の素子と第２の素子とは、エピタキシャル層１０４に
形成されたスルーホール１１３Ｘ，１１３Ｙを介して電
気的に接続される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、素子が形成される基体の表
面、裏面に各々素子が形成された半導体装置及びその製
造方法に関する。

【０００２】

【従来の技術】従来より、加速度センサ等のマイクロマ
シンのように、素子が形成される基体となる半導体基板
の表面、裏面の双方に素子を形成した半導体装置が提案
されている。半導体基板の表面、裏面の両方に素子を形
成するに当たっては、先ず、一方の面（第１面）に素子
（第１の素子）が形成され、次いで、他方の面（第２
面）に他の素子（第２の素子）が形成される。

【０００３】この場合、第１面の第１の素子と第２面の
第２の素子とは互いに電気的に接続させる等、半導体基
板を挟んで所定の位置関係にするため、これら第１の素
子と第２の素子とは、互いに関連付けてその位置合わせ
が行われる。半導体基板の表面（第１面）、裏面（第２
面）に各々形成された第１の素子、第２の素子を互いに
関連付けて位置合わせを行うに当たっては、先ず、半導
体基板の一方の面（第１面）にアライメントマークが形
成され、これを基準にした位置合わせで当該第１面に第
１の素子が形成され、次いで、同じアライメントマーク
を第２面側から検知しながら、これを基準にした位置合
わせで当該第２面側に第２の素子が形成されていた。

【０００４】このように第１面に形成されたアライメン
トマークを基準にした位置合わせで半導体基板の表面
（第１面）、裏面（第２面）に素子を形成する場合、通
常、「両面アライナー」と称される露光装置が用いられ
る。この「両面アライナー」を用いて半導体基板の第２
面に第２の素子を形成する際の位置合わせで、第１面側
に形成されたアライメントマークが第２面側から検出す
る方法としては、第１に、赤外線透過装置を用いて第１
面側から当該アライメントマークに赤外線を照射し半導
体基板を透過した赤外線によってアライメントマークの
像を検出する手法、第２に、第２面側から半導体基板を
透して第１面側に形成されたアライメントマークの像を
顕微鏡等で光学的に検知する手法、第３に、レーザ光を
裏面（第２面）側から照射してその反射光でアライメン
トマークの像を検知する手法が提案されている。このう
ち第２、第３の手法では、製造工程が進む毎に、得られ
た像をあらたな層の上に描いて順次重ね合わせ、表面
（第１面）側のアライメントマークを、裏面（第２面）
側に転写して位置合わせの精度を保つようにしている。

【０００５】

【発明が解決しようとする課題】ところで、近年の半導
体製造分野では、加速度センサ等のマイクロマシンに限
らず、メモリ、撮像装置（ＣＣＤ）等の微細な素子を含
む半導体装置においても、その高集積化を実現するため
に、半導体基板の表面（第１面）、裏面（第２面）の双
方に素子を形成する試みが行われている。

【０００６】この場合、素子が微細になるにつれ、表面
（第１面）に形成された素子（第１の素子）と裏面（第
２面）に形成された素子（第２の素子）との位置合わせ
精度を高めなければならない。例えば、図１４（ａ）に
示すように、半導体基板１の表面（第１面）１Ａ側の素
子２と裏面（第２面）１Ｂ側の素子３のプロセス設計基
準（デザインルール）が大きければ（例えば、図中、Ｗ
１の幅が２〜３μｍ）、上記した「両面アライナー」に
よる位置合わせでも、素子２と素子３とを所定の位置関
係（例えば、スルーホール４を介して互いに電気的接続
が可能な位置関係）とすることができるが、図１４
（ｂ）に示すように、半導体基板１の表面（第１面）１
Ａ側の素子５と裏面（第２面）１Ｂ側の素子６のプロセ
ス設計基準が小さくなると（図中、Ｗ２の幅が１．０μ
ｍ以下）、従来の「両面アライナー」による位置合わせ
では、その位置合わせの誤差が大きく、素子５と素子６
とを互いに関連付けて所定の位置関係にすることが困難
になる。これは「両面アライナー」が、近年の微細化が
進んだ素子（プロセス設計基準１．０μｍ以下）の製造
を元々想定していないことによる。

【０００７】このため、「両面アライナー」に代えて、
微細な素子形成に適した「ステッパー」を用いて、半導
体基板の表面（第１面）、裏面（第２面）に、各々、素
子を形成する必要が生じた。

【０００８】しかし、この「ステッパー」を用いて表面
（第１面）側の素子と裏面（第２面）側の素子とを互い
に関連付けて位置合わせを行おうのであれば、素子の微
細化に伴って小さくなるアライメントマークを、表面
（第１面）、裏面（第２面）の双方から精度良く検出し
なければならない。しかるに、「両面アライナー」の場
合と同様に、半導体基板の第１面に形成されたアライメ
ントマークを、可視光、レーザ光により裏面（第２面）
から検出しようとしても、レーザ光の反射光が散乱し回
折光が正確なアライメントマーク位置を示さなくなる。

【０００９】同様に、赤外線透過装置を用いて表面（第
１面）から赤外線を照射し半導体基板を透過した赤外線
によってアライメントマークを裏面（第２面）側から検
出する場合、アライメントマーク上に、遮光用金属膜、
配線用アルミ等の赤外線を透過しない膜が存在すると、
アライメントマークの検出自体ができない。このよう
に、何れの手法によっても、表面（第１面）に形成され
たアライメントマークを裏面（第２面）側から精度よく
検出できないため、裏面（第２面）に素子を形成する際
に表面（第１面）側の素子に関連付けた位置合わせを精
度良く行うことが困難であった。

【００１０】本発明は係る事情に鑑みてなされたもの
で、素子が形成される基体の表面、裏面に、微細な素子
を精度の高い位置合わせにより互いに関連付けて形成
し、もってその高集積化を図るようにした半導体装置及
びその製造方法を提供することをその目的とする。

【００１１】

【課題を解決するための手段】上記課題を解決するた
め、請求項１の半導体装置は、基板上にエピタキシャル
層が形成された半導体装置において、前記エピタキシャ
ル層の前記基板側の第１面側に第１の素子を、前記エピ
タキシャル層の前記基板とは反対側の第２面側に第２の
素子を形成したものである。このエピタキシャル層は、
後に除去される仮の基板上に成長されるが、このときエ
ピタキシャル層と前記仮の基板との不純物タイプ（ｐ
型、ｎ型の別）や不純物濃度を異ならせることにより、
ウェットエッチング等で選択的に前記仮の基板を容易に
除去でき、しかも、エピタキシャル層を極めて薄く形成
して単結晶シリコン薄膜層を提供することができる。こ
の極めて薄い単結晶シリコン薄膜層では、一方の面に形
成されたアライメントマークを両面で観察することが可
能となる。

【００１２】又、請求項２の半導体装置は、前記第１の
素子と前記第２の素子とを、前記エピタキシャル層に形
成されたスルーホールを介して電気的に接続したもので
ある。この場合、エピタキシャル層は、一般に素子が形
成される半導体基板に比べてその膜厚が薄いため、スル
ーホールのアスペクト比を小さくできる。又、請求項３
の半導体装置は、前記エピタキシャル層の所定位置に、
前記第１面側で凹状、前記第２面側で凸状となるアライ
メントマーク、又は、前記第１面側で凸状、前記第２面
側で凹状となるアライメントマークが形成されたもので
ある。これにより、エピタキシャル層の両面に、従来よ
り用いられている「両面アライナー」に代えて「ステッ
パー」を用いて、前記第１面側で凹状、前記第２面側で
凸状となるアライメントマーク、又は、前記第１面側で
凸状、前記第２面側で凹状となるアライメントマークを
基準に、第１の素子、第２の素子が個別に形成できる。

【００１３】又、請求項４の半導体装置は、請求項１か
ら請求項３の何れかの半導体装置において、前記第１の
素子と前記第２の素子との位置合わせ誤差を０．５μｍ
以下としたものである。すなわち、エピタキシャル層の
両面には、従来より用いられている「両面アライナー」
に代えて「ステッパー」を用いて第１、第２の素子が形
成できる。

【００１４】又、請求項５の半導体装置は、前記第１の
素子及び前記第２の素子が、１．０μｍ以下のプロセス
設計基準で形成されているものである。すなわち、請求
項４の場合と同様に、エピタキシャル層の両面には、従
来より用いられている「両面アライナー」に代えて「ス
テッパー」が用いられて第１、第２の素子が形成される
ので、プロセス設計基準（デザインルール）が１．０μ
ｍ以下の微細な素子を、当該エピタキシャル層の両面に
形成することができる。

【００１５】又、請求項６の半導体装置の製造方法は、
第１の基板に凹部又は凸部を形成する第１の工程と、前
記第１の基板の表面にエピタキシャル層を形成し、前記
第１の基板上の凹部又は凸部を、エピタキシャル層に転
写してアライメントマークを形成する第２の工程と、前
記アライメントマークを用いて前記エピタキシャル層の
表面（第１面）に第１の素子を形成する第３の工程と、
前記エピタキシャル層の前記表面側に第２の基板を形成
する第４の工程と、前記エピタキシャル層を残して前記
第１の基板を除去する第５の工程と、前記第１の基板の
除去によって露出した前記エピタキシャル層の裏面（第
２面）に前記アライメントマークを用いて第２の素子を
形成する第６の工程とを含んだものである。これによ
り、エピタキシャル層の表面（第１面）側で凹状、前記
裏面（第２面）側で凸状となるアライメントマーク、又
は、前記表面（第１面）側で凸状、前記裏面（第２面）
側で凹状となるアライメントマークが容易に形成でき
る。

【００１６】又、請求項７の発明は、請求項６に記載の
半導体装置の製造方法において、前記第１の工程が、前
記第１の基板に凹部又は凸部を形成するステップと、前
記凹部又は凸部の表面に酸化シリコン膜又は窒化シリコ
ン膜を形成するステップとを含んだものである。これに
より、前記第１の基板（例えば、シリコン基板）をエッ
チングにより除去する際、前記酸化シリコン膜又は窒化
シリコン膜のエッチング速度を、前記第１の基板のエッ
チング速度を異ならせることで、エッチング停止のタイ
ミングを制御し易くなり、エピタキシャル層までもがエ
ッチングされないようにできる。この結果、当該エピタ
キシャル層に形成されたアライメントマークの形状（凹
部、凸部の形状）を元のまま残すことが容易になる。

【００１７】又、請求項８の発明は、請求項６の半導体
装置の製造方法において、前記第６の工程によって前記
第２の素子を形成した後に、前記アライメントマークを
用いて前記エピタキシャル層にスルーホールを形成する
第７の工程と、前記スルーホールを介して、前記表面
（第１面）側の前記第１の素子と前記裏面（第２面）側
の前記第２の素子とを電気的に接続する配線部を形成す
る第８の工程とを含んだものである。これにより、エピ
タキシャル層の表面（第１面）側で凹状、前記裏面（第
２面）側で凸状となるアライメントマーク、又は、前記
表面（第１面）側で凸状、前記裏面（第２面）側で凹状
となるアライメントマークに基づいて形成された表面
（第１面）の第１の素子、裏面（第２面）の第２の素子
及びスルーホールの各位置合わせの誤差が小さくなる。

【００１８】又、請求項９の発明は、請求項６に記載の
半導体装置の製造方法において、前記第４の工程で、前
記第２の基板と前記エピタキシャル層とを無機系接着剤
によって貼り合わせるようにしたものである。通常、無
機系接着剤は、耐熱性が８００℃以上であるため、エピ
タキシャル層を第２の基板に貼り合わせたまま、熱拡散
等の処理を施すことができる。

【００１９】又、請求項１０の発明は、請求項６に記載
の半導体装置の製造方法において、前記第５の工程が、
前記第１の基板を化学的機械的研磨により一定以下の厚
さに研磨するステップと、研磨された前記第１の基板に
ウェットエッチングを施すステップとを含むものであ
る。これにより、エピタキシャル層の第２面を露出させ
る工程の時間を短縮することができる。

【００２０】又、請求項１１の発明は、請求項６に記載
の半導体装置の製造方法において、前記第４の工程で、
前記第２の基板として、半導体基板、ガラス基板、セラ
ミック基板、金属基板の何れか１つが、前記エピタキシ
ャル層の上に、接着剤又は陽極接合法によって貼り合わ
されるものである。これにより、第１、第２の素子が形
成されるエピタキシャル層の膜厚を薄くしても、半導体
装置全体の強度が保たれる。

【００２１】又、請求項１２の発明は、請求項６に記載
の半導体装置の製造方法において、前記第１の工程が、
前記アライメントマークの形状に応じた開口を有するマ
スクを形成するステップと、前記マスクから露出した第
１の基板にエピタキシャル層を選択的に形成するステッ
プと、前記マスクを除去するステップとを含むものであ
る。これにより半導体基板に凸部が形成され、更にその
上面にエピタキシャル層を形成することができる。

【００２２】又、請求項１３の発明は、請求項６に記載
の半導体装置の製造方法において、前記第１の工程で、
前記第１の基板に前記アライメントマークの形状に応じ
た絶縁膜が形成されるものである。これにより半導体基
板に容易に凸部を形成することができる。又、請求項１
４の発明は、請求項６に記載の半導体装置の製造方法に
おいて、前記第２の工程が、前記第１の基板上に多結晶
シリコン層を積層させるステップと、積層された前記多
結晶シリコン層を単結晶化してエピタキシャル層を形成
するステップとを含むものである。これにより、前記表
面（第１面）側で凹状、前記裏面（第２面）側で凸状と
なるアライメントマーク、又は、前記表面（第１面）側
で凸状、前記裏面（第２面）側で凹状となるアライメン
トマークが形成されたエピタキシャル層を容易に形成す
ることができる。

【００２３】又、請求項１５の発明は、請求項１４に記
載の半導体装置の製造方法において、前記第１の工程
で、前記第１の基板上の凸部が酸化シリコン膜又は窒化
シリコン膜によって形成され、前記第２の工程で、前記
酸化シリコン膜又は窒化シリコン膜を覆うように前記第
１の基板上に多結晶シリコン層が積層されるものであ
る。これにより、前記第１の基板（例えば、シリコン基
板）をエッチングにより除去する際、前記酸化シリコン
膜又は窒化シリコン膜のエッチング速度と前記第１の基
板とエッチング速度とを異ならせて、エッチング停止の
タイミングを制御し易くなる。この結果、エピタキシャ
ル層までもがエッチングされることなく、当該エピタキ
シャル層に形成されたアライメントマークの形状（凹
部、凸部の形状）を元のまま残すことが容易になる。

【００２４】

【発明の実施の形態】（第１の実施の形態）以下、本発
明の第１の実施の形態について添付図面を参照して説明
する。先ず、本実施の形態の半導体装置１０の概略につ
いて、図１を用いて説明する。第１の実施の形態の半導
体装置１０では、素子が形成される基体としてエピタキ
シャル層１０４が設けられている。すなわち、エピタキ
シャル層１０４の第１面１０４Ａ側に素子形成層１０５
が形成され、第２面１０４Ｂ側に素子形成層１１１が形
成されている。

【００２５】ここで、素子形成層１０５に形成された素
子（第１の素子）と素子形成層１１１に形成された素子
（第２の素子）は、この実施の形態では、０．５μｍの
プロセス設計基準（デザインルール）にて周知の半導体
製造技術で作製され、これら第１の素子、第２の素子は
互いに、スルーホール１１３Ｘ，１１３Ｙを介して、金
属膜（配線部）１１５Ｘ，１１５Ｙによって電気的に接
続されている。尚、図１は、素子形成層１０５内の金属
配線１０６Ｘ，１０６Ｙと素子形成層１１１内の金属配
線１１０Ｘ，１１０Ｙとが金属膜１１５Ｘ，１１５Ｙに
て電気的に接続された状態を示している。尚、金属配線
１０６Ｘ，１０６Ｙとエピタキシャル層１０４とは絶縁
されてショートしないようになっている。

【００２６】エピタキシャル層１０４の第１面１０４Ａ
に形成された素子形成層１０５の第１の素子（図示省
略）と、第２面１０４Ｂに形成された素子形成層１１１
の素子（図示省略）とは、上記したスルーホール１１３
Ｘ，１１３Ｙを介して接続が可能となる所定の位置関係
となっている。このように第１面１０４Ａに形成された
第１の素子と第２面１０４Ｂに形成された第２の素子と
を所定の位置関係に保つことができるのは、第１の素子
を形成する際に用いられる第１面１０４Ａ側のアライメ
ントマーク１１Ａ，１２Ａと、第２の素子を形成する際
に用いられる第２面１０４Ｂ側のアライメントマーク１
１Ｂ，１２Ｂとが、同一のアライメントマーク１１，１
２の表と裏という関係となっているからである。尚、図
中符号１０８は補強用基板（第２の基板）である。

【００２７】ここで、上記アライメントマーク１１Ａ，
１２Ａ、１１Ｂ，１２Ｂが形成されたエピタキシャル層
１０４の製造方法、並びに、アライメントマーク１１
Ａ，１２Ａ，アライメントマーク１１Ｂ，１２Ｂを用い
てエピタキシャル層１０４の両面に素子が形成された半
導体装置１０の製造方法について、図２〜図４を用い
て、具体的に説明する。

【００２８】（１） 先ず、ｐ型不純物が高濃度（例え
ば１×１０²⁰／ｃｍ³）に導入されたシリコン基板（第
１の基板）１０１の上にレジスト膜１０２が塗布され、
このレジスト膜１０２に対し所望のマスクパターンを用
いた露光、現像が行われて、アライメントマーク（１１
Ａ，１１Ｂ，１２Ａ，１２Ｂ）に応じたパターン１０２
Ｘ，１０２Ｙが形成される。ここでシリコン基板１０１
に高濃度にｐ型不純物を導入しておくのは、後述するよ
うに、シリコン基板１０１をウェットエッチングにより
除去する際に、選択性を持たせるためである。ここまで
の工程で得られたデバイス構造を図２（ａ）に示す。

【００２９】（２） レジスト膜１０２をエッチングマ
スクとして用いて、シリコン基板１０１にドライエッチ
ングが施され、パターン１０２Ｘ，１０２Ｙに応じた凹
部１０１Ｘ，１０１Ｙがシリコン基板１０１に形成され
る。その後、レジスト膜１０２を除去しウェットエッチ
ングを行ってシリコン基板１０１の表面が清浄な状態に
される。ここまでの工程で得られたデバイス構造を図２
（ｂ）に示す。

【００３０】（３） シリコン基板１０１の上面にエピ
タキシャル成長装置等を用いてエピタキシャル層１０４
が形成される。この場合、エピタキシャル層１０４は、
シリコン基板１０１側の不純物の濃度に応じてｐ型不純
物が低濃度（１×１０¹⁴／ｃｍ ³）に導入される。この
ときエピタキシャル層１０４の第１面（表面）１０４Ａ
には、シリコン基板１０１の凹部１０１Ｘ，１０１Ｙに
応じた凹部（アライメントマーク１１Ａ，１２Ａ）が形
成され、第２面（裏面）１０４Ｂには、シリコン基板１
０１側の凹部１０１Ｘ，１０１Ｙに応じた凸部（アライ
メントマーク１１Ｂ，１２Ｂ）が形成される。ここまで
の工程で得られたデバイス構造を図２（ｃ）に示す。

【００３１】（４） シリコン基板１０１上面に形成さ
れたエピタキシャル層１０４の第１面１０４Ａに対し
て、アライメントマーク１１Ａ，１２Ａを用いて、周知
の半導体製造技術によって、絶縁膜の形成や、パターニ
ング、多結晶シリコン配線、不純物の拡散、金属配線等
が必要に応じて形成されてＭＯＳ、バイポーラ、ＣＣＤ
等の所望の素子が形成される。ここでは、第１面１０４
Ａ側の各種の素子が形成された層を素子形成層１０５と
して記す。ここまでの工程で得られたデバイス構造を図
３（ｄ）に示す。

【００３２】（５） エピタキシャル層１０４の素子形
成層１０５の上面に接着剤１０７が塗布され、この状態
で、補強用基板（第２の基板）１０８が貼り合わされる
（図３（ｅ））。ここで補強用基板１０８は、エピタキ
シャル層１０４と熱膨張係数が略一致するもの、例え
ば、シリコン基板、ガラス基板、セラミック基板が用い
られる。又、接着剤１０７としては、無機系の接着剤や
樹脂系の接着剤が用いられる。無機系の接着剤には、セ
ラミック接着剤（例えば、アレコム社製「セラマボンド
♯５１６（商品名）」）、高温無機接着剤（例えば、ア
レコム社製「セラマバインド６４４（商品名）」）、低
融点ガラス（例えば、ＢＰＳＧ）等の酸化シリコン系の
接着剤が考えられる。又、接着剤による接着に代えて陽
極接合法を用いて、補強用基板１０８を接着してもよ
い。特に、セラミック系接着剤は、種類によっては、１
８００℃程度の耐熱性があり、エピタキシャル層１０４
の第２面１０４Ｂ側に半導体素子を形成する際に、より
高温の処理を施すことが可能になる。

【００３３】（６） エピタキシャル層１０４の第２面
１０４Ｂ側にあるシリコン基板１０１を除去し、第２面
１０４Ｂを露出させる。ここでは、シリコン基板１０１
に対して研磨装置によりラッピング、ポリッシングが施
されて、一定値以下の膜厚に薄膜化され（図３
（ｆ））、その後、更にウェットエッチングが施され
て、シリコン基板１０１が完全に除去される（図４
（ｆ））。尚、上記した研磨装置による薄膜化は、アラ
イメントマーク１１Ａ，１２Ａから研磨面までの距離が
近いほど、その後のウェットエッチング時間の短縮化が
図られる。ここでウェットエッチングは、例えば、フッ
酸−硝酸−酢酸の混合液（シリコンエッチング液）を用
いて行われる。この時、フッ酸−硝酸−酢酸の混合液に
よるシリコンエッチング液は不純物濃度により選択性を
持つため、低濃度にｐ型不純物導入されたエピタキシャ
ル層１０４の界面でエッチング速度が低下し、エピタキ
シャル層１０４の第２面１０４Ｂ側に転写されたアライ
メントマーク１１Ｂ，１２Ｂが過剰にエッチングされる
のが抑制される。

【００３４】（６） 露出されたエピタキシャル層１０
４の第２面１０４Ｂ側にレジスト膜１０９が形成され、
アライメントマーク１１Ｂ，１２Ｂを基準にしてレジス
ト膜１０９がパターニングされる。ここまでの工程で得
られたデバイス構造を図４（ｈ）に示す。 （７） エピタキシャル層１０４の第２面１０４Ｂに対
して、レジスト膜１０９を用いて金属配線１１０Ｘ，１
１０Ｙが形成され、更にアライメントマーク１１Ｂ，１
２Ｂを用いて周知の半導体製造技術によって、絶縁膜の
形成や、パターニング、多結晶シリコン配線、不純物の
拡散、金属配線等が必要に応じて形成されてＭＯＳ、バ
イポーラ、ＣＣＤ等の所望の素子が形成される。ここで
は、第１面１０４Ｂ側の各種の素子が形成された層を素
子形成層１１１として記す。ここまでの工程で得られた
デバイス構造を図４（ｉ）に示す。

【００３５】（８） 素子形成層１１１が形成されたエ
ピタキシャル層１０４の上面にレジスト膜１１２が塗布
され、該レジスト膜１１２が、アライメントマーク１１
Ｂ，１２Ｂを用いてパターニングされる。パターニング
されたレジスト膜１１２をエッチングマスクとしてドラ
イエッチングが施され、素子形成層１１１（酸化膜、多
結晶シリコン膜等）に、第１面１０４Ａ側の金属配線１
０６Ｘ，１０６Ｙに至るスルーホール１１３Ｘ，１１３
Ｙが形成される。ここで、金属配線１０６Ｘ，１０６Ｙ
はアライメントマーク１１Ａ，１２Ａを基準に形成さ
れ、スルーホール１１３Ｘ，１１３Ｙはアライメントマ
ーク１１Ｂ，１２Ｂを基準に形成されるが、アライメン
トマーク１１Ａ，１２Ａ、アライメントマーク１１Ｂ，
１２Ｂは、上記しようにシリコン基板１０１の凹部１０
１Ｘ，１０１Ｙによって形成されたアライメントマーク
１１，１２の表裏であるから、これらを互いに所定の位
置関係に精度良く形成することができる。

【００３６】（９） スルーホール１１３Ｘ，１１３Ｙ
の内壁と素子形成層１１１の表面に、例えば、ＣＶＤ法
（化学的気相堆積法）により絶縁膜１１４が形成され、
第１面１０４Ａ側の金属配線１０６Ｘ，１０６Ｙが露出
するように、絶縁膜１１４がフォトリソ・エッチング法
により除去される。その後、スパッタリング装置などに
より金属膜がスルーホール１１３Ｘ，１１３Ｙ及び第２
面１０４Ｂの全面に形成される。この金属膜はパターニ
ングされ、エピタキシャル層１０４の第１面１０４Ａ側
の金属配線１０６Ｘ，１０６Ｙと、第２面１０４Ｂ側の
金属配線１１０Ｘ，１１０Ｙとを互いに電気的に接続さ
せる配線部（金属膜１１５Ｘ，１１５Ｙ）が形成され
る。ここで、第２面１０４Ｂに素子を形成する場合、工
程によっては高温の加熱工程が必要となるため金属配線
１０６Ｘ，１０６Ｙとしては、高融点金属（例えば、タ
ングステン、チタン）を用いることが望ましい。これら
一連の製造工程によって、図１に示す構造の半導体装置
１０が製造される。

【００３７】尚、上記した第１の実施の形態では、第１
面１０４Ａ側のアライメントマーク１１Ａ，１２Ａと第
２面１０４Ｂ側のアライメントマーク１１Ｂ，１２Ｂの
両方を用いて第１面１０４Ａ側の第１の素子、第２面１
０４Ｂ側の第２の素子を形成しているが、例えば、アラ
イメントマーク１１（１１Ａ，１１Ｂ）を第１面１０４
Ａ側の第１の素子の形成にのみ利用し、アライメントマ
ーク１２（１２Ａ，１２Ｂ）を第２面１０４Ｂ側の第２
の素子の形成にのみ利用してもよい。この場合、アライ
メントマーク１１とアライメントマーク１２は、同じ、
シリコン基板１０１上の凹部１０１Ｘ，１０１Ｙによっ
て形成されるものであるから、アライメントマーク１１
とアライメントマーク１２とは常に所定の位置関係とな
り、これらの間でアライメント誤差が生じることはな
い。

【００３８】尚、この第１の実施の形態では、シリコン
基板（第１の基板）１０１にドライエッチングによって
凹部１０１Ｘ，１０１Ｙが形成された後、シリコン基板
１０１の上面にエピタキシャル層１０４を形成している
が（図２（ｂ）、（ｃ））、図５に示すように、凹部１
０１Ｘ，１０１Ｙが形成されたシリコン基板１０１の上
面に熱酸化やＣＶＤ法により酸化シリコン膜１２０を形
成し（図５（ａ））、これをパターニングして、前記凹
部１０１Ｘ，１０１Ｙに酸化シリコン膜１２０Ｘ，１２
０Ｙを形成しておき（図５（ｂ））、その上面よりエピ
タキシャル層１０４を形成してもよい（図５（ｃ））。

【００３９】このようにシリコン基板１０１の凹部１０
１Ｘ，１０１Ｙに酸化シリコン膜１２０Ｘ，１２０Ｙを
形成しておくことで、エピタキシャル層１０４を残して
シリコン基板１０１をエッチングにより除去する際、Ｔ
ＭＡＨ溶液によってエッチングすることで、前記酸化シ
リコン膜１２０Ｘ，１２０Ｙとシリコン基板１０１との
エッチング速度を異ならせることができ、エッチング停
止のタイミングを制御し易くなる。この結果、エピタキ
シャル層１０４が余分にエッチングされることなく、従
って、凹部１０１Ｘ，１０１Ｙによって得られたそのま
まの形状のアライメントマーク１１Ａ，１１Ｂ、１２
Ａ，１２Ｂを形成することができる。

【００４０】尚、酸化シリコン膜１２０に代えて窒化シ
リコン膜で、凹部１０１Ｘ，１０１Ｙの表面にエッチン
グストッパとしての膜を形成してもよい。又、シリコン
基板１０１にアライメントマーク形成用の凸部を形成す
るのであれば、同様に、その表面にエッチングストッパ
としての酸化シリコン膜等を形成してもよい。 （第２の実施の形態）次に、本発明の第２の実施の形態
について図６〜図８を参照して説明する。

【００４１】この第２の実施の形態の半導体装置２０
は、エピタキシャル層２０４に形成されたアライメント
マーク２１Ａ，２１Ｂ，２２Ａ，２２Ｂの形状が、第１
の実施の形態のアライメントマーク１１Ａ，１１Ｂ，１
２Ａ，１２Ｂと異なる。

【００４２】すなわち、半導体装置２０では、素子が形
成されるエピタキシャル層２０４の第１面２０４Ａ側に
凸状のアライメントマーク２１Ａ，２２Ａが形成され、
第２面２０４Ｂ側に凹状のアライメントマーク２１Ｂ，
２２Ｂが形成されている。この半導体装置２０の素子形
成層２０５に形成された第１の素子、素子形成層２１１
に形成された第２の素子は、この実施の形態でも、０．
５μｍのプロセス設計基準（デザインルール）にて周知
の半導体製造技術で作製されて、これら第１の素子、第
２の素子は互いに、スルーホール２１３Ｘ，２１３Ｙを
介して、金属膜（配線部）２１５Ｘ，２１５Ｙによって
電気的に接続されている。

【００４３】そして、素子形成層２０５側の第１の素子
を形成するに当たってアライメントマーク２１，２２の
表側のアライメントマーク２１Ａ，２２Ａが用いられ、
素子形成層２１１側の第２の素子を形成するに当たっア
ライメントマーク２１，２２の裏側のアライメントマー
ク２１Ｂ，２２Ｂが用いられて、エピタキシャル層２０
４の第１面２０４Ａ、第２面２０４Ｂに各々形成された
第１、第２の素子が互いに所定の位置関係に保たれる。
ここでもアライメントマーク２１Ａ，２２Ａと、アライ
メントマーク２１Ｂ，２２Ｂとは、アライメントマーク
２１，２２の表と裏という関係である。

【００４４】尚、半導体装置２０のアライメントマーク
２１Ａ，２１Ｂ，２２Ａ，２２Ｂ以外の他の構造は、上
記した第１の実施の形態の半導体装置１０と同一であ
る。ここで、アライメントマーク２１Ａ，２２Ａ，アラ
イメントマーク２１Ｂ，２２Ｂが形成されたエピタキシ
ャル層２０４の製造方法、並びに、アライメントマーク
２１Ａ，２１Ｂ，アライメントマーク２２Ａ，２２Ｂを
用いた半導体装置２０の製造方法について、図７、図８
を用いて説明する。

【００４５】（１） 先ず、ｐ型不純物が高濃度（例え
ば１×１０²⁰／ｃｍ³）に導入されたシリコン基板（第
１の基板）２０１の上に熱酸化膜（酸化シリコン膜）２
２２が形成され、その上にレジスト膜２０２が塗布され
る。このレジスト膜２０２にマスクパターンを用いた露
光、現像が行われて、アライメントマーク（２１Ａ，２
１Ｂ，２２Ａ，２２Ｂ）に応じたパターン２０２Ｘ，２
０２Ｙが形成される。ここまでの工程で得られたデバイ
ス構造を図７（ａ）に示す。

【００４６】（２） レジスト膜２０２をマスクに用い
て、シリコン基板２０１上の熱酸化膜２２２にエッチン
グが施され、パターン２０２Ｘ，２０２Ｙに対応したパ
ターン２２２Ｘ，２２２Ｙが熱酸化膜２２２によって形
成される（図７（ｂ））。そして、レジスト膜２０２が
除去されて熱酸化膜２２２の表面が清浄な状態にされ、
その上に、シリコン基板２０１と同型で同じ不純物濃度
となるように、エピタキシャル層２２３Ｘ，２２３Ｙが
選択的に形成される。ここまでの工程で得られたデバイ
ス構造を図７（ｃ）に示す。

【００４７】（３） フッ酸系のエッチング液を用いた
エッチングで熱酸化膜２２２が除去されてシリコン基板
２０１の表面が清浄な状態にされ、このシリコン基板２
０１及びエピタキシャル層２２３Ｘ，２２３Ｙの上面に
エピタキシャル層２０４が形成される。このエピタキシ
ャル層２０４は第１の実施の形態のエピタキシャル層１
０４と同様に、ｐ型不純物が低濃度（１×１０¹⁴／ｃｍ
³）に導入されたものである。このエピタキシャル層２
０４の第１面（表面）２０４Ａには、エピタキシャル層
２２３Ｘ，２２３Ｙによって凸部（アライメントマーク
２１Ａ，２２Ａ）が形成され、第２面（下面）２０４Ｂ
に、エピタキシャル層２２３Ｘ，２２３Ｙによって凹部
（アライメントマーク２１Ｂ，２２Ｂ）が形成される。
ここまでの工程で得られたデバイス構造を図７（ｄ）に
示す。

【００４８】（４） シリコン基板２０１上面に形成さ
れたエピタキシャル層２０４の第１面２０４Ａに対し
て、アライメントマーク２１Ａ，２２Ａを用いて、周知
の半導体製造技術によって、絶縁膜の形成や、パターニ
ング、多結晶シリコン配線、不純物の拡散、金属配線等
が必要に応じて形成されてＭＯＳ、バイポーラ、ＣＣＤ
等の所望の素子が形成される（素子形成層２０５）。こ
こまでの工程で得られたデバイス構造を図８（ｅ）に示
す。

【００４９】（５） エピタキシャル層２０４の素子形
成層２０５の上面に、接着剤２０７が塗布され、補強用
基板（第２の基板）２０８が貼り合わされる。このとき
用いられる接着剤２０７、補強用基板２０８は、第１の
実施の形態の接着剤１０７、補強用基板１０８と同じで
ある。ここまでの工程で得られたデバイス構造を図８
（ｆ）に示す。

【００５０】（６） エピタキシャル層２０４の第２面
２０４Ｂ側にあるシリコン基板２０１を第１の実施の形
態と同じ手法により除去して、エピタキシャル層２０４
の第２面２０４Ｂを露出させる。ここまでの工程で得ら
れたデバイス構造を図８（ｇ）に示す。 （６） 露出されたエピタキシャル層２０４の第２面２
０４Ｂ側に、アライメントマーク２１Ｂ，２２Ｂを基準
にして、周知の半導体製造技術によって、絶縁膜の形成
や、パターニング、多結晶シリコン配線、不純物の拡
散、金属配線等が必要に応じて形成されてＭＯＳ、バイ
ポーラ、ＣＣＤ等の所望の素子が形成される（素子形成
層２１１）。

【００５１】更に、素子形成層２１１が形成されたエピ
タキシャル層２０４の上面にレジスト膜２１２が塗布さ
れ、該レジスト膜２１２が、アライメントマーク２１
Ｂ，２２Ｂを用いてパターニングされる。パターニング
されたレジスト膜２１２をエッチングマスクとしてドラ
イエッチングが施され、素子形成層２１１（酸化膜、多
結晶シリコン膜等）に、第１面２０４Ａ側の金属配線２
０６Ｘ，２０６Ｙに至るスルーホール２１３Ｘ，２１３
Ｙが形成される。尚、金属配線２０６Ｘ，２０６Ｙとエ
ピタキシャル層２０４とはショートしない。又、この第
２の実施の形態でも、金属配線２０６Ｘ，２０６Ｙはア
ライメントマーク２１Ａ，２２Ａを基準に形成され、ス
ルーホール２１３Ｘ，２１３Ｙはアライメントマーク２
１Ｂ，２２Ｂを基準に形成される。ここまでの工程で得
られたデバイス構造を図８（ｈ）に示す。

【００５２】（７） スルーホール２１３Ｘ，２１３Ｙ
の内壁と素子形成層２１１の表面に、絶縁膜２１４が形
成され、その後、第１面２０４Ａ側の金属配線２０６
Ｘ，２０６Ｙが露出するように、絶縁膜２１４がフォト
リソ・エッチング法により除去される。その後、スパッ
タリング装置などにより金属膜がスルーホール２１３
Ｘ，２１３Ｙ及び第２面２０４Ｂの全面に形成される。
この金属膜はパターニングされ、エピタキシャル層２０
４の第１面２０４Ａ側の金属配線２０６Ｘ，２０６Ｙ
と、第２面２０４Ｂ側の金属配線２１０Ｘ，２１０Ｙと
を互いに電気的に接続させる配線部（金属膜２１５Ｘ，
２１５Ｙ）が形成される。これら一連の製造工程によっ
て、図６に示す構造の半導体装置２０が製造される。

【００５３】（第３の実施の形態）次に、本発明の第３
の実施の形態について図９、図１０を用いて説明する。
この第３の実施の形態の半導体装置３０は、エピタキシ
ャル層３０４にアライメントマーク３１Ａ，３１Ｂ，３
２Ａ，３２Ｂを形成するに当たって、予めシリコン基板
３０１上に酸化膜３２３Ｘ，３２３Ｙが形成される点
が、上記した第２の実施の形態と異なる。

【００５４】尚、半導体装置３０の素子形成層３０５に
形成された第１の素子、素子形成層３１１に形成された
第２の素子は、この実施の形態でも、０．５μｍのプロ
セス設計基準（デザインルール）にて周知の半導体製造
技術で作製され、これら第１の素子、第２の素子は互い
に、スルーホール３１３Ｘ，３１３Ｙを介して、金属膜
（配線部）３１５Ｘ，３１５Ｙによって電気的に接続さ
れている。

【００５５】そして、素子形成層３０５の第１の素子を
形成するに当たって、アライメントマーク３１，３２の
表側となるアライメントマーク３１Ａ，３１Ｂが用いら
れ、素子形成層３１１の第２の素子を形成するに当たっ
てアライメントマーク３１，３２の裏側となるアライメ
ントマーク３２Ａ，３２Ｂが用いられて、エピタキシャ
ル層３０４の第１面３０４Ａ、第２面３０４Ｂで、互い
の素子が所定の位置関係に保たれる。尚、半導体装置３
０の他の構造は、上記した第２の実施の形態の半導体装
置２０と同一である。

【００５６】ここで、アライメントマーク３１Ａ，３２
Ａ，アライメントマーク３１Ｂ，３２Ｂが形成されたエ
ピタキシャル層３０４の製造方法、並びに、アライメン
トマーク３１Ａ，３１Ｂ，３２Ａ，３２Ｂを用いた半導
体装置３０の製造方法について、図１０を用いて説明す
る。 （１） 先ず、ｐ型不純物が高濃度（例えば１×１０²⁰
／ｃｍ³）に導入されたシリコン基板（第１の基板）３
０１の上に熱酸化膜（酸化シリコン膜）が形成され、こ
の熱酸化膜が、所定のマスクパターンを有するレジスト
膜（図示省略）を用いてエッチングされ、図１０（ａ）
に示す熱酸化膜３３２Ｘ，３３２Ｙが形成される。

【００５７】（２） 熱酸化膜３３２Ｘ，３３２Ｙが形
成されたシリコン基板３０１上にエピタキシャル層３０
４が形成される。このエピタキシャル層３０４は熱酸化
膜３３２Ｘ，３３２Ｙ上では必ずしも完全な単結晶では
ないが、アライメントマークが形成される部分には元々
素子が形成されないため、問題とはならない。尚、エピ
タキシャル層３０４は、第２の実施の形態のエピタキシ
ャル層２０４と同様に、ｐ型不純物が低濃度（１×１０
¹⁴／ｃｍ³）に導入されたものである。このときエピタ
キシャル層３０４の第１面（表面）３０４Ａには、シリ
コン基板３０１上の熱酸化膜３３２Ｘ，３３２Ｙによる
凹部（アライメントマーク３１Ａ，３２Ａ）が形成さ
れ、第２面（下面）３０４Ｂにも、熱酸化膜３３２Ｘ，
３３２Ｙに応じた凸部（アライメントマーク３１Ｂ，３
２Ｂ）が形成される。ここまでの工程で得られたデバイ
ス構造を図１０（ｂ）に示す。

【００５８】（３） シリコン基板３０１上面に形成さ
れたエピタキシャル層３０４の第１面３０４Ａに対し
て、アライメントマーク３１Ａ，３２Ａを用いて、周知
の半導体製造技術によって、絶縁膜の形成や、パターニ
ング、多結晶シリコン配線、不純物の拡散、金属配線等
が必要に応じて形成されてＭＯＳ、バイポーラ、ＣＣＤ
等の所望の素子が形成される（素子形成層３０５）。そ
して、エピタキシャル層３０４の素子形成層３０５の上
面に、接着剤３０７が塗布され、補強用基板（第２の基
板）３０８が貼り合わされる。このとき用いられる接着
剤３０７、補強用基板３０８は、第１の実施の形態の接
着剤１０７、補強用基板１０８と同じである。ここまで
の工程で得られたデバイス構造を図１０（ｃ）に示す。

【００５９】（４） エピタキシャル層３０４の第２面
３０４Ｂ側にあるシリコン基板３０１を第１の実施の形
態と同じ手法により除去して、エピタキシャル層３０４
の第２面３０４Ｂを露出させる。そして、露出されたエ
ピタキシャル層３０４の第２面３０４Ｂ側にアライメン
トマーク３１Ｂ，３２Ｂを基準にして、周知の半導体製
造技術によって、絶縁膜の形成や、パターニング、多結
晶シリコン配線、不純物の拡散、金属配線等が必要に応
じて形成されてＭＯＳ、バイポーラ、ＣＣＤ等の所望の
素子が形成される（素子形成層３１１）。

【００６０】更に、素子形成層３１１の上面にレジスト
膜３１２が塗布され、該レジスト膜３１２が、アライメ
ントマーク３１Ｂ，３２Ｂを用いてパターニングされ
る。パターニングされたレジスト膜３１２をエッチング
マスクとしてドライエッチングが施され、素子形成層３
１１に、第１面３０４Ａ側の金属配線３０６Ｘ，３０６
Ｙに至るスルーホール３１３Ｘ，３１３Ｙが形成され
る。尚、金属配線３０６Ｘ，３０６Ｙとエピタキシャル
層３０４とはショートしない。この第２の実施の形態で
も、金属配線３０６Ｘ，３０６Ｙはアライメントマーク
３１Ａ，３２Ａを基準に形成され、スルーホール３１３
Ｘ，３１３Ｙはアライメントマーク３１Ｂ，３２Ｂを基
準に形成されるが、アライメントマーク３１Ａ，３２
Ａ、アライメントマーク３１Ｂ，３２Ｂは、上記しよう
にシリコン基板３０１上の熱酸化膜３３２Ｘ，３３２Ｙ
によって形成されたものであるから、エピタキシャル層
３０４の表裏の同じ位置に形成される。ここまでの工程
で得られたデバイス構造を図１０（ｄ）に示す。

【００６１】（５） スルーホール３１３Ｘ，３１３Ｙ
の内壁と素子形成層３１１の表面に、絶縁膜３１４が形
成され、その後、第１面３０４Ａ側の金属配線３０６
Ｘ，３０６Ｙが露出するように、絶縁膜３１４がフォト
リソ・エッチング法により除去される。その後、スパッ
タリング装置などにより金属膜がスルーホール３１３
Ｘ，３１３Ｙ及び第２面３０４Ｂの全面に形成される。
この金属膜はパターニングされ、エピタキシャル層３０
４の第１面３０４Ａ側の金属配線３０６Ｘ，３０６Ｙ
と、第２面３０４Ｂ側の金属配線３１０Ｘ，３１０Ｙと
を互いに電気的に接続させる配線部（金属膜３１５Ｘ，
３１５Ｙ）が形成される。これら一連の製造工程によっ
て、図９に示す構造の半導体装置３０が製造される。

【００６２】尚、エピタキシャル層３０４のアライメン
トマーク３１Ｂ，３２Ｂを構成する凹部に熱酸化膜３３
２Ｘ，３３２Ｙが残っても、位置合わせ時に、第２面３
０４Ｂ側からアライメントマーク２１Ｂ，２２Ｂを光学
的に検知することができるので、位置合わせ作業に影響
を与えることがない。尚、この第３の実施の形態の熱酸
化膜３３２Ｘ，３３２Ｙに代えて、他の絶縁膜（例え
ば、シリコン窒化膜やＣＶＤ等でデポしたシリコン酸化
膜）を用いてもよい。

【００６３】（第４の実施の形態）次に、本発明の第４
の実施の形態について図１１〜図１３を参照して説明す
る。この第４の実施の形態の半導体装置４０は、シリコ
ン基板４０１の上に多結晶シリコン層を堆積させ、これ
をレーザアニール装置等によって加熱することで、エピ
タキシャル層４０４を形成する点が、上記した第２の実
施の形態と異なる。

【００６４】この半導体装置４０の素子形成層４０５に
形成された第１の素子、素子形成層４１１に形成された
第２の素子は、この実施の形態でも、０．５μｍのプロ
セス設計基準（デザインルール）にて周知の半導体製造
技術で作製され、第１の素子、第２の素子は互いに、ス
ルーホール４１３Ｘ，４１３Ｙを介して、金属膜（配線
部）４１５Ｘ，４１５Ｙによって電気的に接続されてい
る。

【００６５】そして、素子形成層４０５に第１の素子を
形成するに当たって、アライメントマーク４１，４２の
表側のアライメントマーク４１Ａ，４２Ａが用いられ、
素子形成層４１１に第１の素子を形成するに当たって、
アライメントマーク４１，４２の裏側のアライメントマ
ーク４１Ｂ，４２Ｂが用いられ、エピタキシャル層４０
４の第１面４０４Ａ、第２面４０４Ｂで、互いの素子が
所定の位置関係に保たれる。

【００６６】ここで、アライメントマーク４１Ａ，４２
Ａ，アライメントマーク４１Ｂ，４２Ｂが形成されたエ
ピタキシャル層４０４の製造方法、並びに、アライメン
トマーク４１Ａ，４１Ｂ，４２Ａ，４２Ｂを用いた半導
体装置４０の製造方法について、図１２、図１３を用い
て説明する。 （１） 先ず、ｐ型不純物が高濃度（例えば１×１０²⁰
／ｃｍ³）に導入されたシリコン基板（第１の基板）４
０１の上に熱酸化膜（酸化シリコン膜）４２２が形成さ
れ、その上面にレジスト膜が塗布され、周知のホトリソ
グラフィ技術によってアライメントマーク４１Ａ，４１
Ｂ，４２Ａ，４２Ｂに応じたレジスト膜４０２Ｘ，４０
２Ｙが形成される。ここまでの工程で得られたデバイス
構造を図１２（ａ）に示す。

【００６７】（２） このレジスト膜４０２Ｘ，４０２
Ｙをマスクに用いて熱酸化膜４２２にエッチングが施さ
れ、レジスト膜４０２Ｘ，４０２Ｙに応じた凸部４２２
Ｘ，４２２Ｙが形成される。その後、レジスト膜４０２
が除去されて熱酸化膜４２２の表面が清浄な状態にされ
る。ここまでの工程で得られたデバイス構造を図１２
（ｂ）に示す。

【００６８】（３） 凸部４２２Ｘ，４２２Ｙが形成さ
れた熱酸化膜４２２の上面に多結晶シリコン層が形成さ
れる。この多結晶シリコン層は、第１の実施の形態のエ
ピタキシャル層１０４と同じ濃度で（１×１０¹⁴／ｃｍ
³）ｐ型不純物が導入される。このとき多結晶シリコン
層に対して、レーザアニール装置を用いた加熱が行わ
れ、この多結晶シリコン層が単結晶化されて、エピタキ
シャル層４０４となる。このエピタキシャル層４０４の
第１面４０４Ａには、熱酸化膜４２２の凸部４２２Ｘ，
４２２Ｙによって凸部（アライメントマーク４１Ａ，４
２Ａ）が形成され、第２面４０４Ｂには凸部４２２Ｘ，
４２２Ｙによって凹部（アライメントマーク４１Ｂ，４
２Ｂ）が形成される。ここまでの工程で得られたデバイ
ス構造を図１２（ｃ）に示す。

【００６９】（４） シリコン基板４０１上面に形成さ
れたエピタキシャル層４０４の第１面４０４Ａに対し
て、アライメントマーク４１Ａ，４２Ａを用いて、周知
の半導体製造技術によって、絶縁膜の形成や、パターニ
ング、多結晶シリコン配線、不純物の拡散、金属配線等
が必要に応じて形成されてＭＯＳ、バイポーラ、ＣＣＤ
等の所望の素子が形成される（素子形成層４０５）。そ
して、エピタキシャル層４０４の素子形成層４０５の上
面に、接着剤４０７を塗布し、補強用基板（第２の基
板）４０８が貼り合わされる。このとき用いられる接着
剤４０７、補強用基板４０８は、第１の実施の形態の接
着剤１０７、補強用基板１０８と同じである。ここまで
の工程で得られたデバイス構造を図１３（ｄ）に示す。

【００７０】（５） エピタキシャル層４０４の第２面
４０４Ｂ側にあるシリコン基板４０１を第１の実施の形
態と同じ手法により除去し、更に、熱酸化膜４２２を除
去して、エピタキシャル層４０４の第２面４０４Ｂを露
出させる。ここまでの工程で得られたデバイス構造を図
１３（ｇ）に示す。ここで、熱酸化膜（酸化シリコン
層）がシリコン基板（第１の基板）４０１とエッチング
速度が異なることを利用してエッチングを制御すること
で、エピタキシャル層４０４に形成されたアライメント
マークの形状（凹部、凸部の形状）までもがエッチング
されずに、元のまま残る。

【００７１】（６） 露出されたエピタキシャル層４０
４の第２面４０４Ｂに対して、アライメントマーク４１
Ｂ，４２Ｂを用いて、周知の半導体製造技術によって、
絶縁膜の形成や、パターニング、多結晶シリコン配線、
不純物の拡散、金属配線等が必要に応じて形成されてＭ
ＯＳ、バイポーラ、ＣＣＤ等の所望の素子が形成される
（素子形成層４１１）。

【００７２】更に、素子形成層４１１が形成されたエピ
タキシャル層４０４の上面にレジスト膜４１２が塗布さ
れ、該レジスト膜４１２が、アライメントマーク４１
Ｂ，４２Ｂを用いてパターニングされる。パターニング
されたレジスト膜４１２をエッチングマスクとしてドラ
イエッチングが施され、素子形成層４１１（酸化膜、多
結晶シリコン膜等）に、第１面４０４Ａ側の金属配線４
０６Ｘ，４０６Ｙに至るスルーホール４１３Ｘ，４１３
Ｙが形成される。尚、金属配線４０６Ｘ，４０６Ｙとエ
ピタキシャル層４０４とはショートしないようになって
いる。

【００７３】この第２の実施の形態でも、金属配線４０
６Ｘ，４０６Ｙはアライメントマーク４１Ａ，４２Ａを
基準に形成され、スルーホール４１３Ｘ，４１３Ｙはア
ライメントマーク４１Ｂ，４２Ｂを基準に形成される。
ここまでの工程で得られたデバイス構造を図１３（ｆ）
に示す。（７） スルーホール４１３Ｘ，４１３Ｙの内
壁と素子形成層４１１の表面に、絶縁膜４１４が形成さ
れ、その後、第１面４０４Ａ側の金属配線４０６Ｘ，４
０６Ｙが露出するように、絶縁膜４１４がフォトリソ・
エッチング法により除去される。その後、スパッタリン
グ装置などにより金属膜がスルーホール４１３Ｘ，４１
３Ｙ及び第２面４０４Ｂの全面に形成される。この金属
膜はパターニングされ、エピタキシャル層４０４の第１
面４０４Ａ側の金属配線４０６Ｘ，４０６Ｙと、第２面
４０４Ｂ側の金属配線４１０とを互いに電気的に接続さ
せる配線部（金属膜４１５Ｘ，４１５Ｙ）が形成され
る。これら一連の製造工程によって、図１１に示す構造
の半導体装置４０が製造される。

【００７４】尚、この第４の実施の形態の酸化膜４２２
に代えて、他の絶縁膜（例えば、ＣＶＤ等でデポしたシ
リコン酸化膜、窒化シリコン膜）を用いてもよい。

【００７５】

【発明の効果】以上の説明したように、請求項１の半導
体装置によれば、エピタキシャル層の基板側の第１面側
に第１の素子が、前記エピタキシャル層の基板とは反対
側の第２面側に第２の素子が各々形成されているので、
微細な素子が多数形成された半導体装置の小型化、高集
積化が図られる。

【００７６】又、請求項２の半導体装置によれば、エピ
タキシャル層の膜厚を、一般に素子が形成される基体と
して用いられる半導体基板に比べて薄くできるので、第
１面と第２面とを電気的に接続させるためのスルーホー
ルのアスペクト比が小さくなり、当該スルーホールを容
易に形成することができる。又、請求項３の半導体装置
によれば、エピタキシャル層の両面に、従来より用いら
れている「両面アライナー」に代えて「ステッパー」を
用いて、エピタキシャル層の第１面側で凹状、第２面側
で凸状となるアライメントマーク、又は、前記第１面側
で凸状、前記第２面側で凹状となるアライメントマーク
を基準に第１、第２の素子を形成することができるの
で、半導体製造工程における位置合わせの精度が格段に
向上し、第１、第２の素子を少なくとも１．０μｍ以下
のプロセス設計基準で形成することができる。

【００７７】又、請求項４の半導体装置によれば、エピ
タキシャル層の両面に「ステッパー」を用いて第１、第
２の素子が形成されて、その位置合わせ誤差を０．５μ
ｍ以下とすることができるので、第１の素子と第２の素
子とを微細に形成すると共に、これらを互いに関連付け
ること（例えば、電気的に接続させる等）も容易にな
る。

【００７８】又、請求項５の半導体装置によれば、第１
の素子及び第２の素子が１．０μｍ以下のプロセス設計
基準で形成されるので、これら微細な素子を、エピタキ
シャル層の両面に、互いに所定の位置関係で高集積に形
成することができる。又、請求項６の半導体装置の製造
方法によれば、エピタキシャル層の表面（第１面）側で
凹状、裏面（第２面）側で凸状となるアライメントマー
ク、又は、前記表面（第１面）側で凸状、前記裏面（第
２面）側で凹状となるアライメントマークを容易に形成
でき、このアライメントマークに基づいて、エピタキシ
ャル層の両面に、互いに所定の位置関係となる素子を微
細に形成することができる。

【００７９】又、請求項７の半導体装置の製造方法によ
れば、第１の基板に形成された凹部又は凸部の表面に酸
化シリコン膜又は窒化シリコン膜が形成され、その上面
にエピタキシャル層が形成されるので、前記エピタキシ
ャル層を残して前記第１の基板（例えば、シリコン基
板）をエッチングにより除去する際、前記酸化シリコン
膜又は窒化シリコン膜のエッチング速度を前記第１の基
板のエッチング速度を異ならせることで、エッチング停
止のタイミングを制御し易くなる。この結果、エピタキ
シャル層までもが無用にエッチングされることなく、当
該エピタキシャル層に形成されたアライメントマークの
形状（凹部、凸部の形状）を元のまま残すことができ、
当該アライメントマークを用いた位置合わせの精度を高
くすることができる。

【００８０】又、請求項８の半導体装置の製造方法によ
れば、エピタキシャル層に形成されたアライメントマー
クに基づいて、表面（第１面）側の第１の素子、裏面
（第２面）側の第２の素子、スルーホールが形成される
ので、互いの位置合わせの誤差が小さくなり、第１の素
子と第２の素子を当該スルーホールを介して電気的に接
続し易くなる。

【００８１】又、請求項９の半導体装置の製造方法によ
れば、前記第２の基板と前記エピタキシャル層とが、一
般に耐熱性が８００℃以上の無機系接着剤によって貼り
合わされるので、エピタキシャル層を第２の基板に貼り
合わせたまま、熱拡散等の高温の処理を施すことができ
る。又、請求項１０の半導体装置の製造方法によれば、
エピタキシャル層の第２面を露出させる工程の処理時間
を短縮することができる。

【００８２】又、請求項１１の半導体装置の製造方法に
よれば、半導体基板、ガラス基板、セラミック基板、金
属基板の何れか１つが、前記エピタキシャル層の上に接
着剤又は陽極接合法によって貼り合わされるので、第
１、第２の素子が形成されるエピタキシャル層の膜厚が
薄くしても半導体装置全体の強度が保たれる。このよう
にエピタキシャル層の薄膜化が可能である分、これに形
成されるスルーホールのアスペクト比を小さくできる
等、各種の素子形成に有利となる。

【００８３】又、請求項１２の半導体装置の製造方法に
よれば、半導体基板に凸部を形成し、その上面に質の高
いエピタキシャル層を形成することができる。又、請求
項１３の半導体装置の製造方法によれば、半導体基板に
絶縁膜で容易に凸部を形成し、その上面にエピタキシャ
ル層を形成することができる。しかも、エピタキシャル
層に当該絶縁膜が残っても、位置合わせ時に、第２面側
からアライメントマークを光学的に検知することができ
るので、位置合わせ作業に影響を与えることがなく、当
該絶縁膜を除去する必要がない分、製造工程が簡略にな
る。

【００８４】又、請求項１４の半導体装置の製造方法に
よれば、凹状又は凸状となるアライメントマークが形成
されたエピタキシャル層を、その下側の基板の材質に関
係なく、容易に形成することができる。又、請求項１５
の半導体装置の製造方法によれば、前記第１の基板上の
凸部が酸化シリコン膜又は窒化シリコン膜によって形成
され、これを覆うように前記第１の基板上に多結晶シリ
コン層が積層され、その後、前記第１の基板がエッチン
グにより除去されるので、前記酸化シリコン膜又は窒化
シリコン膜が前記第１の基板（シリコン基板）とエッチ
ング速度が異なることを利用してエッチングを制御し、
もって、エピタキシャル層に形成されたアライメントマ
ークの形状（凹部、凸部の形状）までもがエッチングさ
れずに、元のまま残すことが可能になり、より精度の高
い位置合わせが可能になる。

【図面の簡単な説明】

【図１】第１の実施の形態の半導体装置１０の構造を示
す断面図である。

【図２】第１の実施の形態の半導体装置１０の製造プロ
セスを示す断面図である。

【図３】第１の実施の形態の半導体装置１０の製造プロ
セスを示す断面図である。

【図４】第１の実施の形態の半導体装置１０の製造プロ
セスを示す断面図である。

【図５】第１の実施の形態の半導体装置１０の製造プロ
セスを示す断面図である。

【図６】第２の実施の形態の半導体装置２０の構造を示
す断面図である。

【図７】第２の実施の形態の半導体装置２０の製造プロ
セスを示す断面図である。

【図８】第２の実施の形態の半導体装置２０の製造プロ
セスを示す断面図である。

【図９】第３の実施の形態の半導体装置３０の構造を示
す断面図である。

【図１０】第３の実施の形態の半導体装置３０の製造プ
ロセスを示す断面図である。

【図１１】第４の実施の形態の半導体装置４０の構造を
示す断面図である。

【図１２】第４の実施の形態の半導体装置４０の製造プ
ロセスを示す断面図である。

【図１３】第４の実施の形態の半導体装置４０の製造プ
ロセスを示す断面図である。

【図１４】半導体基板１の両面に素子が形成された従来
の半導体装置を示す図である。

【符号の説明】

１０，２０，３０，４０ 半導体装置 １１，１２，２１，２２，３１，３２，４１，４２ ア
ライメントマーク １１Ａ，１２Ａ，２１Ａ，２２Ａ，３１Ａ，３２Ａ，４
１Ａ，４２Ａ アライメントマーク １１Ｂ，１２Ｂ，２１Ｂ，２２Ｂ，３１Ｂ，３２Ｂ，４
１Ｂ，４２Ｂ アライメントマーク １０１，２０１，３０１，４０１ シリコン基板（第１
の基板） １０１Ｘ，１０１Ｙ 凹部 １０４，２０４，３０４，４０４ エピタキシャル層 １０４Ａ，２０４Ａ，３０４Ａ，４０４Ａ 第１面 １０４Ｂ，２０４Ｂ，３０４Ｂ，４０４Ｂ 第２面 １０５，２０５，３０５，４０５ 素子形成層 １０６Ｘ，１０６Ｙ，２０６Ｘ，２０６Ｙ，３０６Ｘ，
３０６Ｙ，４０６Ｘ，４０６Ｙ 金属配線 １０８，２０８，３０８，４０８ 補強用基板（第２の
基板） １１０Ｘ，１１０Ｙ，２１０Ｘ，２１０Ｙ，３１０Ｘ，
３１０Ｙ，４１０Ｘ，４１０Ｙ 金属配線 １１１，２１１，３１１，４１１ 素子形成層 １１３Ｘ，１１３Ｙ，２１３Ｘ，２１３Ｙ，３１３Ｘ，
３１３Ｙ，４１３Ｘ，４１３Ｙ スルーホール １１５Ｘ，１１５Ｙ，２１５Ｘ，２１５Ｙ，３１５Ｘ，
３１５Ｙ，４１５Ｘ，４１５Ｙ 金属膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/027 Ｈ０１Ｌ 21/30 ５２２Ｚ 21/3205 21/88 Ｊ 27/00 ３０１ Ｆターム(参考） 5F033 GG03 HH07 JJ07 KK18 KK19 MM30 NN40 PP15 QQ01 QQ37 SS11 5F038 CA02 CA12 CA16 EZ12 EZ14 EZ15 EZ17 EZ20 5F045 AB02 AB03 AB32 AB33 AF03 CA01 CA06 DB02 GH09 HA03 HA13 HA14 HA18 5F046 EA12 EA13 EA16 FC09

Claims (15)

【特許請求の範囲】
1. 【請求項１】 基板上にエピタキシャル層が形成された
   半導体装置において、 前記エピタキシャル層の前記基板側の第１面側に第１の
   素子が、前記エピタキシャル層の前記基板とは反対側の
   第２面側に第２の素子が形成されていることを特徴とす
   る半導体装置。
2. 【請求項２】 前記第１の素子と前記第２の素子とが、
   前記エピタキシャル層に形成されたスルーホールを介し
   て電気的に接続されていることを特徴とする請求項１に
   記載の半導体装置。
3. 【請求項３】 前記エピタキシャル層の所定位置には、
   前記第１面側で凹状、前記第２面側で凸状となるアライ
   メントマーク、又は、前記第１面側で凸状、前記第２面
   側で凹状となるアライメントマークが形成されているこ
   とを特徴とする請求項１又は請求項２に記載の半導体装
   置。
4. 【請求項４】 前記第１の素子と前記第２の素子との位
   置合わせ誤差が０．５μｍ以下となっていることを特徴
   とする請求項１から請求項３の何れかに記載の半導体装
   置。
5. 【請求項５】 前記第１の素子及び前記第２の素子が、
   １．０μｍ以下のプロセス設計基準で形成されているこ
   とを特徴とする請求項１から請求項４の何れかに記載の
   半導体装置。
6. 【請求項６】 第１の基板に凹部又は凸部を形成する第
   １の工程と、 前記第１の基板の表面にエピタキシャル層を形成し、前
   記第１の基板上の凹部又は凸部を、エピタキシャル層に
   転写してアライメントマークを形成する第２の工程と、 前記アライメントマークを用いて前記エピタキシャル層
   の表面に第１の素子を形成する第３の工程と、 前記エピタキシャル層の前記表面側に第２の基板を形成
   する第４の工程と、 前記エピタキシャル層を残して、前記第１の基板を除去
   する第５の工程と、 前記第１の基板の除去によって露出した前記エピタキシ
   ャル層の裏面に現れる前記アライメントマークを用いて
   第２の素子を形成する第６の工程とを含んでいることを
   特徴とする半導体装置の製造方法。
7. 【請求項７】 請求項６に記載の半導体装置の製造方法
   において、 前記第１の工程は、前記第１の基板に凹部又は凸部を形
   成するステップと、 前記凹部又は凸部の表面に酸化シリコン膜又は窒化シリ
   コン膜を形成するステップとを含むことを特徴とする半
   導体装置の製造方法。
8. 【請求項８】 請求項６に記載の半導体装置の製造方法
   において、 前記第６の工程によって前記第２の素子を形成した後
   に、前記アライメントマークを用いて前記エピタキシャ
   ル層にスルーホールを形成する第７の工程と、 前記スルーホールを介して、前記第１の素子と前記第２
   の素子とを電気的に接続する配線部を形成する第８の工
   程とを含んでいることを特徴とする半導体装置の製造方
   法。
9. 【請求項９】 請求項６に記載の半導体装置の製造方法
   において、 前記第４の工程では、前記第２の基板と前記エピタキシ
   ャル層とが無機系接着剤によって貼り合わされることを
   特徴とする半導体装置の製造方法。
10. 【請求項１０】 請求項６に記載の半導体装置の製造方
    法において、 前記第５の工程は、 前記第１の基板を化学的機械的研磨により一定以下の厚
    さに研磨するステップと、 研磨された前記第１の基板にウェットエッチングを施す
    ステップとを含むことを特徴とする半導体装置の製造方
    法。
11. 【請求項１１】 請求項６に記載の半導体装置の製造方
    法において、 前記第４の工程では、 前記第２の基板として、半導体基板、ガラス基板、セラ
    ミック基板、金属基板の何れか１つが、前記エピタキシ
    ャル層の上に、接着剤又は陽極接合法によって貼り合わ
    されることを特徴とする半導体装置の製造方法。
12. 【請求項１２】 請求項６に記載の半導体装置の製造方
    法において、 前記第１の工程は、 前記アライメントマークの形状に応じた開口を有するマ
    スクを形成するステップと、 前記マスクから露出した第１の基板にエピタキシャル層
    を選択的に形成するステップと、 前記マスクを除去するステップとを含むことを特徴とす
    る半導体装置の製造方法。
13. 【請求項１３】 請求項６に記載の半導体装置の製造方
    法において、 前記第１の工程では、 前記第１の基板に前記アライメントマークの形状に応じ
    た絶縁膜が形成されることを特徴とする半導体装置の製
    造方法。
14. 【請求項１４】 請求項６に記載の半導体装置の製造方
    法において、 前記第２の工程は、 前記第１の基板上に多結晶シリコン層を積層させるステ
    ップと、 積層された前記多結晶シリコン層を単結晶化してエピタ
    キシャル層を形成するステップとを含むことを特徴とす
    る半導体装置の製造方法。
15. 【請求項１５】 請求項１４に記載の半導体装置の製造
    方法において、 前記第１の工程では、前記第１の基板上に凸部が酸化シ
    リコン膜又は窒化シリコン膜によって形成され、 前記第２の工程では、前記酸化シリコン膜又は窒化シリ
    コン膜を覆うように前記第１の基板上に多結晶シリコン
    層が積層されることを特徴とする半導体装置の製造方
    法。