JP2002033436A - 半導体装置 - Google Patents
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
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- Wire Bonding (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 特定チップの電源立ち上げ波形起因の不具合
を回避し、それぞれ異なる電源波形を印加することがで
き、また特定チップのＩｄｄｑテストを可能とし、モジ
ュールの品質を向上させることができる半導体装置を提
供する。 【解決手段】 異なる機能を持つ複数のチップを搭載
し、これらの複数のチップをモジュール化してパッケー
ジングしたマルチチップモジュール１であって、フラッ
シュメモリチップ２、ＳＲＡＭチップ３、マイコンチッ
プ４などから構成され、フラッシュメモリチップ２は電
源の立ち上げ波形の制限のあるチップで、他のＳＲＡＭ
チップ３、マイコンチップ４と動作時の同電位となる電
源電圧が分離され、電源ピンＶｃｃ１（Ｖｓｓ１）に接
続され、一方、ＳＲＡＭチップ３、マイコンチップ４は
電源の立ち上げ波形の制限のないチップで、フラッシュ
メモリチップ２とは異なる電源ピンＶｃｃ２（Ｖｓｓ
２）に接続されている。
を回避し、それぞれ異なる電源波形を印加することがで
き、また特定チップのＩｄｄｑテストを可能とし、モジ
ュールの品質を向上させることができる半導体装置を提
供する。 【解決手段】 異なる機能を持つ複数のチップを搭載
し、これらの複数のチップをモジュール化してパッケー
ジングしたマルチチップモジュール１であって、フラッ
シュメモリチップ２、ＳＲＡＭチップ３、マイコンチッ
プ４などから構成され、フラッシュメモリチップ２は電
源の立ち上げ波形の制限のあるチップで、他のＳＲＡＭ
チップ３、マイコンチップ４と動作時の同電位となる電
源電圧が分離され、電源ピンＶｃｃ１（Ｖｓｓ１）に接
続され、一方、ＳＲＡＭチップ３、マイコンチップ４は
電源の立ち上げ波形の制限のないチップで、フラッシュ
メモリチップ２とは異なる電源ピンＶｃｃ２（Ｖｓｓ
２）に接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、異なる論理機能を
持つ複数のチップを搭載した半導体装置に関し、特に特
定チップの電源立ち上げ波形起因の不具合を回避し、ま
たテスティングを容易化することが可能なマルチチップ
モジュールに適用して有効な技術に関する。
持つ複数のチップを搭載した半導体装置に関し、特に特
定チップの電源立ち上げ波形起因の不具合を回避し、ま
たテスティングを容易化することが可能なマルチチップ
モジュールに適用して有効な技術に関する。
【０００２】
【従来の技術】たとえば、本発明者が検討した技術とし
て、複数のチップを搭載した半導体装置の一例であるメ
モリモジュールにおいては、同一機能のチップを複数搭
載する際に、各チップ毎に電源ピンを割り当てる方
法、コア電源を全チップに共通で給電する一方、Ｉ／
Ｏバッファ電源を別にして全チップに共通に給電する方
法などが用いられている。
て、複数のチップを搭載した半導体装置の一例であるメ
モリモジュールにおいては、同一機能のチップを複数搭
載する際に、各チップ毎に電源ピンを割り当てる方
法、コア電源を全チップに共通で給電する一方、Ｉ／
Ｏバッファ電源を別にして全チップに共通に給電する方
法などが用いられている。
【０００３】また、異なる機能のチップを複数搭載した
マルチチップモジュールにおいては、フラッシュメモ
リ、ＳＲＡＭ、マイクロコンピュータ（以下マイコンと
略す）などを搭載する際に、電源インピーダンスの低減
とノイズ対策のためにモジュール基板内の電源配線をシ
ョートし、異なる機能の全チップに共通に電源を給電す
る方法などが用いられている。
マルチチップモジュールにおいては、フラッシュメモ
リ、ＳＲＡＭ、マイクロコンピュータ（以下マイコンと
略す）などを搭載する際に、電源インピーダンスの低減
とノイズ対策のためにモジュール基板内の電源配線をシ
ョートし、異なる機能の全チップに共通に電源を給電す
る方法などが用いられている。
【０００４】なお、このようなメモリモジュール、マル
チチップモジュールなどに関する技術としては、たとえ
ば１９９３年５月３１日、日経ＢＰ社発行の「実践講座
ＶＬＳＩパッケージング技術（下）」Ｐ２１３〜Ｐ２
５１に記載される技術などが挙げられる。
チチップモジュールなどに関する技術としては、たとえ
ば１９９３年５月３１日、日経ＢＰ社発行の「実践講座
ＶＬＳＩパッケージング技術（下）」Ｐ２１３〜Ｐ２
５１に記載される技術などが挙げられる。
【０００５】
【発明が解決しようとする課題】ところで、前記のよう
なメモリモジュール、マルチチップモジュールの技術に
ついて、本発明者が検討した結果、以下のようなことが
明らかとなった。この種のメモリモジュールの一例を示
す図１２，図１３、マルチチップモジュールの一例を示
す図１４を用いて説明する。
なメモリモジュール、マルチチップモジュールの技術に
ついて、本発明者が検討した結果、以下のようなことが
明らかとなった。この種のメモリモジュールの一例を示
す図１２，図１３、マルチチップモジュールの一例を示
す図１４を用いて説明する。
【０００６】図１２は、前記の方法に対応し、同一機
能のメモリチップ２１を複数搭載したモジュールで、電
源は各メモリチップ２１別々に接続されている。この例
では、搭載するメモリチップ２１の数が増えると電源ピ
ン数が多くなり、モジュールが大きくなる。また、開発
段階のエバリュエーションチップで、量産チップと同一
外形・同一ピン配置のモジュールでは、電源ピン数の制
約から各メモリチップ２１毎に電源ピンを割り当てるこ
とができない場合が想定される。
能のメモリチップ２１を複数搭載したモジュールで、電
源は各メモリチップ２１別々に接続されている。この例
では、搭載するメモリチップ２１の数が増えると電源ピ
ン数が多くなり、モジュールが大きくなる。また、開発
段階のエバリュエーションチップで、量産チップと同一
外形・同一ピン配置のモジュールでは、電源ピン数の制
約から各メモリチップ２１毎に電源ピンを割り当てるこ
とができない場合が想定される。
【０００７】図１３は、前記の方法に対応し、図１２
と同様に同一機能のメモリチップ２２を複数搭載したモ
ジュールで、メモリチップ２２の機能別に電源が供給さ
れるが、それぞれの電源は全てのメモリチップ２２に共
通に給電されている。この例では、電源の立ち上げ波形
に制約のあるメモリチップ２２に対する電源波形の制御
ができない。また、待機時電流の大きいメモリチップ２
２が同じ電源ピンに接続されていると、電流測定による
Ｉｄｄｑテスティングが不可能となることが考えられ
る。
と同様に同一機能のメモリチップ２２を複数搭載したモ
ジュールで、メモリチップ２２の機能別に電源が供給さ
れるが、それぞれの電源は全てのメモリチップ２２に共
通に給電されている。この例では、電源の立ち上げ波形
に制約のあるメモリチップ２２に対する電源波形の制御
ができない。また、待機時電流の大きいメモリチップ２
２が同じ電源ピンに接続されていると、電流測定による
Ｉｄｄｑテスティングが不可能となることが考えられ
る。
【０００８】図１４は、異なる機能を有するフラッシュ
メモリチップ２、ＳＲＡＭチップ３、マイコンチップ４
からなるマルチチップモジュールであり、動作時に同一
電位となる電源ピンはモジュール基板内の電源配線でシ
ョートされている。この例では、電源の立ち上げ波形に
制約のあるフラッシュメモリチップ２に対する電源波形
の制御ができない。また、待機時電流の大きいフラッシ
ュメモリチップ２やＳＲＡＭチップ３が同じ電源ピンに
接続されていると、マイコンチップ４の電流測定による
Ｉｄｄｑテスティングが不可能となることが考えられ
る。
メモリチップ２、ＳＲＡＭチップ３、マイコンチップ４
からなるマルチチップモジュールであり、動作時に同一
電位となる電源ピンはモジュール基板内の電源配線でシ
ョートされている。この例では、電源の立ち上げ波形に
制約のあるフラッシュメモリチップ２に対する電源波形
の制御ができない。また、待機時電流の大きいフラッシ
ュメモリチップ２やＳＲＡＭチップ３が同じ電源ピンに
接続されていると、マイコンチップ４の電流測定による
Ｉｄｄｑテスティングが不可能となることが考えられ
る。
【０００９】そこで、本発明の目的は、異なる機能を持
つ複数のチップを搭載したマルチチップモジュールにお
いて、特定チップの電源立ち上げ波形起因の不具合を回
避し、それぞれ異なる電源波形を印加することができる
半導体装置を提供するものである。
つ複数のチップを搭載したマルチチップモジュールにお
いて、特定チップの電源立ち上げ波形起因の不具合を回
避し、それぞれ異なる電源波形を印加することができる
半導体装置を提供するものである。
【００１０】また、本発明の他の目的は、異なる機能を
持つ複数のチップを搭載したマルチチップモジュールに
おいて、特定チップのＩｄｄｑテストを可能とし、マル
チチップモジュールの品質を向上させることができる半
導体装置を提供するものである。
持つ複数のチップを搭載したマルチチップモジュールに
おいて、特定チップのＩｄｄｑテストを可能とし、マル
チチップモジュールの品質を向上させることができる半
導体装置を提供するものである。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１３】すなわち、本発明による第１の半導体装置
は、電源の立ち上げ波形の制御が必要なチップを含むマ
ルチチップモジュールにおいて、制限のあるチップと、
制限のないチップとの動作時同電位の電源ピンを分離す
るものである。
は、電源の立ち上げ波形の制御が必要なチップを含むマ
ルチチップモジュールにおいて、制限のあるチップと、
制限のないチップとの動作時同電位の電源ピンを分離す
るものである。
【００１４】また、本発明による第２の半導体装置は、
電源電流が待機時あるいは動作時でクロックを停止する
ことで減少するチップと、減少しないチップとの同電位
の電源ピンを異なる電源端子に割り付けるものである。
この構成において、さらに減少するチップが複数個から
なり、これらのチップの電流の総和が他のチップの電流
の総和に比べて小さい場合は、これらのチップの同電位
の電源ピンを同じ電源端子に割り付けるようにしたもの
である。
電源電流が待機時あるいは動作時でクロックを停止する
ことで減少するチップと、減少しないチップとの同電位
の電源ピンを異なる電源端子に割り付けるものである。
この構成において、さらに減少するチップが複数個から
なり、これらのチップの電流の総和が他のチップの電流
の総和に比べて小さい場合は、これらのチップの同電位
の電源ピンを同じ電源端子に割り付けるようにしたもの
である。
【００１５】さらに、本発明による第３の半導体装置
は、電源の立ち上げ波形の制限のあるチップと、電源電
流が待機時あるいは動作時でクロックを停止することで
減少するチップと、電源の立ち上げ波形の制限がなく、
電源電流が待機時あるいは動作時でクロックを停止する
ことで減少することのないチップとを有する場合は、各
チップの同電位の電源ピンを異なる電源端子に割り付け
るものである。
は、電源の立ち上げ波形の制限のあるチップと、電源電
流が待機時あるいは動作時でクロックを停止することで
減少するチップと、電源の立ち上げ波形の制限がなく、
電源電流が待機時あるいは動作時でクロックを停止する
ことで減少することのないチップとを有する場合は、各
チップの同電位の電源ピンを異なる電源端子に割り付け
るものである。
【００１６】よって、前記第１、第３の半導体装置によ
れば、電源の立ち上げ波形の制限のあるチップと制限の
ないチップとの同電位の電源ピンを分離することによ
り、それぞれ異なる電源波形を印加することが可能にな
る。その結果、特殊な電源波形を必要とするチップを１
つのマルチチップモジュールにパッケージングし、かつ
正常動作させることが可能となる。
れば、電源の立ち上げ波形の制限のあるチップと制限の
ないチップとの同電位の電源ピンを分離することによ
り、それぞれ異なる電源波形を印加することが可能にな
る。その結果、特殊な電源波形を必要とするチップを１
つのマルチチップモジュールにパッケージングし、かつ
正常動作させることが可能となる。
【００１７】また、前記第２、第３の半導体装置によれ
ば、電源電流が待機時あるいは動作時でクロックを停止
することで減少するチップと減少しないチップとの同電
位の電源ピンを異なる電源端子に割り付けることで、前
者はＩｄｄｑテストが可能になり、品質を向上させるこ
とが可能となる。
ば、電源電流が待機時あるいは動作時でクロックを停止
することで減少するチップと減少しないチップとの同電
位の電源ピンを異なる電源端子に割り付けることで、前
者はＩｄｄｑテストが可能になり、品質を向上させるこ
とが可能となる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一部材には同一の符号を付
し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一部材には同一の符号を付
し、その繰り返しの説明は省略する。
【００１９】（実施の形態１）図１は本発明の実施の形
態１の半導体装置を示す概略機能構成図、図２は本実施
の形態の半導体装置において、各チップに供給する電源
電圧の波形を示す特性図、図３は半導体装置の外観を示
す斜視図、図４は半導体装置の構造を示す部分断面図、
図５は半導体装置の基板表面を示す平面図、図６は基板
裏面を示す平面図である。
態１の半導体装置を示す概略機能構成図、図２は本実施
の形態の半導体装置において、各チップに供給する電源
電圧の波形を示す特性図、図３は半導体装置の外観を示
す斜視図、図４は半導体装置の構造を示す部分断面図、
図５は半導体装置の基板表面を示す平面図、図６は基板
裏面を示す平面図である。
【００２０】まず、図１により、本実施の形態の半導体
装置の一例の構成を説明する。本実施の形態の半導体装
置は、たとえば異なる機能を持つ複数のチップを搭載
し、これらの複数のチップをモジュール化してパッケー
ジングしたマルチチップモジュール１とされ、フラッシ
ュメモリチップ２、ＳＲＡＭチップ３、マイコンチップ
４などから構成されている。
装置の一例の構成を説明する。本実施の形態の半導体装
置は、たとえば異なる機能を持つ複数のチップを搭載
し、これらの複数のチップをモジュール化してパッケー
ジングしたマルチチップモジュール１とされ、フラッシ
ュメモリチップ２、ＳＲＡＭチップ３、マイコンチップ
４などから構成されている。
【００２１】フラッシュメモリチップ２は、たとえば電
源の立ち上げ波形の制限のあるチップであり、電源の立
ち上がり速度が遅くなると内部のシーケンスが正常に初
期化できない。このフラッシュメモリチップ２のみ、他
のＳＲＡＭチップ３、マイコンチップ４と動作時の同電
位となる電源電圧が分離され、異なる電源ピンＶｃｃ１
（Ｖｓｓ１）に接続されている。
源の立ち上げ波形の制限のあるチップであり、電源の立
ち上がり速度が遅くなると内部のシーケンスが正常に初
期化できない。このフラッシュメモリチップ２のみ、他
のＳＲＡＭチップ３、マイコンチップ４と動作時の同電
位となる電源電圧が分離され、異なる電源ピンＶｃｃ１
（Ｖｓｓ１）に接続されている。
【００２２】ＳＲＡＭチップ３は、たとえば電源の立ち
上げ波形の制限のないチップであり、フラッシュメモリ
チップ２とは異なる電源ピンＶｃｃ２（Ｖｓｓ２）に接
続されている。
上げ波形の制限のないチップであり、フラッシュメモリ
チップ２とは異なる電源ピンＶｃｃ２（Ｖｓｓ２）に接
続されている。
【００２３】マイコンチップ４は、たとえばＳＲＡＭチ
ップ３と同様に、電源の立ち上げ波形の制限のないチッ
プであり、ＳＲＡＭチップ３と同じ電源ピンＶｃｃ２
（Ｖｓｓ２）に接続されている。
ップ３と同様に、電源の立ち上げ波形の制限のないチッ
プであり、ＳＲＡＭチップ３と同じ電源ピンＶｃｃ２
（Ｖｓｓ２）に接続されている。
【００２４】次に、本実施の形態の作用について、図２
により、マルチチップモジュール１の動作を説明する。
このマルチチップモジュール１には、外部から電源ピン
Ｖｃｃ１，Ｖｃｃ２を通じて、同電位の電源電圧（Ｖｃ
ｃ１）と電源電圧（Ｖｃｃ２）が入力され、一方の電源
電圧（Ｖｃｃ１）はフラッシュメモリチップ２に、他方
の電源電圧（Ｖｃｃ２）はＳＲＡＭチップ３、マイコン
チップ４にそれぞれ供給される。
により、マルチチップモジュール１の動作を説明する。
このマルチチップモジュール１には、外部から電源ピン
Ｖｃｃ１，Ｖｃｃ２を通じて、同電位の電源電圧（Ｖｃ
ｃ１）と電源電圧（Ｖｃｃ２）が入力され、一方の電源
電圧（Ｖｃｃ１）はフラッシュメモリチップ２に、他方
の電源電圧（Ｖｃｃ２）はＳＲＡＭチップ３、マイコン
チップ４にそれぞれ供給される。
【００２５】特に、フラッシュメモリチップ２に供給さ
れる電源電圧（Ｖｃｃ１）は、図２のように電圧の立ち
上がりが速いので、フラッシュメモリチップ２を正常に
動作させることができる。すなわち、電源の立ち上げ波
形に制約のあるフラッシュメモリチップ２では、立ち上
げ波形が遅くなると動作しなくなるという不具合が発生
するが、立ち上げ波形を急峻にすることにより、この問
題を回避することが可能となる。
れる電源電圧（Ｖｃｃ１）は、図２のように電圧の立ち
上がりが速いので、フラッシュメモリチップ２を正常に
動作させることができる。すなわち、電源の立ち上げ波
形に制約のあるフラッシュメモリチップ２では、立ち上
げ波形が遅くなると動作しなくなるという不具合が発生
するが、立ち上げ波形を急峻にすることにより、この問
題を回避することが可能となる。
【００２６】また、電源の立ち上げ波形に制約のないＳ
ＲＡＭチップ３、マイコンチップ４には、電源電圧（Ｖ
ｃｃ１）に比べて立ち上がりが遅い波形の電源電圧（Ｖ
ｃｃ２）を供給することにより、ＳＲＡＭチップ３、マ
イコンチップ４を正常に動作させることができる。
ＲＡＭチップ３、マイコンチップ４には、電源電圧（Ｖ
ｃｃ１）に比べて立ち上がりが遅い波形の電源電圧（Ｖ
ｃｃ２）を供給することにより、ＳＲＡＭチップ３、マ
イコンチップ４を正常に動作させることができる。
【００２７】従って、本実施の形態のマルチチップモジ
ュール１によれば、電源の立ち上げ波形の制限のあるフ
ラッシュメモリチップ２と、制限のないＳＲＡＭチップ
３、マイコンチップ４との同電位の電源ピンＶｃｃ１，
Ｖｃｃ２を分離することにより、それぞれ異なる電源波
形を印加することができるので、フラッシュメモリチッ
プ２のような特殊な電源波形を必要とするチップを１つ
のマルチチップモジュール１にパッケージングし、かつ
正常に動作させることが可能となる。
ュール１によれば、電源の立ち上げ波形の制限のあるフ
ラッシュメモリチップ２と、制限のないＳＲＡＭチップ
３、マイコンチップ４との同電位の電源ピンＶｃｃ１，
Ｖｃｃ２を分離することにより、それぞれ異なる電源波
形を印加することができるので、フラッシュメモリチッ
プ２のような特殊な電源波形を必要とするチップを１つ
のマルチチップモジュール１にパッケージングし、かつ
正常に動作させることが可能となる。
【００２８】また、本実施の形態のようなマルチチップ
ジュール１は、たとえば図３〜図６に一例を示すような
構造で形成される。図３〜図６のように、マルチチップ
モジュール１は、フラッシュメモリチップ２、ＳＲＡＭ
チップ３、マイコンチップ４の異なる機能を持つ複数の
チップが基板５上に搭載され、レジン６によりモールド
され、リード７が四方向に延びたＱＦＰ構造となってい
る。これらの図においては、ＳＲＡＭチップ３を２個搭
載した例を示している。
ジュール１は、たとえば図３〜図６に一例を示すような
構造で形成される。図３〜図６のように、マルチチップ
モジュール１は、フラッシュメモリチップ２、ＳＲＡＭ
チップ３、マイコンチップ４の異なる機能を持つ複数の
チップが基板５上に搭載され、レジン６によりモールド
され、リード７が四方向に延びたＱＦＰ構造となってい
る。これらの図においては、ＳＲＡＭチップ３を２個搭
載した例を示している。
【００２９】このマルチチップモジュールでは、図５の
ように、基板５の表面に、１個のマイコンチップ４が搭
載され、このマイコンチップ４上の電極パッドと基板５
上の配線パッドとがワイヤ８によりボンディングされて
いる。この基板５の表面には、複数のチップコンデンサ
９やチップ抵抗１０なども搭載されている。
ように、基板５の表面に、１個のマイコンチップ４が搭
載され、このマイコンチップ４上の電極パッドと基板５
上の配線パッドとがワイヤ８によりボンディングされて
いる。この基板５の表面には、複数のチップコンデンサ
９やチップ抵抗１０なども搭載されている。
【００３０】また、図６のように、基板５の裏面には、
１個のフラッシュメモリチップ２、２個のＳＲＡＭチッ
プ３が搭載され、これらのフラッシュメモリチップ２、
ＳＲＡＭチップ３上の電極パッドと基板５上の配線パッ
ドとがワイヤ８によりボンディングされている。なお、
これらのフラッシュメモリチップ２、ＳＲＡＭチップ３
は、基板５の裏面に形成された凹部１１に収納されるよ
うな構造で搭載されている。
１個のフラッシュメモリチップ２、２個のＳＲＡＭチッ
プ３が搭載され、これらのフラッシュメモリチップ２、
ＳＲＡＭチップ３上の電極パッドと基板５上の配線パッ
ドとがワイヤ８によりボンディングされている。なお、
これらのフラッシュメモリチップ２、ＳＲＡＭチップ３
は、基板５の裏面に形成された凹部１１に収納されるよ
うな構造で搭載されている。
【００３１】（実施の形態２）図７は本発明の実施の形
態２の半導体装置を示す概略機能構成図、図８は本実施
の形態の半導体装置において、Ｉｄｄｑテストを示す説
明図である。
態２の半導体装置を示す概略機能構成図、図８は本実施
の形態の半導体装置において、Ｉｄｄｑテストを示す説
明図である。
【００３２】本実施の形態の半導体装置は、前記実施の
形態１と同様に、たとえば異なる機能を持つ複数のチッ
プを搭載し、これらの複数のチップをモジュール化して
パッケージングしたマルチチップモジュール１ａとさ
れ、前記実施の形態１との相違点は、電源の立ち上げ波
形の制限のあるチップに代えて、電源電流が待機時（ス
タンバイ状態）あるいは動作時のクロック停止で減少す
るチップを考慮するようにした点である。
形態１と同様に、たとえば異なる機能を持つ複数のチッ
プを搭載し、これらの複数のチップをモジュール化して
パッケージングしたマルチチップモジュール１ａとさ
れ、前記実施の形態１との相違点は、電源の立ち上げ波
形の制限のあるチップに代えて、電源電流が待機時（ス
タンバイ状態）あるいは動作時のクロック停止で減少す
るチップを考慮するようにした点である。
【００３３】すなわち、本実施の形態のマルチチップモ
ジュール１ａは、フラッシュメモリチップ２、ＳＲＡＭ
チップ３、マイコンチップ４などから構成され、マイコ
ンチップ４が、たとえば電源電流が待機時あるいは動作
時のクロック停止で減少するチップであり、このマイコ
ンチップ４のみ、他のフラッシュメモリチップ２、ＳＲ
ＡＭチップ３と同電位となる電源電圧が異なる端子に割
り付けられ、異なる電源ピンＶｃｃ１（Ｖｓｓ１）に接
続されている。
ジュール１ａは、フラッシュメモリチップ２、ＳＲＡＭ
チップ３、マイコンチップ４などから構成され、マイコ
ンチップ４が、たとえば電源電流が待機時あるいは動作
時のクロック停止で減少するチップであり、このマイコ
ンチップ４のみ、他のフラッシュメモリチップ２、ＳＲ
ＡＭチップ３と同電位となる電源電圧が異なる端子に割
り付けられ、異なる電源ピンＶｃｃ１（Ｖｓｓ１）に接
続されている。
【００３４】また、他のフラッシュメモリチップ２、Ｓ
ＲＡＭチップ３は、たとえば電源電流が待機時あるいは
動作時のクロック停止で減少することのないチップであ
り、マイコンチップ４とは異なる電源ピンＶｃｃ２（Ｖ
ｓｓ２）に接続されている。
ＲＡＭチップ３は、たとえば電源電流が待機時あるいは
動作時のクロック停止で減少することのないチップであ
り、マイコンチップ４とは異なる電源ピンＶｃｃ２（Ｖ
ｓｓ２）に接続されている。
【００３５】次に、本実施の形態の作用について、マル
チチップモジュール１の動作を説明する。このマルチチ
ップモジュール１ａのような構成において、通常、マイ
コンチップ４の電源電流は、待機時あるいは動作時でク
ロックを停止することで、数μＡ〜数十μＡ程度に低減
される一方、フラッシュメモリチップ２やＳＲＡＭチッ
プ３は常時、数百μＡ〜数十μＡ程度の電源電流が流れ
る。
チチップモジュール１の動作を説明する。このマルチチ
ップモジュール１ａのような構成において、通常、マイ
コンチップ４の電源電流は、待機時あるいは動作時でク
ロックを停止することで、数μＡ〜数十μＡ程度に低減
される一方、フラッシュメモリチップ２やＳＲＡＭチッ
プ３は常時、数百μＡ〜数十μＡ程度の電源電流が流れ
る。
【００３６】たとえば、前述した図１４に示したような
電源接続では、マイコンチップ４が故障していることに
より数百μＡ程度の異常に大きな電流が流れても、フラ
ッシュメモリチップ２やＳＲＡＭチップ３を含めた全体
の電源電流しか観測できない。すると、マイコンチップ
４の故障により、このマイコンチップ４の電流が変動し
ても、フラッシュメモリチップ２やＳＲＡＭチップ３の
電流のサンプルばらつきの方が大きく、マイコンチップ
４の異常電流は相対的に小さすぎて不良検知できない。
電源接続では、マイコンチップ４が故障していることに
より数百μＡ程度の異常に大きな電流が流れても、フラ
ッシュメモリチップ２やＳＲＡＭチップ３を含めた全体
の電源電流しか観測できない。すると、マイコンチップ
４の故障により、このマイコンチップ４の電流が変動し
ても、フラッシュメモリチップ２やＳＲＡＭチップ３の
電流のサンプルばらつきの方が大きく、マイコンチップ
４の異常電流は相対的に小さすぎて不良検知できない。
【００３７】しかし、本実施の形態のような電源接続と
することにより、少なくともＩｄｄｑテスト可能なマイ
コンチップ４の故障による異常に大きな電源電流を検知
することが可能になる。このＩｄｄｑテストは、ＣＭＯ
Ｓ特有の漏れ電流に着目し、不具合があった場合に過剰
電流が流れることをモニタしてテストする方法である。
すなわち、Ｉｄｄｑテストは、電源ピンを通した回路電
流の状態を見て、不具合を発見する方法である。
することにより、少なくともＩｄｄｑテスト可能なマイ
コンチップ４の故障による異常に大きな電源電流を検知
することが可能になる。このＩｄｄｑテストは、ＣＭＯ
Ｓ特有の漏れ電流に着目し、不具合があった場合に過剰
電流が流れることをモニタしてテストする方法である。
すなわち、Ｉｄｄｑテストは、電源ピンを通した回路電
流の状態を見て、不具合を発見する方法である。
【００３８】たとえば、図８（（ａ）：良品、（ｃ）：
不良品）に示すようなＰＭＯＳトランジスタとＮＭＯＳ
トランジスタからなるＣＭＯＳ回路（インバータ）にお
いて、入力ピンから印加された入力電圧Ｖｉｎに対し
て、反転された出力電圧Ｖｏｕｔが出力ピンから出力さ
れるが、この時の電源電流Ｉｄｄは良品の場合には図８
（ｂ）のように、入力電圧の立ち上がりエッジと立ち下
がりエッジでそれぞれパルス波形が現れる。このパルス
波形の間は電流（静止電源電流）Ｉｄｄｑは０〔Ａ〕と
なる。
不良品）に示すようなＰＭＯＳトランジスタとＮＭＯＳ
トランジスタからなるＣＭＯＳ回路（インバータ）にお
いて、入力ピンから印加された入力電圧Ｖｉｎに対し
て、反転された出力電圧Ｖｏｕｔが出力ピンから出力さ
れるが、この時の電源電流Ｉｄｄは良品の場合には図８
（ｂ）のように、入力電圧の立ち上がりエッジと立ち下
がりエッジでそれぞれパルス波形が現れる。このパルス
波形の間は電流（静止電源電流）Ｉｄｄｑは０〔Ａ〕と
なる。
【００３９】一方、図８（ｃ）のようにＣＭＯＳ回路の
ＮＭＯＳトランジスタに故障があり、ＣＭＯＳ回路が不
良品の場合には、電源電流Ｉｄｄは図８（ｄ）のよう
に、入力電圧の立ち上がりエッジと立ち下がりエッジで
それぞれ現れるパルス波形の間でも所定の電流Ｉｄｄｑ
が流れ、０〔Ａ〕となることがない。これを検知するこ
とで不良品を発見することができる。
ＮＭＯＳトランジスタに故障があり、ＣＭＯＳ回路が不
良品の場合には、電源電流Ｉｄｄは図８（ｄ）のよう
に、入力電圧の立ち上がりエッジと立ち下がりエッジで
それぞれ現れるパルス波形の間でも所定の電流Ｉｄｄｑ
が流れ、０〔Ａ〕となることがない。これを検知するこ
とで不良品を発見することができる。
【００４０】このＩｄｄｑテストは、ゲート酸化膜ショ
ートやブリッジ故障など、縮退故障モデルで表せない故
障や冗長回路の故障が検知できるため、故障検出率が高
く、また回路内部の故障情報を出力ピンまで伝搬させる
必要がないため、テストパターンの生成が容易であり、
さらにテスト回路による面積オーバーヘッドがほとんど
ない、などの特長がある。
ートやブリッジ故障など、縮退故障モデルで表せない故
障や冗長回路の故障が検知できるため、故障検出率が高
く、また回路内部の故障情報を出力ピンまで伝搬させる
必要がないため、テストパターンの生成が容易であり、
さらにテスト回路による面積オーバーヘッドがほとんど
ない、などの特長がある。
【００４１】従って、本実施の形態のマルチチップモジ
ュール１ａによれば、電源電流が待機時あるいは動作時
でクロックを停止することで減少するマイコンチップ４
と、減少しないフラッシュメモリチップ２、ＳＲＡＭチ
ップ３との同電位の電源ピンＶｃｃ１，Ｖｃｃ２を異な
る端子に割り付けることにより、マイコンチップ４はＩ
ｄｄｑテストができるようになるので、マルチチップモ
ジュール１ａの品質を向上させることが可能となる。
ュール１ａによれば、電源電流が待機時あるいは動作時
でクロックを停止することで減少するマイコンチップ４
と、減少しないフラッシュメモリチップ２、ＳＲＡＭチ
ップ３との同電位の電源ピンＶｃｃ１，Ｖｃｃ２を異な
る端子に割り付けることにより、マイコンチップ４はＩ
ｄｄｑテストができるようになるので、マルチチップモ
ジュール１ａの品質を向上させることが可能となる。
【００４２】（実施の形態３）図９は本発明の実施の形
態３の半導体装置を示す概略機能構成図である。
態３の半導体装置を示す概略機能構成図である。
【００４３】本実施の形態の半導体装置は、前記実施の
形態１および２と同様に、たとえば異なる機能を持つ複
数のチップを搭載し、これらの複数のチップをモジュー
ル化してパッケージングしたマルチチップモジュール１
ｂとされ、前記実施の形態１および２との相違点は、前
記実施の形態２に類似して、電源電流が待機時（スタン
バイ状態）あるいは動作時のクロック停止で減少するチ
ップを１個に代えて、複数個を考慮するようにした点で
ある。
形態１および２と同様に、たとえば異なる機能を持つ複
数のチップを搭載し、これらの複数のチップをモジュー
ル化してパッケージングしたマルチチップモジュール１
ｂとされ、前記実施の形態１および２との相違点は、前
記実施の形態２に類似して、電源電流が待機時（スタン
バイ状態）あるいは動作時のクロック停止で減少するチ
ップを１個に代えて、複数個を考慮するようにした点で
ある。
【００４４】すなわち、本実施の形態のマルチチップモ
ジュール１ｂは、フラッシュメモリチップ２、ＳＲＡＭ
チップ３、２個のマイコンチップ（１）４ａ，（２）４
ｂなどから構成され、２個のマイコンチップ４ａ，４ｂ
が共通に、他のフラッシュメモリチップ２、ＳＲＡＭチ
ップ３と同電位となる電源電圧が異なる端子に割り付け
られ、異なる電源ピンＶｃｃ１（Ｖｓｓ１）に接続され
ている。マイコンチップの数は２個に限定されるもので
はない。
ジュール１ｂは、フラッシュメモリチップ２、ＳＲＡＭ
チップ３、２個のマイコンチップ（１）４ａ，（２）４
ｂなどから構成され、２個のマイコンチップ４ａ，４ｂ
が共通に、他のフラッシュメモリチップ２、ＳＲＡＭチ
ップ３と同電位となる電源電圧が異なる端子に割り付け
られ、異なる電源ピンＶｃｃ１（Ｖｓｓ１）に接続され
ている。マイコンチップの数は２個に限定されるもので
はない。
【００４５】本実施の形態のように、Ｉｄｄｑテストが
容易なマイコンチップ４ａ，４ｂが２個搭載され、この
２個のマイコンチップ４ａ，４ｂの電流の総和が他のフ
ラッシュメモリチップ２、ＳＲＡＭチップ３の電流の総
和に比べて十分小さい場合は、Ｉｄｄｑテスト可能なマ
イコンチップ４ａ，４ｂの電源は共通化しても構わな
い。
容易なマイコンチップ４ａ，４ｂが２個搭載され、この
２個のマイコンチップ４ａ，４ｂの電流の総和が他のフ
ラッシュメモリチップ２、ＳＲＡＭチップ３の電流の総
和に比べて十分小さい場合は、Ｉｄｄｑテスト可能なマ
イコンチップ４ａ，４ｂの電源は共通化しても構わな
い。
【００４６】従って、本実施の形態のマルチチップモジ
ュール１ｂによれば、電源電流が待機時あるいは動作時
でクロックを停止することで減少する２個のマイコンチ
ップ４ａ，４ｂを、フラッシュメモリチップ２、ＳＲＡ
Ｍチップ３とは異なる電源ピンＶｃｃ１に共通に割り付
けることにより、前記実施の形態２と同様に、２個のマ
イコンチップ４ａ，４ｂはＩｄｄｑテストができるよう
になるので、マルチチップモジュール１ｂの品質を向上
させることが可能となる。
ュール１ｂによれば、電源電流が待機時あるいは動作時
でクロックを停止することで減少する２個のマイコンチ
ップ４ａ，４ｂを、フラッシュメモリチップ２、ＳＲＡ
Ｍチップ３とは異なる電源ピンＶｃｃ１に共通に割り付
けることにより、前記実施の形態２と同様に、２個のマ
イコンチップ４ａ，４ｂはＩｄｄｑテストができるよう
になるので、マルチチップモジュール１ｂの品質を向上
させることが可能となる。
【００４７】（実施の形態４）図１０は本発明の実施の
形態４の半導体装置を示す概略機能構成図である。
形態４の半導体装置を示す概略機能構成図である。
【００４８】本実施の形態の半導体装置は、前記実施の
形態１〜３と同様に、たとえば異なる機能を持つ複数の
チップを搭載し、これらの複数のチップをモジュール化
してパッケージングしたマルチチップモジュール１ｃと
され、前記実施の形態１〜３との相違点は、前記実施の
形態１に類似して、電源の電位差を許容するために起こ
る危険性のあるラッチアップの発生をインタフェース信
号のラインに直列抵抗を挿入することで回避するように
した点である。
形態１〜３と同様に、たとえば異なる機能を持つ複数の
チップを搭載し、これらの複数のチップをモジュール化
してパッケージングしたマルチチップモジュール１ｃと
され、前記実施の形態１〜３との相違点は、前記実施の
形態１に類似して、電源の電位差を許容するために起こ
る危険性のあるラッチアップの発生をインタフェース信
号のラインに直列抵抗を挿入することで回避するように
した点である。
【００４９】すなわち、本実施の形態のマルチチップモ
ジュール１ｃは、フラッシュメモリチップ２、ＳＲＡＭ
チップ３、マイコンチップ４に加えて、複数の抵抗１２
などから構成され、これらの複数の抵抗１２はフラッシ
ュメモリチップ２とマイコンチップ４との間のインタフ
ェース信号のラインにそれぞれ直列に接続されている。
ジュール１ｃは、フラッシュメモリチップ２、ＳＲＡＭ
チップ３、マイコンチップ４に加えて、複数の抵抗１２
などから構成され、これらの複数の抵抗１２はフラッシ
ュメモリチップ２とマイコンチップ４との間のインタフ
ェース信号のラインにそれぞれ直列に接続されている。
【００５０】従って、本実施の形態のマルチチップモジ
ュール１ｃによれば、インタフェース信号のラインに直
列に抵抗１２を挿入することにより、前記実施の形態１
では積極的に電源電圧Ｖｃｃ１と電源電圧Ｖｃｃ２の電
位差を許容するため、電源立ち上げ時に過渡的に端子に
大電流が流れ、ラッチアップを起こす危険性が発生する
が、この問題をインタフェース信号のラインに抵抗１２
を接続することによって回避することが可能となる。
ュール１ｃによれば、インタフェース信号のラインに直
列に抵抗１２を挿入することにより、前記実施の形態１
では積極的に電源電圧Ｖｃｃ１と電源電圧Ｖｃｃ２の電
位差を許容するため、電源立ち上げ時に過渡的に端子に
大電流が流れ、ラッチアップを起こす危険性が発生する
が、この問題をインタフェース信号のラインに抵抗１２
を接続することによって回避することが可能となる。
【００５１】（実施の形態５）図１１は本発明の実施の
形態５の半導体装置を示す概略機能構成図である。
形態５の半導体装置を示す概略機能構成図である。
【００５２】本実施の形態の半導体装置は、前記実施の
形態１〜４と同様に、たとえば異なる機能を持つ複数の
チップを搭載し、これらの複数のチップをモジュール化
してパッケージングしたマルチチップモジュール１ｄと
され、前記実施の形態１〜４との相違点は、電源の立ち
上げ波形の制限のあるチップと、電源電流が待機時（ス
タンバイ状態）あるいは動作時のクロック停止で減少す
るチップを考慮するようにした点である。
形態１〜４と同様に、たとえば異なる機能を持つ複数の
チップを搭載し、これらの複数のチップをモジュール化
してパッケージングしたマルチチップモジュール１ｄと
され、前記実施の形態１〜４との相違点は、電源の立ち
上げ波形の制限のあるチップと、電源電流が待機時（ス
タンバイ状態）あるいは動作時のクロック停止で減少す
るチップを考慮するようにした点である。
【００５３】すなわち、本実施の形態のマルチチップモ
ジュール１ｄは、フラッシュメモリチップ２、ＳＲＡＭ
チップ３、マイコンチップ４などから構成され、フラッ
シュメモリチップ２が、他のＳＲＡＭチップ３、マイコ
ンチップ４と動作時の同電位となる電源電圧が分離さ
れ、異なる電源ピンＶｃｃ１（Ｖｓｓ１）に接続され、
かつマイコンチップ４も、他のフラッシュメモリチップ
２、ＳＲＡＭチップ３と同電位となる電源電圧が異なる
端子に割り付けられ、異なる電源ピンＶｃｃ２（Ｖｓｓ
２）に接続されている。
ジュール１ｄは、フラッシュメモリチップ２、ＳＲＡＭ
チップ３、マイコンチップ４などから構成され、フラッ
シュメモリチップ２が、他のＳＲＡＭチップ３、マイコ
ンチップ４と動作時の同電位となる電源電圧が分離さ
れ、異なる電源ピンＶｃｃ１（Ｖｓｓ１）に接続され、
かつマイコンチップ４も、他のフラッシュメモリチップ
２、ＳＲＡＭチップ３と同電位となる電源電圧が異なる
端子に割り付けられ、異なる電源ピンＶｃｃ２（Ｖｓｓ
２）に接続されている。
【００５４】従って、本実施の形態のマルチチップモジ
ュール１ｄによれば、電源の立ち上げ波形の制限のある
フラッシュメモリチップ２の同電位の電源ピンＶｃｃ１
を分離し、かつ電源電流が待機時あるいは動作時でクロ
ックを停止することで減少するマイコンチップ４の同電
位の電源ピンＶｃｃ２を異なる端子に割り付けることに
より、それぞれ異なる電源波形を印加することができる
ので、フラッシュメモリチップ２のような特殊な電源波
形を必要とするチップを１つのマルチチップモジュール
１ｄにパッケージングし、かつ正常に動作させることが
可能となり、かつマイコンチップ４はＩｄｄｑテストが
できるようになるので、マルチチップモジュール１ｄの
品質を向上させることが可能となる。
ュール１ｄによれば、電源の立ち上げ波形の制限のある
フラッシュメモリチップ２の同電位の電源ピンＶｃｃ１
を分離し、かつ電源電流が待機時あるいは動作時でクロ
ックを停止することで減少するマイコンチップ４の同電
位の電源ピンＶｃｃ２を異なる端子に割り付けることに
より、それぞれ異なる電源波形を印加することができる
ので、フラッシュメモリチップ２のような特殊な電源波
形を必要とするチップを１つのマルチチップモジュール
１ｄにパッケージングし、かつ正常に動作させることが
可能となり、かつマイコンチップ４はＩｄｄｑテストが
できるようになるので、マルチチップモジュール１ｄの
品質を向上させることが可能となる。
【００５５】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【００５６】たとえば、前記実施の形態においては、フ
ラッシュメモリチップ、ＳＲＡＭチップ、マイコンチッ
プからなるマルチチップモジュールを例に説明したが、
これらの組み合わせに限定されるものではなく、ＤＲＡ
Ｍなどの他のメモリチップとの組み合わせも可能であ
り、特に電源の立ち上げ波形の制限のあるチップ、電源
電流が待機時あるいは動作時でクロックを停止すること
で減少するチップの同電位となる電源ピンを分離するよ
うに構成したマルチチップモジュール全般に広く適用す
ることができる。
ラッシュメモリチップ、ＳＲＡＭチップ、マイコンチッ
プからなるマルチチップモジュールを例に説明したが、
これらの組み合わせに限定されるものではなく、ＤＲＡ
Ｍなどの他のメモリチップとの組み合わせも可能であ
り、特に電源の立ち上げ波形の制限のあるチップ、電源
電流が待機時あるいは動作時でクロックを停止すること
で減少するチップの同電位となる電源ピンを分離するよ
うに構成したマルチチップモジュール全般に広く適用す
ることができる。
【００５７】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５８】（１）電源の立ち上げ波形の制限のあるチ
ップと、制限のないチップとの動作時同電位の電源ピン
を分離することで、それぞれ異なる電源波形を印加する
ことができるので、特殊な電源波形を必要とするチップ
を１つのマルチチップモジュールにパッケージングし、
かつ正常動作させることが可能となる。
ップと、制限のないチップとの動作時同電位の電源ピン
を分離することで、それぞれ異なる電源波形を印加する
ことができるので、特殊な電源波形を必要とするチップ
を１つのマルチチップモジュールにパッケージングし、
かつ正常動作させることが可能となる。
【００５９】（２）電源電流が待機時あるいは動作時で
クロックを停止することで減少するチップと、減少しな
いチップとの同電位の電源ピンを異なる電源端子に割り
付けることで、前者のチップのＩｄｄｑテストを行うこ
とができるので、マルチチップモジュールの品質向上が
可能となる。
クロックを停止することで減少するチップと、減少しな
いチップとの同電位の電源ピンを異なる電源端子に割り
付けることで、前者のチップのＩｄｄｑテストを行うこ
とができるので、マルチチップモジュールの品質向上が
可能となる。
【００６０】（３）電源の立ち上げ波形の制限のあるチ
ップと、電源電流が待機時あるいは動作時でクロックを
停止することで減少するチップと、電源の立ち上げ波形
の制限がなく、電源電流が待機時あるいは動作時でクロ
ックを停止することで減少することのないチップとの同
電位の電源ピンを異なる電源端子に割り付けることで、
特殊な電源波形を必要とするチップを１つのマルチチッ
プモジュールにパッケージングし、かつ正常動作させる
ことが可能となり、かつマルチチップモジュールの品質
向上が可能となる。
ップと、電源電流が待機時あるいは動作時でクロックを
停止することで減少するチップと、電源の立ち上げ波形
の制限がなく、電源電流が待機時あるいは動作時でクロ
ックを停止することで減少することのないチップとの同
電位の電源ピンを異なる電源端子に割り付けることで、
特殊な電源波形を必要とするチップを１つのマルチチッ
プモジュールにパッケージングし、かつ正常動作させる
ことが可能となり、かつマルチチップモジュールの品質
向上が可能となる。
【００６１】（４）前記（１），（３）により、電源波
形の制御が必要なチップも１つのマルチチップモジュー
ルに搭載することができるので、マルチチップモジュー
ルの実装面積の低減が可能となる。
形の制御が必要なチップも１つのマルチチップモジュー
ルに搭載することができるので、マルチチップモジュー
ルの実装面積の低減が可能となる。
【００６２】（５）前記（２），（３）より、ファンク
ションが極めて複雑でテストが困難なマルチチップモジ
ュールに対して、Ｉｄｄｑテストが可能なチップのテス
ティングを容易化することが可能となる。特に、Ｉｄｄ
ｑテストは故障伝播が不要なため、本方式に極めて有効
となる。
ションが極めて複雑でテストが困難なマルチチップモジ
ュールに対して、Ｉｄｄｑテストが可能なチップのテス
ティングを容易化することが可能となる。特に、Ｉｄｄ
ｑテストは故障伝播が不要なため、本方式に極めて有効
となる。
【図１】本発明の実施の形態１の半導体装置を示す概略
機能構成図である。
機能構成図である。
【図２】本発明の実施の形態１の半導体装置において、
各チップに供給する電源電圧の波形を示す特性図であ
る。
各チップに供給する電源電圧の波形を示す特性図であ
る。
【図３】本発明の実施の形態１の半導体装置の外観を示
す斜視図である。
す斜視図である。
【図４】本発明の実施の形態１の半導体装置の構造を示
す部分断面図である。
す部分断面図である。
【図５】本発明の実施の形態１の半導体装置の基板表面
を示す平面図である。
を示す平面図である。
【図６】本発明の実施の形態１の半導体装置の基板裏面
を示す平面図である。
を示す平面図である。
【図７】本発明の実施の形態２の半導体装置を示す概略
機能構成図である。
機能構成図である。
【図８】（ａ）〜（ｄ）は本発明の実施の形態２の半導
体装置において、Ｉｄｄｑテストを示す説明図である。
体装置において、Ｉｄｄｑテストを示す説明図である。
【図９】本発明の実施の形態３の半導体装置を示す概略
機能構成図である。
機能構成図である。
【図１０】本発明の実施の形態４の半導体装置を示す概
略機能構成図である。
略機能構成図である。
【図１１】本発明の実施の形態５の半導体装置を示す概
略機能構成図である。
略機能構成図である。
【図１２】本発明の前提となるメモリモジュールを示す
概略機能構成図である。
概略機能構成図である。
【図１３】本発明の前提となる他のメモリモジュールを
示す概略機能構成図である。
示す概略機能構成図である。
【図１４】本発明の前提となるマルチチップモジュール
を示す概略機能構成図である。
を示す概略機能構成図である。
１，１ａ，１ｂ，１ｃ，１ｄ マルチチップモジュール ２ フラッシュメモリチップ ３ ＳＲＡＭチップ ４ マイコンチップ ５ 基板 ６ レジン ７ リード ８ ワイヤ ９ チップコンデンサ １０ チップ抵抗 １１ 凹部 １２ 抵抗
Claims (5)
- 【請求項１】 異なる論理機能を持つ複数のチップから
なる半導体装置であって、 電源の立ち上げ波形の制限のある第１のチップと、前記
電源の立ち上げ波形の制限のない第２のチップとを有
し、 前記第１のチップと前記第２のチップとの動作時同電位
の電源ピンを分離することを特徴とする半導体装置。 - 【請求項２】 異なる論理機能を持つ複数のチップから
なる半導体装置であって、 電源電流が待機時あるいは動作時のクロック停止で減少
する第１のチップと、前記電源電流が待機時あるいは動
作時のクロック停止で減少することのない第２のチップ
とを有し、 前記第１のチップと前記第２のチップとの同電位の電源
ピンを異なる電源端子に割り付けることを特徴とする半
導体装置。 - 【請求項３】 請求項２記載の半導体装置であって、 前記第１のチップが複数個からなり、この複数個の第１
のチップの電流の総和が他のチップの電流の総和に比べ
て小さい場合は、この複数個の第１のチップの同電位の
電源ピンを同じ電源端子に割り付けることを特徴とする
半導体装置。 - 【請求項４】 異なる論理機能を持つ複数のチップから
なる半導体装置であって、 電源の立ち上げ波形の制限のある第１のチップと、電源
電流が待機時あるいは動作時のクロック停止で減少する
第２のチップと、前記電源の立ち上げ波形の制限がな
く、前記電源電流が待機時あるいは動作時のクロック停
止で減少することのない第３のチップとを有し、 前記第１のチップと前記第２のチップと前記第３のチッ
プとの同電位の電源ピンを異なる電源端子に割り付ける
ことを特徴とする半導体装置。 - 【請求項５】 請求項１、２、３または４記載の半導体
装置であって、 前記半導体装置は、フラッシュメモリ、マイクロコンピ
ュータ、汎用メモリの複数のチップを基板上に搭載した
マルチチップモジュールであることを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000214994A JP2002033436A (ja) | 2000-07-14 | 2000-07-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000214994A JP2002033436A (ja) | 2000-07-14 | 2000-07-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002033436A true JP2002033436A (ja) | 2002-01-31 |
Family
ID=18710487
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|---|---|---|---|
| JP2000214994A Pending JP2002033436A (ja) | 2000-07-14 | 2000-07-14 | 半導体装置 |
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-
2000
- 2000-07-14 JP JP2000214994A patent/JP2002033436A/ja active Pending
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