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JP2002009173A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Publication number
JP2002009173A
JP2002009173A JP2000191589A JP2000191589A JP2002009173A JP 2002009173 A JP2002009173 A JP 2002009173A JP 2000191589 A JP2000191589 A JP 2000191589A JP 2000191589 A JP2000191589 A JP 2000191589A JP 2002009173 A JP2002009173 A JP 2002009173A
Authority
JP
Japan
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forming
film
semiconductor substrate
oxide film
conductive film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000191589A
Other languages
English (en)
Inventor
Norihisa Arai
範久 新井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Device Solutions Corp
Original Assignee
Toshiba Corp
Toshiba Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Microelectronics Corp filed Critical Toshiba Corp
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Priority to KR10-2001-0036233A priority patent/KR100458410B1/ko
Priority to US09/886,980 priority patent/US6656800B2/en
Publication of JP2002009173A publication Critical patent/JP2002009173A/ja
Priority to US10/670,529 priority patent/US7087960B2/en
Pending legal-status Critical Current

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Abstract

(57)【要約】 【課題】トランジスタチャネル部の不純物プロファイル
が容易且つ正確に形成でき、しかも安定に保持できるよ
うにして、ショートチャネル効果或いはバックバイアス
効果が良好な高密度の半導体を製造できる製造方法の提
供を目的とする。 【解決手段】ゲート先造り法によりゲート酸化膜２０
８、ゲート電極の一部２０９を形成し、ゲート電極２０
９をマスクにして素子分離領域２１０の酸化層を自己整
合で形成し、トランジスタチャネル部の不純物をゲート
酸化膜とゲート電極の一部を介してイオン注入により形
成し、最後に注入イオンの活性化の為の熱工程を行うよ
うに製造工程が順次に実行される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、トランジスタを
高密度に形成可能とするために、先に形成されたトラン
ジスタ形成領域を用いて素子分離領域を自己整合的に形
成する技術(以下、この明細書ではゲート先造りプロセ
スと称する)において、トランジスタのゲート長微細化
に欠かすことの出来ない、トランジスタのゲート電極下
のチャネル部に存在する不純物プロファイルの正確且つ
安定な形成、保持を容易なものとする半導体装置の製造
方法に関し、例えばゲート先造り法を採用して製造され
るＮＡＮＤ型フラッシュメモリの周辺トランジスタの製
造に適用されるものである。
【０００２】
【従来の技術】ＭＯＳ型半導体装置において、高密度化
・低価格を実現するものとしてＭＯＳトランジスタを構
成する不純物拡散層形成予定領域及びチャネル部に多層
ゲート電極の一部、例えば第１層を形成した後、この第
１層のゲート電極材をマスクに用い、自己整合によって
素子分離領域を形成する事が試みられている(例えば、
T．Ukeda et.a1., SSDM 1996, pp.260-262参照)。
【０００３】これを従来例として図１７(a)、（ｂ）及
び図１８(a),(b)を参照して説明する。まず、P型シリコ
ン基板(P‐Sub)１０１上にN-ウエル（N-Well）１０３及
びP-ウエル（P-Well）１０２を形成するとともに、前記
P型シリコン基板１１０１上にSi02膜１０４を形成す
る。さらに、レジストパターン１０６をマスクにして、
N-ウエル１０３上にP型トランジスタのチャネル制御の
為にボロン“B''イオン１０５を注入し、更にレジスト
パターン１０６をマスクに用い、P-ウエル１０２にN型
トランジスタのチャネル制御の為に”B''イオン１０７
を注入する。
【０００４】次に、Si02膜１０４を剥離した後、熱酸化
によりゲート酸化膜１０８を形成し、トランジスタ形成
予定領域にポリシリコン膜１０９を形成する(図１７
〔b〕)。この時、前記図１７(a)中で示したトランジス
タのチャネル制御の目的でイオン注入されたボロン
“B”は活性化され、それぞれ図1７(b)中で示す不純物
拡散領域１０５'及び１０７'として、それぞれP型シリ
コン基板１０１中に拡散する。
【０００５】次に、所望の素子分離領域に有る前記ポリ
シリコン膜１０９をエッチング加工し、前記SiO2膜１０
８及びP型シリコン基板１０１をエッチング加工し、前
記Si02膜１０８及びP型シリコン基板１０１をエッチン
グ加工する事で形成されたトレンチ１１０TにCVD法によ
り図１８(a)に示すように、Si02膜１１０を埋め込んだ
後、熱処理を加え、CMPにより平坦化させると共に前記
ポリシリコン膜１０９上に残る前記シリコン酸化膜をエ
ッチング除去する。
【０００６】次に前記トレンチに埋め込んだSiO２膜１
１０及び前記ポリシリコン膜1１０９上にポリシリコン
膜１１１を形成した後、前記ポリシリコン膜１１１上の
ゲート電極配線層形成予定領域にレジストパターン１１
２を形成する。この時、トレンチ１１０Tに埋め込んだ
シリコン酸化膜を熱酸化膜ではなく、CVD法により焼き
固める事で素子分離向けの絶縁膜として機能させる為
に、緻密性を高める必要から高温デンシファイ工程が必
要である事は周知の事実である。この熱工程により、シ
リコン基板中にトランジスタのチャネル制御のために導
入したボロン“B''不純物は更にシリコン基板中に深く
拡散し、それぞれ不純物拡散領域１０５"及び１０７”
を形成する。
【０００７】次に、前記レジストパターン１１２をマス
クにして、前記ポリシリコン膜１１１及びポリシリコン
膜１０９をエッチング加工し、続いて、前記レジストパ
ターン１１２を剥離した後、LDD１１３形成工程と、サ
イドウォール１１４形成工程と、拡散層１１６形成工程
が行われる。更に、８００℃、６０分程度の後酸化工程
を経て、N型トランジスタ及びP型トランジスタを形成す
る。当然、この際の熱工程でも僅かながら前記シリコン
基板１０１に導入した不純物ボロン“B”は、シリコン
基板１０１の広域に亘って拡散する事になる。
【０００８】以上の様な工程で製造されたものは、トラ
ンジスタを構成するチャネル部及び拡散層領域と自己整
合により形成される為、素子分離形成領域を最小限に留
める事が出来る為、トランジスタを高密度に形成する上
で有力な技術と成る事が言える。反面、以下の理由で、
トランジスタを構成するチャネル長に関しては微細化出
来ないという欠点が生じる。当然ながら、トランジスタ
の微細化とこれに伴う素子高密度化には、チャネル長を
微細化する必要が有る。このチャネル長微細化には、ト
ランジスタのチャネル濃度プロファイル制御が不可欠で
ある。例えば、通常広く使用されている埋め込みチャネ
ル型P型トランジスタには、この埋め込みチャネルをよ
りシリコン基板表面側に設定する事が有効で有る事は周
知の事だが、この実現には、チャネル不純物がよりシャ
ープな不純物プロファイルを持つ必要が生じる。また、
NＭＯＳにおいても、より制御されたプロファイルが有
効である事は広く知られている。
【０００９】しかるに、従来例として図１７,１８で示
したものでは、素子分離領域をトランジスタ形成領域と
自己整合で造る為、素子分離領域を微細に造る事ができ
る。しかしながら、前述の理由からトランジスタのチャ
ネル長に関しては、チャネル不純物のプロファイル制御
が極めて困難で有る事から微細化出来ない欠点があり、
トランジスタ形成領域はチップ上で大きな領域を占める
事になる。以下、この理由について、詳しく述べる。
【００１０】古くから広く用いられているプロセスステ
ップとしては、基板表面に素子分離絶縁膜を設けた後、
トランジスタチャネル制御の為の不純物を導入した後、
ゲート絶縁膜を形成し、ゲート電極を形成する、といっ
た工程を踏む。
【００１１】これに対し、従来例の図１７、１８に示し
たプロセスステップでは、トランジスタチャネル制御の
為の不純物を導入した後、ゲート絶縁膜を形成し、ゲー
ト電極の一部を形成した後、素子分離絶縁膜を形成する
といったステップを踏む。この為、トランジスタチャネ
ル制御の為の不純物を導入した後の熱工程としては、素
子分離絶縁膜形成工程が加わることに成る。この熱工程
の例としては、８５０℃、３０分程度になるが、この熱
工程により、トランジスタチャネル制御の為の不純物
は、不必要且つ著しく拡散し、正確なチャネルプロファ
イル制御を困難にする要因に成る。この為、トランジス
タチャネル長微細化を阻害する事につながる。
【００１２】また、前記トランジスタチャネルプロファ
イルが所望の急峻なものとして制御できない事は、トラ
ンジスタチャネル長微細化の阻害の他、以下の障害を引
き起こす事が知られている。例えば、N型トランジスタ
におけるP型不純物として“B(ボロン)"の拡散を考えた
場合、基板の深さ方向への広がりは基板バイアス効果の
増大によりしきい値Ｖｔｈの上昇を招く。これは回路を
高速で動作するときの障害となる事も周知の事実であ
る。これを最小限にするには、シリコン基板表面近くの
不純物濃度を高めて置くことが知られているが、従来例
として図１７，１８にあげた例では、不純物導入後の熱
工程が過大となる為に、不純物拡散量が大きく、バック
バイアス効果の増大が避けられず、回路の高速動作の障
害となる。
【００１３】このような熱工程の欠点を回避する手法と
しては、ゲート電極を形成後にトランジスタチャネル制
御のための不純物の導入、即ちイオン打ち込みを行う手
法が考えられる。しかしながら、このような手法を採用
しても以下のような理由でこの手法の導入に制限があ
り、所望の急峻なプロファイル制御が可能となるもので
はない。
【００１４】
【発明が解決しようとする課題】一般に、トランジスタ
チャネルの制御用の不純物としては、比較的イオン質量
の軽いボロンが使われるが、イオン質量が軽く、しかも
加速エネルギが大きくなると、イオン注入時の不純物プ
ロファイルが広がることは周知である(参考文献：古川
静二郎著、半導体デバイス、コロナ社、pp.５７‐５
８；S.M.シー編著、武石、西、香山 監訳、超LSIテク
ノロジー、総研出版、pp.２３１‐２３６)。
【００１５】ゲート電極を形成後にトランジスタチャネ
ル制御のための不純物を導入する手法では、下地のゲー
ト電極の膜厚が厚いものであると、ボロンイオンが前記
下地ゲート電極材とゲート酸化膜を貫通するに要する高
い加速エネルギ条件でイオン注入される為、熱工程での
ボロン不純物の拡散は小さいが、イオン注入時に既に発
散により広がったプロファイルになっている。このた
め、所望のプロファイル制御が困難になる。
【００１６】そこで、下地のゲート電極材料の膜厚を下
げることも考えられるが、ゲート電極配線層を薄くする
ことは、配線抵抗の増大を招き、素子の高速動作の障害
となる。このため、通常使用されるシート抵抗Rs＝１０
０Ω／□以下を実現するには、厚さ４００ｎｍ程度以上
の多結晶シリコン膜が必要になる。この場合、厚さ４０
０ｎｍ程度以上の多結晶シリコン膜を貫通してシリコン
基板内に所望のプロファイルを作るのは、イオン注入条
件として高い加速エネルギを要することになり、前述の
ように注入時のイオン発散のため困難であるといえる。
【００１７】また、近年、市場要求が益々高まりを見せ
ている電気的に書き込み消去可能な不揮発性メモリ装置
への応用に際し、トランジスタの基板バックバイアス効
果の増大が回路の高速動作の障害となる他、昇圧電源回
路を肥大化させることになり、解決すべき課題の１つに
なる。この理由を簡単に述べると、以下の様に成る。電
気的に書き込み／消去可能な不揮発性メモリ装置を構成
する回路では、電気的にメモリセルトランジスタにデー
タを書き込み／消去動作する際に、電源電圧に基づいて
内部で複数の電源を造るといった回路構成を採るのが通
常である。
【００１８】例えば、電気的に書き込み／消去可能な不
揮発性メモリ装置の１例として、NAND型フラッシュメモ
リ装置を考えてみると、外部電源電圧５ボルトから書き
込み／消去動作を可能な２０ボルトの電源を内部で造る
事になる。この場合、使用される回路方式としては、従
来からチャージポンプが使用されている(菅野卓雄監
修、飯塚哲哉編、CＭＯＳ超LSIの設計、培風館、pp.１
９２-１９３)。この場合、前記チャージポンピングを行
う昇圧回路を構成しているトランジスタの基板バックバ
イアス効果が大きいと、昇圧効率を悪化させる為、昇圧
回路を肥大化させ、従ってチップサイズを肥大化させて
しまう。従って、昇圧効率を確保させる為には、出来る
限りバックバイアス効果の小さいトランジスタの使用が
必須である。とりわけ、NAND型フラッシュメモリ装置の
様に、２０ボルト程度の書き込み／消去電圧が必要なも
のでは、より深刻なものと言える。
【００１９】そこで、この発明は、ゲート先造りプロセ
スにおいて、比較的低加速のエネルギで急峻なプロファ
イルで半導体基板に不純物を導入でき、制御性良く、ト
ランジスタの所望のチャネルプロファイルに制御できる
半導体装置の製造方法を提供することを目的とする。
【００２０】
【課題を解決するための手段】この発明の半導体装置の
製造方法は、半導体基板上にMOS型トランジスタのゲー
ト酸化膜を形成する工程と、前記ゲート酸化膜上にゲー
ト電極の一部を構成する導電膜を形成する工程と、前記
導電膜およびゲート酸化膜を貫通して前記半導体基板中
に不純物をイオン注入する工程とから構成されている。
【００２１】この発明の他の半導体装置の製造方法は、
半導体基板上にMOS型トランジスタのゲート酸化膜を形
成する工程と、前記ゲート酸化膜上にゲート電極の一部
を構成する導電膜を形成する工程と、前記半導体基板の
素子分離領域形成予定部上に形成された前記ゲート酸化
膜及び導電膜をエッチング除去する工程と、このエッチ
ング除去された前記半導体基板表面にトレンチを形成す
る工程と、この形成されたトレンチ内に素子分離酸化層
を埋め込む工程と、前記導電膜およびゲート酸化膜を貫
通して前記半導体基板中に不純物をイオン注入する工程
とから構成されている。
【００２２】この構成によりトランジスタのチャネル制
御が困難であった従来例に比べ、所望なプロファイルに
制御することが出来る。N型トランジスタの製造では、
バックバイアス効果抑制が著しく、従来のものに比べ２
／３程度のＶth上昇に納められる。また、ショートチャ
ネル効果／パンチスルーリークを抑制しゲート長の微細
化を実現し、特に効果が有る。またP型トランジスタの
製造では、ゲート長を０．１μｍ程度小さくできる。こ
の為、高速高性能で、かつ、高密度な半導体装置を実現
できる。特に、２層ゲート電極型トランジスタをメモリ
セルとし、２層ゲート電極の内、半導体基板上に設けた
ゲート絶縁膜を介して第１のゲート電極材にコンタクト
プラグによる電極端子を立てる事で通常のトランジスタ
として機能させるタイプの半導体装置へ良好に適用でき
る。また、２層ゲート電極型トランジスタとメモリセル
とが同一基板上に形成された場合は、書き込み／消去動
作時に高電位が印加されるN型トランジスタが存在する
が、本発明を前記高電位が印加されるN型トランジスタ
に適用した結果、バックバイアス効果抑制が著しく、チ
ャージポンプ回路での転送効率が向上し、チップサイズ
の縮小化が可能となる。
【００２３】
【発明の実施の形態】以下、素子の高密度化を実現する
ゲート先造り法により形成したトランジスタを製造する
場合を例として、本発明の半導体装置の製造方法の一例
を図１乃至図３を参照して説明するとともに、この効果
を図４、図５を参照して説明し、続いて第２の例として
図６(a)、(b)を参照して説明し、第３の例として図７、
図８を参照して説明し、第４の例として図９を参照して
説明し、第５の例として図１０乃至図１３を参照して、
本発明の最大の効果を確認したNAND型フラッシュメモリ
を構成する周辺素子への応用例として、素子高密度実装
可能なゲート先造り手法を用いたトランジスタ形成に応
用した例を示し、また、図１４，１５には、本発明技術
を用いて、工程増無しに複数のしきい値を備えたトラン
ジスタを同一基板上に設けた応用例を示し、図１６に
は、本発明の効果を生かす例として、同一基板上に設け
た異なる酸化膜厚の同一導電型のトランジスタを同一の
チャネル制御プロセスで制御したものを説明する。
【００２４】(１)第一の実施例。
【００２５】まず、図１(a)において、P型シリコン基板
２０１上にN-ウエル２０３及びP-ウエル２０２を周知の
イオン注入技術と拡散技術を用いて形成した後、ゲート
酸化膜２０８を８００℃、ドライ雰囲気で厚さ１０ｎｍ
形成した後、周知のLP-CDV法により厚さ５０ｎｍの多結
晶シリコン膜２０９を堆積すると同時にリン“P”をド
ーピングしておく。
【００２６】次に、図１(a)の状態において、多結晶シ
リコン膜２０９上にTEOS膜を厚さ１００nm積層し、次い
で図１(b)に示す素子分離領域２１０を形成するため
に、所望の素子分離領域形成予定領域を開口したレジス
トパターンを用いて、前記TEOS膜及び前記多結晶シリコ
ン膜２０９をエッチング加工して形成する。次に、前記
TEOS膜をマスクに素子分離形成予定領域に有る前記ゲー
ト酸化膜材２０８及びP型シリコン基板２０１をエッチ
ング加工して深さO.４μｍのトレンチ２１０Ｔを形成し
た後、素子分離絶縁膜として、周知のプラズマCVD法に
よりシリコン酸化膜２１０を厚さ１．５μｍ堆積する。
【００２７】次に、前記シリコン酸化膜２１０を１０５
０℃、６０秒で熱処理してデンシファイを施した後、周
知のCMP技術を用いて平坦化する。これにより、シリコ
ン酸化膜２１０を前記P型シリコン基板２０１中に設け
たトレンチ部２１０Ｔに選択的に埋め込む。なお、この
時、素子分離領域形成予定領域を除いた領域に存在する
前記多結晶シリコン２０９上のTEOS膜は、前記シリコン
酸化膜２１０をCMPによる平坦化する工程で除去され
る。
【００２８】次に、少なくともN型トランジスタ形成予
定領域を開口された所望のレジストパターン２１１をマ
スクに“B”イオンを周知のイオン注入技術を用いて、
加速エネルギ１００KeV、ドーズ量5E12／ｃｍ２で打ち
込む。この時、前記イオン注入された“B”は前記多結
晶シリコン２０９及び前記ゲート酸化膜２０８を貫通し
て、P型シリコン基板２０１に設けたP-ウエル２０２に
打ち込まれ、図１(b)中の×印２１２の位置をセンター
とするプロファイルに保持される。
【００２９】次に、図２(a)に示すように、少なくともP
型トランジスタ形成予定領域を開口された所望のレジス
トパターン２１３をマスクに“B”イオンを周知のイオ
ン注入技術を用いて、加速エネルギ４０KeV、ドーズ量2
E12／ｃｍ２で打ち込む。この時、前記イオン注入され
た“B''は、前記多結晶シリコン２０９及び前記ゲート
酸化膜２０８を貫通して、前記P型シリコン基板２０１
に設けたN-ウエル２０３に打ち込まれ、図２(a)中の×
印２１４で示す位置をセンターとするプロファイルに保
持される。
【００３０】次に、前記レジストパターン２１３を剥離
後、周知のLP-CDV法により厚さ３５０nmの多結晶シリコ
ン膜２１５を堆積すると同時にリン“P”をドーピング
しておく。
【００３１】次に、図２(b)に示すように、所望のゲー
ト電極配線パターンにレジストパターン２１６を形成
し、前記レジストパターン２１６の下方のみに残るよう
に前記多結晶シリコン膜２１５及び多結晶シリコン膜２
０９をエッチング加工する。
【００３２】この状態で、周知のプロセスで図３に示す
ようにサイドウォール２１９を形成するために、これに
続くサイドウオール型トランジスタ形成プロセスが実行
される。即ち、まず、LDDN‐２１７形成のために“P"イ
オン及び“B"イオンを導入後、サイドウォール２１９を
形成し、その後、N+拡散層２２０形成のために“As(砒
素)"イオン及びP+拡散層２２１を形成するための“B"イ
オンをそれぞれ所望の領域に導入後、８００℃、６０分
程度の後酸化工程を行う。これにより、前記LLDN‐層２
１７向けの“P”イオン及び“B”イオン及びN+拡散層２
２０向けの“As”イオン及びP+拡散層２２１向けの
“B”イオンがそれぞれ活性化され、LDDN‐層２１７及
び、LDDP‐層２１８及びN+拡散層２２０及びP+拡散層２
２１が形成されるといった工程を経た後、ゲート先造り
プロセスにより高密度にトランジスタを配置した半導体
装置を製造した。
【００３３】この様に形成された半導体装置において
は、チャネル制御向けにシリコン基板に打ち込んだ
“B''イオン２１４及び２１２は、イオン注入後の主な
熱工程としては拡散層形成の為の僅かな熱工程(８００
℃、３０分)程度存在するだけである。
【００３４】一方、図１７，１８で示す如き従来のもの
では、前記拡散層形成の為に用いる熱工程に加え、ゲー
ト絶縁膜形成での熱工程、ゲート電極の一部を形成した
後の素子分離絶縁膜の形成に関わる高温熱処理工程が存
在する事に成る。この結果、従来ではトランジスタチャ
ネル部の表面近傍の不純物が所望のシャープなプロファ
イルとならないが、この発明では僅かに活性化の為の熱
処理工程があるのみであり、きわめてシャープな所望の
プロファイルの形成が可能と成る。
【００３５】図４にN型トランジスタ部における“B”プ
ロファイルの一例を従来のものと比較したものを示す。
縦軸にシリコン基板１０１及び２０１に導入したチャネ
ル制御の為に実施した表面近傍の"B”濃度を示し、横軸
にはシリコン基板から深さ方向の位置を示すもので有
る。従来のものでは、チャネル制御向けに打ち込んだ
“B''イオン１０７が、前記“B''イオン１０７をシリコ
ン基板２０１中に導入後の熱工程により前記シリコン基
板２０１中の奥深くまで拡散している事が分かる。一
方、本発明技術を用いたものでは、ごく限られた熱工程
である為、シリコン基板２０１に打ち込んだ“B”が前
記シリコン基板２０１の奥深くまで拡散することはない
ので、所望のプロファイルが容易に形成出来ている事が
分かる。
【００３６】以下、図４で示したプロファイル実現で得
られた効果を簡単に述べる。図４で示す如く、本発明に
より実現した所望の“B"プロファイルは、表面から僅か
に浅い深さA(約０．２μｍ程度)でピークを持ち、深く
なるに従い急激にP-ウエル濃度まで低下する。一方、表
面に向かう方向では深さAから急激に濃度が落ち込むと
いったプロファイルに制御している。基板の深さ方向に
急激に“B''濃度が低下するプロファイルの特徴として
は、基板バイアス効果が小さいものにする効果が知られ
ており(岸野正剛、小柳光政著、VLSIデバイスの物理、
丸善、pp.１１５-１２１)、基板バイアス効果によるト
ランジスタのしきい値上昇を最小限にする事から、トラ
ンジスタの高速動作を可能とする。反面、従来例の様に
基板奥まで一様に高濃度の“B''が分布するプロファイ
ルだと、バックバイアス効果が激しく、トランジスタの
高速動作を阻害するばかりか、バックバイアスにより上
昇したトランジスタのしきい値によっては、スイッチン
グ動作不能となる場合も生じる。本実施例によれば、バ
ックバイアス効果低減効果として、従来例のものと比
べ、しきい値上昇が２／３程度軽減されている(図５
(b))。また、おおよそ０．２μｍ程度の深さAでの“B"
の濃度ピークは、表面濃度(トランジスタのしきい値)の
上昇無しに、パンチスルー抑制やショートトチャネル効
果抑制に効果がある事は広く知られている事実である。
また、P型トランジスタの場合、詳しく図示してない
が、シリコン基板２０１表面にチャネルを制御する為に
浅い領域に“B"濃度のピークが有るように制御する事で
優れたショートチャネル効果を有する事は、周知の事実
で有る。図５(a)には、本発明の手法により実現したプ
ロファイルにおけるP型トランジスタのショートチャネ
ル効果を示し、従来のものと比較したもので有る。おお
よそショートチャネル効果によるＶthダウンがゲート長
で約０.１μｍ程度改善されていることを示している。
【００３７】なお、この発明の製造方法は、N型トラン
ジスタ、P型トランジスタのいずれヘも適用可能であ
り、所望の素子実現に応じてそれぞれ適用すれば良
い。.したがって、同一基板上に存在するトランジスタ
全てをこの発明の製造方法で形成する必要はなく、必要
な素子に選択的に適用できる。
【００３８】トランジスタチャネル制御時に不純物イオ
ンが貫通する多結晶シリコン膜２０９は、厚さ５０nm程
度になっている。この為、イオン注入の際に要する加速
エネルギはせいぜい１００KeV相当になり、イオン注入
時に発生する散乱や、チャネリング現象による影響が無
視できるので、より制御されたチャネルプロファイルが
実現できる。
【００３９】また、チャネル制御の為、イオン注入する
不純物として“B”を用いているが、何もこれに拘る必
要は無い。例えばP(燐)、As(砒素)、In(インジウム)等
でも良い。また、第２の多結晶シリコン膜２１５の代り
に高融点金属を貼り付けて、高融点金属と第１の多結晶
シリコン膜２０９とのポリサイド膜やポリメタル膜とす
る事で、ゲート電極配線抵抗を削減することもできる。
【００４０】（２）第２の実施例 次に図６に第２実施例を示す。これは、第１の実施例を
改良し、より少ない製造工程で実現できるようにしたも
のである。第１の実施例と同様の工程を経て、シリコン
基板３０１上に素子分離用の絶縁膜としての酸化膜３１
０、ゲート絶縁膜、即ちゲート酸化膜３０８及び導電膜
である多結晶シリコン膜３０９を形成する。この時、シ
リコン基板３０１には図１(a)中に示すN-ウエル２０３
及びP-ウエル２０２に当たるものは形成していないの
で、その分のプロセスが不要となっている。
【００４１】次に、少なくともP型トランジスタ形成予
定領域をカバーしたレジストパターン３１１を形成した
後、B(ボロン)イオンを加速エネルギ４００KeV,ドーズ
量２Ｅ１３／cm２、及び１００KeV,ドーズ量５E１２／c
m２でそれぞれイオン注入技術を用いてシリコン基板３
０１に導入し、夫々素子分離領域３１０の底部より深い
位置に有る“B”イオン群３２２及び素子分離領域３１
０の間の浅い位置に有る“B”イオン群３１２を形成す
る。
【００４２】次に、図６(b)に示すように、少なくともN
型トランジスタ形成予定領域をカバーしたレジストパタ
ーン３１３を形成し、前記レジストパターン３１３をマ
スクに“P"(燐)イオンを加速エネルギ２MeV,ドーズ量５
E１２／cm２、及び“P”イオンを加速エネルギ１６０Ke
V、ドーズ量５E１３／cm２及び、“B”(ボロン)イオン
を加速エネルギ４０KeV、ドーズ量２E１２／cm２で順次
打ち込んで、素子分離領域３１０より深い位置にある
“P"イオン群３２３、素子分離領域３１０の間に有る
“P"イオン群３２３’、及びゲート酸化膜３０８直下に
有る“B"イオン群３１４を夫々形成する。
【００４３】以下、第１の実施例として図２(b)及び図
３に示したように、同様なプロセスを経て、ゲート先造
りプロセスにより高密度にトランジスタを配置した半導
体装置を製造できる。
【００４４】以上の様に製造したトランジスタの電気的
特性は、第１実施例として示したものと同様であり、従
来のものと比べ、バックバイアス効果を抑制し、かつ、
Vthの上昇無しにゲート長を微細化したN型トランジスタ
と、著しいショートチャネル効果抑制を実現したP型ト
ランジスタを形成することができる。
【００４５】第１の実施例との違いは、図１(b)〜図２
(a)の工程において、それぞれN型トランジスタしきい値
制御の為のB(ボロン)及び、P型トランジスタしきい値制
御の為のB(ボロン)イオン注入に際し、同一イオン注入
工程でそれぞれ注入条件を変えるだけでP-ウエル形成に
相当するB(ボロン)イオン群３２２とチャネル制御の為
のボロンイオン群３１２の形成を行い、次のイオン注入
工程で、N-ウエル形成に相当するP(リン）イオン群３２
３とイオン群３２３’並びにチャネル制御の為のボロン
イオン群３１４の導入の為のイオン注入を特徴としたも
のである。したがって、第１の実施例のものと比べ、P-
ウエル形成の為のレジスト形成プロセス及びレジスト剥
離プロセス及び、N-ウエル形成の為のレジスト形成プロ
セス及びレジスト剥離プロセスが無く、工程簡略による
製造コスト削減が実現できる。
【００４６】（３）第３の実施例 次に図７、図８を参照して第３の実施例を説明する。図
７（a)において、シリコン基板４０１に第１の実施例と
同様に、厚さ１０nmのゲート酸化膜４０８を形成し、そ
の上にP(燐) をドーピングした厚さ５０nmの多結晶シリ
コン膜４０９を堆積した後、更にTEOS膜４２５を厚さ１
００nm堆積する。
【００４７】次に、所望の素子分離形成予定領域を開口
したレジストパターン４２６に前記TEOS膜４２５及び前
記多結晶シリコン膜４０９をエッチング加工する。次
に、図７(b)に示すように、少なくともP型トランジスタ
形成用領域をカバーした所望のレジストパターン４２２
を形成し、前記レジストパターン４２２及び前記TEOS膜
４２５をマスクに、B(ボロン)イオンを加速エネルギ２
００KeV、ドーズ量２E１３／cm2でイオン注入する。こ
の結果、図７(b)に示すように、TEOS膜４２５があると
ころは浅く、開口があるところはそれより深く、ボロン
イオン群４２３が形成される。
【００４８】また、P型トランジスタ形成用領域でも同
様に、所望のレジストパターンでN型トランジスタ形成
用領域をカバーした状態で、前記TEOS膜４２５をマスク
に、P(燐)イオンを加速エネルギ１．５MeV、ドーズ量５
E１２／cm２でイオン注入する。
【００４９】次に第１の実施例に同様に、図８(b)に示
すように、前記TEOS膜４２５をマスクに素子分離形成予
定領域に有る前記ゲート酸化膜材４０８及びP型シリコ
ン基板４０１をエッチング加工して深さ０．４μｍのト
レンチ４１０Tを形成した後、素子分離絶縁膜として、
周知のプラズマCVD法によりシリコン酸化膜４１０を厚
さ１．５μｍ堆積する。次に、前記シリコン酸化膜４１
０を１０５０℃、６０秒でデンシファイを施す。その後
のCMP法により、シリコン酸化膜４１０が前記P型シリコ
ン基板４０１をエッチング加工して設けたトレンチ４１
０Tに選択的に埋め込まれた状態で形成される。
【００５０】この時、前記シリコン酸化膜４１０に加え
た熱工程で、図７(b)以降の工程で前記シりコン基板４
０１に打ち込んだ不純物のB(ボロン)及びP(燐)イオンは
それぞれ活性化され、図８(a)中で、P-ウエル４０２及
びN-ウエル４０３となる。
【００５１】次に、図８(a)中で、第１の実施例と同様
に、トランジスタのチャネル制御のために所望のN型ト
ランジスタ形成予定領域に、レジストパターン４１１を
マスクに“B''イオンを加速エネルギ１００KeV、ドーズ
量５E１２／cm２でイオン注入する。
【００５２】一方、P型トランジスタ形成予定領域に
も、同様にトランジスタのチャネル制御のために所望の
レジストパターンをマスクに“B”イオンを加速エネル
ギ4０KeV、ドーズ量２E１２／cm２でイオン注入する。
【００５３】次に、第１の実施例同様の工程を経て、ゲ
ート先造りプロセスにより高密度のトランジスタを配置
した半導体装置を作成した。以上の様な工程で形成され
たものは、第１の実施例のものと比べ、図８(b)に示す
ように、P-ウエル４０２とN-ウエル４０３が浅い領域に
形成する事が出来、それぞれのウエル４０２、４０３と
シリコン基板４０２の接合容量を小さいものと出来るメ
リットが有る。従って、回路の高速化動作を可能とした
構成とすることができる。
【００５４】なお、第２の実施例として上げたものでも
同様な効果が有るが、第３の実施例で挙げたげたウエル
形成向けの不純物イオン注入条件が比較的低い加速エネ
ルギで良い事から、使用する製造装置の制限(能力)が低
いもので良い。また、第２の実施例では、N-ウエル形成
に当たり、複数回に分けたP(燐)イオン注入を要したの
対し、第３の実施例では少ない回数のP(燐)イオン注入
工程と１０５０℃、６０秒程度の熱工程で済んでいるこ
とから、所望のなだらかなウエルプロファイルが設計し
やすいばかりか、イオン注入時に発生した結晶欠陥が回
復しやすく、接合リークをより低レベルに押え込む事が
出来、低消費電力型の半導体装置への応用に有効で有っ
た。
【００５５】図８(b)において、トランジスタチャネル
制御に不純物イオンが貫通する多結晶シリコン膜４０９
は、厚さ５０nm程度になっている。トランジスタの制御
の内、最も重要なシリコン基板４０１表面近傍に打ち込
む不純物イオン注入の際に要する加速エネルギは、せい
ぜい１００KeV相当になり、イオン注入時に発生する散
乱や、チャネリング現象による影響が無視できるので、
より制御されたチャネルプロファイルが実現できた。
【００５６】（４）第４の実施例 次に、図９を参照して第４の実施例を詳細に説明する。
第１の実施例では、N型トランジスタ及びP型トランジス
タのしきい値制御の為、不純物導入を厚さ５０nmの多結
晶シリコン膜２０９を貫通する様にイオン注入すること
で実施しているのに対し、第４の実施例では、シリコン
基板５０１に設けたトレンチ部５１０Tに素子分離の為
にシリコン酸化膜５１０を埋め込んだ後、第１の実施例
の様にN型トランジスタ及びP型トランジスタのしきい値
制御の為、不純物導入を厚さ５０nmの多結晶シリコン膜
２０９を貫通する様にイオン注入する事で実施をせず
に、厚さ２５０nmの第２の多結晶シリコン膜５１５を介
して、レジストパターン５１１をマスクにして、N型ト
ランジスタ形成予定領域にB(ボロン)イオンを加速エネ
ルギ１３０KeV、ドーズ量５E１２／cm２でイオン注入す
る。一方、P型トランジスタ形成予定領域にも''B''イオ
ンを加速エネルギ７０KeV、ドーズ量２E１２／cm２でイ
オン注入した。その後、第１の実施例同様に、図３に示
したようなサイドウォール型トランジスタ形成をした。
【００５７】この様に実施したものでも、第１の実施例
同様に、従来のものと比べバックバイアス効果抑制やシ
ョートチャネル効果抑制が実現できた。但し、第１の実
施例に比べて、N型及びP型トランジスタのしきい値制御
の為、不純物注入の際のイオン注入条件として、高い加
速エネルギを要すことから、イオン注入の散乱が大きく
成る事が有り、トランジスタのしきい値バラツキが若干
大きくなるといった現象が見られるが、用途によっては
十分に許容出来る範囲で有る。これは、N型及びP型トラ
ンジスタのしきい値制御の為、不純物導入(イオン注入)
の際の下地の多結晶シリコン膜厚が、第１の多結晶シリ
コン膜５０９と第２の多結晶シリコン膜５１５との合計
で３００nm程度に低減しているからである。仮に、第１
の多結晶シリコン膜５０９と第２の多結晶シリコン膜５
１５の膜厚合計が、４００nm程度に増加すると、イオン
注入の際の散乱やチャネリング度合いのバラツキにより
トランジスタのしきい値バラツキが生じるので注意を要
する。
【００５８】（５）第５の実施例 次に、図１０乃至図１３を参照して第５の実施例を詳細
に説明する。第１の実施例乃至第４の実施例及び、後述
の第６、第７の実施例では、より効果的なものとしてゲ
ート先造りプロセスと整合し、かつ、バックバイアス効
果を重視する半導体装置として不揮発性メモリ装置へ適
用することで、所望の高性能なトランジスタを実現し、
回路の高速動作と、昇圧電源回路を最小限にする事がで
きる。更に、以下の第５の実施例では、不揮発性メモリ
ヘの具体的な応用例の１つとして、この発明の顕著な効
果で有るバックバイアス効果の低減を狙い、NAND型フラ
ッシュメモリの周辺回路部のN型トランジスタに適用し
た具体例を示す。NAND型では、書き込み／消去動作に際
し、たとえば２０ボルトと高い電源が使用されるから、
当然、メモリセルを制御する周辺トランジスタの一部に
は、ゲート酸化膜の信頼性確保の為、ゲート酸化膜厚が
４０nm程度と厚いものが使用される。一般に、ゲート酸
化膜が厚いとバックバイアス効果が厳しく成る事が知ら
れており、この点の改良を目指して膜厚の厚いN型トラ
ンジスタにこの発明を応用した。
【００５９】図１０において、第１の実施例と同様に、
P型シリコン基板６０１上にN-ウエル６０３及びP-ウエ
ル６０２を形成する。なお、セルトランジスタ形成予定
領域では、セルトランジスタを構成するに必要なセルN-
ウエル６３０及びセルP-ウエル６３１を形成する。具体
的には、セルN-ウエル６３０形成予定領域にP(燐)イオ
ンを加速エネルギ２MeV、ドーズ量５E１２／cm２及びP
(燐)イオンを加速エネルギ１６０KeV、ドーズ量５E１３
／cm２で打ち込む。また、セルP-ウエル６３１形成予定
領域にB(ボロン)イオンを加速エネルギ４００KｅV、ド
ーズ量２E１３／cm2でイオン注入して形成している。
【００６０】次に、P型シリコン基板６０１上に酸化膜
厚８nmのシリコン酸化膜６０８と、酸化膜厚４０nmのシ
リコン酸化膜６３２をそれぞれ所望の領域に形成する。
なお、メモリセルの書き込み／消去動作の為に高電位が
加わるトランジスタ領域には、当然、厚いほうのゲート
酸化膜６３２を形成して有る。
【００６１】次に、同じく第１の実施例と同様な工程を
経て、ゲート電極の一部となる多結晶シリコン膜６０９
を形成し、素子分離領域のトレンチ６１０Tにはシリコ
ン酸化膜６１０を埋め込んだ後、同じく第１の実施例と
同様に、前記ゲート電極の一部となる多結晶シリコン膜
６０９を貫通して、所望のトランジスタのチャネルプロ
ファイルに成るようにB(ボロン)イオンを注入する。特
に、セルトランジスタ領域６３１でも、セルを微細化す
る事で高密度なものが要求される為、多結晶シリコン膜
６０９を貫通して、所望のチャネル部のプロファイルを
実現する条件として、B(ボロン)イオンを加速エネルギ
８０KeV、ドーズ量１．５E１３／cm２でイオン注入し
た。
【００６２】また、高電位が加わるトランジスタ領域で
は、レジストパターン６３３を用いて、B(ボロン)イオ
ンを加速エネルギ１００KeV、ドーズ量３．０E１２／cm
２でイオン注入した。なお、図１０に示すように、前記
高電位が加わる厚いゲート酸化膜６３２を形成したトラ
ンジスタ領域では、バックバイアス抑制効果を最大限引
き出す為、下地シリコン基板６０１にはP-ウエル相当の
ものは形成していない。
【００６３】次に、図１１に示すように、前記レジスト
パターン６３３を剥離後、多結晶シリコン膜６１５を厚
さ１５０nm堆積した後、前記多結晶シリコン膜６１５の
一部をエッチング除去して開口６１５Aを形成する。
【００６４】次に、厚さ１０nmのTEOS膜を全体に堆積し
た後、周知のLP-CVD法により厚さ１０nmのシリコン窒化
膜を堆積し、更に厚さ１０nmのTEOS膜を堆積すること
で、図１２に示すような開口部６１５Aで素子分離領域
６１０と接する第２のゲート酸化膜としてONO複合膜６
３３を形成した。
【００６５】次に、図１２に示すように、厚さ２０nmの
Pをドーピングした多結晶シリコン膜６３４を堆積した
後、その上にさらにWSi膜６３５を厚さ２００nm堆積す
る。
【００６６】以降、図１３に示すように、所望のゲート
電極配線パターンに前記WSi膜６３５及び多結晶シリコ
ン膜６４５、及び、前記ONO複合膜６３３及び前記多結
晶シリコン膜６１５及び、前記多結晶シリコン膜６０９
をエッチング加工する。次にセルトランジスタを除く周
辺回路を構成するトランジスタのゲート電極端子形成予
定領域に有る前記WSi膜６３５及び多結晶シリコン膜６
３４を剥離する。
【００６７】次に、周知のLDD型トランジスタ形成手法
にならい、図１３に示すように、LDD拡散層６１８、６
５０と拡散層６２１、６５１とを形成すると同時に、セ
ルトランジスタを構成する拡散域６５２を形成し、さら
に、サイドウォール６１９を形成する。その後、保護膜
として６００ｎmのBPSG膜６３６を形成し、コンタクト
ホールを形成した後、所望のA1配線パターン６３７を形
成する。
【００６８】この様に製造したNAND型フラッシュメモリ
装置では、書き込み／消去動作の上で、比較的に高いバ
ックバイアス状態で動作するMOSFETへの応用で、バック
バイアス効果によるＶth上昇を最小限に抑制する事が出
来、チャージポンプ回路を構成する容量素子の簡素化を
図る事が可能となり、チップサイズを縮小することが出
来た。
【００６９】また、図１３で示す構造では、セルトラン
ジスタにおいても、浮遊ゲート電極の一部をなす多結晶
シリコン膜６０９を貫通してチャネル制御した本発明技
術を用いてみたが、この場合も、バックバイアス効果抑
制によりセルトランジスタの駆動能力が向上する事で、
センスアンプ回路によるON/OFF検知が容易と成り、高速
動作や信頼性向上に繋がる。勿論、チャネルプロファイ
ル制御の容易性から周辺トランジスタと同様にゲート長
微細化が可能となり、メモリセルの高密度化が可能なの
は言うまでも無い。
【００７０】この実施例では、バックバイアス抑制が必
要な２０ボルト程度のバックバイアス電位が加わるよう
なトランジスタには特に有効で有る。また、ウエルイオ
ン注入時にチャネル制御するといった従来のものと比
べ、本発明の実施例の図１〜図３、図７、図８及び図９
の例では、トランジスタを構成するウエル形成と、ゲー
ト電極の一部を貫通してトランジスタチャネル制御をす
る工程が別工程で実施される為に、製造工程が若干増加
するが、バックバイアス効果抑制が極めて重要なウエル
を伴なわないトランジスタヘの応用に限った使用では、
従来のものと比べ、何等工程増もなく、バックバイアス
効果抑制に優れ、高性能で、かつ、微細なトランジスタ
を実現できる。
【００７１】（６）第６の実施例 次に第６の実施例として、図１４、図１５を参照して説
明する。この実施例は、第１乃至及第５の実施例の変形
例である。
【００７２】まず、図１４(a)において、P型シリコン基
板７０１上に厚さ１０nmのシリコン酸化膜７０１を形成
した後、B(ボロン)イオンを加速エネルギ６０KeV、ドー
ズ量４E１２／cm２の条件でイオン注入してボロンイオ
ン群７０７を形成するとともに、B(ボロン)イオンを加
速エネルギ６０KeV、ドーズ量２E１３／cm２の条件でイ
オン注入してボロンイオン群７０２’を形成する。
【００７３】次に,前記シリコン酸化膜７０４を剥離
後、厚さ５０nmの多結晶シリコン７０９を堆積すると同
時にその中に“P''をドーピングしておく。この時、シ
リコン基板７０１では、イオン注入したB(ボロン)イオ
ンが活性化され、ボロンイオン群７０２’に対応してP-
ウエル７０２が形成されると共に、前記基板７０１表面
近傍では、ボロンイオン群７０７に対応した不純物が濃
い領域７０７`が形成される。
【００７４】次に、図１５に示すように、第１の実施例
と同様に、素子分離領域７１０を設けた後、少なくとも
第２のしきい値を持つN型トランジスタ形成予定領域を
除いた領域に設けたレジストパターン７１１をマスクに
用いて、ボロンイオンを加速エネルギ１００KeV、ドー
ズ量２E１２／cm２の条件でイオン注入する。
【００７５】これ以降、第１の実施例と同様に、周知の
サイドウオ一ル型トランジスタ形成プロセスを経て、半
導体装置を製造した。その結果、第１のしきい値を持っ
たN型トランジスタ形成予定領域には、従来の技術でチ
ャネルプロファイルを制御したものを用意し、第２のし
きい値を持つN型トランジスタに対し、多結晶シリコン
膜を貫通したB(ボロン)と予め従来の技術で導入した不
純物とを複合させた不純物でトランジスタのプロファイ
ルを制御している。
【００７６】以上の様に製造された半導体装置では、同
一基板上にしきい値の異なる同導電型トランジスタが存
在することになるが、これに関わる工程としては、イオ
ン注人工程、及び前記イオン注入の際に必要となるマス
ク(レジストパターン)形成工程は、しきい値の数だけ存
在することに成る。これは、従来技術を用いて制御する
第１のしきい値を持つトランジスタ形成の際、同時に第
２のしきい値を持つ同導電型トランジスタ領域にも不純
物を打ち込んでいる為に、前記第２のしきい値を持つト
ランジスタ形成に要するP-ウエル形成の為の不純物導入
工程が不要と成る為、製造工程を最小限に留める事が出
来る。
【００７７】なお、N型トランジスタだけではなく、当
然、P型トランジスタヘも同様な組み合わせで複数のし
きい値を持ったトランジスタを同一基板上に設けても良
い。
【００７８】（７）第７の実施例 次に、図１６を参照して第７の実施例を詳細に説明す
る。この実施例は、第１乃至第５の実施例の変形例であ
る。まず、図１６(a)において、P型シリコン基板８０１
上にN-ウエル８０３を設けた後、酸化膜厚８nmのシリコ
ン酸化膜８０８と、膜厚４０ｎmの酸化膜８３２をそれ
ぞれ所望の領域に形成する。次に、同じく第１の実施例
と同様な工程を経て、ゲート電極の一部となる多結晶シ
リコン膜８０９を形成する。素子分離領域にはシリコン
酸化膜８１０を埋め込んだ後、同じく第１の実施例と同
様に、前記ゲート電極の一部となる多結晶シリコン膜８
０９を貫通して、所望のトランジスタのチャネルプロフ
ァイルに成るようにB(ボロン)イオンを注入する。以
降、第１の実施例と同様に、周知のサイドウォール型ト
ランジスタ形成プロセスを経て、半導体装置を製造し
た。
【００７９】この様に製造された半導体装置では、同一
基板中にゲート酸化膜厚の異なる複数のトランジスタが
存在しているが、同一のウエルでかつ、前記シリコン基
板表面には、同一工程で本発明技術を用いた多結晶シリ
コン膜８０９を貫通するイオン注入工程でトランジスタ
のチャネル制御がなされている。
【００８０】ゲート酸化膜厚がおおよそ８nmとおおよそ
４０nmの異なる膜厚のトランジスタが存在する場合、従
来手法を用いたトランジスタチャネル制御では、同一の
不純物導入では、トランジスタ動作可能な範囲内にしき
い値を調整する事は出来なかったが、図１６に示す如く
本発明技術を用いたものでは、熱工程によるチャネルプ
ロファイルのだれが最小限にできることから、所望のチ
ャネル制御が出来る。結果的に、従来では不可能であっ
た、ゲート酸化膜厚がおおよそ８nmとおおよそ４０nmの
異なる膜厚のトランジスタに対し、同一のトランジスタ
チャネル制御工程だけで、図１６(b)に示すように、ト
ランジスタ動作可能な範囲内にしきい値を調整する事を
可能とした。
【００８１】従来では、異なるゲート酸化膜厚にマスク
材を用意し、不純物をイオン注入していたが、制御され
たプロファイルを実現する本発明技術を用いる事で.同
一の不純物をイオン注入する工程で異なるゲート酸化膜
厚を持つトランジスタ毎に用意していたマスク材形成工
程と不純物導入工程が必ずしも必要無い。この為、製造
コスト削減が可能となる。
【００８２】
【発明の効果】以上詳述したようにこの発明によれば、
容易且つ確実に所望なチャネルプロファイルに制御する
ことが出来る。例えばN型トランジスタでは、バックバ
イアス効果抑制が著しく、従来のものに比べ2/3程度のV
th上昇に納まっている事を確認した。また、ショートチ
ャネル効果/パンチスルーリークを抑制し、ゲート長の
微細化を実現し、特に効果が有ったP型トランジスタで
は、ゲート長を０．１μｍ程度小さくすることを可能と
する。この為、高速高性能で、かつ、高密度な半導体装
置を実現した。特に、２層ゲート電極型トランジスタを
メモリセルとし、２層ゲート電極の内、半導体基板上に
設けたゲート酸化膜を介して第１のゲート電極材に電極
端子を立てる事で通常のトランジスタとして機能させる
タイプの半導体装置（Y. Takeuchi et. al., １９９
８， Symposium on VLSI Technology Digest of Techni
cal Paper, pp. １０２−１０３）へ良好に適用でき
る。また、２層ゲート電極型トランジスタをメモリセル
と同一基板上に形成するとき、メモリセルの書き込み／
消去動作時に高電位が印加されるN型トランジスタが存
在するが、この発明を前記高電位が印加されるN型トラ
ンジスタに適用して製造した結果、バックバイアス効果
抑制が著しく、チャージポンプ回路での転送効率が向上
し、チップサイズの縮小化が可能となった。
【図面の簡単な説明】
【図１】この発明の製造方法を適用して製造される半導
体装置の製造工程図。
【図２】図１の製造工程に続く製造工程図。
【図３】図2の製造工程に続く製造工程図。
【図４】トランジスタのチャネル部の不純物濃度プロフ
ァイルを示す図。
【図５】この発明により製造されたトランジスタのショ
ートチャネル効果及びバックバイアス効果を従来と比較
して示す図。
【図６】この発明の製造方法を適用して製造される半導
体装置の製造工程図。
【図７】この発明の製造方法を適用して製造される半導
体装置の製造工程図。
【図８】この発明の製造方法を適用して製造される半導
体装置の製造工程図。
【図９】この発明の製造方法を適用して製造される半導
体装置の製造工程図。
【図１０】この発明の製造方法を適用して製造される半
導体装置の製造工程図。
【図１１】図１０の製造工程に続く製造工程を示す図。
【図１２】図１１の製造工程に続く製造工程を示す図。
【図１３】図１２の製造工程に続く製造工程を示す図。
【図１４】この発明の製造方法を適用して製造される半
導体装置の製造工程図。
【図１５】図１４の製造工程に続く製造工程を示す図。
【図１６】この発明の製造方法を適用して製造される半
導体装置の製造工程図。
【図１７】従来の製造方法を適用して製造される半導体
装置の製造工程図。
【図１８】図１７の製造工程に続く製造工程を示す図。
【符号の説明】
101,201,301,401,501,601,701,801…P型シリコン基板、 102,202,402,502,602,702…P-ウエル、 l03,203,402,503,603,803…N-ウエル、 630…N-ウエル(セルトランジスタ向け)、 631…P-ウエル（セルトランジスタ向け)、 105,l07,212,214,312,314,412,512,614,612,640,641,70
7,712,814…シリコン基板にイオン注入したB(ボロン)イ
オン(しきい値制御向けのシリコン基板表面部に打ち込
んだもの)、 105’、107'、105”、107”、212'、612’、614’、64
1’、640'、707’…シリコン基板にイオン注入したB(ボ
ロン)イオンが活性化したもの(しきい値制御向けのシリ
コン基板表面部に打ち込んだもの)、 323…シリコン基板にイオン注入したP(燐)イオン(N-ウ
エル形成向けにシリコン基板表面部に打ち込んだも
の)、 322,423,722…シリコン基板にイオン注入したB(ボロン)
イオン(P-ウエル形成向けにシリコン基板表面部に打ち
込んだもの)、 104,704…シリコン酸化膜、 108,208,308,408,508,608,708,808…シリコン酸化膜(厚
さ8ｎｍのゲート酸化膜)、 632,832…シリコン酸化膜(厚さ40nmのゲート酸化膜)、 425…シリコン酸化膜(TEOS膜)、 633シリコン酸化膜/シリコン窒化膜/シリコン酸化膜、 106,213,216,311,313,426,422,411,511,633,711…レジ
ストパターン。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ４８１ Ｈ０１Ｌ 29/78 ３０１Ｌ 29/78 ３０１Ｈ 21/336 ３７１ 29/788 29/792 Ｆターム(参考） 5F001 AA31 AA43 AB08 AD17 AD22 AD44 AD53 AD60 AD61 AF05 AF25 AG12 AG21 AG28 AG30 AG40 5F040 DA01 DA06 DA18 DB03 DC01 EC01 EC07 EC11 EC12 EC13 EE05 EF02 EK01 EK05 FA03 FB02 FC10 FC11 5F048 AA01 AA04 AA05 AA09 AB01 AC01 AC03 BB01 BB06 BB16 BB18 BC06 BD04 BD05 BE01 BE02 BE03 BG14 DA23 5F083 EP76 ER22 GA09 GA11 GA24 LA10 NA01 NA03 NA04 PR33 PR36 PR43 PR44 PR45 PR46 PR53 PR54 PR55 PR56 ZA07

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上にMOS型トランジスタのゲ
    ート酸化膜を形成する工程と、 前記ゲート酸化膜上にゲート電極の一部を構成する導電
    膜を形成する工程と、 前記導電膜およびゲート酸化膜を貫通して前記半導体基
    板中に不純物をイオン注入する工程と、を具備したこと
    を特徴とする半導体装置の製造方法。
  2. 【請求項２】 半導体基板上にMOS型トランジスタのゲ
    ート酸化膜を形成する工程と、 前記ゲート酸化膜上にゲート電極の一部を構成する導電
    膜を形成する工程と、 前記半導体基板の素子分離領域形成予定部上に形成され
    た前記ゲート酸化膜及び導電膜をエッチング除去する工
    程と、 このエッチング除去された前記半導体基板表面にトレン
    チを形成する工程と、 この形成されたトレンチ内に素子分離酸化層を埋め込む
    工程と、 前記導電膜およびゲート酸化膜を貫通して前記半導体基
    板中に不純物をイオン注入する工程と、を具備したこと
    を特徴とする半導体装置の製造方法。
  3. 【請求項３】 半導体基板上にＭＯＳ型トランジスタの
    ゲート酸化膜を形成する工程と、 前記ゲート酸化膜上にＭＯＳ型トランジスタのゲート電
    極の少なくとも一部を構成する第１の導電膜を形成する
    工程と、 前記第１の導電膜上に、前記半導体基板に対するエッチ
    ング選択性を有するエッチングストッパー膜を形成する
    工程と、 前記エッチングストッパー膜上の、素子分離膜形成予定
    領域に対応する部分を除いた領域にレジストパターンを
    形成する工程と、 前記レジストパターンをマスクに用い前記エッチングス
    トッパー膜及び、前記第１の導電膜をエッチング除去す
    る工程と、 前記エッチングストッパー膜上に設けた前記レジストパ
    ターンを剥離した後、前記半導体基板に不純物をイオン
    注入する工程と、を具備したことを特徴とする半導体装
    置の製造方法。
  4. 【請求項４】 半導体基板上にＭＯＳ型トランジスタの
    ゲート酸化膜を形成する工程と、 前記ゲート酸化膜上にＭＯＳ型トランジスタのゲート電
    極の少なくとも一部を構成する第１の導電膜を形成する
    工程と、 前記第１の導電膜上に前記半導体基板に対してエッチン
    グ選択性を有するエッチングストッパー膜を形成する工
    程と、 前記エッチングストッパー膜上の、素子分離膜形成予定
    領域に対応する部分を除いた領域にレジストパターンを
    形成する工程と、 前記レジストパターンをマスクに前記エッチングストッ
    パー膜及び前記第１の導電膜をエッチング除去する工程
    と、 前記エッチングストッパー膜上に設けた前記レジストパ
    ターンを剥離した後、前記半導体基板に不純物をイオン
    注入する工程と、 前記半導体基板の前記素子分離形成予定領域にトレンチ
    を形成する工程と、 前記トレンチ部に酸化層を埋め込むとともに、前記第１
    の導電膜上に設けた前記エッチングストッパー膜を除去
    する工程と、 前記第１の導電膜及び前記ゲート酸化膜を貫通して前記
    半導体基板に不純物をイオン注入する工程と、を具備し
    たことを特徴とする半導体装置の製造方法。
  5. 【請求項５】 半導体基板上に酸化膜を形成する工程
    と、 前記酸化膜を通過して前記半導体基板中に不純物を導入
    する工程と、 前記酸化膜をエッチング除去した後、前記半導体基板上
    にＭＯＳ型トランジスタのゲート酸化膜を形成する工程
    と、 前記ゲート酸化膜上にＭＯＳ型トランジスタのゲート電
    極の少なくとも一部を構成する第１の導電膜を形成する
    工程と、 素子分離形成予定領域に有る前記第１の導電膜及び前記
    ゲート酸化膜をエッチング除去した後、前記素子分離形
    成予定領域の前記半導体基板にトレンチを形成する工程
    と、 前記トレンチ部に酸化層を埋め込む工程と、 前記第１の導電膜及び前記ゲート酸化膜を貫通して、前
    記半導体基板に不純物をイオン注入する工程と、を具備
    したことを特徴とする半導体装置の製造方法。
  6. 【請求項６】 半導体基板上に第１のしきい値を持つ第
    １導電型トランジスタと、異なる第２のしきい値を持つ
    第１導電型トランジスタが混在する半導体装置の製造方
    法において、 前記半導体基板上に酸化膜を形成する工程と、 前記酸化膜を介して第１のしきい値を持つ第１導電型ト
    ランジスタ形成予定領域と第２のしきい値を持つ第１導
    電型トランジスタ形成予定領域の前記半導体基板中に不
    純物を導入する工程と、 前記酸化膜をエッチング除去した後、前記半導体基板上
    にＭＯＳ型トランジスタのゲート酸化膜を形成する工程
    と、 前記ゲート酸化膜上にＭＯＳ型トランジスタのゲート電
    極の少なくとも一部を構成する第１の導電膜を形成する
    工程と、 素子分離形成予定領域に有る前記第１の導電膜及び前記
    ゲート酸化膜をエッチング除去した後、前記素子分離形
    成予定領域の前記半導体基板にトレンチを形成する工程
    と、 前記トレンチに酸化層を埋め込む工程と、 少なくとも第２のしきい値を持つ第１導電型トランジス
    タ領域をカバーしたレジストパターンを形成する工程
    と、 前記レジストパターンをマスクに、第１のしきい値を持
    つ第１導電型トランジスタ形成予定領域において、前記
    ゲート酸化膜を貫通して、前記半導体基板に不純物をイ
    オン注入する工程と、を具備したことを特徴とする半導
    体装置の製造方法。
  7. 【請求項７】 半導体基板上に膜厚の異なるゲート酸化
    膜を有する同一導電型トランジスタが複数混在する半導
    体装置の製造方法において、 前記半導体基板に第１のゲート酸化膜を形成する工程
    と、 第１のゲート酸化膜とは膜厚の異なる第２のゲ一ト酸化
    膜を形成する工程と、 前記第１のゲート酸化膜及び第２のゲート酸化膜上に第
    １の導電膜を形成する工程と、 素子分離形成予定領域に有る前記第１の導電膜及び前記
    第１のゲート酸化膜と第２のゲート酸化膜とをエッチン
    グ除去した後、前記素子分離形成予定領域の前記半導体
    基板にトレンチを形成する工程と、 前記トレンチに酸化層を埋め込む工程と、 前記第１の導電膜及び前記第１のゲート酸化膜及び第２
    のゲート酸化膜を同時に貫通して、前記半導体基板に不
    純物をイオン注入する工程と、を具備したことを特徴と
    する半導体装置の製造方法。
  8. 【請求項８】 前記第１の導電膜が多結晶シリコン膜で
    あることを具備特徴とする請求項１乃至７のいずれか１
    項による半導体装置の製造方法。
  9. 【請求項９】 前記第１の導電膜が、厚さ300nm以下の
    多結晶シリコン膜であることを特徴とする請求項８に記
    載の半導体装置の製造方法。
  10. 【請求項１０】 前記第１の導電膜上に第２の導電膜を
    積み重ねて形成することを特徴とする請求項９に記載の
    半導体装置の製造方法。
  11. 【請求項１１】 半導体基板上に多層ゲート電極型トラ
    ンジスタを持つ不揮発性メモり装置を製造する製造方法
    において、 半導体基板上にＭＯＳ型トランジスタのゲート酸化膜を
    形成する工程と、 前記ゲート酸化膜上にＭＯＳ型トランジスタの多層ゲー
    ト電極の少なくとも第１層を構成する第１の導電膜を形
    成する工程と、 前記第１の導電膜及び前記ゲート酸化膜の内、素子分離
    形成予定領域に対応する部分をエッチング除去した後、
    前記素子分離形成予定領域の前記半導体基板にトレンチ
    を形成する工程と、 前記トレンチに酸化層を埋め込む工程と、 前記第１の導電膜及び前記ゲート酸化膜を貫通して、前
    記半導体基板に不純物をイオン注入する工程と、 前記第１の導電膜上に絶縁層を介して第２層を構成する
    第２の導電膜を形成し、多層ゲート電極を形成する工程
    と、を具備したことを特徴とする半導体装置の製造方
    法。
  12. 【請求項１２】 前記第１の導電膜は、少なくとも２層
    のポリシリコンの積層構造を有することを特徴とする請
    求項１１に記載の半導体装置の製造方法。
  13. 【請求項１３】 半導体基板上に多層ゲート電極型トラ
    ンジスタを持つ不揮発性メモリ装置を製造する製造方法
    において、 半導体基板上に、ＭＯＳ型トランジスタのゲート酸化膜
    を形成する工程と、 前記ゲート酸化膜上にＭＯＳ型トランジスタの多層ゲー
    ト電極の少なくとも第１層を構成する第１の導電膜を形
    成する工程と、 前記第１の導電膜上に、前記半導体基板とエッチング選
    択性を有するエッチングストッパー膜を形成する工程
    と、 前記エッチングストッパー膜上の素子分離領域形成予定
    領域に対応する部分を除いた領域にレジストパターンを
    形成する工程と、 前記レジストパターンをマスクに前記エッチングストッ
    パー膜及び、前記第１の導電膜をエッチング除去する工
    程と、 前記エッチングストッパー膜上に設けた前記レジストパ
    ターンを剥離した後、前記半導体基板に不純物をイオン
    注入する工程と、 前記第１の導電膜上に絶縁層を介して第２の導電膜を形
    成し、多層ゲート電極を形成する工程と、を具備したこ
    とを特徴とする半導体装置の製造方法。
  14. 【請求項１４】 半導体基板上に多層ゲート電極型トラ
    ンジスタを持つ不揮発性メモリ装置を製造する製造方法
    において、 前記半導体基板上に、ＭＯＳ型トランジスタのゲート酸
    化膜を形成する工程と、 前記ゲート酸化膜上にＭＯＳ型トランジスタの多層ゲー
    ト電極の少なくとも第１層を構成する第１の導電膜を形
    成する工程と、 前記第１の導電膜上に、前記半導体基板に対してエッチ
    ング選択性を有するエッチングストッパー膜を形成する
    工程と、 前記エッチングストッパー膜上の、素子分離領域形成予
    定領域に対応する部分を除いた領域にレジストパターン
    を形成する工程と、 前記レジストパターンをマスクに用いて前記エッチング
    ストッパー膜及び、前記第１の導電膜をエッチング除去
    する工程と、 前記エッチングストッパー膜上に設けた前記レジストパ
    ターンを剥離した後、前記半導体基板に前記ゲート酸化
    膜を介して不純物をイオン注入する工程と、 前記第１の導電膜上に絶縁層を介して第２の導電膜を形
    成し、多層ゲート電極を形成する工程と、を具備したこ
    とを特徴とする半導体装置の製造方法。
  15. 【請求項１５】 半導体基板上に多層ゲート電極型トラ
    ンジスタを持つ不揮発性メモリ装置を製造する製造方法
    において、 半導体基板上にＭＯＳ型トランジスタのゲート酸化膜を
    形成する工程と、 前記ゲート酸化膜上にＭＯＳ型トランジスタの多層ゲー
    ト電極の少なくとも第１層を構成する第１の導電膜を形
    成する工程と、 前記第１の導電膜上に、前記半導体基板に対するエッチ
    ング選択性を有するエッチングストッパー膜を形成する
    工程と、 前記エッチングストッパー膜上の、素子分離領域形成予
    定領域に対応する部分を除いた領域にレジストパターン
    を形成する工程と、 前記レジストパターンをマスクとして用い前記エッチン
    グストッパー膜及び、前記第１の導電膜をエッチング除
    去する工程と、 前記エッチングストッパー膜上に設けた前記レジストパ
    ターンを剥離した後、前記半導体基板に不純物をイオン
    注入する工程と、 前記素子分離形成予定領域の前記半導体基板にトレンチ
    を形成する工程と、 前記トレンチに酸化層を埋め込むと同時に、前記第１の
    導電膜上に設けた前記エッチングストッパー膜を除去す
    る工程と、 前記第１の導電膜及び前記ゲート酸化膜を貫通して、前
    記半導体基板に不純物をイオン注入する工程と、 前記第１の導電膜上に絶縁層を介して第２の導電膜を形
    成し、多層ゲート電極を形成する工程と、を具備したこ
    とを特徴とする半導体装置の製造方法。
  16. 【請求項１６】 半導体基板上に多層ゲート電極型トラ
    ンジスタをメモリセルとする不揮発性メモリ装置ととも
    に、周辺回路を構成するトランジスタとして、第１のし
    きい値を持つ第１導電型トランジスタと、第２のしきい
    値を持つ第１導電型トランジスタが混在する半導体装置
    の製造方法において、 半導体基板上に酸化膜を形成する工程と、 前記酸化膜を介して第１のしきい値を持つ第１導電型ト
    ランジスタ形成予定領域と第２のしきい値を持つ第１導
    電型トランジスタ形成予定領域の前記半導体基板中に不
    純物を導入する工程と、 前記酸化膜をエッチング除去した後、前記半導体基板上
    にＭＯＳ型トランジスタを構成するゲート酸化膜を形成
    する工程と、 前記ゲート酸化膜上にＭＯＳ型トランジスタのゲート電
    極の少なくとも第１層を構成する第１の導電膜を形成す
    る工程と、 前記第１の導電膜及び前記ゲート酸化膜の内、素子分離
    領域形成予定領域に対応する部分をエッチング除去した
    後、前記素子分離形成予定領域の前記半導体基板にトレ
    ンチを形成する工程と、 前記トレンチに酸化層を埋め込む工程と、 少なくとも第２のしきい値を持つ第１導電型トランジス
    タ領域をカバーしたレジストパターンを形成する工程
    と、 前記レジストパターンをマスクにして、第１のしきい値
    を持つ第１導電型トランジスタ形成予定領域において、
    前記ゲート酸化膜を貫通して前記半導体基板に不純物を
    イオン注入する工程と、 前記第１の導電膜上に絶縁層を介して第２の導電膜を形
    成し、多層ゲート電極を形成する工程と、を具備したこ
    とを特徴とする半導体装置の製造方法。
  17. 【請求項１７】 半導体基板上に多層ゲート電極型トラ
    ンジスタをメモリセルとする不揮発性メモリ装置が形成
    され、周辺回路を構成するトランジスタが膜厚の異なる
    ゲート酸化膜を有する複数の同一導電型トランジスタを
    有する半導体装置において、 半導体基板に第１のゲート酸化膜を形成する工程と、 前記第１のゲート酸化膜とは膜厚の異なる第２のゲート
    酸化膜を形成する工程と、 前記第１のゲート酸化膜び第２のゲート酸化膜上に第１
    の導電膜を形成する工程と、 前記第１の導電膜、第１のゲート酸化膜、第２のゲート
    酸化膜の内、素子分離領域形成予定領域に相当する部分
    をエッチング除去した後、前記素子分離領域形成予定領
    域の前記半導体基板にトレンチを形成する工程と、 前記トレンチに酸化層を埋め込む工程と、 前記第１の導電膜、第１のゲート酸化膜及び第２のゲー
    ト酸化膜を同時に貫通して、前記半導体基板に不純物を
    イオン注入する工程と、 前記第１の導電膜上に絶縁層を介して第２の導電膜を形
    成し、多層ゲート電極を形成する工程と、を具備した半
    導体装置の製造方法。
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