JP2001522572A

JP2001522572A - クロック要求を減少したｄ級増幅器及び、関連する方法

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Publication number: JP2001522572A
Application number: JP54081699A
Authority: JP
Inventors: ビーチェスター，デイヴィッド
Original assignee: Harris Corp
Current assignee: Harris Corp
Priority date: 1998-02-06
Filing date: 1999-02-03
Publication date: 2001-11-13
Also published as: WO1999040684A1; US6014055A; EP0974199A1; KR20010006057A

Abstract

(57)【要約】Ｄ級増幅器は、パルス符号変調（ＰＣＭ）信号をＫビットの下位ビット（ＬＳＢ）信号とＬビットの上位ビット（ＭＳＢ）信号に分離する分離回路と、ＬビットのＭＳＢ信号をパルス幅変調（ＰＷＭ）信号に変換するＰＣＭ−ＰＷＭ変換器と、ＰＷＭ出力制御信号を画定するＫビットのＬＳＢ信号に基づいて、ＰＣＭ−ＰＷＭ変換器からのＰＷＭ信号を比例的に変えるＬＳＢ処理器を有する。ＰＣＭ入力信号は、Ｎ−１ビットのＰＣＭ振幅信号でもよい。増幅器は、Ｎビットの２の補数のＰＣＭ入力信号から、符号ビット信号とＮ−１ビットの振幅信号を抜き出す、符号及び振幅抜き出し回路も有する。クラスＤ増幅器はまた、極性を時間通りに制御するために、抜き出した符号ビット信号とＰＣＭ出力制御信号に応答するスイッチドライバを有する。ＰＣＭ−ＰＷＭ変換器は、対称なＰＣＭ−ＰＷＭ変換器、立ち上りエッジＰＣＭ−ＰＷＭ変換器及び、立下りエッジＰＣＭ−ＰＷＭ変換器でもよい。

Description

【発明の詳細な説明】クロック要求を減少したＤ級増幅器及び、関連する方法発明の分野本発明は、電子回路及び、装置に関し、特にＤ級増幅器及び関連する装置に関する。発明の背景増幅器は、入力信号レベルを望ましい出力レベルに上昇させるために、多くの電子装置で広く使用されている。Ｄ級増幅器は、オン−オフスイッチとして使用される能動素子を有し、出力電力変化はパルス幅変調により達成される。Ｄ級増幅器は、無線放送送信機や、オーディオ増幅器で使用され得る。例えば、金属酸化物電解効果トランジスタ（ＭＯＳＦＥＴ）の非常に高いスイッチング効率は、比較的小型で効率のよい回路で、Ｄ級増幅器のユーザに高忠実度信号を提供する。図１は、典型的なディジタル入力のＤ級増幅器１０を示す。増幅器１０は、標準フォーマットの入力信号を受信するディジタルフォーマット変換器１１を有する。サンプルレート変換器１２は、ディジタルフォーマット変換器の出力を、パルス符号変調（ＰＣＭ）−パルス幅変調（ＰＷＭ）変換器１３の入力に変換する。ＰＣＭ−ＰＷＭ変換器１３は、レベルシフタ１４に接続され、その後に、ブリッジ１５及び、例えばスピーカなどの変換器１６が接続される。参照番号１７は様々な、可能な、増幅器１０の帰還経路を示す。残念ながら、高分解能ＰＣＭ信号から対応する高分解能ＰＷＭ信号へ変換する際に大きな問題が発生する。これは、パルスの幅が上昇するにつれて、その直流成分が１対１に上昇するためである。ここのパルスはｓｉｎｃ（ｘ）周波数応答を有する。パルスの繰返しレートが十分に高ければ、低域通過フィルタは各パルスのＤＣ成分を通過させればよく、ＤＣ値が時間の関数で変わっても１つのＤＣレベルから他のレベルへの遷移を平滑する。この系は、サンプル時間系であるので、図２のプロットが示すようにパルス幅は時間で量子化される。Ｐ１−Ｐ５はパルスを示し、図の上方のプロット１８は、パルス分解クロックエッジを示す。このＰＷＭ幅量子化は、直接ＤＣ振幅を量子化する。パルス幅量子化を画定するパルス分解クロック１８は、実質上制限がある。これは、出力信号の全高調波歪（ＴＨＤ）を制限するパルス幅分解能の固有の制限である。例えば、３５０ｋＨｚのパルスの繰返しとすると、この繰返しレートは、増幅器出力の低域通過フィルタが直流信号成分付近のみを通過させるという動作の仮定を満足するのには十分に高いが、一方低分解能のための禁止的な高パルス分解能クロックほどは高くない。より高い分解能は、全く異なっている。例えば、ＰＣＭ−ＰＷＭ変換を通じて１６ビット精度を保持するなら、必要なパルス繰返し周期は、３５０ｋＨｚの２¹⁶又は、２３ＧＨｚである。そのような高いクロックレートは実際的でない。この問題を解決する１つの従来技術のアプローチは、図３に示す回路２０のＰＣＭ−ＰＷＭ変換器１３の前に、ノイズシェーパー又は、フィルタ２１を加えることである。ノイズシェーパー２１はＰＣＭ信号の要求される分解能を減少させ、これにより後続のＰＷＭ信号の要求される時間分解能を減少する。ノイズシェーパー２１は、量子化雑音を最後に除去される高周波数に重み付けすることで、これを行い、低分解能ＰＣＭ−ＰＷＭ変換機１３を通して、注目する信号にディザを与えるために高周波数雑音を使用する。入力信号は、Ｎビット分解能で、出力信号はＭビット分解能を有する。ここで、ＮはＭより大きい。雑音を整形するノイズシェーパー２１の能力は、隣接入力サンプルは相関が高いという事実に基づいている。この相関は、サンプルレート変換ブロック１２で前もって補間されることにより保証される。出力信号対雑音比（ＳＮＲ）は、入力信号のオーバーサンプリングの度合いを増加させること又は、ノイズシェーピングフィルタ２１の次数を増加させることにより増加する。しかし、オーバーサンプリングの度合いを増加させると全体システムの複雑さが劇的に増加し、一方、ノイズシェーピングフィルタの次数を３次以上に増加させると妥当なオーバーサンプリングレートで性能の改善が無くなる。システムの複雑さが増加する１つの理由は、補間フィルタの複雑さを増加しなければならないためである。もう一つの難しさは、オーバーサンプリングが増加するとＰＷＭ繰返しレートが増加することである。このように、同じパルス分解能を得るために、サンプリングレートが２の係数で増加する毎に、量子化器は１ビット少なくされる。これは、３次のノイズシェーピングフィルタに関して、サンプリングレートが２の係数で増加する毎に、約１．６ビットの正味のノイズの最低利得が実現され、理想的な補間が仮定されるということを意味する。従来のノイズシェイピングフィルタ２１のもう一つの難しさは、必要なＰＷＭ時間分解能を減少するために、ＰＣＭ−ＰＷＭ変換を通して行われなければならないディザノイズに基づいている。このディザは、後に低域通過フィルタ２２で取り除かれる。しかし、ディザにより音質に知覚できる効果を起こし得る。発明の概要本発明は、Ｎビットの２の補数のパルス符号変調（ＰＣＭ）入力信号を受信する入力手段と、Ｎビットの２の補数のＰＣＭ入力信号から符号ビット信号とＮ−１ビットの振幅信号を抜き出す、符号と振幅の抜き出し手段と、Ｎ−１ビットの振幅信号をＫビットの下位ビット（ＬＳＢ）信号とＬビットの上位ビット（ＭＳＢ）信号に分離する分離手段と、ＬビットのＭＳＢ信号をパルス幅変調（ＰＷＭ）信号に変換するＰＣＭからパルス幅変調（ＰＷＭ）への変換器と、ＰＷＭ出力制御信号を画定するＫビットのＬＳＢ信号に基づいて、前記ＰＣＭからＰＷＭへの変換器からのＰＷＭ信号を比例的に変えるＬＳＢ処理手段と、抜き出された符号ビット信号とＰＷＭ出力制御信号に応答するスイッチドライバとを有するＤ級増幅器を含む。本発明の目的は、ノイズシェーピング回路への要求を減少又は、除去したＤ級増幅器又は、関連する方法を提供することであり、パルス符号変調（ＰＣＭ）信号をＫビットの下位ビット（ＬＳＢ）信号とＬビットの上位ビット（ＭＳＢ）信号に分離する分離手段と、ＬビットのＭＳＢ信号をパルス幅変調（ＰＷＭ）信号に変換するＰＣＭからパルス幅変調（ＰＷＭ）への変換器と、ＰＷＭ出力制御信号を画定するＫビットのＬＳＢ信号に基づいて、ＰＣＭからＰＷＭへの変換器からのＰＷＭ信号を比例的に変えるＬＳＢ処理手段とを有する。特に、ＰＣＭ入力信号は、Ｎ−１ビットＰＣＭ振幅信号である。従って、増幅器は、好ましくは更に、Ｎビットの２の補数のＰＣＭ入力信号から符号ビット信号とＮ−１ビットの振幅信号を抜き出す、符号と振幅の抜き出し手段を有する。Ｄ級増幅器は、また、極性と時間をそれぞれ制御する、抜き出された符号ビット信号とＰＷＭ出力制御信号に応答するスイッチドライバを有する。ＰＣＭからＰＷＭへの変換器は、対称なＰＣＭからＰＷＭへの変換器、立ち下りエッジのＰＣＭからＰＷＭへの変換器、及び、立ち上りエッジのＰＣＭからＰＷＭへの変換器のうちの１つのである。このように、ＬＳＢ処理手段は、好ましくは、それぞれのＰＣＭからＰＷＭへの変換器と共に動作する手段を有する。ＬＳＢ処理手段は、鋸歯状波信号を発生する鋸歯状波発生器と、ＫビットのＬＳＢ信号に関連した信号をアナログ信号に変換するディジタルアナログ変換器（ＤＡＣ）と、鋸歯状波信号とアナログ信号を比較して、しきい値信号を生成するコンパレータとを有する。ＬＳＢ処理手段は、しきい値信号とＰＷＭ信号に基づいてＰＷＭ出力制御信号を生成する論理手段を更に有する。加えて、増幅器は鋸歯状波発生器に結合した基準クロックと、同期変換のために、鋸歯状波発生器とＰＣＭからＰＷＭへの変換器との間に機能的に接続されたクロック抜き出し手段とを更に有する。本発明はまた、パルス符号変調（ＰＣＭ）信号をＫビットの下位ビット（ＬＳＢ）信号とＬビットの上位ビット（ＭＳＢ）信号に分離するステップと、ＬビットのＭＳＢ信号をパルス幅変調（ＰＷＭ）信号に変換するステップと、ＰＷＭ出力制御信号を画定するＫビットのＬＳＢ信号に基づいて、ＰＷＭ信号を比例的に変えるステップとを有し、ＰＣＭ入力信号は、Ｎ−１ビットＰＣＭ振幅信号であり、Ｎビットの２の補数のＰＣＭ入力信号から符号ビット信号とＮ−１ビットの振幅信号を抜き出すステップを更に有し、抜き出された符号ビット信号とＰＷＭ出力制御信号に応答するスイッチドライバを動作させるステップとを有するＤ級増幅器を動作させる”Ｙ”方法を含む。本発明の方法の面はＤ級増幅器を動作させるためのものである。方法は、パルス符号変調（ＰＣＭ）信号をＫビットの下位ビット（ＬＳＢ）信号とＬビットの上位ビット（ＭＳＢ）信号に分離するステップと、ＬビットのＭＳＢ信号をパルス幅変調（ＰＷＭ）信号に変換するステップと、ＰＷＭ出力制御信号を画定するＫビットのＬＳＢ信号に基づいて、ＰＷＭ信号を比例的に変えるステップとを有する。ＰＣＭ入力信号は、Ｎ−１ビットＰＣＭ振幅信号である。従って、方法は、Ｎビットの２の補数のＰＣＭ入力信号から符号ビット信号とＮ−１ビットの振幅信号を抜き出す、符号と振幅を抜き出すステップと、抜き出された符号ビット信号とＰＷＭ出力制御信号に応答するスイッチドライバを動作させるステップとを有する。本発明は、図を参照して、例によって、次に説明される。図面の簡単な説明図１は、従来技術のＤ級増幅器のブロック図を示す図である。図２は、図１の従来技術のＤ級増幅器のＰＷＭパルスとパルス分解クロック信号のプロットを示す図である。図３は、ノイズシェーパーを有する従来技術のＤ級増幅器のブロック図を示す図である。図４は、本発明のＤ級増幅器の一実施例のブロック図を示す図である。図５は、図４に示す本発明の実施例により生成された信号のタイミング図である。図６は、本発明のＤ級増幅器の他の実施例のブロック図を示す図である。図７は、図６に示す本発明の実施例により生成された信号のタイミング図である。図８は、図６に示す本発明の実施例の変形例により生成された信号のタイミング図である。同一の番号は同一の構成要素を示す。発明の詳細な記載図４及び、５を参照する。Ｄ級増幅器３０の第１の実施例は、図示した実施例のＮビットの２の補数のＰＣＭ信号を生成する入力手段３２を有する。本発明は、２の補数以外の入力も同様に予想している。Ｄ級増幅器３０の第１の実施例は、図示の目的で対称な変調のために配置されている。当業者にはたやすく理解されるように、ＮビットのＰＣＭ入力信号は最初に実例として、符号と振幅の抜き出し器３４で処理される。符号と振幅の抜き出し器３４の次に、Ｎ−１ビットのＰＣＭ信号をＫビットの下位ビット（ＬＳＢ）信号とＬビットの上位ビット（ＭＳＢ）信号に分離する分離手段３５が設けられている。符号ビット信号は、最終ＰＷＭ信号間隔が適切にフォーマットされるスイッチドライバ４５へ送られる。ＬとＫの大きさは、２つのワードの操作に使用する回路の複雑さの間のトレードオフに基づいて決定される。Ｄ級増幅器３０はまた、ＬビットのＭＳＢ信号を変換する図示されたＰＣＭからＰＷＭへの変換器３７を有する。ＰＣＭからＰＷＭへの変換器３７は、１つ又は、それ以上のカウンタを有し、使用されるＰＷＭの形式に依存して、パルス分解クロックに同期してＬに依存する値にプリセットされる。カウンタは、変調されたパルスを、Ｌとパルス繰返しレートに依存する所定の回数でオン又は、オフする。実施例では、ＰＣＭからＰＷＭへの変換器３７のカウンタは、ＫビットのＬＳＢワード又は、信号を処理するのに使用される鋸歯状波発生器４２に同期したクロック信号で駆動される。ＰＣＭからＰＷＭへの変換器３７はＰＷＭ信号を生成する。Ｄ級増幅器３０はまた、スイッチドライバ４５の入力のＰＷＭ出力制御信号を画定するＫビットのＬＳＢ信号に基づいて、ＰＣＭからＰＷＭへの変換器３７からのＰＷＭ信号を比例的に変えるＬＳＢ処理手段を有する。スイッチドライバ４５は、抜き出された符号ビット信号とスイッチドライバに対し極性と時間を制御するＰＷＭ出力制御信号にそれぞれ応答する。スイッチドライバ４５はまた、図示されたパワースイッチ４７に結合してもよい。また、パワースイッチ４７は、次にオーディオスピーカ４８などの変換器が結合されてもよい。ＰＣＭからＰＷＭへの変換器は、対称なＰＣＭからＰＷＭへの変換器、立ち下りエッジのＰＣＭからＰＷＭへの変換器及び、立ち上りエッジのＰＣＭからＰＷＭへの変換器のうちの１つでよい。従って、ＬＳＢ処理手段はそれぞれの形式のＰＣＭからＰＷＭへの変換器と共に動作する手段を有することが好ましい。Ｄ級増幅器３０に関しては、ＰＣＭからＰＷＭへの変換器３７は対称なＰＣＭからＰＷＭへの変換器である。ＬＳＢ処理手段は、鋸歯状波を発生する鋸歯状波生成器４２、Ｋビットの振幅に関する信号をアナログ信号に変換するディジタルアナログ変換器（ＤＡＣ）４３及び、鋸歯状波信号とアナログ信号の比較に基づいてしきい値信号を生成するコンパレータ４４とを有する。ＬＳＢ処理手段は、しきい値信号とＰＷＭ信号に基づいてＰＷＭ制御信号を生成する論理手段を更に有してもよい。加えて、Ｄ級増幅器３０は、同期変換のために、鋸歯状波発生器４２に結合した図示した基準クロック５２と、鋸歯状波発生器４２とＰＣＭからＰＷＭへの変換器３７との間に機能的に結合されたクロック抜き出し手段５３を更に有する。対称ＰＷＭの図示した実施例については、ＬＳＢ処理の結果は、ＭＳＢ処理により生成されたパルスの開始前の１クロックエッジで有効にされ、ＭＳＢ処理によりオフされた後の１クロックエッジで無効にされる。これを図５のブロック６１及び、６２に示す。図はまた、鋸歯状波発生器４２により発生された鋸歯状波６７を示す。もし、全てのＭＳＢ振幅ビットがゼロなら、例えば、ＬＳＢ処理回路は２クロック期間のみ有効にされる。Ｎ−１ビットのＰＣＭ信号のＫビットのＬＳＢ信号は、ＰＣＭからＰＷＭへの変換器３７が生成したパルスの開始又は、終了の丁度前又は、後に、パルス分解クロック時間でＰＷＭパルスをオン又は、オフするのに使用されるアナログしきい値回路を駆動するのに使用される。当業者はたやすく理解できるように、実際のオン及び、オフ時間は、ＬＳＢＰＣＭ値に直接比例する。従って、符号ビット、ＭＳＢ及び、ＬＳＢ信号処理連鎖の組合せは、正確なＮビットＰＣＭからＰＷＭへの変換を与える。Ｄ級増幅器３０は、以下の例を参照して理解される。パルス繰返しレートは３５２．８ｋＨｚで、無駄時間は１７７ｎｓ（パルス繰返し周期の１／１６）であるとすると、最大パルス継続時間は１５／１６ｘ１／３５２．８ｋＨｚ＝２．６５７μｓである。更に、Ｌは７ビットに選択されるとし、それにより、パルス分解クロック周波数は４８．１６８９６ＭＨｚであり、クロック周期は２０．７６ｎｓである。望ましいパルス幅は２３８．７４ｎｓ又は、１１．５クロック周期とし、また、パルスは負であるとする。入力バイナリ値は、１１１１０１００１０００００００である。前述のように、符号ビットは取り除かれスイッチドライバ４５へ送られる。パルス出力がオフとなったとき、Ｄ級増幅器の出力は０ボルトとなり、パルス出力がオンとなったとき、出力はＶボルトとなる。符号と振幅の抜き出し器３４は、入力の振幅をとり、ＰＣＭからＰＷＭへの変換器３７へ０００１０１１を送り、分割器６５に１０００００００を送る。ＬＳＢにより貢献されるパルス幅は、立ち上りと立ち下りエッジの間で等しく分割されることが必要なので、分割器６５は、対称ＰＷＭに関して使用される。この分割は、図示のためであり、しきい値のスケーリングで利用されてもよい。ＰＣＭからＰＷＭへの変換器３７は、図５の垂直マーク６６により示されるように、１１クロックカウント間パルスをオンする。図５に示されるように、ＬＳＢ処理は、４分の３の最初の有効クロック期間に出力を生成し、最後の有効クロックの４分の１で出力をオフする。実施例で使用される鋸歯状波６７は、立ち上りエッジで立ち上る。アナログコンパレータ４４は、変換されたＫビットのＰＣＭ信号と鋸歯状波を比較し、及び、ＰＣＭ値が小さければ小さいほど、コンパレータには早くトリガをかけなければならないので、Ｋビットのディジタルワードは、回路７１により、最初に、２の補数化される。２の補数出力は、立ち上りエッジ有効期間のみで使用される。全てのＫビットがゼロである場合は特殊な場合なので、２の補数のキャリー出力は、図示されたインバータ７３とＡＮＤゲート７４を介して、コンパレータ４４の出力を無効にするのに使用される。言いかえると、Ｋビットが全てゼロの場合、ＬＳＢ処理は活性化されない。しかし、Ｋビットが全てゼロの２の補数はゼロであり、また、回路はクロック信号周期の最初でトリガをかけるので、無効信号は必要である。立下りエッジ有効期間に、鋸歯状波６７の立ち上りの立ち上りエッジの補償をするために、コンパレータ４４の出力は反転される。図５は、鋸歯状波67は、ＬＳＢ処理回路が出力パルスの立下り部分を有効にするのを必要とする期間に、コンパレータのしきい値よりも下にあると見られるということを記述する。これは、ＬＳＢが全てゼロの場合も説明する。勿論、２の補数回路７１の出力は、有効（補数化）又は、無効（通過）であっても、低分解能ＤＡＣ４３へ送られ、そこでＰＣＭ信号はアナログフォーマットに変換される。ＤＡＣ４３の出力は、出力信号を平滑化するある程度のフィルタ処理が必要で有り得る。そのような出力フィルタが信号の再構成に使用されないと、信号の正確さがないわけではないので、典型的なＤＡＣの反イメージフィルタのような制約はない。アナログ信号はコンパレータ４４に送られ、実施例で示す線形に増加する波形６７と比較される。一方の入力が、他方の信号と大きいか等しいとき、出力信号が発生される。ＰＣＭからＰＷＭへの変換器３７からの立ち上りエッジ有効信号は、図示のインバータ８２を介して排他的論理和ゲート８１と結合される。排他的論理和ゲート８１は、コンパレータ４４の出力を入力として受ける。ここに記載されたＤＡＣ４３、コンパレータ４４及び、鋸歯状波発生器４２の組合せは、基準信号から遅延した出力信号を生成するどのような装置／回路でも置き変えることができる。ここで、遅延は入力ディジタル値に線形に比例する。一度コンパレータ４４の出力が上述の有効信号でゲートされたなら、望ましい最終パルス幅を構成するために、ＰＣＭからＰＷＭへの変換器３７の出力と図示されたＯＲゲート７７で、論理和が取られる。ＯＲゲート７７への２つの入力信号は、クロック抜き出し手段５３と同期していると仮定される。スイッチドライバ４５は、ＰＷＭ信号を実際のパワースイッチ４７と矛盾のないフォーマットに変換する。パワースイッチ４７は、図示した低域通過フィルタ４９を介して、図示したスピーカ４８等の変換器に接続され得る。次に図６及び、７により、Ｄ級増幅器３０’の第２の実施例を説明する。本実施例は、上述の第１の実施例で記載したものと同様な構成要素を有する。本実施例も、２の補数入力に関するものである。Ｄ級増幅器３０’のこの実施例も、立下りエッジ変調及び、３つの部分からなるパルスを仮定する。Ｎビットの２の補数のＰＣＭ信号は、符号と振幅の抜き出し器３４’に送られる。符号はスイッチドライバ４５’に送られる。振幅信号は、Ｎ−１ビット振幅信号であり、分離回路３５’によりＬビットのＭＳＢワードとＫビットのＬＳＢワードに分割又は、分離される。ＫとＬの選択は、Ｄ級増幅器３０’の各部の回路の複雑さのトレードオフの考慮に基づいて行われる。切り取られたＰＣＭ振幅信号値ＬはＬビットのＰＣＭからＰＷＭへの変換器３７’に送られる。変換器３７’のカウンタは、図７のタイミング図に示す様に、ＬＳＢワードの処理に使用される波形発生器に同期したクロックにより駆動される。図示した実施例では、立下りエッジのＰＷＭが使用される。ＬＳＢ処理結果は、ＭＳＢ処理のオフされたパルス後の１クロックエッジで無効にされる。これは、図７のブロック８０を参照して理解される。全てのＭＳＢ振幅ビットがゼロなら、ＬＳＢ処理回路は１クロック期間のみ有効にされる。Ｎ−１ビットのＰＣＭ振幅のＫビットのＬＳＢ信号は、アナログしきい値回路を駆動するのに使用される。アナログしきい値回路は、ＰＣＭからＰＷＭへの変換器３７’により生成されたパルスの終了後のパルス分解クロック期間でＰＷＭパルスをオフするのに使用される。実際のオフ時間は、ＬＳＢＰＣＭ値に直接比例する。即ち、符号ビット、ＭＳＢ及び、ＬＳＢ信号処理連鎖の組合せは正確なＮビットのＰＣＭからＰＷＭへの変換を与える。実際の例に戻ると、パルス繰返しレートは３５２．８ｋＨｚで、無駄時間は１７７ｎｓ（パルス繰返し周期の１／１６）であるとすると、最大パルス継続時間は１５／１６ｘ１／３５２．８ｋＨｚ＝２．６５７μｓである。更に、Ｌは７ビットに選択されるとし、それにより、パルス分解クロック周波数は４８．１６８９６ＭＨｚであり、クロック周期は２０．７６ｎｓである。更に、望ましいパルス幅は２３８．７４ｎｓ又は、１１．５クロック周期とし、また、パルスは正であるとする。入力バイナリ値は、００００１０１１１０００００００である。符号ビットは取り除かれスイッチドライバ４５’へ送られる。パルス出力がオフとなったとき、Ｄ級増幅器の出力は０ボルトとなり、パルス出力かオンとなったとき、増幅器の出力はＶボルトとなる。符号と振幅の抜き出し器３４’及び、分離器３５’はＰＣＭからＰＷＭへの変換器３７’へ００１０１１を送り、ＬＳＢ処理回路部のＤＡＣ４３’へ１０００００００を送る。ＤＡＣ４３’の出力は出力信号を平滑化するフィルタの恩恵をある程度受ける。アナログ信号は、図７に示すように線形に増加する波形と比較されるコンパレータ４４’へ送られる。ＤＡＣ４３’からの入力が鋸歯状波６７’と大きいか等しい場合、出力信号が生成される。ＤＡＣ４３’、コンパレータ４４’及び、鋸歯状波発生器４２’の組合せは、時間基準から遅延した出力信号を生成する等価な回路でも置き変えることができる。ここで、遅延は入力ディジタル値に線形に比例する。図示した実施例及び、例では、ＰＣＭからＰＷＭへの変換器３７’は１１クロックカウントパルスをオンし、そして、１１クロック期間後の１クロックエッジで、ＬＳＢ処理回路出力を有効にする。ＬＳＢ処理回路は、最初の有効クロック時間の２分の１の出力を生成する。そして、図７に示すように出力をオフする。一度コンパレータ４４’の出力がＡＮＤゲート８１で上述の有効信号でゲートされたなら、望ましい最終パルス幅を構成するために、ＰＣＭからＰＷＭへの変換器３７’の出力とＯＲゲート８２で、論理和が取られる。ＯＲゲート８２への２つの入力信号は、クロック抜き出し回路により同期していると仮定される。結果の信号はスイッチドライバ４５’に送られる。図６を参照して特に記載されていない第１の実施例で記載したこれらの要素は、上述の図４を参照して十分に説明されたので、ここではこれらの要素の更なる記載は不要である。図８のタイミング図では、Ｄ級増幅器３０’の他の実施例が説明される。この実施例は立ち上りエッジ変調を示す。回路は、図６に示した回路を用いて用意に実現できるが、立ち上りエッジ変調のために、鋸歯状波発生器は、図８に示すように立ち上りエッジから減少する鋸歯状波８５を発生する。この実施例では、ＬＳＢ処理回路は、ＰＣＭからＰＷＭへの変換器３７’が、パルスの開始前にトリガをかける前の１クロック周期で有効にされる。ＬＳＢ有効領域は、図８の箱８６により示される。図８から簡単に決められるように、ＬＳＢ回路は、ＤＡＣ４３’の出力が鋸歯状波８５の対応部分よりも大きい時に、活性化される。本発明の方法の面はＤ級増幅器を動作させるためのものである。方法は、パルス符号変調（ＰＣＭ）信号をＫビットの下位ビット（ＬＳＢ）信号とＬビットの上位ビット（ＭＳＢ）信号に分離するステップと、ＬビットのＭＳＢ信号をパルス幅変調（ＰＷＭ）信号に変換するステップと、ＰＷＭ出力制御信号を画定するＫビットのＬＳＢ信号に基づいて、ＰＷＭ信号を比例的に変えるステップとを有する。ＰＣＭ入力信号は、Ｎ−１ビットＰＣＭ振幅信号である。従って、方法は、Ｎビットの２の補数のＰＣＭ入力信号から符号ビット信号とＮ−１ビットの振幅信号を抜き出す、符号と振幅を抜き出すステップと、抜き出された符号ビット信号とＰＷＭ出力制御信号に応答するスイッチドライバを動作させるステップとを有する。Ｄ級増幅器は、パルス符号変調（ＰＣＭ）信号をＫビットの下位ビット（ＬＳＢ）信号とＬビットの上位ビット（ＭＳＢ）信号に分離する分離回路と、ＬビットのＭＳＢ信号をパルス幅変調（ＰＷＭ）信号に変換するＰＣＭ−ＰＷＭ変換器と、ＰＷＭ出力制御信号を画定するＫビットのＬＳＢ信号に基づいて、ＰＣＭ− ＰＷＭ変換器からのＰＷＭ信号を比例的に変えるＬＳＢ処理器を有する。ＰＣＭ入力信号は、Ｎ−１ビットのＰＣＭ振幅信号でもよい。増幅器は、Ｎビットの２の補数のＰＣＭ入力信号から、符号ビット信号とＮ−１ビットの振幅信号を抜き出す、符号及び振幅抜き出し回路も有する。クラスＤ増幅器はまた、極性を時間通りに制御するために、抜き出した符号ビット信号とＰＣＭ出力制御信号に応答するスイッチドライバを有する。ＰＣＭ−ＰＷＭ変換器は、対称なＰＣＭ−ＰＷＭ変換器、立ち上りエッジＰＣＭ−ＰＷＭ変換器及び、立下りエッジＰＣＭ−ＰＷＭ変換器でもよい。

Claims

【特許請求の範囲】１．Ｎビットの２の補数のパルス符号変調（ＰＣＭ）入力信号を受信する入力手段と、Ｎビットの２の補数のＰＣＭ入力信号から符号ビット信号とＮ−１ビットの振幅信号を抜き出す、符号と振幅の抜き出し手段と、Ｎ−１ビットの振幅信号をＫビットの下位ビット（ＬＳＢ）信号とＬビットの上位ビット（ＭＳＢ）信号に分離する分離手段と、ＬビットのＭＳＢ信号をパルス幅変調（ＰＷＭ）信号に変換するＰＣＭからパルス幅変調（ＰＷＭ）への変換器と、ＰＷＭ出力制御信号を画定するＫビットのＬＳＢ信号に基づいて、前記ＰＣＭからＰＷＭへの変換器からのＰＷＭ信号を比例的に変えるＬＳＢ処理手段と、抜き出された符号ビット信号とＰＷＭ出力制御信号とに応答するスイッチドライバとを有するＤ級増幅器。２．前記ＰＣＭからＰＷＭへの変換器は、対称なＰＣＭからＰＷＭへの変換器であり、前記ＬＳＢ処理手段は、前記対称なＰＣＭからＰＷＭへの変換器と共同して動作する手段を有する請求項１記載のＤ級増幅器。３．前記ＰＣＭからＰＷＭへの変換器は、立ち下りエッジのＰＣＭからＰＷＭへの変換器であり、前記ＬＳＢ処理手段は、前記立ち下りエッジのＰＣＭからＰＷＭへの変換器と共同して動作する手段を有する請求項１記載のＤ級増幅器。４．前記ＰＣＭからＰＷＭへの変換器は、立ち上りエッジのＰＣＭからＰＷＭへの変換器であり、前記ＬＳＢ処理手段は、前記立ち上りエッジのＰＣＭからＰＷＭへの変換器と共同して動作する手段を有する請求項１記載のＤ級増幅器。５．前記ＬＳＢ処理手段は、鋸歯状波信号を発生する鋸歯状波発生器と、ＫビットのＬＳＢ信号に関連した信号をアナログ信号に変換するディジタルアナログ変換器（ＤＡＣ）と、鋸歯状波信号とアナログ信号の比較に基づいて、しきい値信号を生成するコンパレータとを有し、更に前記ＬＳＢ処理手段は、しきい値信号とＰＷＭ信号に基づいてＰＷＭ出力制御信号を生成する”ＯＲ” ゲートを有する論理手段とを有する請求項１記載のＤ級増幅器。６．前記鋸歯状波発生器に接続された基準クロックと、その同期変換のために、前記鋸歯状波発生器と前記ＰＣＭからＰＷＭへの変換器との間に機能的に接続されたクロック抜き出し手段と、前記ＰＣＭからＰＷＭへの変換器は、前記論理手段により使用される第１の許可信号を生成する第１の許可手段を有し、前記ＬＳＢ処理手段は、ＫビットのＬＳＢ振幅信号を２で割る、２で除算する手段を有し、前記２で除算する手段と前記ＤＡＣとの間に接続された２の補数手段と、前記２の補数手段は、キャリー出力を有し、前記論理手段は、キャリー出力に接続された第１のインバータを有し、好ましくは、前記ＰＣＭからＰＷＭへの変換器は、前記２の補数手段と前記論理手段とに結合された、第２の許可信号を生成する許可手段を有し、前記論理手段は第２の許可信号を受信する第２のインバータを有する請求項５記載のＤ級増幅器。７．前記スイッチドライバは抜き出された符号ビット信号に応答する、制御できる極性を有し、前記スイッチドライバは、前記スイッチドライバに接続された少なくとも１つのパワースイッチが、ＰＷＭ出力制御信号に遅れずに応答する請求項１記載のＤ級増幅器。８．パルス符号変調（ＰＣＭ）信号をＫビットの下位ビット（ＬＳＢ）信号とＬビットの上位ビット（ＭＳＢ）信号に分離する分離手段と、ＬビットのＭＳＢ信号をパルス幅変調（ＰＷＭ）信号に変換するＰＣＭからパルス幅変調（ＰＷＭ）への変換器と、ＰＷＭ出力制御信号を画定するＫビットのＬＳＢ信号に基づいて、前記ＰＣＭからＰＷＭへの変換器からのＰＷＭ信号を比例的に変えるＬＳＢ処理手段とを有し、ＰＣＭ入力信号は、Ｎ−１ビットＰＣＭ振幅信号であり、Ｎビットの２の補数のＰＣＭ入力信号から符号ビット信号とＮ−１ビットの振幅信号を抜き出す、符号と振幅の抜き出し手段を有し、スイッチドライバは、抜き出された符号ビット信号とＰＷＭ出力制御信号に応答し前記スイッチドライバは抜き出された符号ビット信号に応答する、制御可能な極性を有し、前記スイッチドライバは、ＰＷＭ出力制御信号に遅れずに応答するＤ級増幅器。９．Ｎビットの２の補数のＰＣＭ入力信号から符号ビッ信号とＮ−１ビットの振幅信号を抜き出す、符号と振幅の抜き出し手段と、Ｎ−１ビットの振幅信号をＫビットの下位ビット（ＬＳＢ）信号とＬビットの上位ビット（ＭＳＢ）信号に分離する分離手段と、ＬビットのＭＳＢ信号をパルス幅変調（ＰＷＭ）信号に変換するＰＣＭからパルス幅変調（ＰＷＭ）への変換器と、ＰＷＭ出力制御信号を酉定するＫビットのＬＳＢ信号に基づいて、前記ＰＣＭからＰＷＭへの変換器からのＰＷＭ信号を比例的に変えるＬＳＢ処理手段と、前記ＬＳＢ処理手段は、鋸歯状波信号を発生する鋸歯状波発生器と、ＫビットのＬＳＢ信号に関連した信号をアナログ信号に変換するディジタルアナログ変換器（ＤＡＣ）と、鋸歯状波信号とアナログ信号の比較に基づいて、しきい値信号を生成するコンパレータとを有し、しきい値信号とＰＷＭ信号とに基づいてＰＷＭ出力制御信号を生成する論理手段と、その同期変換のために、前記鋸歯状波発生器と前記ＰＣＭからＰＷＭへの変換器との間に機能的に接続されたクロック抜き出し手段と、抜き出された符号ビット信号とＰＷＭ出力制御信号に応答するスイッチドライバと、前記ＰＣＭからＰＷＭへの変換器は、対称なＰＣＭからＰＷＭへの変換器であり、前記ＬＳＢ処理手段は、前記対称なＰＣＭからＰＷＭへの変換器と共同して動作する手段を有し、好ましくは、前記ＰＣＭからＰＷＭへの変換器は、立ち下りエッジのＰＣＭからＰＷＭへの変換器であり、前記ＬＳＢ処理手段は、前記立ち下りエッジのＰＣＭからＰＷＭへの変換器と共同して動作する手段を有するＤ級増幅器。１０．パルス符号変調（ＰＣＭ）信号をＫビットの下位ビット（ＬＳＢ）信号とＬビットの上位ビット（ＭＳＢ）信号に分離するステップと、ＬビットのＭＳＢ信号をＰＷＭ信号に変換するステップと、ＰＷＭ出力制御信号を画定するＫビットのＬＳＢ信号に基づいて、ＰＷＭ信号を比例的に変えるステップとを有し、ＰＣＭ入力信号は、Ｎ−１ビットＰＣＭ振幅信号であり、Ｎビットの２の補数のＰＣＭ入力信号から符号ビット信号とＮ−１ビットの振幅信号を抜き出すステップを更に有し、抜き出された符号ビット信号とＰＷＭ出力制御信号に応答するスイッチドライバを動作させるステップとを有するＤ級増幅器を動作させる”Ｙ”方法。１１．変換器ステップはＬビットのＭＳＢ信号をＰＷＭ信号に対称に変換し、変換器ステップは立ち下りエッジ変換を用いて変換し、及び、好ましくは、変換器ステップは立ち上りエッジ変換を用いて変換することを有する請求項１０記載の方法。