JP2001500329A - コプレーナ帯域通過フィルタ - Google Patents

Abstract

(57)【要約】 コプレーナ帯城通過フィルタ（１０）は、ギャップ（１６）によって互いに分離され直列に配置された第１および第２の導電セグメント（１８、１９）を少なくとも有する中心線路（１５）を有する。中心セグメントの両側には、第１および第２のセグメントからの帰還電流を結合するための共振器（３０、３１）が備えられている。導電部材（４０、４１）が共振器および中心線路の互いに反対側に設けられている。この導電部材は、導電ストリップあるいは導電平面（２７０）を含むようにできる。また、導電ストリップあるいは導電平面に帯域通過素子（５０、６０）を設けてスプリアス通過帯域周波数を低減あるいは消滅させるようにすることができる。

Description

【発明の詳細な説明】 コプレーナ帯域通過フィルタ 発明の属する技術分野 本発明は、帯域通過フィルタに関し、さらに詳しくは、帯域通過フィルタにお げるスプリアス通過帯域周波数の低減、およびその他の望ましくない特性を改良 する技術に関する。 発明の背景 マイクロ波集積回路（ＭＩＣ）およびモノリシックマイクロ波集積回路（ＭＭ ＩＣ）に用いるための帯域通過フィルタとして、リン他が１９９５年にＩＥＥＥ に発表した論文「コプレーナ導波路帯域通過フィルタ：ブリックウオールリボン 型フィルタの設計」において提案したブリックウオールリボン（ＲＢＷ）型フィ ルタが知られている。 ＲＢＷコプレーナ導波路（ＣＰＷ）フィルタは、２つの接地平面の中央に中心 線路を配置し、その中心線路の一部に４分の１波長開放端スタッブ導体を具備さ せ、この４分の１波長開放端スタッブ導体のそばに４分の１波長開放端スタッブ 共振器を配置したものである。 リン他によるＲＢＷ−ＣＰＷフィルタは、直列および並列接続が容易にできる こと、貫通孔を必要としないこと、基板の厚さに対する依存性が少ないこと、お よび分散が小さいことが、従来のマイクロストリップフィルタと比較して、優れ た点である。このような長所を有する一方、リン他による設計の欠点は、スプリ アス通過帯域が生じ、また、接地平面の長さが４分の１波長となるような周波数 の倍数に相当する周波数においてモーディングが起こり、これによっ て、これらの周波数において著しい利得の低下が起こることである。 従来のコプレーナ素子のさらに他の欠点は、基板面積の大半にわたって形成さ れた広い接地平面を必要とすることである。 発明の大要 上記に鑑み、本発明の目的は、小型のコプレーナ帯域通過フィルタを提供する ことである。 本発明の他の目的は、スプリアス通過帯域周波数を低減した、あるいは消滅さ せたコプレーナ帯域通過フィルタを提供することである。 本発明のさらに他の目的は、コプレーナストリップ構造を用いることによって 、小型で、しかも、モーディングがない通過帯域フィルタを実現することである 。 本発明のさらに他の目的は、上記のようなコプレーナストリップ構造による帯 域通過素子を用いることによって、スプリアス通過帯域周波数を低減あるいは消 滅させることである。 本発明のさらに他の目的は、従来の導電平面を用いた帯域通過フィルタにおい て、改良された帯域通過フィルタ特性を実現することである。 本発明のこれらの目的、あるいはその他の関連する目的は、以下に述べるコプ レーナ帯域通過フィルタを用いることによって達成される。 本発明の一つの態様によれば、ＣＰＷストリップ構造を用いた、小型で、必要 とする材料が少なくてすみ、かつ、モーディングを生じないコプレーナ帯域通過 フィルタが実現される。 本発明の他の実施例によれば、信号帰還導電部材が帯域通過素子を含む帯域通 過フィルタが提供される。ここで、導電部材は、ＣＰＷストリップであっても、 あるいは、従来の導電面を用いた構成でも、どちらでもよい。ストリップ の幅は、好適には、フィルタの設計周波数より高い周波数の４分１波長と等しく なるようにする。帯域通過素子は、好適にはキャパシタであり、さらに好適には 、分布キャパシタである。 フィルタは、中断中心導体を有し、該中心導体の側には、少なくとも１つの共 振器が設けられている。帯域通過素子を、上記共振器中に具備するようにするこ ともできる。 本発明の上記のおよび関連する利点と特徴は、以下の詳細な説明を図面ととも に読むことによってより明白となるであろう。 図面の簡単な説明 図１は、本発明によるコプレーナ帯域通過フィルタの図である。 図２は、本発明による、共振器内に帯域通過素子を有するコプレーナ帯域通過 フィルタの部分図である。 図３は、従来のＣＰＷ構造に形成した本発明によるコプレーナ帯域通過フィル タの部分図である。 詳細な説明 本発明はマイクロ波集積回路（ＭＩＣ）、モノリシックマイクロ波集積回路（ ＭＭＩＣ）、およびマルチチップ・モジュール（ＭＣＭ）あるいはマルチチップ 集積回路（ＭＣＴＣ）に適用可能である。本発明は、特に、マイクロ波とミリ波 において用いるのに適しているが、その他の周波数においても、直接にスケーリ ングして用いることもできる。 図１に、本発明による、コプレーナ導波路（ＣＰＷ）帯域通過フィルタ１０を 示す。 このフィルタ１０は、ここでは中心線路と呼ぶ中心プリントパターン１５を 有している。この中心線路１５は、ギャップ１６によって第１のセグメント１８ および第２のセグメント１９に分離されている。第１のセグメント１８の幅は、 入力コプレーナ導波路（ＣＰＷ）伝送路６１との接続部であるベース２０の幅よ りも狭い。同様に、第２のセグメント１９の幅は、出力ＣＰＷ伝送路６２との接 続部であるベース２１の幅よりも狭い。第１および第２のセグメントのそれぞの 長さは、好適には、ほぼ設計波長の４分の１となるようにする。ギャップ１６の 幅と長さは、フォトリソグラフィ技術の公差に依存している。セグメント１８お よび１９を、ＣＰＷ伝送路との接続部分からギャップ１６にかけて狭くすること によって、インピダンスを所望の値に高めることができる。用途によっては、こ れらのセグメント１８、１９の形状および幅を狭くせずに一定のままとすること も可能であり、その場合には、インピダンス変換は起こらない。 中心線路１５の両側には、一対の共振器３０、３１が配置される。これらの共 振器３０、３１は、望ましくは、その中心位置がギャップ１６に対応するように 配置される。また、好適には、各共振器の長さを、設計波長のほぼ２分の１とす る。 導電部材４０が、共振器３０の近くの中心線路１６とは反対側に、一般には、 共振器３０に対して平行となるように間を隔てて配置される。また、導電部材４ １が、共振器３１の近くの中心線路１６とは反対側に、好適には、共振器３１に 対して平行となるように間を隔てて配置される。導電部材４０、４１は、ＣＰＷ ストリップ伝送線６１、６２の導電ストリップの部分に接続され、この一部を形 成する。また、導電部材４０、４１は、ボンディンブワイヤ４２によって電気的 に接続されている。従来の導電平面の代わりに導電ストリップを用いることによ って、小型化および材料の低減が達成され、さらにモーディングの発生を防止す ることができる。好適には、導電部材４０、４１およびこれら に接続されたストリップの幅は、フィルタの設計周波数より高い周波数の４分１ 波長と等しくなるように選ばれる。各セグメント１８、１９および導電部材４０ 、４１と共振器との間隔によって、フィルタの帯域幅を規定する容量比が決まる 。 各導電部材４０、４１は、帯域通過フィルタ１０の周波数応答をより正確に調 節するための帯域通過素子５０、６０をそれぞれ含む。好適には、帯域通過素子 ５０、６０は、その中心位置がギャップ１６の位置と対応するように導電部材内 に形成される（すなわち、共振器３０、３１によって第１のセグメント１８から 第２のセグメント１９へ電流が結合される位置に帯域通過素子５０、６０が設け られる）。さらには、帯域通過素子５０、６０は好適にはキャパシタとして構成 される。この場合、帯域通過素子５０、６０は理論的に高域通過素子であり、所 定周波数以下のスプリアス周波数を阻止する。さらに、キャパシタ素子が有する 寄生的インダクタンスによって、所定通過帯域以上の帯域の通過が阻止される。 従って、これらのキャパシタは、帯域通過素子として機能する。 図１の実施例では、帯域通過素子は、３つの互いに結合された線路からなる分 布キャパシタの形で実現されているが、その他の分布キャパシタを用いるように することも可能である。例えば、２本の互いに結合された線路からなるもの、イ ンターディジタル形状としたもの、あるいは、傾斜直線あるいは非直線形状とし たものなどを用いることが可能である。ここで、設計基準となるのは、いかにし て、基板の最小の面積内に必要な容量を適当な形状に形成するかということであ る。 さらに、その他のキャパシタ素子、例えば、チップマウント型平行板キャパシ タや、逆ダイオードなどを帯域通過素子５０、６０として用いることも可能であ る。ただし、プレーナ構造型の帯域通過素子の方が、素子を取り付けるた めの工程が必要でないので望ましい。 上記のフィルタ１０の構成要素は、例えば金などの適当な導電性材料を用いて 、ＢｅＯ、ＡＩＮ、ＧａＡｓなどの適当な誘電体材料からなる基板上に形成され る。 フィルタ１０、および以下に述べるフィルタ１１０、２１０は、好適には、当 該技術において知られている電界解析ソフトウェア、例えば、カリフォルニア州 サンフランシスコのジーランド・ソフトウェア社によるソフトウェアを用いて設 計される。 従来のＣＰＷ接地平面を用いた場合には、接地平面の長さが４分の１波長とな るような周波数の倍数に相当する周波数においてモーディングが起こり、そのた めに、これらの周波数において著しい利得の低下が起こり得る。ＣＰＷストリッ プ構造を用いることによって、このような問題を解決することができる。ＣＰＷ ストリップ伝送路６０、６１の非中心線路導体ストリップの幅は、フィルタの設 計周波数よりも十分に高い周波数の４分の１に対応するようにすることが望まし い。例えば、フィルタ１０を６０ＧＨｚで動作するように設計するには、ストリ ップの幅を１５０ＧＨｚ以上の周波数の波長の４分１となるようにする。 フィルタ１０は、次のように動作する。まず、ＡＣ電流が入力ＣＰＷ中心線路 ５５を介して第１のセグメント１８へ伝搬する。この電流は、中心線路のギャッ プ１６によって遮られ、これ以上先には伝搬しない。ただし、共振器３０、３１ と結合するのに適した周波数の電流は、共振器３０、３１と結合することによっ てさらに伝搬する。 すなわち、セグメント１８から共振器３０、３１に結合した電流は、共振器３ ０、３１に沿って第１のセグメント１８との結合領域からセグメント１９との結 合領域へ向かって伝搬する。共振器３０、３１に電流が流れることによっ て、導電部材４０、４１にそれぞれ対応する電流が誘起される。第２のセグメン ト１９に結合した電流は出力ＣＰＷ中心線路５６へ伝搬する。 コンピュータ電界解析および実験的に、導電部材４０、４１の中央における電 流密度を低減することによって、スプリアス通過帯域周波数をなくすことができ ることがわかっている。この電流密度の低減は、帯域通過素子５０、６０を用い て導電部材４０、４１を流れるＡＣ電流の帯域を制限することによって実現でき る。帯域通過素子５０、６０は、好適には、導電部材４０、４１におけるギャッ プ１６に対応する位置に形成される。 図１の実施例においては、２つの中心線路セグメントと２つの共振器素子とを 用いたが、中心線路と共振器の構造は、このようなものに限定されず、その他の 構成を用いることもできる。帯域通過素子を導電部材に設けることによる電流密 度の低減は、中心線路および共振器の構成要素の数や構造によらず同じように達 成できる。 図１のフィルタ１０を２個直列に接続することによって、フィルタの帯域外減 衰量を２倍にすることができる。ただし、この場合、帯域内挿入損失も２倍とな ってしまう。その他の実施例 選択された周波数における導電部材の電流密度を低減することによって、スプ リアス周波数通過帯域を望み通りに消滅させることができる。このような電流密 度の低減は、上記のように、導電部材４０、４１に帯域通過素子を設けることに よって達成することができる。導電部材の電流密度の低減は、共振器３０、３１ に帯域通過素子を設けて、導電部材への結合電流を低減するようにすることによ っても実現できる。 図２は、共振器中に設けた帯域通過素子１３２を有するコプレーナ帯域通過 フィルタ１１０の部分図である。図２には、フィルタ１１０のほぼ半分の部分が 示されており、ここに示されていない部分は、図１のフィルタ１０と同様に、中 心線路１１５に対して対称となっている。通過帯域阻止１３２を共振器１３０に 設けることによって、選択された特定の周波数帯域においてのみ、電流が共振器 にそって伝搬するようにし、また、特定の選択された周波数帯域においてのみ、 導電部材１４０への電流の結合が起こるようにする。なお、フィルタ１１０に、 帯域通過素子１５０を設けても、あるいは設けなくともどちらでもよい。 また、素子１３２を３つの互いに結合された分布キャパシタによって実現した が、上記のように、その他の構成、あるいは、その他の帯域通過素子を用いるこ とも可能である。 図１および図２を用いて説明した上記のフィルタの実施例においては、ＣＰＷ ストリップ構造を用いたが、本発明は、これに限定されずに、広い接地面を有す ることを特徴とする従来のＣＰＷ構造を用いることも可能である。 図３は、従来のＣＰＷ構造を用いた本発明のコプレーナ帯域通過フィルタ２１ ０の部分図である。図１には、フィルタ２１０のほぼ半分の部分が示されており 、ここに示されていない部分は、図示の部分と中心線路２１５に対して対称とな っている。 このフィルタ２１０は、従来構造の接地平面２７０を有する。この接地平面２ ７０は広い面積を有するために、図３に割り当てられた面積内には描ききれない ので、図３では、波線によって破断して示されている。接地平面２７０は開口２ ７１を有し、この開口によって導電部材２４０が規定されている。開口２７１は 、中心線路２１５に対して直角方向の長さが、設計波長のおよそ４分の１以上と なるように形成される。開口２７１を設けることによって、実質的に電流を帯域 通過素子２５０を有する導電部材２４０中を流すようにすること ができ、これによって、接地平面内のスプリアス周波数の短絡路を低減あるいは 消滅させることができる。フィルタ１０と比較して、フィルタ２１０は、より狭 い動作帯域を有する。 帯域通過素子２５０は、図１の帯域通過素子５０、６０と同様にして構成され る。共振器２３０は、図１の共振器３０と同様の機能を有する。 本発明を具体的な実施例に基づいて以上に説明したが、本発明は、さらに変形 が可能であり、上記の本発明の特徴に実質的に基づくいかなる変形、使用、適合 も添付の請求範囲内において本発明の範囲に含まれるものである。また、本発明 が係わる技術分野において既知のあるいは慣例的に実施されている技術を用いて 本発明を変形したものも本発明の範囲に含まれるものである。

Claims (1)

1. 【特許請求の範囲】 １．基板と、 上記基板上に形成され、互いに分離して直列に配置された第１および第２の導 電セグメントを少なくとも有する、中心線路と、 上記中心線路から間隙をおいて上記基板上に形成され、上記第１および第２の セグメントからの電流が結合するようになされた、少なくとも第１の共振器と、 上記基板上の上記中心線路および共振器とは反対側に形成された第１および第 ２の信号帰還導電ストリップ とを具備することを特徴とする帯域通過フィルタ。 ２．上記第１および第２の導電ストリップ内にそれぞれ形成された第１および 第２の帯域通過素子をさらに具備することを特徴とする請求項１に記載のフィル タ。 ３．上記帯域通過素子がキャパシタを有することを特徴とする請求項２に記載 のフィルタ。 ４．上記キャパシタが分布キャパシタを含むことを特徴とする請求項３に記載 のフィルタ。 ５．上記基板上の上記中心線路に対して上記第１の共振器とは反対側に形成さ れた第２の共振器をさらに具備し、上記第１および第２の共振器がそれぞれ上記 第１および第２の導電ストリップの間に形成されていることを特徴とする請求項 １に記載のフィルタ。 ６．上記第１の導電セグメントが、ＣＰＷの中心線路と結合する第１の端部と 、上記第２の導電部に隣接する第２の端部とを有し、 上記第１の端部の幅を上記第２の端部の幅よりも広く形成し、これによってイ ンピダーンス変換を行うようにしたことを特徴とする請求頃１に記載のフィルタ 。 ７．上記共振器が帯域通過素子を含むことを特徴とする請求項１に記載のフィ ルタ。 ８．上記導電ストリップの幅が、上記フィルタの設計周波数よりも大きな周波 数の４分の１波長となるようにしたことを特徴とする請求項１に記載のフィルタ 。 ９．基板と、 上記基板上に形成され、互いに分離して直列に配置された第１および第２の導 電セグメントを少なくとも有する、中心線路と、 上記中心線路から間隙をおいて上記基板上に形成され、上記第１および第２の セグメントからの電流が結合するようになされた、少なくとも第１の共振器と、 上記基板上の上記共振器の近傍に形成された少なくとも第１の信号帰還導電部 材と、 上記第１の導電部材中に設けられた第１の帯域通過素子と を具備することを特徴とするコプレーナ帯域通過フィルタ。 １０．上記基板上の上記中心線路に対して上記第１の共振器とは反対側に形成 された第２の共振器をさらに具備することを特徴とする請求項９に記載のフィル タ。 １１．上記基板上の上記第２の共振器の近傍に形成された第２の信号帰還導電 部材をさらに具備し、上記第１および第２の信号帰還導電部材が上記中心線路に 関して互いに反対側でかつ上記共振器よりも外側に形成されていることを特徴と する請求項１０に記載のフィルタ。 １２．上記第２の導電部材が第２の帯域通過素子を有することを特徴とする請 求項１１に記載のフィルタ。 １３．上記第１および第２の帯域通過素子がキャパシタであることを特徴とす る請求項１２に記載のフィルタ。 １４．上記第１の共振器が、帯域通過素子を含むことを特徴とする請求項９に 記載のフィルタ。 １５．上記第１の導電部材が導電ストリップを含むことを特徴とする請求項９ に記載のフィルタ。 １６．上記第１の導電部材が、従来のＣＰＷ導電平面の第１の部分を含むこと を特徴とする請求頃９に記載のフィルタ。 １７．ＣＰＷ平面の上記第１の部分が、その内部に開口を規定するように構成 され、該開口の上記中心線路と直交する方向の上記第１の導電部材からの長さが 設計波長の少なくとも４分の１であることを特徴とする請求項１６に記載のフィ ルタ。 １８．基板と、 上記基板上に形成され、ギャップによって互いに分離され直列に配置された第 １および第２の導電セグメントを少なくとも有する、中心線路と、 上記基板上の、上記中心線路に関して互いに反対側に、実質的に互いに平行と なるように形成され、上記第１および第２のセグメントからの電流が結合するよ うになされた、第１および第２の共振器素子と、 上記基阪上の、上記中心線路に関して互いに反対側にかつ上記共振器の外側に 、上記共振器から間隙をおいてかつ実施的に平行となるように形成された、第１ および第２の導電ストリップと、 上記第１および第２の導電ストリップ内にそれぞれ形成された第１および第２ の帯域通過素子と を具備したことを特徴とするコプレーナ帯域通過フィルタ。 １９．上記帯域通過素子がキャパシタを有することを特徴とする請求項１８に 記載のフィルタ。 ２０．上記第１および第２の導電ストリップのそれぞれの幅が、上記フィルタ の設計周波数よりも高い周波数の４分の１波長であることを特徴とする請求項１ ８に記載のフィルタ。