JP2001358339A - 絶縁ゲートバイポーラトランジスタを備えた半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 ラッチアップ耐量が高く、常態時には低オン
電圧で動作する絶縁ゲートバイポーラトランジスタを備
えた半導体装置を提供すること。 【解決手段】 本例のＩＧＢＴ１００は、低い閾値電圧
Ｖ_ＴＨ１ を持つｐｎｐ型の第１のＩＧＢＴ１と高い閾
値電圧Ｖ_ＴＨ２ を持つｐｎｐ型の第２のＩＧＢＴ２と
を並列接続した複合ＩＧＢＴである。第２のＩＧＢＴ２
の閾値電圧Ｖ_{ＴＨ ２} は第１のＩＧＢＴ１の閾値電圧Ｖ
_ＴＨ１ に比して１Ｖオーダで高く設定されている。Ｉ
ＧＢＴ１００の閾値電圧が第１のＩＧＢＴの閾値電圧に
合致しているので、オン電圧は上昇しない。負荷短絡時
には第１のＩＧＢＴ１よりは飽和コレクタ電流の電流値
が下がるので、負荷短絡耐量が向上する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、絶縁ゲートバイポ
ーラトランジスタ（ＩＧＢＴ）を備えた半導体装置に関
する。

【０００２】

【従来の技術】大電流容量及び低飽和電圧（低オン電
圧）のスイッチング半導体装置として、伝導度変調型ト
ランジスタとも称される絶縁ゲートバイポーラトランジ
スタ（ＩＧＢＴ）が知られている。従来、このｐｎｐ型
のＩＧＢＴの半導体構造は、図１６に示すように、裏面
にコレクタ電極１が接続されたｐ^＋ 型のコレクタ層
（少数キャリア注入層）２と、このコレクタ層２の上に
積層されたｎ^＋ 型のバッファ層３と、バッファ層３の
上にエピタキシャル成長により形成されたｎ⁻ 型の伝
導度変調層（ｎベース）４と、この伝導度変調層４の表
面にゲート絶縁膜５を介して形成されたポリシリコン製
のゲート電極６と、このゲート電極６をマスクとして用
いてセルフアライン法により伝導度変調層４の表面にウ
ェル状に形成されたｐ型のエミッタ層（ｐベース）７
と、エミッタ層７の上に形成されたアルミニウム製のエ
ミッタ電極８を用いて導入形成されたウェル状のｎ^＋
型のソース層９とを有している。

【０００３】このような縦型ＤＭＯＳ構造のＩＧＢＴに
おいては、エミッタ電極８に対し正の電位がゲート電極
６に印加されると、ゲート電極６の直下のチャネル拡散
層（バックゲート）としてのｐ型のエミッタ層７の表面
に反転層のｎチャネルが形成され、このチャネルを介し
てエミッタ電極８，ソース層９から電子（ｎ⁻ 型の伝
導度変調層４の多数キャリア）が伝導度変調層４に注入
される。これに呼応して、コレクタ層２から正孔（ｎ
⁻ 型の伝導度変調層４の少数キャリア）が伝導度変調
層４に注入されるため、伝導度変調層４の電気伝導度は
急激に上昇し、ｐｎｐトタンジスタがターンオンし、大
電流が流れて低オン電圧（低コレクタ・エミッタ間電
圧）となる。

【０００４】ところで、負荷短絡時等においては、エミ
ッタ層７のうちソース層９の真下部を介してエミッタ電
極８へ流れるホール電流Ｉ_Ｈ が急増してソース層９の
真下部分の拡散抵抗（ｐベース抵抗）ｒ_Ｂ の電圧降下
が増大すると、ｐ型のエミッタ層７とｎ^＋ 型のソース
層９とのｐｎ接合が順バイアスされてしまい、寄生トラ
ンジスタ（ｎ⁻ 型の伝導度変調層４，ｐ型のエミッタ
層７，ｎ^＋ 型のソース層９から成るｎｐｎ型トランジ
スタ）のラッチアップが起こり易い。このため負荷短絡
の破壊耐量（ラッチアップ耐量）が低い。

【０００５】ここに、ラッチアップ耐量を向上させるた
めには、上記寄生ｎｐｎ型トランジスタの電流増幅率ｈ
_ＦＥを下げることが有効である。そのためには、ｐ型の
エミッタ層７の不純物濃度を下げるか、又はｎ^＋ 型の
ソース層９の不純物濃度を下げることが必要である。前
者の場合、却ってエミッタ層７内の拡散抵抗ｒ_Ｂ が高
くなり不都合である。後者の場合、ソース層９とエミッ
タ電極８とのコンタクト抵抗がそのまま上昇してしま
う。

【０００６】そこで、負荷短絡時等でのラッチアップ耐
量を増大させる構造として、図１７に示す構造が提案さ
れている。まず、図１７（ａ）に示すＩＧＢＴ構造は、
ゲート電極６のゲート幅（チャネル幅）方向に走るスト
ライプ状のソース層９にエミッタ電極８が直接接触して
いるのではなく、ソース層９から櫛歯状に延び出た複数
の分岐部９ａにエミッタ電極８が導電接触しており、各
分岐部９ａの狭窄部分には拡散抵抗ｒ_Ｓ が寄生してい
る。

【０００７】このように、ソース層９とエミッタ電極８
との間に拡散抵抗ｒ_Ｓ が等価的に介在したＩＧＢＴ半
導体構造では、負荷短絡時などにエミッタ層７のうちソ
ース層９の真下部を介してエミッタ電極８へ流れるホー
ル電流Ｉ_Ｈ が急増して拡散抵抗ｒ_Ｂ の電圧降下が増
大しても、それと同時にソース層９を流れる電子電流Ｉ
_Ｅ の方も急増して拡散抵抗ｒ_Ｓ の電圧降下も増大す
るようになっているため、両拡散抵抗の電圧降下の拮抗
により、エミッタ層７とソース層９のｐｎ接合が順バイ
アスされ難なり、寄生ｎｐｎ型トランジスタのラッチア
ップが起こり難くなる。このため、負荷短絡の破壊耐量
が上がる。

【０００８】他方、図１７（ｂ）に示すＩＧＢＴ構造
は、ゲート電極６のゲート幅（チャネル幅）方向に離散
的に島状の複数のソース層９ｂを形成し、これらに跨が
るようにエミッタ電極８を形成した構造となっており、
部分チャネル形構造と称されている。この部分チャネル
形構造では、ゲート電極６直下のチャネルに対してソー
ス層９ｂ間の間抜き箇所の部分だけエミッタ電極８と導
通がないので、結果的に図１７（ａ）の構造と同様に、
ソース層９ｂとエミッタ電極８との間に拡散抵抗ｒ_Ｓ
が寄生している。かかる構造でも、拡散抵抗の電圧降下
の拮抗により、負荷短絡の破壊耐量が向上する。

【０００９】

【発明が解決しようとする課題】しかしながら、図１７
（ａ），（ｂ）に示すＩＧＢＴ構造にあっても、次のよ
うな問題点がある。

【００１０】即ち、負荷短絡時等の過電圧期のみに着目
すれば、ソース層９の拡散抵抗ｒ_Ｓ による電圧降下の急
増によりラッチアップ耐量を増やすには有効的であるも
のの、通常のオン状態（非過電圧期）では拡散抵抗ｒ
_Ｓ に電子電流が流れてその電圧降下が持続しているた
め、当然のことながら、オン電圧（飽和コレクタ電圧）
Ｖ_{ＣＥ（ｓａｔ）} が高くなってしまい、オン損失が増
大する。

【００１１】そこで、上記問題点に鑑み、本発明の課題
は、半導体構造又は電気的特性を改善することにより、
ラッチアップ耐量が高く、常態時には低オン電圧で動作
する絶縁ゲートバイポーラトランジスタを備えた半導体
装置を提供することにある。

【００１２】

【課題を解決するための手段】上記課題を解決するた
め、本発明の回路的手段としては、ゲート電圧により電
流制御される第１導電型の第１のＩＧＢＴと、第１のＩ
ＧＢＴに対し並列接続しており、上記ゲート電圧により
電流制御される第１導電型の第２のＩＧＢＴとをモノリ
シックとして有し、第２のＩＧＢＴの閾値電圧Ｖ
_ＴＨ２ が第１のＩＧＢＴの閾値電圧Ｖ_ＴＨ１ に比し
て１Ｖオーダで高く設定されて成ることを特徴とする。
この複合ＩＧＢＴの閾値電圧は第１のＩＧＢＴの低い閾
値電圧に合致しているので、通常オン・オフ動作には何
ら支障がなく、オン電圧は上昇しない。また、負荷短絡
時には第１のＩＧＢＴ１よりは飽和コレクタ電流の電流
値が下がるので、負荷短絡耐量が向上する。

【００１３】また、本発明は、第１のＩＧＢＴのオン抵
抗が第２のＩＧＢＴのオン抵抗よりも高く設定されて成
る態様を採用できる。ＩＧＢＴ１の相互コンダクタンス
がＩＧＢＴ２のそれよりも小さいので、複合ＩＧＢＴは
負荷短絡時の過電流を抑制することができる。

【００１４】

【発明の実施の形態】〔第１の実施形態〕図１は本発明
の第１の実施形態に係るＩＧＢＴ半導体構造を示す断面
図である。

【００１５】本例のＩＧＢＴ半導体構造はｐｎｐ型であ
り、裏面にコレクタ電極１が接続されたｐ^＋ 型のコレ
クタ層（少数キャリア注入層）２と、このコレクタ層２
の上に積層されたｎ^＋ 型のバッファ層３と、バッファ
層３の上にエピタキシャル成長により形成されたｎ⁻
型の伝導度変調層（ｎベース）４と、この伝導度変調層
４の表面に形成されたｐ^＋ 型の深いウェル状の主エミ
ッタ領域（ｐベース）７ａと、伝導度変調層４の表面に
ゲート絶縁膜５を介して形成されたポリシリコン製のゲ
ート電極６と、主エミッタ層７ａのウェル端の表面側浅
部の外側に隣接したｐ型の外接エミッタ領域７ｂと、外
接エミッタ領域７ｂの表面に形成された浅いｎ型のソー
ス領域９Ａと、主エミッタ層７ａの表面でｎ型のソース
領域９Ａに接続して形成されたｎ^＋ 型のソース・コン
タクト領域９Ｂと、このソース・コンタクト領域９Ｂ及
び主エミッタ領域７ａの双方にオーミック接触したアル
ミニウム製のエミッタ電極８とを有している。

【００１６】つまり、図１６に示すＩＧＢＴの従来構造
に対して、本例のＩＧＢＴ構造の新規なところは、従来
のｎ^＋ 型ソース層９を、限定された規模のソース領域
９Ａと、エミッタ電極８とオーミック接触する高濃度の
ソース・コンタクト領域９Ｂに分割した点にある。

【００１７】本例においては、ソース層９Ａがｎ^＋ 型
ではなく、それより低濃度のｎ型となっているため、負
荷短絡時等においてラッチアップし易い寄生トランジス
タ（ｎ⁻ 型の伝導度変調層４，ｐ型の外接エミッタ層
７ｂ，ｎ型のソース領域９Ａから成るｎｐｎ型トランジ
スタ）の電流増幅率ｈ_ＦＥは、図１６に示す従来構造に
比して低い。このため、ラッチアップ耐量が向上し、負
荷短絡時の破壊耐量が高くなる。ｎ型のソース領域９Ａ
にはｎ^＋ 型のソース・コンタクト領域９Ｂが付帯接続
しているので、コンタクト抵抗は高くならず、低オン電
圧を維持でき、またターンオン速度も遅くならない。

【００１８】更に、本例では、エミッタ層７がＭＯＳ部
のチャネル拡散層を構成するｐ型の外接エミッタ領域７
ｂと、ｐ^＋ 型の主エミッタ領域７ａとに濃度分けされ
ているため、ＭＯＳ部の閾値電圧の変動を招来せずに、
主エミッタ領域７ａの高濃度化により殊にソース・コン
タクト層９Ｂの真下部分の拡散抵抗（ｐベース抵抗）ｒ
_Ｂ の値が低減している。このため、負荷短絡時のホー
ル電流Ｉ_Ｈ による拡散抵抗ｒ_Ｂ の電圧降下が低減
し、外接エミッタ領域９ｂとソース領域９Ａとのｐｎ接
合の順バイアスを抑制でき、ラッチアップが起こり難く
なり、従前に比してラッチアップ耐量が向上する。

【００１９】次に、第１実施形態に係るＩＧＢＴ半導体
構造の製造方法を説明する。

【００２０】まず、図２（ａ）に示す如く、ｐ^＋ 型の
コレクタ層２の上にｎ^＋ 型のバッファ層３が積層され
た半導体基板１０を準備する。次に、そのｎ^＋ 型のバ
ッファ層３の上にエピタキシャル成長によりｎ⁻ 型の
伝導度変調層（ｎベース）４を形成する。次に、初期酸
化処理を行い、ｎ⁻ 型の伝導度変調層４の表面を厚い
シリコン酸化膜１１で覆う。

【００２１】次に、図２（ｂ）に示す如く、フォトリソ
グラフィーによりシリコン酸化膜１１に主エミッタ領域
７ａを形成するための開口１１ａの窓開けを行う。しか
る後、ボロンイオンＢ^＋ のイオン注入を行い、アクセ
プタをドープする。

【００２２】次に、図２（ｃ）に示す如く、ドライブイ
ンを行い、ウェル状のｐ^＋ 型の主エミッタ領域７ａを
拡散形成する。そして、酸化処理を行い、開口１１ａを
厚いシリコン酸化膜１１ｂで覆う。

【００２３】次に、図２（ｄ）に示す如く、フォトリソ
グラフィーにより主エミッタ領域７ａの上のシリコン酸
化膜１１ｂの中央部分をインプラ用マスク１１ｃとして
残す。

【００２４】次に、図２（ｅ）に示す如く、ゲート酸化
処理を施してゲート絶縁膜５を成膜した後、フォトリソ
グラフィーにより隣接の主エミッタ領域７ａ，７ａ間の
上にポリシリコン製のゲート電極６を形成する。

【００２５】次に、図３（ａ）に示す如く、シリコン酸
化膜１１ｃ及びゲート電極６をマスクとして用いたセル
フアラインにより、ボロンイオンＢ^＋ のイオン注入
（チャネル・ドーピング）を行い、アクセプタをドープ
する。しかる後、チャネルドライブを行い、ｐ^＋ の主
エミッタ領域７ａのウェル端の浅部にｐ型領域を拡散さ
せて重ね、そのはみ出し部分として外接エミッタ領域７
ｂを形成する。なお、ｐ ^＋ 型の主エミッタ領域７ａの
ウェル端浅部にｐ型領域が重なるため、主エミッタ領域
７ａの内接エミッタ領域７ｃはｐ^＋＋型に近い高濃度領
域となる。

【００２６】次に、図３（ｂ）に示す如く、シリコン酸
化膜１１ｃ及びゲート電極６をマスクとして用いたセル
フアラインにより、燐又は砒素のドナーを高濃度イオン
注入で施し、主エミッタ領域７ａ及び外接エミッタ領域
７ｂの表層に浅いｎ型ソース層９′を形成する。これに
より、外接エミッタ領域７ｂの表層にはｎ型ソース領域
９Ａが形成されるが、主エミッタ領域７ａの内接エミッ
タ領域７ｃの表層にはｐ^＋ 型領域９Ｂ′が形成され
る。

【００２７】次に、図３（ｃ）に示す如く、フォトリソ
グラフィーによりゲート絶縁膜６の上に層間絶縁膜とし
ての燐ガラス（ＰＳＧ）層１２及びエミッタ電極８のコ
ンタクト穴８ａを形成する。コンタクト穴８ａはちょう
どｐ^＋ 型領域９Ｂ′の上に開口される。しかる後、こ
の燐ガラス層１２及びシリコン酸化膜１１ｃをマスクと
して再度燐又は砒素のドナーを高濃度イオン注入してコ
ンタクト孔８ａに導入し、ｎ型ソース領域９Ａの内側領
域を高濃度化してｎ^＋ 型のソース・コンタクト層９Ｂ
を形成する。燐ガラス層１２直下はｎ型ソース領域９Ａ
のまま残る。

【００２８】次に、シリコン酸化膜１１ｃをエッチング
除去した後、図３（ｄ）に示す如く、アルミニウム製の
エミッタ電極８を形成する。なお、裏面のコレクタ電極
１も形成する。

【００２９】このように本例のＩＧＢＴ構造の製造方法
は、従来の工程に対して、層間絶縁膜の燐ガラス層１２
をマスクとしてエミッタ電極８の形成前のコンタクト穴
８ａにｎ型不純物をドーブする工程を追加するだけで、
ソース領域９Ａを高濃度化せずに高濃度のソース・コン
タクト領域９Ｂを得ることができる。しかも、本製法で
は、ｐ^＋ 型の主エミッタ領域７ａの外に更に高濃度の
ｐ^＋ 型 の内接エミッタ領域７ｃを得ることがで
き，ｐベース抵抗ｒ_Ｂ の低減が一層顕著となる。

【００３０】〔第２の実施形態〕図４は本発明の第２の
実施形態に係るＩＧＢＴ半導体構造を示す拡大斜視図、
図５は図４中のＡ−Ａ′線に沿って切断した断面におい
て表面位置に対する表面濃度の関係を示すグラフであ
る。

【００３１】本例のＩＧＢＴ半導体構造は、第１の実施
形態と同様に、主エミッタ領域７ａの表面の外側に隣接
された外接エミッタ領域７ｂと、その外接エミッタ領域
７ｂの表面に浅く形成されたｎ型ソース領域９Ａと、内
接エミッタ領域７ｃの表面に浅く形成されたｎ^＋ 型ソ
ース・コンタクト領域９Ｂとを有している。そして、ｎ
型ソース領域９Ａとｎ^＋ 型ソース・コンタクト領域９
Ｂとの接続界面には表面までｐ^＋ 型の主エミッタ領域
７ａの櫛歯状の膨出部７ｄが貫通している。従って、膨
出部７ｄ間に挟まれたｎ型ソース領域９Ａの狭窄部には
拡散抵抗ｒ_Ｓが寄生している。ｎ型ソース領域９Ａはゲ
ート絶縁膜６直下で全幅方向に形成されているため、ゲ
ート電極６に正電位が印加されると、ゲート絶縁膜６直
下では全幅チャネルとなり、チャネル抵抗は第１の実施
形態のそれと変わらない。

【００３２】かかる構造では、負荷短絡等の過電流時に
ベース抵抗ｒ_Ｂ のホール電流による電圧降下によって
外接エミッタ領域７ｂの電位が上昇しても、同時に、電
子電流による拡散抵抗ｒ_Ｓ の電圧降下によりｎ型ソー
ス層９Ａの電圧がエミッタ電極８の電圧に比して上昇す
るので、第１の実施形態に比して更に、ｎ型ソース領域
９Ａとｐ型外接エミッタ領域７ｂとのｐｎ接合が順バイ
アスされ難くなり、ラッチアップ耐量の増大を図ること
ができる。ただ、非過電流期（常態オン時）では拡散抵
抗ｒ_Ｓ がオン抵抗として加わるため、第１の実施形態
よりオン抵抗がやや高い。

【００３３】次に、第２の実施形態に係るＩＧＢＴ半導
体構造の製造方法を説明する。

【００３４】まず、第１の実施形態の製造方法と同様
に、図２（ａ）に示す如く、ｐ^＋ 型のコレクタ層２の
上にｎ^＋ 型のバッファ層３が積層された半導体基板１
０を準備し、そのｎ^＋ 型のバッファ層３の上にエピタ
キシャル成長によりｎ⁻ 型の伝導度変調層（ｎベー
ス）４を形成する。そして、初期酸化処理を行い、ｎ⁻
型の伝導度変調層４の表面を厚いシリコン酸化膜１１で
覆う。

【００３５】次に、図６（ａ）に示す如く、フォトリソ
グラフィーによりシリコン酸化膜１１に主エミッタ領域
７ａを形成するための開口１１ｄを窓開けたマスク１１
ｅを形成する。この開口１１ｄは矩形波状の開口縁を有
している。そして、ボロンイオンＢ^＋ のイオン注入を
行い、アクセプタをドープする。ドライブインを行い、
ウェル状のｐ^＋ 型の主エミッタ領域７ａを拡散形成す
る。マスク１１ｅの縁が矩形波状であるため、主エミッ
タ領域７ａのウェル端も矩形波状を呈する。そして、酸
化処理を行い、開口１１ｄを厚いシリコン酸化膜で覆
う。

【００３６】次に、図６（ｂ）に示す如く、フォトリソ
グラフィーにより主エミッタ領域７ａの上の中央部分に
シリコン酸化膜をインプラ用マスク１１ｃとして残す。
そして、ゲート酸化処理を施してゲート絶縁膜５を成膜
した後、フォトリソグラフィーにより隣接の主エミッタ
層７ａを挟んで上にポリシリコン製のゲート電極６を形
成する。

【００３７】次に、図６（ｃ）に示す如く、シリコン酸
化膜１１ｃ及びゲート電極６をマスクとして用いたセル
フアラインにより、ボロンイオンＢ^＋ のイオン注入
（チャネル・ドーピング）を行い、アクセプタをドープ
する。しかる後、チャネルドライブを行い、ｐ^＋ 型の
主エミッタ層７ａのウェル端の浅部にｐ型領域を拡散さ
せて重ね、そのはみ出し部分として外接エミッタ領域７
ｂを形成する。なお、ｐ ^＋ の主エミッタ領域７ａのウ
ェル端浅部にｐ型領域が重なるため、主エミッタ領域７
ａの内接エミッタ領域７ｃはｐ^＋＋型に近い高濃度領域
となる。

【００３８】次に、図７（ａ）に示す如く、シリコン酸
化膜１１ｃ及びゲート電極６をマスクとして用いたセル
フアラインにより、燐又は砒素のドナーを高濃度イオン
注入し、主エミッタ領域７ａ及び外接エミッタ領域７ｂ
の表層に浅いｎ型ソース領域９′を形成する。これによ
り、外接エミッタ領域７ｂの表層にはｎ型ソース領域９
Ａが形成されるが、主エミッタ領域７ａの内接エミッタ
領域７ｃの表層にはｐ ^＋ 型領域９Ｂ′が形成される。

【００３９】次に、図７（ｂ）に示す如く、フォトリソ
グラフィーによりゲート絶縁膜６の上に層間絶縁膜とし
ての燐ガラス（ＰＳＧ）層１２及びエミッタ電極８のコ
ンタクト穴８ａを形成する。コンタクト穴８ａはちょう
どｐ^＋ 型領域層９Ｂ′の上に開口する。そして、燐ガ
ラス層１２の開口端は矩形波状のｐｎ接合面を交互の横
切る位置に設定する。しかる後、この燐ガラス層１２及
びシリコン酸化膜１１ｃをマスクとして再度燐又は砒素
のドナーを高濃度イオン注入してコンタクト孔８ａに導
入し、ｎ型ソース層９の内側領域を高濃度化してｎ^＋
型のソース・コンタクト領域９Ｂを形成する。燐ガラス
層１２直下はｎ型ソース領域９Ａのまま残る。次に、シ
リコン酸化膜１１ｃをエッチング除去した後、図４に示
す如く、アルミニウム製のエミッタ電極８を形成する。
なお、図１に示す如く、裏面のコレクタ電極１も形成す
る。

【００４０】〔第３の実施形態〕図８（ａ）は本発明の
第３の実施形態に係るＩＧＢＴの回路構成を示す回路
図、図８（ｂ）は同ＩＧＢＴのエミッタ・ゲート間電圧
に対する飽和コレクタ電流の関係を示すグラフである。

【００４１】本例のＩＧＢＴ１００は、低い閾値電圧Ｖ
_ＴＨ１ を持つｐｎｐ型の第１のＩＧＢＴ１と高い閾値
電圧Ｖ_ＴＨ２ を持つｐｎｐ型の第２のＩＧＢＴ２とを
並列接続した複合ＩＧＢＴである。第２のＩＧＢＴ２の
閾値電圧Ｖ_ＴＨ２ は第１のＩＧＢＴ１の閾値電圧Ｖ
_ＴＨ１ よりも高く設定されている。ここに、閾値電圧
を高く設定することとは、通常のプロセスによる閾値電
圧の誤差は±０．３Ｖ以内であるが、この誤差範囲より
も遙かに大きく、１Ｖオーダーの差があることを意味す
る。例えば、低い閾値電圧Ｖ_ＴＨ１ は４Ｖで、高い閾
値電圧Ｖ_ＴＨ２は８Ｖに設定される。

【００４２】本例では、第１のＩＧＢＴ１の素子規模と
第２の素子規模とは略同等にしてある。このため、本例
の複合ＩＧＢＴ１００のエミッタ・ゲート間電圧Ｖ_ＧＥ
に対する飽和コレクタ電流Ｉ_Ｃ は、図８（ｂ）に示す
如く、低い閾値電圧Ｖ_ＴＨ１ の第１のＩＧＢＴ１の特性
（一点鎖線）と高い閾値電圧Ｖ_ＴＨ２ の第２のＩＧＢ
Ｔ２の特性（破線）との中間特性（実線）となる。

【００４３】通常、低い閾値電圧Ｖ_ＴＨ１ （４Ｖ）を
持つ第１のＩＧＢＴ１だけを作り込んだＩＣでは、その
閾値電圧Ｖ_ＴＨ１ よりも相当高いゲート電圧Ｖ
_ＧＥ（例えば１５Ｖ）がゲートに印加しているため、負
荷短絡時に電源電圧Ｖ_ＣＣ程度のエミッタ・コレクタ間
に加わると、第１のＩＧＢＴ１には過電流が流れて破壊
してしまう。一方、高い閾値電圧Ｖ_ＴＨ２ （８Ｖ）を
持つ第２のＩＧＢＴ２だけを作り込んだＩＣでは、その
閾値電圧Ｖ_ＴＨ２ と通常オン動作のゲート電圧とのマ
ージンが小さいので、オン電圧（飽和コレクタ電圧）が
高くなり、スイッチング動作には向かない。

【００４４】しかしながら、本例の複合ＩＧＢＴ１００
では、その閾値電圧が低い閾値電圧Ｖ_ＴＨ１ に合致し
ているので、通常オン・オフ動作には第１のＩＧＢＴ１
のように何ら支障がなく、オン電圧は上昇しない。ま
た、負荷短絡時には第１のＩＧＢＴ１よりは飽和コレク
タ電流Ｉ_Ｃ の電流値が下がるので、負荷短絡耐量が向
上する。

【００４５】図９は図８（ａ）の複合ＩＧＢＴ１００を
実現する第１の半導体構造を示す断面図である。この半
導体構造は、ｎ⁻ 型の伝導度変調層（ｎベース）４の
表面に形成されたウェル状のｐ型で薄い濃度のエミッタ
層１７ａと、伝導度変調層４の表面に形成されたウェル
状のｐ型で濃い濃度のエミッタ層１７ｂとを有してい
る。エミッタ層１７ａの表面濃度はエミッタ層１７ｂの
表面濃度よりも薄いため、エミッタ層１７ａを含む部分
は低い閾値電圧Ｖ_ＴＨ１ のＩＧＢＴ１を構成してお
り、エミッタ層１７ｂを含む部分は高い閾値電圧Ｖ
_ＴＨ２ のＩＧＢＴ２を構成している。ｐ型のウェル別
にＩＧＢＴの閾値電圧を異ならしめてある。

【００４６】図１０は図８（ａ）の複合ＩＧＢＴ１００
を実現する第２の半導体構造を示す断面図である。この
半導体構造は、単一のｐ型ウェルのエミッタ層１７の片
半分の領域Ａはｐ型で薄い濃度に形成されており、残り
片半分の領域Ｂはｐ型で濃い濃度に形成されている。領
域Ａを含む部分は低い閾値電圧Ｖ_ＴＨ１ のＩＧＢＴ１
を構成しており、エミッタ層１７Ｂを含む部分は高い閾
値電圧Ｖ_ＴＨ２ のＩＧＢＴ２を構成している。

【００４７】図１１は図８（ａ）の複合ＩＧＢＴ１００
を実現する第３の半導体構造を示す断面図である。この
半導体構造は、ｎ⁻ 型の伝導度変調層（ｎベース）４
の表面に形成されたｐ型ウェルの平面ストライプ状のエ
ミッタ層１７を有しており、このエミッタ層１７はｐ型
で薄い濃度の領域１７Ａとｐ型で濃い濃度の領域１７Ｂ
とが交互に配置されて形成されている。ｐ型で薄い濃度
の領域１７Ａを含む部分は低い閾値電圧Ｖ_ＴＨ１ のＩ
ＧＢＴ１を構成しており、ｐ型で濃い領域１７Ｂを含む
部分は高い閾値電圧Ｖ_ＴＨ２ のＩＧＢＴ２を構成して
いる。

【００４８】図１２（ａ）は複合ＩＧＢＴ１００を実現
する別の半導体構造を示す断面図、図１２（ｂ）は同半
導体構造におけるエミッタ・ゲート間電圧に対する飽和
コレクタ電流の関係を示すグラフである。この半導体構
造は、ｎ⁻ 型の伝導度変調層（ｎベース）４の表面に
形成されたウェル状のｐ型で薄い濃度のエミッタ層１７
ａと、伝導度変調層４の表面に形成されたウェル状のｐ
型で濃い濃度のエミッタ層１７ｂとを有しており、エミ
ッタ層１７ａ内のチャネル長Ｌ_ａ はエミッタ層１７ｂ
内のチャネル長Ｌ_ｂ よりも長く形成されている。エミ
ッタ層１７ａの表面濃度はエミッタ層１７ｂの表面濃度
よりも薄いため、エミッタ層１７ａを含む部分は低い閾
値電圧Ｖ_ＴＨ１ のＩＧＢＴ１を構成しており、エミッ
タ層１７ｂを含む部分は高い閾値電圧Ｖ_ＴＨ２ のＩＧ
ＢＴ２を構成しているが、ＩＧＢＴ１のチャネル長Ｌ
_ａ はＩＧＢＴ２のチャネル長Ｌ_ｂ よりも長いので、
ＩＧＢＴ１のオン抵抗はＩＧＢＴ２のそれよりも大き
い。従って、図１２（ｂ）に示す如く、ＩＧＢＴ１の相
互コンダクタンス（ｇ＝ΔＩ_Ｃ ／ΔＶ_ＧＥ）がＩＧＢ
Ｔ２のそれよりも小さいので、図９〜図１１に示す半導
体構造に比して本例の複合ＩＧＢＴ１００は負荷短絡時
の過電流を抑制することができる。

【００４９】〔第４の実施形態〕図１３は本発明の第４
の実施形態に係るＩＧＢＴの半導体構造を示す断面図で
ある。本例の半導体構造は、伝導度変調層（ｎベース）
４の表面にウェル状に形成されたｐ型のエミッタ層（ｐ
ベース）７と、ゲート絶縁膜５を介して形成されたポリ
シリコン製のゲート電極６及び第２のゲート電極１６
と、ゲート電極６及び１６をマスクとして用いてセルフ
アライン法によりエミッタ層（ｐベース）７の表面にウ
ェル状に形成されたｎ^＋ 型のソース層１９及びｎ^＋
型のソース・コンタクト層２９と、ｎ^＋ 型のソース・
コンタクト層及びエミッタ層７の双方にオーミック接触
したアルミニウム製のエミッタ電極１８とを有してい
る。第２のゲート電極１６はソース層１９及びソース・
コンタクト層２９に跨がって形成されており、ソース層
１９はドレイン、ソース・コンタクト層２９はソースと
して機能するスイッチ横形ＭＯＳＦＥＴ２０を構成して
いる。

【００５０】ゲート電極６及び第２のゲート電極１６に
正の電位が印加してＩＧＢＴがターンオンすると、スイ
ッチ横形ＭＯＳＦＥＴ２０がオンしているため、電子電
流Ｉ _Ｅ はスイッチ横ＭＯＳＦＥＴ２０のｎチャネルを
介して流れる。負荷短絡が生じると、スイッチ横形ＭＯ
ＳＦＥＴ２０が飽和領域（非線形領域）で動作し、飽和
電流で電子電流Ｉ_Ｅ が制限されるようになるため、過
電流は流れ難い。これは高いチャネル抵抗が生じたこと
と等価であるため、ソース層１９の電位がエミッタ電極
１８の電位よりも上昇し、ソース層１９とエミッタ層７
とのｐｎ接合が順バイアスされ難く、ラッチアップ耐量
が高い。

【００５１】ＩＧＢＴのオフ時にはスイッチ横形ＭＯＳ
ＦＥＴ２０のｎチャネルが消失し、ソース層１９のコン
クタクト層２９への導通が断たれているので、ソース層
１９はフローティング状態にある。ところで、図１６に
示す従来のＩＧＢＴのＤＭＯＳ構造においては、ターン
オフ時にゲート電極８の電位が降下して閾値電圧以下に
なると、ＤＭＯＳのチャネル消失により電子電流が急激
に減少し、エミッタ−コレクタ電圧が急激に上昇する過
程で、正孔電流成分の上昇によりソース層１９とエミッ
タ層７とのｐｎ接合が順バイアスされてラッチアップす
ることがある。しかし、本例ではターンオフ時にはソー
ス層１９が接地されておらず、フローティング状態にな
るので、上記ｐｎ接合が順バイアスされてもラッチアッ
プすることはない。

【００５２】図１４（ａ）は図１３の半導体構造を実現
した平面パターンを示し、図１４（ｂ）は図１４（ａ）
中のＡ−Ａ′線に沿って切断した切断矢視図、図１４
（ｃ）は図１４（ａ）中のＢ−Ｂ′線に沿って切断した
切断矢視図である。ｎ^＋ 型のソース層１９は、帯状の
ゲート電極６の縁直下に差し込まれたチャネル幅相当部
１９ａと、そこから一部張り出した幅狭部１９ｂとから
成る。ｎ^＋ 型のソース・コンタクト層２９は、幅狭部
１９ｂに合わせてエミッタ電極１８直下に差し込まれた
幅狭部となっており、幅狭部１９ｂとソース・コンタク
ト層２９には幅狭の矩形状の第２のゲート電極１６が跨
がっている。このため、スイッチ横形ＭＯＳＦＥＴ２０
のチャネル抵抗ｒ_ｃ だけでなく、幅狭部１９ｂには拡
散抵抗ｒ_ｓ も寄生している。負荷短絡耐量の向上に繋が
る。

【００５３】図１５（ａ）は図１４に示す構造を改善し
た構造の平面パターンを示し、図１５（ｂ）は図１５
（ａ）中のＡ−Ａ′線に沿って切断した切断矢視図、図
１５（ｃ）は図１５（ａ）中のＢ−Ｂ′線に沿って切断
した切断矢視図である。図１４では、第２のゲート電極
１６を設けたことによって、電子電流Ｉ_Ｅ の注入源の
ソース層１９と正孔電流Ｉ_Ｈ を収集するエミッタ電極
１８との距離が長くなっており、正孔電流Ｉ_Ｈ の経路
の拡散抵抗ｒ_Ｂ が高くなる。このため、なおも拡散抵
抗ｒ_Ｂ を下げる必要がある。そこで、本例の半導体構
造では、正孔電流Ｉ_Ｈ のみを収集する第２のエミッタ
電極２８を設けたものである。従って、第１のエミッタ
電極１８は電子電流Ｉ_Ｅ だけの注入源となる。この第
２のエミッタ電極２８はソース層１９の幅狭部１９ｂ間
に設けられる。また、第２のゲート電極２６は帯状に形
成されており、これに合わせてｎ^＋ 型のソース・コン
タクト層３９も帯状に形成されている。ソース層１９の
隣に第２のエミッタ電極２８が形成されているので、エ
ミッタ層７内での正孔電流Ｉ_Ｈ の経路長が短縮し、拡
散抵抗ｒ_Ｂ が下がるため、負荷短絡耐量が更に向上す
る。

【００５４】なお、上記各実施形態ではｐｎｐ型のＩＧ
ＢＴについて説明してあるが、ｎｐｎ型のＩＧＢＴにつ
いては導電型を逆にすることにより容易に得ることがで
きる。

【００５５】

【発明の効果】以上説明したように、本発明は次のよう
な効果を奏する。 本発明では、複合ＩＧＢＴの閾値電圧が第１のＩＧ
ＢＴの低い閾値電圧に合致しているので、通常オン・オ
フ動作には何ら支障がなく、オン電圧は上昇しない。ま
た、負荷短絡時には第１のＩＧＢＴ１よりは飽和コレク
タ電流の電流値が下がるので、負荷短絡耐量が向上す
る。 第１のＩＧＢＴのオン抵抗が第２のＩＧＢＴのオン
抵抗よりも高く設定されて成る構成では、ＩＧＢＴ１の
相互コンダクタンスがＩＧＢＴ２のそれよりも小さいの
で、複合ＩＧＢＴは負荷短絡時の過電流を抑制すること
ができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るＩＧＢＴ半導体
構造を示す断面図である。

【図２】（ａ）〜（ｅ）は、第１の実施形態の製造方法
の各工程を説明するための工程断面図である。

【図３】（ａ）〜（ｄ）は、図２の工程に続き第１の実
施形態の製造方法の各工程を説明するための工程断面図
である。

【図４】本発明の第２の実施形態に係るＩＧＢＴ半導体
構造を示す拡大斜視図である。

【図５】図４中のＡ−Ａ′線に沿って切断した断面にお
いて表面位置に対する表面濃度の関係を示すグラフであ
る。

【図６】（ａ）〜（ｃ）は、第２の実施形態の製造方法
の各工程を説明するための工程断面斜視図である。

【図７】（ａ），（ｂ）は、図６の工程に続き第２の実
施形態の製造方法の各工程を説明するための工程断面斜
視図である。

【図８】（ａ）は本発明の第３の実施形態に係るＩＧＢ
Ｔの回路構成を示す回路図、（ｂ）は同ＩＧＢＴのエミ
ッタ・ゲート間電圧に対する飽和コレクタ電流の関係を
示すグラフである。

【図９】図８（ａ）の複合ＩＧＢＴを実現する第１の半
導体構造を示す断面図である。

【図１０】図８（ａ）の複合ＩＧＢＴを実現する第２の
半導体構造を示す断面図である。

【図１１】図８（ａ）の複合ＩＧＢＴを実現する第３の
半導体構造を示す断面図である。

【図１２】（ａ）は複合ＩＧＢＴを実現する別の半導体
構造を示す断面図、（ｂ）は同半導体構造におけるエミ
ッタ・ゲート間電圧に対する飽和コレクタ電流の関係を
示すグラフである。

【図１３】本発明の第４の実施形態に係るＩＧＢＴの半
導体構造を示す断面図である。

【図１４】（ａ）は図１３の半導体構造を実現した平面
パターンを示す平面図、（ｂ）は（ａ）中のＡ−Ａ′線
に沿って切断した切断矢視図、（ｃ）は（ａ）中のＢ−
Ｂ′線に沿って切断した切断矢視図である。

【図１５】（ａ）は図１４に示す構造を改善した構造の
平面パターンを示す平面図、（ｂ）は（ａ）中のＡ−
Ａ′線に沿って切断した切断矢視図、（ｃ）は（ａ）中
のＢ−Ｂ′線に沿って切断した切断矢視図である。

【図１６】従来のＩＧＢＴの一般的な半導体構造を示す
断面図である。

【図１７】（ａ）は従来のＩＧＢＴの半導体構造におい
てソース側に拡散抵抗を付加した構造を示す断面斜視
図、（ｂ）は従来のＩＧＢＴの半導体構造において部分
チャネル構造を示す断面斜視図である。

【符号の説明】

１…コレクタ電極 ２…ｐ^＋ 型コレクタ層 ３…ｎ^＋ 型バッファ層 ４…ｎ⁻ 型伝導度変調層 ５…ゲート絶縁膜 ６…ゲート電極 ７，１７…ｐ型エミッタ層 ７ａ…ｐ^＋ 型主エミッタ領域 ７ｂ…ｐ型外接エミッタ領域 ７ｃ…ｐ^＋＋型内接エミッタ領域 ７ｄ…膨出部 ８，１８…エミッタ電極 ８ａ…コンタクト穴 ９…ｎ型ソース層 ９Ａ…ｎ型ソース領域 ９Ｂ…ｎ^＋ 型ソース・コンタクト領域 １０…半導体基板 １１…シリコン酸化膜 １２…層間絶縁膜（燐ガラス層） １６…第２のゲート電極 １７ａ…Ｐ型で薄い濃度のエミッタ層 １７ｂ…Ｐ型で濃い濃度のエミッタ層 １９…ソース層 １９ａ…チャネル幅相当部 １９ｂ…幅狭部 ２８…第２のエミッタ電極 ２９，３９…ｎ^＋ 型のソース・コンタクト層 Ａ，１７Ａ…Ｐ型で薄い濃度の領域 Ｂ，１７ｂ…Ｐ型で濃い濃度の領域 １００…複合ＩＧＢＴ Ｖ_ＴＨ１ …低い閾値電圧 Ｖ_ＴＨ２ …高い閾値電圧 Ｌ_ａ ，Ｌ_ｂ …チャネル長。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ゲート電圧により電流制御される第１導
   電型の第１の絶縁ゲートバイポーラトランジスタ（以
   下、ＩＧＢＴと称する）と、第１のＩＧＢＴに対し並列
   接続しており、前記ゲート電圧により電流制御される第
   １導電型の第２のＩＧＢＴとをモノリシックとして有
   し、第２のＩＧＢＴの閾値電圧Ｖ_ＴＨ２が第１のＩＧＢ
   Ｔの閾値電圧Ｖ_ＴＨ１ に比して１Ｖオーダで高く設定
   されて成ることを特徴とする絶縁ゲートバイポーラトラ
   ンジスタを備えた半導体装置。
2. 【請求項２】 請求項１において、前記第１のＩＧＢＴ
   のオン抵抗が前記第２のＩＧＢＴのオン抵抗よりも高く
   設定されて成ることを絶縁ゲートバイポーラトランジス
   タを備えた半導体装置。