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JP2001352240A - 位相ジッター補償を有する分割シンセサイザ - Google Patents

位相ジッター補償を有する分割シンセサイザ

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Publication number
JP2001352240A
JP2001352240A JP2001113322A JP2001113322A JP2001352240A JP 2001352240 A JP2001352240 A JP 2001352240A JP 2001113322 A JP2001113322 A JP 2001113322A JP 2001113322 A JP2001113322 A JP 2001113322A JP 2001352240 A JP2001352240 A JP 2001352240A
Authority
JP
Japan
Prior art keywords
current
frequency
circuit
phase
synthesizer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001113322A
Other languages
English (en)
Inventor
Huu-Thinh Dinh
ウ−タン ダン
Daniel Peris
ペリ ダニエル
Ghyslain Nadal
ナダル ギスラン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Thales SA
Original Assignee
Thales SA
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Filing date
Publication date
Application filed by Thales SA filed Critical Thales SA
Publication of JP2001352240A publication Critical patent/JP2001352240A/ja
Pending legal-status Critical Current

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    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
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    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Developing Agents For Electrophotography (AREA)
  • Transition And Organic Metals Composition Catalysts For Addition Polymerization (AREA)

Abstract

(57)【要約】 【課題】 低電圧作動を対象とした、高速、低消費電力
機器ようの周波数発生器の提供。 【解決手段】 本発明に係る複数部分分割周波数シンセ
サイザは、周波数発生器、電圧制御発振器、プログラム
可能な可変Ｎ分割器、位相補償器、積分およびフィルタ
回路、時間ウインドウ発生器、重み付け電流源、位相累
積器、複数のトランジスタを有するチャージポンプ回路
を具備する。電流源はチャージポンプ回路に接続されて
チャージポンプ回路の１つ以上のトランジスタのエミッ
タの電流を直接制御する。ＧＳＭおよび／またはＧＰＲ
Ｓの周波数合成に使用する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、位相ジッター補償
に部分分割原理を使用して、低電力での作動に適し、電
力消費を低減した高速捕捉・低位相ノイズシンセサイザ
に関する。
【０００２】本発明は、一例として、特定用途向け集積
回路（ＡＳＩＣ）に適合した、電力消費が最小限に抑え
られた２．７Ｖの低電圧単一電圧作動用のシンセサイザ
に関する。本発明にかかるシンセサイザは、例えば、移
動通信用グローバルシステム（ＧＳＭ）や汎用パケット
無線サービス（ＧＰＲＳ）に適合するムセン通信機器に
おいてチャネル接続を確立するためのシンセサイザに好
適に使用される。本発明は又、条件として低電圧、低消
費電力の条件下で周波数合成を行う装置に適用すること
ができる。
【０００３】
【従来の技術】高速周波数捕捉と精細周波数分解能を具
備する周波数合成器の一例としては、フィリップス社に
よって開発され、ＳＡ８０２５としてカタログに掲載さ
れているシンセサイザを挙げることができる。
【０００４】しかし、一般に使用されている比較周波数
は、低電圧かつ低消費電力の制約の下で要求される、周
波数特性と捕捉時間を満足することができない。部分分
割合成では、位相コンパレータにおける位相誤差は、 −位相累積器に含まれるＰｋの値（動的位相誤差）と、 −合成信号Ｆｓの周期Ｐｋ に比例することが知られている。
【０００５】各リファレンス周期ＴｒとＦｓに対するＰ
ｋの値は既知である。もし、Ｆｒをリファレンス周波数
とすれば、この位相誤差を補償するには、各リファレン
ス周期１／Ｆｒにおいて、常にこの2つの値に比例する
信号を作成することで十分である。位相誤差は対象とす
るサイクルごとに異なるので、修正時間は１／Ｆｒより
ははるかに小さいことが必要である。
【０００６】部分合成に基づく位相ジッタースペクトル
成分を最小限にするか、可能なら除去することを目的と
して多くの手法が提案されている。そのうちの1つは、
本出願の出願人に係るフランス特許第2557401号に開示
されているように、電流の重み付け修正継続時間によっ
て変調を行う（補償信号Ｉｃの強度と継続時間が位相累
積器の与える値の関数である）。前記特許に開示されて
いる、低位相ジッター部分分割シンセサイザは、積分器
に送られる前に温度と線形性を考慮する複数の電流源を
有する。シンセサイザは、正と負の高電圧の供給を受け
るアンプと、電流源を制御するデジタル／アナログ変換
器（ＤＡＣ）を具備する。フィードバック制御電圧は、
発振制御部に送られる前にサンプルホールド回路でサン
プリングされる。
【０００７】
【発明が解決しようとする課題】この種の装置は、位相
ジッターを低減することはできるが、特にＧＳＭのよう
な（１電圧のものであれ複数電圧を使用するものであ
れ）低電圧作動を対象とした、高速、低消費電力機器に
は使用することができない。
【０００８】発振器の制御電圧と回路の温度によらず、
異なる電流源が合流するノードをゼロボルトにすること
は困難である。発振器の制御電圧が変化すると、設定の
不正確さに起因して電流源の合流ノードの電圧が変化す
る。これによってフィードバック制御アンプの作動位置
がずれ、修正電流が変化することになる。
【０００９】
【課題を解決するための手段】本発明は、部分合成に起
因する位相ジッターを補償するための単純かつ効果的な
方法を提案するものである。本発明は、周波数発生器、
電圧制御発振器、プログラム可能な可変Ｎ分割器、位相
補償器、積分およびフィルタ回路、時間ウインドウ発生
器、重み付け電流源、位相累積器、複数のトランジスタ
を有するチャージポンプ回路を具備する。
【００１０】本発明は、前記電流源が、チャージポンプ
回路の1つ以上のトランジスタのエミッタに電流を供給
するようにチャージポンプ回路に接続されている点が特
徴である。シンセサイザには、例えば、実質的に2．7Ｖ
の低電圧が供給される。
【００１１】前記チャージポンプ回路は、少なくとも、 −エミッタが抵抗素子Ｒｃに接続されて、位相比較器と
接続された1つのトランジスタＱ３、 −充電電流Ｉｃが流れ、積分回路を接続された1つのト
ランジスタＱ２と、 −エミッタが、位相比較器に接続された抵抗素子Ｒｐに
接続されて、コレクタが、積分回路に接続され、ディス
チャージ電流ＩｐがＲｐとＱ４を流れるトランジスタＱ
４とを有し、重み付け電流源は1つ以上の平行に設けら
れたＲ１，Ｒ２，Ｒ３を有して、当該抵抗素子はＱ３の
エミッタに接続され、少なくとも1つのＦＥＴＱ、Ｑ
６，Ｑ７がゲートに位相累積器のＰｋをうけ、ソースは
Ｔｃｏｒにわたって低レベル信号「０Ｖ」を発生させる
ウインドウと接続されている。
【００１２】他の実施例によれば、チャージポンプ回路
は、例えば、 −エミッタが抵抗素子Ｒｃに接続され底層比較器を接続
された1つのトランジスタＱ３と、 −チャージ電流Ｉｃが流れ、積分回路と接続されたトラ
ンジスタＱ２と、 −エミッタが位相比較器と接続された抵抗素子Ｒｐと接
続され、コレクタが積分回路と接続され、ディスチャー
ジ電流ＩｐがＲｐとＱ４を流れ、トランジスタＱ５のベ
ースがエミッタのベースＱ３と接続され、コレクタがＱ
１のベースト接続され、エミッタが抵抗素子Ｒｃｏｒと
接続され、抵抗素子Ｒｃｏｒは訂正時間Ｔｃｏｒのあい
だ低レベル「０Ｖ」信号を発生する装置と接続されてい
る。
【００１３】本発明はさらに、上述の特徴のうちの少な
くとも1つを有する部分分割周波数シンセサイザに関す
る。本発明は同様に、少なくとも1つの送信機と受信機
と、上記の特徴を有する部分分割周波数シンセサイザを
具備する無線通信装置に関する。
【００１４】本発明は又、以下の過程を有する周波数作
成方法に関する。 −プログラム可能な可変Ｎ分割器と、チャージポンプ回
路と、電流源と時間ウインドウ発生器とを具備する周波
数合成ループと、 −電流発生源の出力を、チャージポンプの少なくとも1
つのトランジスタのエミッタに修正電流を直接切り替え
るようにチャージポンプ回路に接続し、 −低レベル「０」ウインドウから信号を作成して当該信
号をΔＴｃｏｒ時間にわたって電流源に印加する。
【００１５】本発明に基づく方法と装置は、例えば、Ｇ
ＳＭおよび／またはＧＰＲＳに適用することができる。
【００１６】本発明に基づくシンセサイザは以下の利点
を有する。 −たとえばＡＳＩＣのような一定の技術において、シン
セサイザのパスバンドの位相ノイズを少なくとも１０ｄ
Ｂ低減することができる。 −チャージポンプの出力部における位相ノイズの品質低
下を最小限に抑えることができる。 −合成する周波数範囲のすべてにわたって効率が高い。 −電源として２．７Ｖの単一の電圧を使用することがで
きる。
【００１７】本発明の上記以外の特徴と利点について
は、本発明をそれらに制限する趣旨ではなく説明のため
に添付した、図面とそれらを参照する実施例に関する以
下の記載によって明らかにする。
【００１８】
【発明の実施の形態】図1は、可変Ｎ分割器１、周波数
／位相比較器２、チャージポンプステージ又は回路３、
積分とフィルタ回路４と、ＶＣＯと呼ばれている電圧制
御発振器６とをこの順序で有する標準的なシンセサイザ
を示す。
【００１９】上記の装置はさらに、一方では周波数／位
相比較器２と接続され、他方では分割されたステップを
取得するためにモデューロＭの位相積分器７に接続され
たリファレンス周波数Ｆｒ発生器５を有する。修正時間
ウインドウ発生器９と接続された重み付け電流源回路８
が位相ジッターを修正する。シンセサイザを構成する種
々のエレメントの機能は当業者にとっては自明である。
【００２０】電圧制御された発振器６がＮ分割器１の入
力部とシンセサイザの出力部に周波数信号Ｆｓを供給す
る。分割器1の出力は周波数／位相比較器２に供給され
る。この比較器２は又周波数発生器５から参照信号Ｆｒ
を受ける。当該装置は、遅延チャネルと先行チャネル
（図２、３、４）と称する２つの出力を有し、これらは
チャージポンプ回路３に接続されている。
【００２１】チャージポンプ回路３は重み付け電流源９
に接続され、当業者には自明である積分回路とフィルタ
回路４とに接続されている。この積分回路は、チャージ
電流Ｉｃと放電電流Ｉｐによって供給される電荷の積分
を行い、ＶＣＯに供給される前にフィルタ電圧Ｖを与え
る。
【００２２】時間ウインドウは作成装置９は、発振器Ｖ
ＣＯから入力部に加えられる合成周波数ＦＳを受信し
て、重み付け電流源８に対して、修正を行わなければな
らない継続時間に対応する時間スロットΔＴｃｏｒを提
供する。
【００２３】位相累積器７は、周波数Ｆｒにおいてｋ＊
Ｍの値を累積し、その合計の値Ｐｋを図3と４に２つの
実施例を詳細に示した重み付け電流源８に供給する。
【００２４】分割さらた単位は、合成ステップが位相比
較器の入力として与えられたリファレンス周波数Ｆｒの
整数分の１になるように、実時間で計算されて、Ｎまた
はＮ＋１の値となる。Ｎ＋１にＦを掛け、Ｎの値にＭ−
Ｆを掛け、リファレンスＦｒを掛けてＭサイクルで平均
して、発振器６の出力位置で合成周波数が得られる。
【００２５】したがって、Ｆｓは以下のように表すこと
ができる。
【数１】 あるいは、以下のように表現される。
【数２】
【００２６】Ｎを割り算の整数部、Ｆ／Ｍを割り算の小
数以下の部分とすると、整数Ｆは以下の関係を満たす。 ０≦Ｆ＜Ｍ
【００２７】最も小さい周波数の増分はＦを１ユニット
変化させることで得られ、これがシンセサイザのステッ
プＰにあたる。このステップは、標準的な周波数合成に
おけるＦｒの代わりにＦｒ／Ｍに相当する。
【００２８】Ｆｒ／Ｍの整数倍の分数であるステップの
値を合成することは、電圧制御された発振器の信号を実
質的に位相変調することによって表現される、参照サイ
クルごとの動的な位相誤差Ｐｋをもたらす。従来は、コ
ンパレータ２で行われる比較のたびごとにＦの値だけ増
分される、位相累積器７によって作成されて合計される
位相誤差である。
【００２９】累積器Ｐｋの内容は、ループ信号からリフ
ァレンス信号の間の時刻ｋの時点での位相差ΔＴｋを与
え、この差ΔＴｋは以下の関係式で表現される。
【数３】
【００３０】累積器の内容Ｐｋは常に変化するので、上
記の関係式は時間の経過と共に常にループ信号Ｆｂの先
頭部は位置のずれを生じ、式（１）で示したようにルー
プ信号はＮでなくＮ＋Ｆ／Ｍによる割り算によって得ら
れるので、前記の位置は参照信号Ｆｒの先頭部に対して
常に位相が進んでいる。位相比較器２は従って位相先行
チャネルに信号を発生し、これが時間と共に変化してル
ープの積分（積分回路）のキャパシタの放電を制御す
る。この電荷の減少によって、合成される周波数に付加
的なスペクトルを生じさせる。
【００３１】本発明の概念にしたがって、位相累積器に
含まれる位相誤差Ｐｋが、部分分割による電荷喪失を補
償する充電電流Ｉｃを流すために使用される。積分器の
充電又は放電は、安定参照電圧によって参照される一定
電流によって行われる。補償電流は充電電流Ｉｃに由来
する。積分器４からの制御電圧Ｖは、発振器ＶＣＯの制
御に直接送られて、異なる電流源８の制御配送累積器７
からインターフェース無しで送られるデジタル信号で駆
動される。
【００３２】したがって、発振器６に印加される制御電
圧又はフィードバック制御電圧は一定になる。このこと
によってループ又はシンセサイザの出力段の周波数スペ
クトルは純粋に一定なものになる。
【００３３】本発明にかかるシンセサイザは図１に示し
た構成要素を具備し、チャージポンプ回路３と修正時間
ウインドウ発生器９の発生装置と接続された補償電流源
回路８は、図２、３と４に記載されているように直接接
続される。当該ユニットは低電圧と考えられる２．７Ｖ
の単一電圧で駆動される。
【００３４】この種のシンセサイザの構成において、位
相比較器２によってループ信号と電圧リファレンス信号
との間に検出される位相ジッターを変換して、合成され
る周波数のフィードバック制御を行うことが可能であ
る。
【００３５】小数部が存在すると、位相ジッターの保証
システムが自動的に起動し、Ｐｋはゼロでなく、ループ
の積分キャパシタンスの充電電流を直接変更する。
【００３６】例示したチャージ本部回路３は、一例とし
て図２に示したように４つのトランジスタＱ１，Ｑ２，
Ｑ３とＱ４を有する。トランジスタＱ１とＱ２のエミッ
タ３１と３３は２．７Ｖの電源Ｖａｌｉｍに接続されて
いる。それらのコレクタ３２，３５はそれぞれトランジ
スタＱ３とＱ４のコレクタ３７と４０に接続されてい
る。Ｑ１のベース３０は、Ｑ２のベース３３に接続され
ている。トランジスタＱ３とＱ４のベース３６と４０は
参照電圧Ｖｒｅｆね接続されて電圧が印加される。トラ
ンジスタＱ３のエミッタ３８は抵抗素子Ｒｃによって位
相比較器２と接続され、トランジスタＱ４のエミッタ４
１は抵抗素子Ｒｐを介して位相比較器２に接続されてい
る。
【００３７】トランジスタＱ３のエミッタ３８は又、図
３と４に構造を例示した電流発生回路８と直接接続され
ている。チャージポンプ回路３の作用は、例えば、以下
のようなものである。可変分割器１からのループ信号Ｆ
ｂと周波数発生装置５からの参照信号Ｆｒが、位相／周
波数コンパレータ２に送られる。ここで、以下に記載す
るように３つの可能性がある。
【００３８】１）２つの信号ＦｂとＦｒの位相がそろっ
ているときは、位相比較器の位相遅延出力２０と位相先
行出力２１は論理「１」のレベルに有り、供給された得
電圧と同じ電位に有り、この場合はつまり２．７Ｖであ
る。トランジスタＱ３とＱ４はオフである。充電電流Ｉ
ｃがトランジスタＱ２と積分回路に流入し、放電電流Ｉ
ｐがトランジスタＱ２と積分回路とに流入し、放電電流
Ｉｐが積分回路を流れるので、トランジスタＱ４と抵抗
素子Ｒｐはゼロまたは実質的にゼロである。積分回路の
キャパシタの端子における電位は従って一定又は実質的
に一定である。
【００３９】２）ループ信号Ｆｂが参照信号Ｆｒに対し
て遅延していれば、発振器６（ＶＣＯ）の周波数は所望
の周波数より低いので、位相発生器配送遅延チャネル２
０の論理レベルを「０」にする。抵抗素子Ｒｃはこのチ
ャネルの位相比較機２疎開して接地される。実質的に
（Ｖｒｅｆ−０．６）／Ｒｃである充電電流Ｉｃがこの
抵抗素子Ｒｃを流れ、電流ミラー効果により、実質的に
同じ大きさの電流がトランジスタＱ２のコレクタを流れ
て積分回路のキャパシタを充電する。積分回路の電圧の
上昇は、積分回路の出力を例に取れば、発振器６の周波
数は所望の周波数まで高くなる。
【００４０】３）ループ信号Ｆｂの位相が先に進んでい
れば、放電を開始させるのは位相先行チャネル２１であ
り、これによって平衡状態になるまで発振器の周波数を
低減する。位相比較器は論理レベル０を位相先行チャネ
ルに送り、抵抗素子Ｒｐは位相比較器２を通じて接地さ
れ、放電電流ＩｐがＱ４と抵抗素子Ｒｐを通って流れて
積分回路のキャパシタを充電させる。
【００４１】小数以下の部分Ｆｒ／Ｍがあれば、位相先
行チャネルは各リファレンスクロック毎に小数以下の部
分に起因する若干の放電を行わせる。合成された周波数
の不要なスペクトル成分の原因になるこの電荷の損失を
補填する必要が有る。本発明による方法では、図３と４
を参照して説明する２つの実施例によって、当かな電荷
を注入することによってこの補填を行う。
【００４２】図３に示しただ１の実施例では、一定又は
実質的に一定な時間にわたって重み付けられた大きさの
電流を注入する。時間修正ウインドウ発生器９と接続さ
れた重み付け電流回路８が、合成信号の周期Ｔｓ＝１／
Ｆｓに比例する長さの時間にわたって電流の修正を行
う。
【００４３】この実施例の場合には、重み付け電流回路
は３つの抵抗素子Ｒ１＝４Ｒ、Ｒ２＝２ＲとＲ３＝Ｒを
有し、これらは例えば並列接続されている。これらの抵
抗素子はそれぞれ、まず、トランジスタＱ３のエミッタ
３８と、次に、Ｑ７、Ｑ６、Ｑ５で参照されるＦＥＴと
接続されている。位相累積器７が、動的位相誤差Ｐｋ
１、Ｐｋ２、Ｐｋ３を各トランジスタＱ７、Ｑ６、Ｑ５
のゲート４２、４５、４８に印加する。これらのソース
４４，４７，５０は合成周波数Ｆｓ（Ｆｓはカウンタの
クロックとして作用する）を受けた例えばカウンタがｎ
である時間ウインドウ発生器９から電圧を印加されてお
り、これらのトランジスタのドレン４３、４６、４９に
はそれぞれ抵抗素子Ｒ１、Ｒ２、Ｒ３を流れる別々の電
流Ｉｃ１，Ｉｃ２，Ｉｃ３が供給される。
【００４４】小数以下部部分が存在すれば、位相累積器
７のモデューロＭで与えられるＰｋの値はゼロにならな
い。このＰｋの値によって、抵抗素子Ｒ１、Ｒ２、Ｒ３
はカウンタ９またはｎか運多を介して設置されたりされ
なかったりし、電流ミラー効果によって、積分回路４に
対してＩｃ＝Ｉ０＋Ｉｃｏｒの値の修正電流Ｉｃｏｒを
流す。Ｉｃｏｒは修正の途中で自動的な作成される電流
である。Ｉ０はループ信号Ｆ０が参照信号Ｆｒに対して
遅延しているときに流れる電流である。
【００４５】このｎカウンタは下位の電位が「０Ｖ」ま
たは帝位であって、上位の電位が２．７Ｖに相当する矩
形波を創出する。修正電流が流れる下位の電位の継続時
間Ｔｃｏｒは、Ｔｃｏｒ＝ｎ／Ｆｓ又は実質的にこれに
等しい。この方法によって電流と時間の積を算出するこ
とが可能で、Ｑｃｏｒ＝Ｉｃｏｒ＊Ｔｃｏｒで定義され
る電荷の量Ｑｃｏｒを積分回路４に与えることができ
る。
【００４６】あるいは、Ｑｃｏｒの値は以下の式下表す
ことができる。
【数４】 ここで、Ｐｋ１，Ｐｋ２，Ｐｋ３の値は、「０」または
「１」ありはカウンタの技術に従って選択された定数Ｃ
である。
【００４７】消費電力の算出 各自国ｋにおいて消費される電力Ｑｋは以下の式によっ
て表される。
【数５】 ここでＩｐはチャージポンプ回路３の放電電流、Ｐｋは
時刻ｋにおける位相誤差、Ｍは積分器のモデューロの値
である。
【００４８】この電荷の消失を補うために、重み付けら
れた回路８は自動的に所定の電流Ｉｃｏｒ＝Ｉｃ１＋Ｉ
ｃ２＋Ｉｃ３をループの積分容量に流す（積分回路のキ
ャパシタは図４に詳細に示した)。注入される電流の合
計は位相累積器のＰｋ値に比例し、充電時間は合成信号
の周期Ｔｓのｎ倍に比例する。
【００４９】式４出表現された補填されるべき電荷の量
と式５で表される消費電力の量が同じであれば平衡状態
が保たれる。この平衡状態によって、この例の場合には
結果的に、充電電流がＩｐ／(Ｃ＊Ｍ)となる基本的な
値、つまりＩｅ＝ｌｃ１となる。
【００５０】３４２０ＭＨｚから３８４０ＭＨｚをカバ
ーする高速シンセサイザの場合には、例えば、ＧＳＭ／
ＧＰＲＳ端末用に設定された４００ＫＨｚのステップで
あれば、リファレンス周波数Ｆｒは一例として２ＭＨｚ
に設定し、モデューロＭの値を５とする。Ｐｋは、０、
１，２，３，４の値をとることができる。
【００５１】Ｐｋ＝０の場合は位相誤差がゼロである。
Ｐｋ＝１の場合は、基本暫定ジッターが、合成される周
波数によって５２から５８．４ピコ秒の間で変化する。
この例の場合には、修正ウインドウＴｃｏｒは例えば、
合成周波数の周期Ｔｓの４０倍であって、充電電流の基
本値ＩｅがＩｐ／（５＊４０)となる。Ｐｋは３ビット
の２値データなので、各重み付けの値がＩｃ１＝Ｉｅ、
Ｉｃ２＝２＊Ｉｅ、Ｉｃ３＝４＊Ｉｅの値を有する３種
類の２値重み付けられた電流源が必要になる。
【００５２】したがって、電流のスイッチング以下のよ
うになる。 位相累積器の内容 積分回路の放電電流 Ｐｋ＝１ Ｉｃ１ Ｐｋ＝２ Ｉｃ２ Ｐｋ＝３ Ｉｃ１とＩｃ２ Ｐｋ＝３ Ｉｃ３
【００５３】図４は、時間可変電流一定注入の例であ
る。図３に示した構成要素に加えて、チャージポンプ回
路３がトランジスタＱ５を有しており、そのベース５１
はトランジスタＱ３のベースに、コレクタ５２はトラン
ジスタＱ１のベース３０に、エミッタ５３は抵抗素子Ｒ
ｃｏｒに接続されている。重み付けられた電流回路は、
まずトランジスタＱ５のエミッタに、次にカウンタ９に
接続された抵抗素子Ｒｃｏｒを有する。
【００５４】この手法によれば、修正電流源は１つのみ
であり、作動は以下のようになる。修正電流Ｉｃｏｒが
カウンタ３０によって抵抗素子Ｒｃｏｒを単に接地する
ことで起動され、その低位の電位「０Ｖ」の状態の継続
時間Ｔｃｏｒは、参照サイクルごとに（ＰＫ＋１)＊ｎ
／Ｆｓである。ここでＰｋは位相累積気に含まれる位相
誤差の値を表す。
【００５５】対応する電荷は、Ｑｃｏｒ＝Ｉｃｏｒ＊
（（Ｐｋ＋１)＊ｎ／Ｆｓ)、あるいは、以下の式６に記
載するとおりである。
【数６】
【００５６】上述の式は、Ｉｃｏｒ＊ｎ／Ｆｓが一定で
あれば、与えられる電荷の量は、Ｉｃｏｒ＝ＩＰ／(ｎ
＊Ｍ)の条件で前記の式５において喪失される電荷の大
きさＱｋと同一又は実質的に同一であることを表してい
る。
【００５７】電流ＩｐとＩｃは、図３に示した原理と同
様に、積分回路へ向けて流れ、あるいは積分回路から流
れる。
【００５８】本発明の技術思想の範囲内で、図２ないし
４に示したシンセサイザは、電源が単一であるか複数で
あるかにかかわらず、消費電力を抑制しなければならな
い低電圧装置で有ればどのような装置に対しても適用す
ることができる。本発明は特に、ＧＳＭ／ＧＰＲＳ標準
に基づく送受信機と周波数合成器を具備する無線通信機
に適用可能である。
【図面の簡単な説明】
【図１】 合成ループを示す図である。
【図２】 本発明に基づくシンセサイザに具備されるチ
ャージポンプ回路と電流源のブロック図である。
【図３】 本発明の第1の実施例を示す図である。
【図４】 本発明の第2の実施例の概念図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ギスラン ナダル フランス国 77550 モワッシー−クラメ イエル， リュ ドゥ ロンドル 175 Ｆターム(参考） 5J106 BB10 CC01 CC21 DD32 GG15 KK25 QQ07

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 周波数発生器、電圧制御発振器、プログ
    ラム可能な可変Ｎ分割器、位相補償器、積分およびフィ
    ルタ回路、時間ウインドウ発生器、重み付け電流源、位
    相累積器、複数のトランジスタを有するチャージポンプ
    回路を具備し、前記電流源が、チャージポンプ回路の1
    つ以上のトランジスタのエミッタに電流を直接供給する
    ようにチャージポンプ回路に接続されている、複数部分
    に分割する周波数シンセサイザ。
  2. 【請求項２】 実質的に2．7Ｖの低電圧が供給される請
    求項１に記載の周波数シンセサイザ。
  3. 【請求項３】 電圧源は単一の電圧源である請求項２に
    記載の周波数シンセサイザ。
  4. 【請求項４】 電流が修正時間ウインドウの倍数に実質
    的に等しい時間流され、電流の大きさは位相累積装置の
    内容の関数である請求項１ないし３のいずれかに記載の
    シンセサイザ。
  5. 【請求項５】 前記チャージポンプ回路は、少なくと
    も、 −エミッタが抵抗素子Ｒｃに接続されて、位相比較器と
    接続された1つのトランジスタＱ３、 −充電電流Ｉｃが流れ、積分回路と接続された1つのト
    ランジスタＱ２と、 −エミッタが位相比較器に接続された抵抗素子Ｒｐに接
    続されて、コレクタが積分回路に接続され、ディスチャ
    ージ電流ＩｐがＲｐとＱ４を流れるトランジスタＱ４と
    を有し、 重み付け電流源は1つ以上の平行に設けられたＲ１，Ｒ
    ２，Ｒ３を有して、当該抵抗素子はＱ３のエミッタに接
    続され、少なくとも1つのＦＥＴＱ、Ｑ６，Ｑ７がゲー
    トに位相累積器のＰｋをうけ、ソースはＴｃｏｒにわた
    って低レベル信号「０Ｖ」を発生させるウインドウと接
    続されている請求項１ないし５のいずれかに記載のシン
    セサイザ。
  6. 【請求項６】 電流発生回路が、Ｒ３＝Ｒ、Ｒ２＝２
    Ｒ、Ｒ１＝４Ｒであり並列接続された３つのトランジス
    タＲ１、Ｒ２、Ｒ３を具備する請求項５に記載のシンセ
    サイザ。
  7. 【請求項７】 Ｔｃｏｒ＝ｎ／Ｆｓで、Ｉｃｏｒ＝Ｉｐ
    ／（ｎ＊Ｍ)である請求項６に記載のシンセサイザ
  8. 【請求項８】 前記チャージポンプ回路は、例えば、 −エミッタが抵抗素子Ｒｃに接続された位相比較器に接
    続された1つのトランジスタＱ３と、 −チャージ電流Ｉｃが流れ、積分回路と接続されたトラ
    ンジスタＱ２と、 −エミッタが、位相比較器と接続された抵抗素子Ｒｐと
    接続され、コレクタが、積分回路と接続され、ディスチ
    ャージ電流ＩｐがＲｐとＱ４を流れ、トランジスタＱ５
    のベースがエミッタのベースＱ３と接続され、コレクタ
    がＱ１のベースト接続され、エミッタが抵抗素子Ｒｃｏ
    ｒと接続され、抵抗素子Ｒｃｏｒは訂正時間Ｔｃｏｒの
    あいだ低レベル「０Ｖ」信号を発生する装置と接続され
    ている請求項１ないし４のいずれかに記載のシンセサイ
    ザ。
  9. 【請求項９】 継続時間Ｔｃｏｒが（Ｐｋ＋１)＊ｎ／
    Ｆｓである請求項８に記載のシンセサイザ。
  10. 【請求項１０】 高速捕捉かつ低位相ノイズである請求
    項１ないし９のいずれかに記載のシンセサイザ。
  11. 【請求項１１】 送受信機と、請求項１ないし１０に記
    載されたシンセサイザのうちのいずれか１つを具備する
    無線通信装置。
  12. 【請求項１２】 −プログラム可能な可変Ｎ分割器
    と、チャージポンプ回路と、電流源と時間ウインドウ発
    生器とを具備する周波数合成ループを使用し、−電流発
    生源の出力を、チャージポンプの少なくとも1つのトラ
    ンジスタのエミッタに修正電流を直接切り替えるように
    チャージポンプ回路に接続し、−低レベル「０」ウイン
    ドウから信号を作成して当該信号をΔＴｃｏｒ時間にわ
    たって電流源に印加する過程を含む周波数合成方法。
  13. 【請求項１３】 Ｔｃｏｒ＝ｎ／Ｆｓであり、Ｉｃｏｒ
    ＝Ｉｐ／（ｎ＊Ｍ)であり、ｎは時間ウインドウのカウ
    ンタ特性である請求項１２に記載の方法。
  14. 【請求項１４】 Ｔｃｏｒ＝（Ｐｋ＋１)／（ｎ＊Ｆｓ)
    である請求項１２に記載の方法。
  15. 【請求項１５】 ２．７Ｖの低電圧が供給される請求項
    １２ないし１４のいずれかに記載の方法。
  16. 【請求項１６】 請求項１ないし１０に記載されたシン
    セサイザ、および、請求項１２ないし１５に記載された
    方法の、ＧＳＭおよび／またはＧＰＲＳにおける周波数
    合成のための使用。
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