JP2001332693A - バッファ回路ブロック及びこれを用いた半導体集積回路装置の設計方法 - Google Patents

Abstract

(57)【要約】 【課題】ＬＳＩのクロック供給や信号伝達系に対して容
易に且つ高い精度でクロック信号や伝達信号の遅延制御
を行うことができるバッファ回路ブロックとそれを用い
たＬＳＩの設計方法を提供する。 【解決手段】ブロックの外形形状，寸法、入／出力端子
の位置、入力端子容量、出力部の負荷依存性も含めた駆
動能力等が同じで遅延値のみが異なる複数のバッファ回
路ブロックで構成された遅延調整ブロック群を回路ライ
ブラリに登録するライブラリ準備ステップＳ１０と、第
１の回路設計ステップＳ２０と、第１のレイアウトステ
ップＳ３０と、実配線遅延シミュレーションステップＳ
４０と、遅延情報抽出ステップＳ５０と、第１のスキュ
ー確認ステップＳ６０と、第１のスキュー調整ステップ
Ｓ７０と、第２のスキュー確認ステップＳ８０と、第２
のスキュー調整ステップＳ９０を含み、構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置におけるクロック信号を含む信号遅延時間の調整技術
に関し、特にバッファ回路ブロックの構成及びそのバッ
ファ回路ブロックを用いた半導体集積回路装置の設計方
法に関する。

【０００２】

【従来の技術】半導体集積回路装置（以下、ＬＳＩとす
る）の大規模化、高速化に伴い、ＬＳＩ内部での信号遅
延時間の制御、特に一つのクロック信号に同期して動作
する回路ブロックを複数含むＬＳＩにおいては、クロッ
クスキューの低減をますます強く求められている。この
クロックスキューを低減する方法については、従来から
種々提案されている。

【０００３】図９，１０，１１は、従来のクロックスキ
ューを低減する方法の例を示す図で、それぞれ、特開平
１０−１１４９４号公報（以下、公知例１とする）、特
開平８−２７４２６０号公報（以下、公知例２とす
る）、特開平１０−３３５４７０号公報（以下、公知例
３とする）に開示された方法の処理を説明するための図
である。

【０００４】例えば、公知例１には、クロックツリーに
おけるクロックライン上のバッファについて異なる入力
論理閾値を持つバッファに置換し、前段の出力鈍りの効
果によって遅延量を変え、クロックスキューを低減させ
る方法が開示されている。

【０００５】また、公知例２には、クロックツリー手法
を用いて配置した駆動能力最大のドライバを、第２段目
からブロック回路までの遅延が最大になるパスの信号遅
延値に、他の枝ツリーのパスの信号遅延値が等しくなる
ように予め用意しておいた小駆動能力ドライバに差し替
えてスキューを低減する方法が開示されている。

【０００６】更に、公知例３には、クロック信号に同期
して動作する順序回路セルと、順序回路セルの出力を受
けて動作する組合せ回路セルと、順序回路セルにクロッ
ク信号を供給するためのクロックバッファセルとに対す
る配置配線（Ｓ１）を施し、該配置配線処理にて得られ
たクロック供給系におけるクロックバッファの駆動負荷
を解析（Ｓ２）し、クロックバッファの駆動負荷に応じ
てクロックバッファの駆動能力を設定（Ｓ３，Ｓ４）す
ることにより、クロック信号のスキューを高精度に制御
する方法が開示されている。

【０００７】

【発明が解決しようとする課題】上述の各公知例に開示
された方法は、いずれもクロックツリー上のバッファを
置き換える際に、その入力論理閾値或いは駆動能力を変
化させて遅延調整を施している。従って、これらの公知
例では、クロックスキューをある程度まで低減するに
は、それぞれ効果が得られている。しかし、バッファの
置き換えによりクロックツリーやその周辺回路の特性に
影響を与えたり、バッファそのものの入力端子容量が変
化したりするため、バッファ置き換え後に実配線遅延シ
ミュレーションを実行してみなければ、最終的にどこま
でスキューが低減されたか分からず、限りなくスキュー
を低減するには限界がある。

【０００８】また、高精度の信号遅延量を指定された特
定の信号経路についても、その経路での信号遅延が許容
限度を超える場合には、経路上のブロックの配置及び配
線を変更することが必要になる。

【０００９】本発明の目的は、ＬＳＩのクロック供給や
信号伝達系に対して容易に且つ高い精度でクロック信号
や伝達信号の遅延制御を行うことができるバッファ回路
ブロックとそれを用いたＬＳＩの設計方法を提供するこ
とにある。

【００１０】本発明の他の目的は、クロックスキューを
最適化するための設計期間を短縮できるバッファ回路ブ
ロックとそれを用いたＬＳＩの設計方法を提供すること
にある。

【００１１】

【課題を解決するための手段】本発明のＬＳＩ用バッフ
ァ回路ブロックは、入力部と遅延調整部と出力部とを含
み、少なくとも入力端子が設けられた前記入力部の入力
端子容量と前記出力部の負荷依存性も含む駆動能力を固
定した状態で、前記遅延調整部の遅延時間を所定範囲で
変化させることができる構成を有している。

【００１２】また、本発明の他のＬＳＩ用バッファ回路
ブロックは、各々が複数のトランジスタを含んで構成さ
れる入力部と遅延調整部と出力部とを含み、少なくとも
前記入力部に設けられた入力端子位置，前記出力部に設
けられた出力端子位置，外形形状及び外形寸法並びに前
記入力部を構成するトランジスタの形状及び寸法並びに
前記出力部を構成するトランジスタの形状及び寸法を固
定した状態で、前記遅延調整部の遅延時間を所定範囲で
変化させることができる構成を有している。

【００１３】このとき、ブロック領域内に当該ブロック
に含まれない素子の配置及び配線を禁止する配置配線禁
止情報を更に固定した状態で、遅延調整部の遅延時間を
所定範囲で変化させることができる構成とするのが望ま
しい。

【００１４】また、遅延調整部を構成する複数の一導電
チャネル型トランジスタの中に、大きさの異なるトラン
ジスタを含むようにすることもできる。

【００１５】或いは、入力部がｐチャネル型電界効果ト
ランジスタとｎチャネル型電界効果トランジスタをそれ
ぞれ少なくとも１個含む単位セル１個で構成し、遅延調
整部を複数個の前記単位セルを含んで構成するようにし
てもよい。更に、出力部を複数個の単位セルを並列接続
して構成することもできる。

【００１６】また、本発明のＬＳＩの設計方法は、クロ
ック信号駆動回路ブロックと、このクロック信号駆動回
路ブロックから送出されるクロック信号に同期して動作
する複数の第１の回路ブロックを少なくとも含むＬＳＩ
の設計方法であって、入力部と遅延調整部と出力部を含
むバッファ回路ブロックの前記入力部の入力端子容量，
前記出力部の負荷依存性を含む駆動能力及び内部の論理
動作が同一で前記遅延調整部の信号遅延値が異なる複数
の前記バッファ回路ブロックからなる遅延調整ブロック
群を予め準備し、所定の回路ライブラリに登録するライ
ブラリ準備ステップと、前記回路ライブラリを用いて前
記ＬＳＩの回路設計を行う際に、少なくとも前記クロッ
ク信号駆動回路ブロックと複数の前記第１の回路ブロッ
クそれぞれとを接続するクロック経路から構成されるク
ロックネットの前記各クロック経路の中に前記遅延調整
ブロック群の中から所定の信号遅延値を有する第１のバ
ッファ回路ブロックを選択して挿入し、前記ＬＳＩの第
１の回路接続情報を作成するステップと、前記回路ライ
ブラリ及び前記第１の回路接続情報に基づいて配置配線
を行い第１のレイアウト情報を作成する第１のレイアウ
トステップと、レイアウト情報から抽出されたパラメー
タを含む所定の情報を用いて前記ＬＳＩの実配線遅延シ
ミュレーションを行う遅延シミュレーションステップ
と、この遅延シミュレーションステップで得られたシミ
ュレーション結果から前記クロックネットを構成する各
クロック経路含む前記ＬＳＩの各信号経路の信号遅延値
情報を抽出する遅延値情報抽出ステップと、遅延値情報
抽出ステップで抽出された前記各信号経路の信号遅延値
をそれぞれの所定の規格値と比較すると共に前記クロッ
クネットのスキュー値を所定の第１の規格値と比較しタ
イミングエラーの有無を判定する第１のスキュー確認ス
テップと、少なくとも前記クロックネットのスキュー値
が前記第１の規格値を超えている場合に、前記クロック
ネットを構成する回路ブロックの配置配線の変更或いは
前記第１のバッファ回路ブロックを除く前記回路ブロッ
クの交換を行って第２の回路接続情報及び第２のレイア
ウト情報を作成する第１のスキュー調整ステップと、前
記第２のレイアウト情報から抽出されたパラメータを用
いる前記遅延シミュレーションステップと、前記遅延値
情報抽出ステップと、前記第１のスキュー確認ステップ
と、前記第１のスキュー調整ステップとを繰り返し、前
記クロックネットのスキュー値が前記第１の規格値以下
になった時点での前記各クロック経路の信号遅延値情報
に基づいて、所定の第１のクロック経路の信号遅延値に
対して、その差が所定の第２の規格値を超えている第２
のクロック経路を全て抽出する第２のスキュー確認ステ
ップと、全ての前記第２のクロック経路のそれぞれにつ
いて、前記第２のクロック経路中の前記第１のバッファ
回路ブロックが含まれる前記遅延調整ブロック群の中か
ら、当該前記第２のクロック経路の信号遅延値と前記第
１のクッロク経路の信号遅延値との差が前記第２の規格
値以下になるような信号遅延値を有する第２のバッファ
回路ブロックを選択して前記第１の回路ブロックと置き
換えて第３のレイアウト情報を作成する第２のスキュー
調整ステップと、を含み構成されている。

【００１７】また、本発明の他のＬＳＩの設計方法は、
指定された第１の信号経路の信号遅延値を、予め設定さ
れた目標信号遅延値に対して所定の誤差範囲内に入るよ
うにすることが必要なディジタル回路部を含むＬＳＩの
設計方法であって、入力部と遅延調整部と出力部を含む
バッファ回路ブロックの前記入力部の入力端子容量，前
記出力部の負荷依存性を含む駆動能力及び内部の論理動
作が同一で前記遅延調整部の信号遅延値が異なる複数の
前記バッファ回路ブロックからなる遅延調整ブロック群
を予め準備し、所定の回路ライブラリに登録するライブ
ラリ準備ステップと、前記回路ライブラリを用いて前記
ＬＳＩの回路設計を行う際に、少なくとも前記第１の信
号経路の中に前記遅延調整ブロック群の中から所定の信
号遅延値を有する第１のバッファ回路ブロックを選択し
て挿入し、前記ＬＳＩの第１の回路接続情報を作成する
ステップと、前記回路ライブラリ及び前記第１の回路接
続情報に基づいて配置配線を行い第１のレイアウト情報
を作成する第１のレイアウトステップと、レイアウト情
報から抽出されたパラメータを含む所定の情報を用いて
前記ＬＳＩの実配線遅延シミュレーションを行う遅延シ
ミュレーションステップと、前記遅延シミュレーション
ステップで得られたシミュレーション結果から前記第１
の信号経路を含む前記ＬＳＩの各信号経路の信号遅延値
情報を抽出する遅延値情報抽出ステップと、前記遅延値
情報抽出ステップで抽出された前記各信号経路の信号遅
延値をそれぞれの所定の規格値と比較すると共に前記第
１の信号経路の信号遅延値と前記目標信号遅延値の差の
絶対値を所定の第１の規格値と比較しタイミングエラー
の有無を判定する第１の遅延確認ステップと、少なくと
も前記第１の信号経路の信号遅延値と前記目標信号遅延
値の差の絶対値が前記第１の規格値を越えている場合
は、前記第１の信号経路に含まれる回路ブロックの配置
配線の変更或いは前記第１のバッファ回路ブロックを除
く前記回路ブロックの交換を行って第２の回路接続情報
及び第２のレイアウト情報を作成する第１の遅延調整ス
テップと、前記第２のレイアウト情報から抽出されたパ
ラメータを用いる前記遅延シミュレーションステップ
と、前記遅延値情報抽出ステップと、前記第１の遅延確
認ステップと、前記第１の遅延調整ステップとを繰り返
し、前記第１の信号経路の信号遅延値と前記目標信号遅
延値との差の絶対値が前記第１の規格値以下になった時
点での前記第１の信号経路の信号遅延値と前記目標信号
遅延値との差の絶対値が所定の第２の規格値を越えてい
るか否かを判定する第２の遅延確認ステップと、前記第
２の遅延確認ステップの結果、前記第１の信号経路の信
号遅延値と前記目標信号遅延値との差の絶対値が所定の
第２の規格値を越えていた場合は、前記第１の信号経路
中の前記第１のバッファ回路ブロックが含まれる前記遅
延調整ブロック群の中から、当該前記第１の信号経路の
信号遅延値と前記目標信号遅延値との差の絶対値が前記
第２の規格値以下になるような信号遅延値を有する第２
のバッファ回路ブロックを選択して前記第１の回路ブロ
ックと置き換え、第３のレイアウト情報を作成する第２
の遅延調整ステップと、を含み構成されている。

【００１８】このとき、遅延調整ブロック群を構成する
複数のバッファ回路ブロックの配線禁止情報も共通に設
定するのが望ましい。

【００１９】また、回路ライブラリが、同一の遅延調整
ブロック群に含まれるバッファ回路ブロックの最大信号
遅延値が異なる複数の遅延調整ブロック群を備えてもよ
い。

【００２０】或いは、回路ライブラリが、同一の遅延調
整ブロック群を構成する複数のバッファ回路ブロックの
信号遅延値の中の最大及び最小の信号遅延値をそれぞれ
ｔpdgmax，ｔpdgminとしたとき、その差（ｔpdgmax−ｔ
pdgmin）が第１の規格値よりも大きい有効遅延調整ブロ
ック群を少なくとも一つ含むようにしてもよい。

【００２１】

【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。

【００２２】まず、本発明の第１の実施形態のバッファ
回路ブロック（以下、ＢＦＢとする）の集合で構成され
る遅延調整ブロック群について説明する。図１は、この
遅延調整ブロック群における共通部分の概略構成を示す
ブロック図である。

【００２３】図１を参照すると、本発明の第１の実施形
態のＢＦＢの集合で構成される遅延調整ブロック群の共
通部分（以下、ＢＦＢＣとする）１００は、入力部１と
遅延調整部２と出力部３から構成されている。

【００２４】例えば、入力部１を所定のサイズＰＭＯＳ
とＮＭＯＳからなる第１のインバータ（以下、ＩＮＶ１
とする）で構成し、出力部３をそれぞれがｋ個ずつ並列
に接続されてＰＭＯＳとＮＭＯＳからなる第３のインバ
ータ（以下、ＩＮＶ３とする）で構成し、遅延調整部２
をＰＭＯＳとＮＭＯＳの組をｍ組（ＩＮＶ２１〜ＩＮＶ
２ｍとする）並べて構成している。従って、このＢＦＢ
Ｃ１００の外形形状，外形寸法，入力端子５の位置，出
力端子７の位置，入力部１と出力部３のレイアウトパタ
ーンを固定したままでも、遅延調整部２に並べられたＩ
ＮＶ２１〜ＩＮＶ２ｍそれぞれのＰＭＯＳとＮＭＯＳを
どのように接続するかにより、入力部１から出力部３ま
での遅延量を変化させることができると共に、出力信号
の論理を入力信号の論理と同じにするか反転させるかも
設定できる。

【００２５】例えば、このＢＦＢＣ１００の構成を用い
て、出力信号の論理が入力信号の論理と同じで、遅延量
のみが異なる複数のＢＦＢを作成して一つの遅延調整ブ
ロック群が構成でき、出力信号の論理が入力信号の論理
と逆で、遅延量のみが異なる複数のＢＦＢで他の遅延調
整ブロック群が構成できる。

【００２６】図２は、ｋ＝３，ｍ＝２の場合のＢＦＢＣ
１００の具体的なレイアウトパターンの例である。

【００２７】図２を参照すると、このＢＦＢＣ１００の
入力部１０１はＰＭＯＳ１１とＮＭＯＳ３１とで構成さ
れたＩＮＶ１からなり、出力部１０３は並列に接続され
た３個のＰＭＯＳ１４，１５，１６と、同じく並列接続
された３個のＮＭＯＳ３４，３５，３６とで構成された
ＩＮＶ３からなっている。また、遅延調整部１０２は、
構成要素であるＩＮＶ２１が含むＰＭＯＳ１２，ＮＭＯ
Ｓ３２と、ＩＮＶ２２が含むＰＭＯＳ１３，ＮＭＯＳ３
３を用いて、ＰＭＯＳ１２，１３を並列接続し、ＮＭＯ
Ｓ３２，３３も同様に並列接続して、ＰＭＯＳ１２，１
３とＮＭＯＳ３２，３３によりインバータを構成してい
る。

【００２８】より具体的には、ＰＭＯＳ１１，１２の共
通ソース拡散領域１１Ｓ，ＰＭＯＳ１３，１４の共通ソ
ース拡散領域１３Ｓ，ＰＭＯＳ１５，１６の共通ソース
拡散領域１５Ｓは、それぞれコンタクト孔（以下、ＣＨ
とする）１１ＣＳ，１３ＣＳ，１５ＣＳを介していずれ
も電源（ＶＤＤ）配線９１に接続され、ＮＭＯＳ３１，
３２の共通ソース拡散領域３１Ｓ，ＮＭＯＳ３３，３４
の共通ソース拡散領域３３Ｓ，ＮＭＯＳ３５，３６の共
通ソース拡散領域３５ＳはそれぞれＣＨ３１ＣＳ，３３
ＣＳ，３５ＣＳを介していずれも接地（ＧＮＤ）配線９
２に接続されている。また、ＰＭＯＳ１１〜１６の各ゲ
ート電極とＮＭＯＳ３１〜３６の各ゲート電極は、ＰＭ
ＯＳ１１とＮＭＯＳ３１，ＰＭＯＳ１２とＮＭＯＳ３
２，ＰＭＯＳ１３とＮＭＯＳ３３，ＰＭＯＳ１４とＮＭ
ＯＳ３４，ＰＭＯＳ１５とＮＭＯＳ３５，ＰＭＯＳ１６
とＮＭＯＳ３６が、それぞれ例えばポリシリコン配線５
１，５２，５３，５４，５５，５６により共通接続され
ている。更に、ＰＭＯＳ１１，１４，１５，１６の各ド
レイン拡散領域１１Ｄ，１４Ｄ，１５Ｄ，１６ＤとＮＭ
ＯＳ３１，３４，３５，３６の各ドレイン拡散領域３１
Ｄ，３４Ｄ，３５Ｄ，３６Ｄは、ＰＭＯＳ１１とＮＭＯ
Ｓ３１がＣＨ１１ＣＤとＣＨ３１ＣＤを介して，ＰＭＯ
Ｓ１４とＮＭＯＳ３４がＣＨ１４ＣＤとＣＨ３４ＣＤを
介して，ＰＭＯＳ１５とＮＭＯＳ３５がＣＨ１５ＣＤと
ＣＨ３５ＣＤを介して，ＰＭＯＳ１６とＮＭＯＳ３６が
ＣＨ１６ＣＤとＣＨ３６ＣＤを介して、それぞれ例えば
第１金属配線層で形成された配線６１，６４，６５，６
６により共通接続されている。尚、電源配線９１と接地
配線９２は、少なくともＢＦＢ１１０内では例えば第１
金属配線層で形成されている。

【００２９】このＢＦＢ１１０の入力端子５は、ＰＭＯ
Ｓ１１とＮＭＯＳ３１のゲート電極を共通接続するポリ
シリコン配線５１上にＣＨ５１ＣＰを介して接続する第
１金属配線層で形成されており、また、出力端子７は、
配線６４，６５，６６をそれぞれヴィアホール（ＶＨ）
６４Ｖ，６５Ｖ，６６Ｖを介して共通接続する例えば第
２金属配線層で形成された配線８１で形成されている。

【００３０】入力部１０１の出力端である配線６１と、
出力部１０３の入力端である配線８８とを、遅延調整部
１０２に含まれるＰＭＯＳ１２，１３とＮＭＯＳ３２，
３３とをどのように介して接続するかにより、出力信号
の遅延量と論理が定まる。

【００３１】次に、図２のＢＦＢＣ１００を共通部と
し、出力信号の論理を入力信号の論理に対して反転させ
た場合の遅延調整ブロック群を構成するＢＦＢの具体的
な例について説明する。

【００３２】図３は、ＢＦＢＣ１００を基にした第１の
ＢＦＢの回路接続レイアウトパターン（ａ）とその等価
回路図（ｂ）であり、図４は、ＢＦＢＣ１００を基にし
た第１のＢＦＢと外形形状，外形寸法，入力端子，出力
端子の位置，入力部と出力部のレイアウトパターン，入
出力信号の論理の関係等が共通で、遅延調整部の遅延量
のみが異なる第２のＢＦＢの回路接続レイアウトパター
ン（ａ）とその等価回路図（ｂ）である。

【００３３】図３を参照すると、このＢＦＢ１１０の入
力部１１１はＰＭＯＳ１１とＮＭＯＳ３１とで構成され
たＩＮＶ１からなり、出力部１１３は並列に接続された
３個のＰＭＯＳ１４，１５，１６と、同じく並列接続さ
れた３個のＮＭＯＳ３４，３５，３６とで構成されたＩ
ＮＶ３からなっている。また、遅延調整部１１２は、構
成要素であるＩＮＶ２１が含むＰＭＯＳ１２，ＮＭＯＳ
３２と、ＩＮＶ２２が含むＰＭＯＳ１３，ＮＭＯＳ３３
を用いて、ＰＭＯＳ１２，１３を並列接続し、ＮＭＯＳ
３２，３３も同様に並列接続して、ＰＭＯＳ１２，１３
とＮＭＯＳ３２，３３によりインバータを構成してい
る。

【００３４】より具体的には、ＰＭＯＳ１１，１２の共
通ソース拡散領域１１Ｓ，ＰＭＯＳ１３，１４の共通ソ
ース拡散領域１３Ｓ，ＰＭＯＳ１５，１６の共通ソース
拡散領域１５Ｓは、それぞれＣＨ１１ＣＳ，１３ＣＳ，
１５ＣＳを介していずれも電源配線９１に接続され、Ｎ
ＭＯＳ３１，３２の共通ソース拡散領域３１Ｓ，ＮＭＯ
Ｓ３３，３４の共通ソース拡散領域３３Ｓ，ＮＭＯＳ３
５，３６の共通ソース拡散領域３５ＳはそれぞれＣＨ３
１ＣＳ，３３ＣＳ，３５ＣＳを介していずれも接地配線
９２に接続されている。また、ＰＭＯＳ１１〜１６の各
ゲート電極とＮＭＯＳ３１〜３６の各ゲート電極は、Ｐ
ＭＯＳ１１とＮＭＯＳ３１，ＰＭＯＳ１２とＮＭＯＳ３
２，ＰＭＯＳ１３とＮＭＯＳ３３，ＰＭＯＳ１４とＮＭ
ＯＳ３４，ＰＭＯＳ１５とＮＭＯＳ３５，ＰＭＯＳ１６
とＮＭＯＳ３６が、それぞれ例えばポリシリコン配線５
１，５２，５３，５４，５５，５６により共通接続され
ている。更に、ＰＭＯＳ１１〜１６の各ドレイン拡散領
域１１Ｄ〜１６ＤとＮＭＯＳ３１〜３６の各ドレイン拡
散領域３１Ｄ〜３６Ｄは、ＰＭＯＳ１１とＮＭＯＳ３１
がＣＨ１１ＣＤとＣＨ３１ＣＤを介して，ＰＭＯＳ１２
とＮＭＯＳ３２がＣＨ１２ＣＤとＣＨ３２ＣＤを介し
て，ＰＭＯＳ１３とＮＭＯＳ３３がＣＨ１３ＣＤとＣＨ
３３ＣＤを介して，ＰＭＯＳ１４とＮＭＯＳ３４がＣＨ
１４ＣＤとＣＨ３４ＣＤを介して，ＰＭＯＳ１５とＮＭ
ＯＳ３５がＣＨ１５ＣＤとＣＨ３５ＣＤを介して，ＰＭ
ＯＳ１６とＮＭＯＳ３６がＣＨ１６ＣＤとＣＨ３６ＣＤ
を介して、それぞれ例えば第１金属配線層で形成された
配線６１，６２，６３，６４，６５，６６により共通接
続されている。尚、電源配線９１と接地配線９２は、少
なくともＢＦＢ１１０内では例えば第１金属配線層で形
成されている。

【００３５】このＢＦＢ１１０の入力端子５は、ＰＭＯ
Ｓ１１とＮＭＯＳ３１のゲート電極を共通接続するポリ
シリコン配線５１上に、例えばＣＨ５１ＣＰを介して接
続する第１金属配線層の配線７１で形成されており、ま
た、出力端子７は、配線６４，６５，６６をそれぞれＶ
Ｈ６４Ｖ，６５Ｖ，６６Ｖを介して共通接続する例えば
第２金属配線層の配線８１で形成されている。

【００３６】入力部１１１の出力端である配線６１は、
ＶＨ６１Ｖを介して第２金属配線層で形成された配線８
３と接続し、配線８３は第１金属配線層で形成された配
線７２，７３とそれぞれＶＨ７２Ｖ，７３Ｖを介して接
続し、更に配線７２，７３はそれぞれＣＨ５２ＣＰ，５
３ＣＰを介してポリシリコン配線５２，５３と接続して
いる。すなわち、遅延調整部１１２に含まれるＰＭＯＳ
１２，１３とＮＭＯＳ３２，３３の各ゲート電極が全
て、入力部１１１の出力端である配線６１に接続されて
いる。

【００３７】また、ＰＭＯＳ１２とＮＭＯＳ３２の各ド
レイン拡散領域１２Ｄ，３２Ｄを接続する配線６２と、
ＰＭＯＳ１３とＮＭＯＳ３３の各ドレイン拡散領域１３
Ｄ，３３Ｄを接続する配線６３は、それぞれＶＨ６２Ｖ
とＶＨ６３Ｖを介して第２金属配線層で形成された配線
８４と接続し遅延調整部１１２の出力端となっている。
更にこの配線８４は、出力部１１３のポリシリコン配線
５４，５５，５６とＣＨ５４ＣＰ，５５ＣＰ，５６ＣＰ
を介して接続している第１金属配線層で形成された配線
７４，７５，７６とそれぞれＶＨ７４Ｖ，７５Ｖ，７６
Ｖを介して接続している。すなわち、出力部１１３を構
成するＰＭＯＳ１４，１５，１６及びＮＭＯＳ３４，３
５，３６の各ゲート電極が全て遅延調整部１１２の出力
端である配線８４に接続されている。

【００３８】次に、ＢＦＢ１２０について、図４を参照
して説明する。尚、図４において、トランジスタ、配
線、ＣＨ、ＶＨについては、図３と同じ構成要素につい
ては同じ参照符号を用いている。

【００３９】ＢＦＢ１２０の入力部１２１と出力部１２
３については、それぞれＢＦＢ１１０の入力部１１１と
出力部１１３と全く同一になるように構成されているの
で説明は省力する。遅延調整部１２２については、ＰＭ
ＯＳ１２のドレイン拡散領域１２ＤがＣＨ１２ＣＤを介
して電源配線９１に接続され、ＮＭＯＳ３２のドレイン
拡散領域３２ＤがＣＨ３２ＣＤを介して接地配線９２に
接続され、ＢＦＢ１１０で設けられていた配線６２が無
くなっている。従って、遅延調整部１２２と出力部１２
３を接続する配線８５は、配線６３とＶＨ６３Ｖを介し
て接続すると共に、配線７４，７５，７６とそれぞれＶ
Ｈ７４Ｖ，７５Ｖ，７６Ｖを介して接続しているだけで
ある。

【００４０】すなわち、ＢＦＢ１１０の遅延調整部１１
２では、ＰＭＯＳ１２，１３とＮＭＯＳ３２，３３がそ
れぞれ並列接続されてインバータを構成していたのに対
し、ＢＦＢ１２０では、遅延調整部１２２で実際に作用
するトランジスタがＰＭＯＳ１３とＮＭＯＳ３３だけ
で、その駆動能力がＢＦＢ１１０の遅延調整部１１２の
駆動能力の１／２になっており、その分ＢＦＢ１２０の
遅延量がＢＦＢ１１０に比べて大きくなっている。しか
も、ＢＦＢ１１０とＢＦＢ１２０とは、ブロックの外形
形状，寸法、入／出力端子の位置、入力端子容量、駆動
能力等が全く同一であり、ＢＦＢ１１０とＢＦＢ１２０
の構成に用いられている素子配置、配線パターンの和集
合に基づいて配置配線禁止領域を生成しておけば、いず
れか一方のＢＦＢを用いたＬＳＩの配置配線終了後に、
周辺領域への影響なしに、他方のＢＦＢと差し替えるこ
とができる。しかも、このＢＦＢが挿入されている経路
の遅延時間は、差し替えるＢＦＢの遅延時間の差だけ変
化することを再シミュレーションなしで保証することが
できる。

【００４１】尚、上述の実施形態では、入力部、遅延調
整部、出力部を同じ大きさ、形状のトランジスタで構成
した例で説明したが、同一遅延調整ブロック群に属する
ＢＦＢは、ブロックの外形形状，寸法、入／出力端子の
位置、入力端子容量、出力部の負荷依存性も含めた駆動
能力等を全く同一にするという原則の範囲内で、入力
部、遅延調整部、出力部を、それぞれ大きさ，形状の異
なるトランジスタで構成してもよい。これは、少なくと
も同一遅延調整ブロック群に属するＢＦＢのブロックの
外形形状，寸法、ブロックの入／出力端子位置を一定に
すると共に、入力部と出力部を構成するトランジスタの
形状，寸法，ブロック内での配置を同一にすればよい。
遅延調整部については、大きさ、従って駆動能力の異な
るトランジスタを適宜組み込むことで、ブロックの寸法
の増大を抑制しながら、一つの遅延調整ブロック群で調
整可能な遅延量を大きくすることができる。

【００４２】次に、本発明の第２の実施形態のＬＳＩの
設計方法について説明する。

【００４３】図５は、本実施形態のＬＳＩの設計方法の
概略を示す流れ図である。本実施形態の設計方法で設計
されるＬＳＩは、少なくともクロック信号駆動回路ブロ
ックと、このクロック信号駆動回路ブロックから送出さ
れるクロック信号に同期して動作する複数の第１の回路
ブロックを含んでいるものとする。

【００４４】図５を参照すると、本実施形態のＬＳＩの
設計方法は、必要な遅延調整ブロック群を予め準備して
回路ライブラリに登録するライブラリ準備ステップＳ１
０と、この回路ライブラリを用いて、クロックネットを
構成する各クロック経路の中に所定の信号遅延値を有す
る第１のＢＦＢを選択して挿入し、ＬＳＩの第１の回路
接続情報を作成する第１の回路設計ステップＳ２０と、
回路ライブラリ及び第１の回路接続情報に基づいて配置
配線を行い第１のレイアウト情報を作成する第１のレイ
アウトステップＳ３０と、第１のレイアウト情報から抽
出されたパラメータを含む所定の情報を用いてＬＳＩの
実配線遅延シミュレーションを行う実配線遅延シミュレ
ーションステップＳ４０と、実配線遅延シミュレーショ
ンステップＳ４０で得られたシミュレーション結果から
クロックネットを含む各経路の信号遅延値情報を抽出す
る遅延情報抽出ステップＳ５０と、抽出された各経路の
信号遅延値を所定の規格値と比較すると共にクロックネ
ットのスキューを所定の第１の規格値と比較しタイミン
グエラーの有無を判定する第１のスキュー確認ステップ
Ｓ６０と、タイミングエラーが検出された場合は、配置
配線の変更を施して第２の回路接続情報及び第２のレイ
アウト情報を作成する第１のスキュー調整ステップＳ７
０と、少なくともクロックネットのスキューが第１の規
格値以下になるまで、この第１のスキュー調整ステップ
Ｓ７０と，実配線遅延シミュレーションステップＳ４０
と，遅延情報抽出ステップＳ５０と，第１のスキュー確
認ステップＳ６０とを繰り返し、全てのタイミングエラ
ーが解消された時点で、このときの実配線遅延シミュレ
ーションの結果から抽出されたクロックネットを構成す
る各クロック経路の信号遅延値が、所定の第１のクロッ
ク経路の信号遅延値に対して、その差が所定の第２の規
格値を超えている第２のクロック経路を全て抽出する第
２のスキュー確認ステップＳ８０と、全ての第２のクロ
ック経路ついて、当該第２のクロック経路の信号遅延値
と第１のクッロク経路の信号遅延値との差が第２の規格
値以下になるような信号遅延値を有する第２のＢＦＢを
選択して当該第２のクロック経路中の第１のＢＦＢと置
き換えて第３のレイアウト情報を作成する第２のスキュ
ー調整ステップＳ９０を含み、構成される。

【００４５】次に、この設計方法の具体的な動作につい
て説明する。

【００４６】尚、設計対象ＬＳＩに要求されているクロ
ックスキューの最大規格値を第２の規格値ｔskとし、第
１の規格値をｔske0（≧ｔsk）とする。この第１の規格
値ｔske0は、公知例１，２，３に開示されている方法を
含む既存のクロックスキュー低減手法を用いて比較的容
易に達成できるスキュー値に設定するのが好ましい。

【００４７】まず、ライブラリ準備ステップＳ１０で、
所望のＬＳＩの設計に必要な、信号遅延値が異なる複数
のＢＦＢからなる遅延調整ブロック群を設計し、所定の
回路ライブラリに登録する。このとき、同一の遅延調整
ブロック群に属する各ＢＦＢはいずれも入力部と遅延調
整部と出力部からなるＢＦＢで、ブロックの形状，大き
さ及び配置配線禁止領域、入力部のトランジスタの形
状，大きさ，配置，更に入力端子位置及び入力端子容
量、出力部のトランジスタの形状，大きさ，配置，更に
出力端子位置及び負荷依存性を含む駆動能力並びに遅延
調整部の論理動作が同一であって、遅延調整部の信号遅
延値のみが異なる。このとき、同一遅延調整ブロック群
の中で、最小の信号遅延値を有するＢＦＢの信号遅延値
をｔpdgmin、最大の信号遅延値を有するＢＦＢの信号遅
延値をｔpdgmaxとしたとき、その差（ｔpdgmax−ｔpdgm
in）＝ｔcrmax1（遅延調整ブロック群の最大遅延調整
量）が、第１の規格値ｔske0以上となる有効遅延調整ブ
ロック群を含むようにすることが望ましい。また、同一
遅延調整ブロック群の中で、任意のＢＦＢに対して、信
号遅延値の差が第２の規格値ｔsk以下となる他のＢＦＢ
が必ず存在するように準備するのが望ましい。更に、配
置配線禁止領域については、同一遅延調整ブロック群に
属する全てのＢＦＢのブロック内配線領域及び素子配置
領域の和集合領域に基づいて、配置配線禁止領域を設定
すればよい。

【００４８】次に、第１の回路設計ステップＳ２０で、
この回路ライブラリを用いて所望の機能を実現するＬＳ
Ｉの回路設計を行う。このとき、少なくともクロック信
号駆動回路ブロックと複数の第１の回路ブロックそれぞ
れとを接続するクロックネットを構成するクロック経路
の中に、第１の規格値ｔske0を超える最大遅延調整量ｔ
crmax1を有する遅延調整ブロック群２００の中から所定
の信号遅延値を有する第１のＢＦＢを選択して挿入し、
ＬＳＩの第１の回路接続情報を作成する。ここでは、第
１のＢＦＢとして、遅延調整ブロック群２００の中で信
号遅延値が最小のＢＦＢ２０１が選択，挿入されたもの
とする。また、この第１の回路接続情報に含まれるクロ
ックネットの１例が、図６（ａ）のように表されたもの
とする。すなわち、クロック信号駆動回路ブロック６０
１と複数の第１の回路ブロック７０１〜７０６それぞれ
とを接続するクロックネット３００を構成するクロック
経路３０１〜３０６の中に、第１のＢＦＢ２０１を挿入
して第１の回路接続情報が作成されている。尚、第１の
ＢＦＢ２０１の挿入位置は、各クロック経路３０１〜３
０６最終段、言い換えると第１の回路ブロック７０１〜
７０６の直前に挿入される。また、改めて詳述はしない
が、通常の回路接続情報レベルでの論理検証、タイミン
グ検証は全て実施されたものとする。

【００４９】次に、第１のレイアウトステップＳ３０
で、回路ライブラリ及び第１の回路接続情報に基づいて
配置配線を行い、第１のレイアウト情報を作成する。

【００５０】次に、実配線遅延シミュレーションステッ
プＳ４０で、回路ライブラリ、第１の回路接続情報、第
１のレイアウト情報から抽出されたパラメータ等に基づ
いて、当該ＬＳＩの実配線遅延シミュレーションを行
い、次の遅延情報抽出ステップＳ５０でこのシミュレー
ション結果からクロックネット３００を含む各経路の信
号遅延値情報を抽出する。

【００５１】次に、第１のスキュー確認ステップＳ６０
で、抽出された各経路の信号遅延値を所定の規格値と比
較すると共にクロックネット３００のスキュー値ｔskn0
を第１の規格値ｔske0と比較し、それぞれの規格値を超
えるタイミングエラーの有無を判定する。

【００５２】この第１のスキュー確認ステップＳ６０で
タイミングエラーが検出された場合は、第１のスキュー
調整ステップＳ７０で、エラーが検出された当該経路中
の回路ブロックの差し替え或いは配置配線の変更等を施
して第２の回路接続情報及び第２のレイアウト情報を作
成する。但し、少なくともクロックネット３００に挿入
されている第１のＢＦＢ２０１の差し替えは行わないよ
うにし、回路ブロック６１０，６２０，６３０の差し替
え、或いは各クロック経路３０１〜３０６の配置配線を
変更するだけとする。

【００５３】この後、この第２の回路接続情報と第２の
レイアウト情報に基づいて、実配線遅延シミュレーショ
ンステップＳ４０，遅延情報抽出ステップＳ５０，第１
のスキュー確認ステップＳ６０とこの第１のスキュー調
整ステップＳ７０を、全てのタイミングエラーが無くな
るまで繰り返す。

【００５４】図６（ｂ）は、第１のスキュー確認ステッ
プＳ６０で全てのタイミングエラー無くなった時点での
クロックネット３００の構成を示す図である。具体的に
は、回路ブロック６１０，６２０，６３０がそれぞれ回
路ブロック６１１，６２１，６３１に修正され、クロッ
ク経路３０１〜３０６がクロック経路３１１〜３１６に
修正されたものとする。この時点までは、第１のＢＦＢ
２０１の差し替えなしで処理される。

【００５５】このときの実配線遅延シミュレーション結
果から抽出された各クロック経路３１１〜３１６の信号
遅延値情報に基づいて、次の第２のスキュー確認ステッ
プＳ８０で所定の第１のクロック経路の信号遅延値に対
して、その差が第２の規格値ｔskを超える第２のクロッ
ク経路を全て抽出する。ここでは、クロック経路３１１
〜３１６の中で、クロック経路３１１の信号遅延値が最
大とし、このクロック経路３１１を第１のクロック経路
とする。また、第２のクロック経路として、クロック経
路３１３，３１５，３１６が抽出されたものとする。

【００５６】次に、第２のスキュー調整ステップＳ９０
で、まず第１のクロック経路であるクロック経路３１１
の信号遅延値と、第２のクロック経路として抽出された
例えばクロック経路３１３の信号遅延値との差を算出す
る。次に遅延調整ブロック群２００に含まれるＢＦＢの
中から、ＢＦＢ２０１の信号遅延値にこの差を加えた値
以下で且つ最も近い信号遅延値を有するＢＦＢ２０３を
差し替えるべきＢＦＢとして選択する。第２のクロック
経路として抽出されている他のクロック３１５，３１６
についても同様にして、それぞれＢＦＢ２０５，２０６
を選択し、クロック経路３１３，３１５，３１６中に挿
入されていたＢＦＢ２０１を、それぞれＢＦＢ２０３，
２０５，２０６と差し替えて第２のレイアウト情報を修
正し、第３のレイアウト情報を作成する。尚、図６
（ｃ）は、第２のスキュー調整ステップＳ９０を完了し
た時点での、クロックネット３００の構成を示す図であ
る。

【００５７】遅延調整ブロック群として、最大遅延調整
量ｔcrmax1が、第１の規格値ｔske0を超え、且つ含まれ
る任意のＢＦＢに対して、信号遅延値の差が第２の規格
値ｔsk以下となる他のＢＦＢが必ず存在するようにして
準備しておけば、この処理によりクロックネット３００
のスキュー値を第２の規格値ｔsk以下にできる。

【００５８】次に、最終レイアウト情報作成ステップＳ
１００で、第３のレイアウト情報に対して、所定の設計
ルールチェック等を実施し、ＬＳＩ製造のためのレティ
クル製造用或いは電子ビーム直接露光用の最終レイアウ
ト情報を作成し、設計を完了する。尚、第２のスキュー
確認ステップＳ８０で、第２のクロック経路が抽出され
なかった場合は、この第２のスキュー確認ステップＳ８
０を実施した時点での最新の第２のレイアウト情報をそ
のまま第３のレイアウト情報とすればよい。

【００５９】次に、本発明の第３の実施形態のＬＳＩの
設計方法について説明する。

【００６０】図７は、本実施形態のＬＳＩの設計方法の
概略を示す流れ図である。本実施形態の設計方法で設計
されるＬＳＩは、指定された信号経路の信号遅延時間
が、予め設定された目標信号遅延時間に対して所定の誤
差範囲内に入るようにすることが必要なディジタル回路
部を少なくとも含んでいるものとする。

【００６１】図７を参照すると、本実施形態のＬＳＩ設
計方法は、必要な遅延調整ブロック群を予め準備して回
路ライブラリに登録するライブラリ準備ステップＳ１１
と、この回路ライブラリを用いて、所定の第１の信号経
路の中に所定の信号遅延値を有する第１のＢＦＢを選択
して挿入し、ＬＳＩの第１の回路接続情報を作成する第
１の回路設計ステップＳ２１と、回路ライブラリ及び第
１の回路接続情報に基づいて配置配線を行い第１のレイ
アウト情報を作成する第１のレイアウトステップＳ３１
と、第１のレイアウト情報から抽出されたパラメータを
含む所定の情報を用いてＬＳＩの実配線遅延シミュレー
ションを行う実配線遅延シミュレーションステップＳ４
１と、実配線遅延シミュレーションステップＳ４１で得
られたシミュレーション結果から第１の信号経路を含む
各経路の信号遅延値情報を抽出する遅延情報抽出ステッ
プＳ５１と、抽出された各経路の信号遅延値を所定の規
格値と比較すると共に第１の信号経路の信号遅延値と目
標信号遅延値の差の絶対値を所定の第１の規格値と比較
しタイミングエラーの有無を判定する第１の遅延確認ス
テップＳ６１と、タイミングエラーが検出された場合
は、配置配線の変更を施して第２の回路接続情報及び第
２のレイアウト情報を作成する第１の遅延調整ステップ
Ｓ７１と、少なくとも第１の信号経路の信号遅延値と目
標信号遅延値の差の絶対値が第１の規格値以下になるま
で、この第１の遅延調整ステップＳ７１と，実配線遅延
シミュレーションステップＳ４１と，遅延情報抽出ステ
ップＳ５１と，第１の遅延確認ステップＳ６１とを繰り
返し、全てのタイミングエラーが解消された時点で、こ
のときの実配線遅延シミュレーションの結果から抽出さ
れた第１の信号経路の信号遅延値と目標信号遅延値との
差を第２の規格値と比較しタイミングエラーの有無を確
認する第２の遅延確認ステップＳ８１と、第２の遅延確
認ステップＳ８１の結果、第１の信号経路の信号遅延値
と目標信号遅延値との差の絶対値が所定の第２の規格値
を越えていた場合は、第１の信号経路中の第１のバッフ
ァ回路ブロックが含まれる遅延調整ブロック群の中か
ら、当該第１の信号経路の信号遅延値と目標信号遅延値
との差の絶対値が第２の規格値以下になるような信号遅
延値を有する第２のバッファ回路ブロックを選択して第
１の回路ブロックと置き換え、第３のレイアウト情報を
作成する第２の遅延調整ステップＳ９１を含み、構成さ
れる。

【００６２】次に、この設計方法の具体的な動作につい
て説明する。

【００６３】図８は、対象となるＬＳＩのディジタル回
路部が含む、信号遅延時間が設定された目標信号遅延時
間に対して所定の誤差範囲内に入ることが必要な第１の
信号経路の模式的なブロック図である。本実施形態の設
計方法も基本的には第２の実施形態の設計方法と同様で
あるので、共通する部分の説明は省略する。

【００６４】尚、この第１の信号経路の信号遅延時間を
ｔd0、予め設定された目標信号遅延時間をＴd0、所定の
第１の規格値をｔa1、第２の規格値である誤差をｔa0
（≦ｔa1）としたとき、 Ｔd0−ｔa0≦ｔd0≦Ｔd0＋ｔa0 に入るようにすることが求められているものとする。

【００６５】まず、第２の実施形態と同様、ライブラリ
準備ステップＳ１１で、所望のＬＳＩの設計に必要な、
信号遅延値が異なる複数のＢＦＢからなる遅延調整ブロ
ック群を設計し、所定の回路ライブラリに登録する。第
２の実施形態の説明におけるｔsk，ｔske0をそれぞれ２
ｔa0，２ｔa1に置き換えれば、第２の実施形態のライブ
ラリ準備ステップＳ１０と全く同じであるので、詳細は
省略する。

【００６６】次に、第１の回路設計ステップＳ２１で、
この回路ライブラリを用いて所望の機能を実現するＬＳ
Ｉの回路設計を行う。このとき、回路ブロック６５０，
６６０，６７０，６８０，６９０を含む第１の信号経路
４００の中に、第１の規格値ｔa1を超える最大遅延調整
量ｔcrmax1を有する遅延調整ブロック群２５０の中から
所定の信号遅延値を有する第１のＢＦＢを選択して挿入
し、ＬＳＩの第１の回路接続情報を作成する。ここで
は、第１のＢＦＢとして、遅延調整ブロック群２５０の
中で最大の信号遅延値Ｔbmaxを有するＢＦＢ２５９が選
択，挿入されたものとする。尚、本実施形態において
も、第２の実施形態の場合と同様、通常の回路接続情報
レベルでの論理検証、タイミング検証は全て実施された
ものとする。

【００６７】次に、第１のレイアウトステップＳ３１
で、回路ライブラリ及び第１の回路接続情報に基づいて
配置配線を行い、第１のレイアウト情報を作成する。こ
のとき第１の信号経路４００の各回路ブロック６５０，
６６０，６７０，６８０，６９０及び挿入されている第
１のＢＦＢ２５９の間は、ブロック間接続配線経路７０
１〜７０５で接続されたものとする。図８（ａ）は、こ
の時点での、第１の信号経路４００の模式的なブロック
図である。

【００６８】次に、実配線遅延シミュレーションステッ
プＳ４１で、回路ライブラリ、第１の回路接続情報、第
１のレイアウト情報から抽出されたパラメータ等に基づ
いて、当該ＬＳＩの実配線遅延シミュレーションを行
い、次の遅延情報抽出ステップＳ５１でこのシミュレー
ション結果から第１の信号経路４００を含む各経路の信
号遅延値情報を抽出する。

【００６９】次に、第１の遅延確認ステップＳ６１で、
抽出された各経路の信号遅延値を所定の規格値と比較す
ると共に第１の信号経路４００の第１の信号遅延時間ｔ
s1と目標信号遅延時間Ｔd0の差の絶対値を算出して第１
の規格値ｔa1と比較し、それぞれの規格値を超えるタイ
ミングエラーの有無を判定する。

【００７０】この第１の遅延確認ステップＳ６１でタイ
ミングエラーが検出された場合は、回路接続情報修正ス
テップＳ７１で、エラーが検出された当該経路中の回路
ブロックの差し替え或いは配置配線の変更等を施して第
２の回路接続情報及び第２のレイアウト情報を作成す
る。但し、少なくとも第１の信号経路４００に挿入され
ている第１のＢＦＢ２５９の差し替えは行わないように
し、回路ブロック６５０，６６０，６７０，６８０の差
し替え、或いは各回路ブロックの配置配線を変更するだ
けとする。

【００７１】この後、この第２の回路接続情報と第２の
レイアウト情報に基づいて、実配線遅延シミュレーショ
ンステップＳ４１，遅延情報抽出ステップＳ５１，第１
の遅延確認ステップＳ６１とこの回路接続情報修正ステ
ップＳ７１を、全てのタイミングエラーが無くなるまで
繰り返す。

【００７２】図８（ｂ）は、第１の遅延確認ステップＳ
６１で全てのタイミングエラー無くなった時点での第１
の信号経路４００を模式的に示すブロック図である。具
体的には、回路ブロック６５０，６６０，６８０がそれ
ぞれ回路ブロック６５１，６６１，６８１に修正され、
ブロック間接続配線経路７０１〜７０５がブロック間接
続配線経路７１１〜７１５に修正されたものとする。こ
の時点までは、第１のＢＦＢ２５９の差し替えなしで処
理される。

【００７３】次に、遅延調整結果確認ステップＳ８１
で、このときの実配線遅延シミュレーション結果から抽
出された第１の信号経路４００の第１の信号遅延時間ｔ
s2と第１の信号経路４００の目標信号遅延値Ｔd0との差
（ｔs2−Ｔd0）を算出し、その絶対値が所定の誤差であ
る第２の規格値ｔa0以下か否かを確認する。

【００７４】（ｔs2−Ｔd0）の絶対値が第２の規格値ｔ
a0を超えている場合は、次の第２の遅延確認ステップＳ
９１で、遅延調整ブロック群２５０の中で、ＢＦＢの信
号遅延値Ｔbsが、（Ｔd0−ｔs2＋Ｔbmax）に最も近い第
２のＢＦＢ２５５を選択し、第１のＢＦＢ２５９と置き
換えて第２のレイアウト情報を修正し、第３のレイアウ
ト情報を作成する。図８（ｃ）は、この第２の遅延確認
ステップＳ９１を完了した時点での第１の信号経路４０
０の模式的なブロック図である。

【００７５】本実施形態においても、遅延調整ブロック
群として、最大遅延調整量ｔcrmax1が、第１の規格値ｔ
a1×２を超え、且つ含まれる任意のＢＦＢに対して、信
号遅延値の差が第２の規格値ｔa0×２以下となる他のＢ
ＦＢが必ず存在するようにして準備しておけば、この処
理により第１の信号経路４００の信号遅延値と目標信号
遅延値との差の絶対値を第２の規格値ｔa0以下にでき
る。

【００７６】次に、最終レイアウト情報作成ステップＳ
１０１で、第３のレイアウト情報に対して、所定の設計
ルールチェック等を実施し、ＬＳＩ製造のためのレティ
クル製造用或いは電子ビーム直接露光用の最終レイアウ
ト情報を作成し、設計を完了する。尚、遅延調整結果確
認ステップＳ８１で、（ｔs2−Ｔd0）の絶対値が第２の
規格値ｔa0以下であった場合は、この遅延調整結果確認
ステップＳ８１実施時点での最新の第２のレイアウト情
報をそのまま第３のレイアウト情報とすればよい。

【００７７】第２，第３の実施形態のＬＳＩの設計方法
で用いられるＢＦＢは、上述の通り同一の遅延調整ブロ
ック群に属するＢＦＢは、ブロックの形状，大きさ及び
配置配線禁止領域、入力部のトランジスタの形状，大き
さ，配置，更に入力端子位置及び入力端子容量、出力部
のトランジスタの形状，大きさ，配置，更に出力端子位
置及び負荷依存性を含む駆動能力並びに遅延調整部の論
理動作が同一になるように設計されているので、同一遅
延調整ブロック群の中でＢＦＢの差し替えを行う限り周
辺の配置配線に影響を及ぼすことが全く無く、また当該
ＢＦＢを含むクロック経路或いは第１の信号経路の実配
線シミュレーション結果についても当該ＢＦＢの入力端
までと出力端以降については影響がないので、ＬＳＩの
配置配線のやり直しや、実配線遅延シミュレーションの
やり直しは不要で、差し替えるＢＦＢの信号遅延値の差
分だけ当該クロック経路或いは第１の信号経路の信号遅
延値を修正すればよく、高精度のスキュー調整或いは信
号遅延値調整を簡単に行うことができる。

【００７８】尚、本発明は上述の各実施形態の説明に限
定されるものでなく、その要旨の範囲内で種々変更が可
能である。例えば、第２，第３の実施形態のＬＳＩの設
計方法では、予め準備する遅延調整ブロック群の最大遅
延調整量が第１の規格値以上になるようにし、各クロッ
ク経路或いは第１の信号経路に所定のＢＦＢを１個だけ
挿入した例で説明したが、遅延調整ブロック群の最大遅
延調整量が第１の規格値以下であったり、挿入するＢＦ
Ｂの数が複数個であってもよい。複数のＢＦＢを直列に
挿入すれば、遅延調整ブロック群の最大遅延調整量が第
１の規格値より小さくても、必要なスキュー調整或いは
信号遅延値調整が可能である。

【００７９】また、複数のＢＦＢを挿入するとき、それ
ぞれのＢＦＢが属する遅延調整ブロック群は同じであっ
てもよいが、遅延値の変化ステップが異なる遅延調整ブ
ロック群のＢＦＢを組み合わせれば、遅延調整範囲の拡
大と調整精度の確保を両立させることが可能となる。

【００８０】また、スキュー調整と特定信号経路の遅延
値調整の双方が同時に必要なＬＳＩであっても、第２，
第３の実施形態の手法を容易に同時に適用でき、問題な
く設計できる。

【００８１】

【発明の効果】本発明のバッファ回路ブロックは、入力
部と遅延調整部と出力部を含んで構成され、少なくとも
ブロックの入／出力端子位置，外形形状及び外形寸法，
入力端子容量並びに出力部の負荷依存性を含めた駆動能
力を一定に保ちながら、遅延調整部の信号遅延値を所定
範囲で変化させることができる構成となっており、この
信号遅延値のみを変化させた複数のＢＦＢを備える遅延
調整ブロック群を回路ライブラリに登録し、必要な信号
経路にこのＢＦＢを挿入しておけば、レイアウト終了後
でも周辺の他の素子や配線に影響を及ぼすことなく異な
る信号遅延値を有するＢＦＢと差し替えることができる
と共に当該信号経路の遅延シミュレーションをやり直す
必要もなく、信号経路の遅延値調整を容易に行うことが
できるという効果が得られる。

【００８２】また、このＢＦＢを用いる本発明のＬＳＩ
の設計方法によれば、既存の遅延調整手法を用いてこの
ＢＦＢが挿入されている信号経路の遅延調整をＢＦＢの
差し替えをすることなく所定のレベルまで実施した後、
ＢＦＢの差し替えを行うようにしているので、高精度の
遅延調整を簡便且つ短時間で達成できるという効果が得
られる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態のＢＦＢで構成される
遅延調整ブロック群における共通部分の概略構成を示す
ブロック図である。

【図２】本発明の第１の実施形態のＢＦＢにおける固定
部分の具体的なレイアウトパターンの例である。

【図３】図２のレイアウト固定部分に基づく、ＢＦＢの
回路接続レイアウトパターン（ａ）とその等価回路図
（ｂ）である。

【図４】図２のレイアウト固定部分に基づく、他のＢＦ
Ｂの回路接続レイアウトパターン（ａ）とその等価回路
図（ｂ）である。

【図５】本発明の第２の実施形態のＬＳＩの設計方法の
概略を示す流れ図である。

【図６】本発明の第２の実施形態のＬＳＩの設計方法の
動作を説明するための模式的なクロックネットのブロッ
ク図の例である。

【図７】本発明の第３の実施形態のＬＳＩの設計方法の
概略を示す流れ図である。

【図８】第１の信号経路の模式的なブロック図の例であ
る。

【図９】特開平１０−１１４９４号公報に開示された従
来のクロックスキューを低減する方法の例を示す図であ
る。

【図１０】特開平８−２７４２６０号公報に開示された
従来のクロックスキューを低減する方法の例を示す図で
ある。

【図１１】特開平１０−３３５４７０号公報に開示され
た従来のクロックスキューを低減する方法の例を示す図
である。

【符号の説明】

１，１０１，１１１，１２１ 入力部 ２，１０２，１１２，１２２ 遅延調整部 ３，１０３，１１３，１２３ 出力部 ５ 入力端子 ７ 出力端子 １１０，１２０ バッファ回路ブロック（ＢＦＢ） １１〜１６ ＰＭＯＳ ３１〜３６ ＮＭＯＳ ５１〜５６ ポリシリコン配線 ６１〜６６，７１〜７６，８１〜８５ 配線 ９１ 電源配線 ９２ 接地配線 １００ 遅延調整ブロック群の共通部分（ＢＦＢＣ） １１Ｄ〜１６Ｄ，３１Ｄ〜３６Ｄ ドレイン拡散領域 １１Ｓ，１３Ｓ，１５Ｓ，３１Ｓ，３３Ｓ，３５Ｓ
共通ソース拡散領域 １１ＣＳ，１３ＣＳ，１５ＣＳ，３１ＣＳ，３３ＣＳ，
３５ＣＳ，１１ＣＤ〜１６ＣＤ，３１ＣＤ〜３６ＣＤ，
５１ＣＰ〜５６ＣＰ コンタクト孔（ＣＨ） ６１Ｖ〜６６Ｖ，７２Ｖ〜７６Ｖ ヴィアホール（Ｖ
Ｈ）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/82 Ｈ０１Ｌ 21/82 Ｄ ５Ｊ０５６ Ｈ０３Ｋ 19/0175 Ｈ０３Ｋ 19/00 １０１Ｎ // Ｈ０３Ｋ 5/13 Ｆターム(参考） 5B046 AA08 BA04 JA05 KA06 5B079 BA20 BB10 BC03 DD06 DD08 DD20 5F038 CA03 CA17 CD06 CD08 CD09 EZ20 5F064 BB07 BB26 CC12 DD03 DD04 DD07 DD10 DD14 DD25 EE22 EE47 EE54 HH09 HH12 5J001 AA05 AA11 BB12 DD00 5J056 AA00 AA39 BB21 CC05 DD13 DD29 EE15 FF08 HH03 KK00

Claims (11)

【特許請求の範囲】
1. 【請求項１】 入力部と遅延調整部と出力部とを含む半
   導体集積回路装置用バッファ回路ブロックであって、少
   なくとも入力端子が設けられた前記入力部の入力端子容
   量と前記出力部の負荷依存性も含む駆動能力を固定した
   状態で、前記遅延調整部の遅延時間を所定範囲で変化さ
   せることができる構成を有することを特徴とするバッフ
   ァ回路ブロック。
2. 【請求項２】 各々が複数のトランジスタを含んで構成
   される入力部と遅延調整部と出力部とを含む半導体集積
   回路装置用バッファ回路ブロックであって、少なくとも
   前記入力部に設けられた入力端子位置，前記出力部に設
   けられた出力端子位置，外形形状及び外形寸法並びに前
   記入力部を構成するトランジスタの形状及び寸法並びに
   前記出力部を構成するトランジスタの形状及び寸法を固
   定した状態で、前記遅延調整部の遅延時間を所定範囲で
   変化させることができる構成を有することを特徴とする
   バッファ回路ブロック。
3. 【請求項３】 ブロック領域内に当該ブロックに含まれ
   ない素子の配置及び配線を禁止する配置配線禁止情報を
   更に固定した状態で、遅延調整部の遅延時間を所定範囲
   で変化させることができる構成を有する請求項１又は２
   記載のバッファ回路ブロック。
4. 【請求項４】 遅延調整部を構成する複数の一導電チャ
   ネル型トランジスタの中に、大きさの異なるトランジス
   タを含む請求項１乃至３いずれか１項に記載のバッファ
   回路ブロック。
5. 【請求項５】 入力部がｐチャネル型電界効果トランジ
   スタとｎチャネル型電界効果トランジスタをそれぞれ少
   なくとも１個含む単位セル１個で構成され、遅延調整部
   が複数個の前記単位セルを含んで構成された請求項１乃
   至３いずれか１項に記載のバッファ回路ブロック。
6. 【請求項６】 出力部が複数個の単位セルを並列接続し
   て構成された請求項５記載のバッファ回路ブロック。
7. 【請求項７】 クロック信号駆動回路ブロックと、この
   クロック信号駆動回路ブロックから送出されるクロック
   信号に同期して動作する複数の第１の回路ブロックを少
   なくとも含む半導体集積回路装置の設計方法であって、
   入力部と遅延調整部と出力部を含むバッファ回路ブロッ
   クの前記入力部の入力端子容量，前記出力部の負荷依存
   性を含む駆動能力及び内部の論理動作が同一で前記遅延
   調整部の信号遅延値が異なる複数の前記バッファ回路ブ
   ロックからなる遅延調整ブロック群を予め準備し、所定
   の回路ライブラリに登録するライブラリ準備ステップ
   と、前記回路ライブラリを用いて前記半導体集積回路装
   置の回路設計を行う際に、少なくとも前記クロック信号
   駆動回路ブロックと複数の前記第１の回路ブロックそれ
   ぞれとを接続するクロック経路から構成されるクロック
   ネットの前記各クロック経路の中に前記遅延調整ブロッ
   ク群の中から所定の信号遅延値を有する第１のバッファ
   回路ブロックを選択して挿入し、前記半導体集積回路装
   置の第１の回路接続情報を作成するステップと、前記回
   路ライブラリ及び前記第１の回路接続情報に基づいて配
   置配線を行い第１のレイアウト情報を作成する第１のレ
   イアウトステップと、レイアウト情報から抽出されたパ
   ラメータを含む所定の情報を用いて前記半導体集積回路
   装置の実配線遅延シミュレーションを行う遅延シミュレ
   ーションステップと、この遅延シミュレーションステッ
   プで得られたシミュレーション結果から前記クロックネ
   ットを構成する各クロック経路含む前記半導体集積回路
   装置の各信号経路の信号遅延値情報を抽出する遅延値情
   報抽出ステップと、遅延値情報抽出ステップで抽出され
   た前記各信号経路の信号遅延値をそれぞれの所定の規格
   値と比較すると共に前記クロックネットのスキュー値を
   所定の第１の規格値と比較しタイミングエラーの有無を
   判定する第１のスキュー確認ステップと、少なくとも前
   記クロックネットのスキュー値が前記第１の規格値を超
   えている場合に、前記クロックネットを構成する回路ブ
   ロックの配置配線の変更或いは前記第１のバッファ回路
   ブロックを除く前記回路ブロックの交換を行って第２の
   回路接続情報及び第２のレイアウト情報を作成する第１
   のスキュー調整ステップと、前記第２のレイアウト情報
   から抽出されたパラメータを用いる前記遅延シミュレー
   ションステップと、前記遅延値情報抽出ステップと、前
   記第１のスキュー確認ステップと、前記第１のスキュー
   調整ステップとを繰り返し、前記クロックネットのスキ
   ュー値が前記第１の規格値以下になった時点での前記各
   クロック経路の信号遅延値情報に基づいて、所定の第１
   のクロック経路の信号遅延値に対して、その差が所定の
   第２の規格値を超えている第２のクロック経路を全て抽
   出する第２のスキュー確認ステップと、全ての前記第２
   のクロック経路のそれぞれについて、前記第２のクロッ
   ク経路中の前記第１のバッファ回路ブロックが含まれる
   前記遅延調整ブロック群の中から、当該前記第２のクロ
   ック経路の信号遅延値と前記第１のクッロク経路の信号
   遅延値との差が前記第２の規格値以下になるような信号
   遅延値を有する第２のバッファ回路ブロックを選択して
   前記第１の回路ブロックと置き換えて第３のレイアウト
   情報を作成する第２のスキュー調整ステップと、を含む
   ことを特徴とする半導体集積回路装置の設計方法。
8. 【請求項８】 指定された第１の信号経路の信号遅延値
   を、予め設定された目標信号遅延値に対して所定の誤差
   範囲内に入るようにすることが必要なディジタル回路部
   を含む半導体集積回路装置の設計方法であって、入力部
   と遅延調整部と出力部を含むバッファ回路ブロックの前
   記入力部の入力端子容量，前記出力部の負荷依存性を含
   む駆動能力及び内部の論理動作が同一で前記遅延調整部
   の信号遅延値が異なる複数の前記バッファ回路ブロック
   からなる遅延調整ブロック群を予め準備し、所定の回路
   ライブラリに登録するライブラリ準備ステップと、前記
   回路ライブラリを用いて前記半導体集積回路装置の回路
   設計を行う際に、少なくとも前記第１の信号経路の中に
   前記遅延調整ブロック群の中から所定の信号遅延値を有
   する第１のバッファ回路ブロックを選択して挿入し、前
   記半導体集積回路装置の第１の回路接続情報を作成する
   ステップと、前記回路ライブラリ及び前記第１の回路接
   続情報に基づいて配置配線を行い第１のレイアウト情報
   を作成する第１のレイアウトステップと、レイアウト情
   報から抽出されたパラメータを含む所定の情報を用いて
   前記半導体集積回路装置の実配線遅延シミュレーション
   を行う遅延シミュレーションステップと、前記遅延シミ
   ュレーションステップで得られたシミュレーション結果
   から前記第１の信号経路を含む前記半導体集積回路装置
   の各信号経路の信号遅延値情報を抽出する遅延値情報抽
   出ステップと、前記遅延値情報抽出ステップで抽出され
   た前記各信号経路の信号遅延値をそれぞれの所定の規格
   値と比較すると共に前記第１の信号経路の信号遅延値と
   前記目標信号遅延値の差の絶対値を所定の第１の規格値
   と比較しタイミングエラーの有無を判定する第１の遅延
   確認ステップと、少なくとも前記第１の信号経路の信号
   遅延値と前記目標信号遅延値の差の絶対値が前記第１の
   規格値を越えている場合は、前記第１の信号経路に含ま
   れる回路ブロックの配置配線の変更或いは前記第１のバ
   ッファ回路ブロックを除く前記回路ブロックの交換を行
   って第２の回路接続情報及び第２のレイアウト情報を作
   成する第１の遅延調整ステップと、前記第２のレイアウ
   ト情報から抽出されたパラメータを用いる前記遅延シミ
   ュレーションステップと、前記遅延値情報抽出ステップ
   と、前記第１の遅延確認ステップと、前記第１の遅延調
   整ステップとを繰り返し、前記第１の信号経路の信号遅
   延値と前記目標信号遅延値との差の絶対値が前記第１の
   規格値以下になった時点での前記第１の信号経路の信号
   遅延値と前記目標信号遅延値との差の絶対値が所定の第
   ２の規格値を越えているか否かを判定する第２の遅延確
   認ステップと、前記第２の遅延確認ステップの結果、前
   記第１の信号経路の信号遅延値と前記目標信号遅延値と
   の差の絶対値が所定の第２の規格値を越えていた場合
   は、前記第１の信号経路中の前記第１のバッファ回路ブ
   ロックが含まれる前記遅延調整ブロック群の中から、当
   該前記第１の信号経路の信号遅延値と前記目標信号遅延
   値との差の絶対値が前記第２の規格値以下になるような
   信号遅延値を有する第２のバッファ回路ブロックを選択
   して前記第１の回路ブロックと置き換え、第３のレイア
   ウト情報を作成する第２の遅延調整ステップと、を含む
   ことを特徴とする半導体集積回路装置の設計方法。
9. 【請求項９】 遅延調整ブロック群を構成する複数のバ
   ッファ回路ブロックの配線禁止情報も共通に設定されて
   いる請求項６乃至８いずれか１項に記載の半導体集積回
   路装置の設計方法。
10. 【請求項１０】 回路ライブラリが複数の遅延調整ブロ
    ック群を含み、且つ同一の前記遅延調整ブロック群に含
    まれる複数のバッファ回路ブロックの最大信号遅延値が
    少なくとも一つは異なる前記遅延調整ブロック群を有す
    る請求項６乃至９いずれか１項に記載の半導体集積回路
    装置の設計方法。
11. 【請求項１１】 回路ライブラリが、同一の遅延調整ブ
    ロック群を構成する複数のバッファ回路ブロックの信号
    遅延値の中の最大及び最小の信号遅延値をそれぞれｔpd
    gmax，ｔpdgminとしたとき、その差（ｔpdgmax−ｔpdgm
    in）が第１の規格値よりも大きい有効遅延調整ブロック
    群を少なくとも一つ含む請求項１０に記載の半導体集積
    回路装置の設計方法。