JP2001313379A - 半導体メモリの製造方法及び容量素子の製造方法 - Google Patents
半導体メモリの製造方法及び容量素子の製造方法Info
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Abstract
(57)【要約】
【課題】 容量絶縁膜にダメージを与えることなく、容
量素子のリーク電流特性の低下を防止する。 【解決手段】 開示される半導体メモリの製造方法は、
Ｒｕ膜から成る下部電極膜１６Ａを形成した後レジスト
１７をマスクとして不要な下部電極膜１６Ａを除去して
下部電極１６を形成し、レジスト１７をアッシングによ
り除去した後、下部電極１６表面のみに緩衝膜としての
役割を担うＲｕ膜から成る選択成長膜１８を選択成長さ
せ、この後にＴａ2Ｏ5膜から成る容量絶縁膜２０を形成
する。
量素子のリーク電流特性の低下を防止する。 【解決手段】 開示される半導体メモリの製造方法は、
Ｒｕ膜から成る下部電極膜１６Ａを形成した後レジスト
１７をマスクとして不要な下部電極膜１６Ａを除去して
下部電極１６を形成し、レジスト１７をアッシングによ
り除去した後、下部電極１６表面のみに緩衝膜としての
役割を担うＲｕ膜から成る選択成長膜１８を選択成長さ
せ、この後にＴａ2Ｏ5膜から成る容量絶縁膜２０を形成
する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体メモリの
製造方法及び容量素子の製造方法に係り、詳しくは、情
報を記憶する容量素子の下部電極上に容量絶縁膜を形成
するときに、下部電極加工時にこの表面に生じた変質の
影響を容量絶縁膜が受けるのを防止するようにした半導
体メモリの製造方法及び容量素子の製造方法に関する。
製造方法及び容量素子の製造方法に係り、詳しくは、情
報を記憶する容量素子の下部電極上に容量絶縁膜を形成
するときに、下部電極加工時にこの表面に生じた変質の
影響を容量絶縁膜が受けるのを防止するようにした半導
体メモリの製造方法及び容量素子の製造方法に関する。
【０００２】
【従来の技術】半導体装置の代表として知られているＬ
ＳＩ（大規模集積回路）は、メモリ製品とロジック製品
とに大別されるが、最近の半導体製造技術の進歩につれ
て、特に前者における発展がめざましい。この半導体メ
モリは、ＤＲＡＭ(Dynamic Random Access Memory)と、
ＳＲＡＭ（Static Random Access Memory）とに分類さ
れるが、半導体メモリのほとんどが、集積度の点で優れ
ているＭＯＳ(Metal Oxide Semiconductor)型トランジ
スタによって構成されている。また、ＤＲＡＭはＳＲＡ
Ｍに比較して上述したような高集積化の利点をより大き
く生かせるため、コストダウンが図れるので、情報機器
等における各種の記憶装置に広く適用されている。
ＳＩ（大規模集積回路）は、メモリ製品とロジック製品
とに大別されるが、最近の半導体製造技術の進歩につれ
て、特に前者における発展がめざましい。この半導体メ
モリは、ＤＲＡＭ(Dynamic Random Access Memory)と、
ＳＲＡＭ（Static Random Access Memory）とに分類さ
れるが、半導体メモリのほとんどが、集積度の点で優れ
ているＭＯＳ(Metal Oxide Semiconductor)型トランジ
スタによって構成されている。また、ＤＲＡＭはＳＲＡ
Ｍに比較して上述したような高集積化の利点をより大き
く生かせるため、コストダウンが図れるので、情報機器
等における各種の記憶装置に広く適用されている。
【０００３】ＤＲＡＭは、メモリセルトランジスタとこ
れに接続された容量素子（キャパシタ）とにより１つの
メモリセルを構成して、容量素子の電荷の有無により情
報を記憶している。ここで、容量素子は、容量絶縁膜の
両側に一対の金属電極を設けた、ＭＩＭ(Metal Insulat
or Metal)構造が広く採用されている。上述のように、
ＤＲＡＭは容量素子を利用して情報を記憶するが、記憶
情報の増大に伴って、半導体基板上に形成される個々の
容量素子の占有面積は制約されてきている。したがっ
て、それぞれの容量素子の容量（キャパシタンス）を、
制約された占有面積内で高める工夫が必要になる。もし
容量素子の容量が情報を記憶するのに十分な値を有して
いないと、外部からのノイズ信号等により容易に誤動作
するようになるので、ソフトエラーで代表されるような
エラーが生じ易くなる。
れに接続された容量素子（キャパシタ）とにより１つの
メモリセルを構成して、容量素子の電荷の有無により情
報を記憶している。ここで、容量素子は、容量絶縁膜の
両側に一対の金属電極を設けた、ＭＩＭ(Metal Insulat
or Metal)構造が広く採用されている。上述のように、
ＤＲＡＭは容量素子を利用して情報を記憶するが、記憶
情報の増大に伴って、半導体基板上に形成される個々の
容量素子の占有面積は制約されてきている。したがっ
て、それぞれの容量素子の容量（キャパシタンス）を、
制約された占有面積内で高める工夫が必要になる。もし
容量素子の容量が情報を記憶するのに十分な値を有して
いないと、外部からのノイズ信号等により容易に誤動作
するようになるので、ソフトエラーで代表されるような
エラーが生じ易くなる。
【０００４】上述のようなＤＲＡＭの容量素子の高容量
化を図るために、従来から、容量絶縁膜として高誘電率
絶縁膜を用いた容量素子が構成されている。この高誘電
率絶縁膜としては、例えば金属酸化膜の一種である酸化
タンタル（Ｔａ2Ｏ5）膜を初めとして、チタン酸ジルコ
ン酸鉛（ＰＺＴ）、チタン酸バリウム（ＢＴＯ）、チタ
ン酸ストロンチウム（ＳＴＯ）等の多くの酸化膜が用い
られている。例えば上述の酸化タンタル膜は、以前から
用いられている酸化シリコン（ＳｉＯ2）膜と比べて略
１０倍の大きさの誘電率を有し、また窒化シリコン（Ｓ
ｉ3Ｎ4）膜と比べて略４倍の大きさの誘電率（２５〜３
０）を有しているので、容量素子の容量を増加させるこ
とができるようになる。
化を図るために、従来から、容量絶縁膜として高誘電率
絶縁膜を用いた容量素子が構成されている。この高誘電
率絶縁膜としては、例えば金属酸化膜の一種である酸化
タンタル（Ｔａ2Ｏ5）膜を初めとして、チタン酸ジルコ
ン酸鉛（ＰＺＴ）、チタン酸バリウム（ＢＴＯ）、チタ
ン酸ストロンチウム（ＳＴＯ）等の多くの酸化膜が用い
られている。例えば上述の酸化タンタル膜は、以前から
用いられている酸化シリコン（ＳｉＯ2）膜と比べて略
１０倍の大きさの誘電率を有し、また窒化シリコン（Ｓ
ｉ3Ｎ4）膜と比べて略４倍の大きさの誘電率（２５〜３
０）を有しているので、容量素子の容量を増加させるこ
とができるようになる。
【０００５】また、容量素子の高容量化を図る他の考え
として、容量素子の一方の電極である上部電極あるいは
他方の電極である下部電極の表面積を拡大させるため
に、シリンダ型、ボックス型、フィン型等の各種の立体
構造が実施されている。また、このような立体構造と高
誘電率絶縁膜から成る容量絶縁膜とを組み合わせること
で、容量素子の容量をさらに増加させることができるよ
うになる。
として、容量素子の一方の電極である上部電極あるいは
他方の電極である下部電極の表面積を拡大させるため
に、シリンダ型、ボックス型、フィン型等の各種の立体
構造が実施されている。また、このような立体構造と高
誘電率絶縁膜から成る容量絶縁膜とを組み合わせること
で、容量素子の容量をさらに増加させることができるよ
うになる。
【０００６】次に、図１２乃至図１４を参照して、従来
の半導体メモリの製造方法について工程順に説明する。
なお、容量素子としてはシリンダ型の立体構造を採用す
る例で説明する。図１２（ａ）に示すように、予め所定
のプロセスを経て、既にメモリセルトランジスタが形成
されている例えばＰ型シリコン基板５１を用意する。こ
の基板５１には、周知のＬＯＣＯＳ(Local Oxidation o
f Silicon)法等により酸化シリコン膜からなる素子分離
用絶縁膜５２が形成され、この素子分離用絶縁膜５２に
より囲まれた活性領域にはゲート酸化膜５３及びゲート
電極（ワードライン）５４が形成されている。ゲート電
極５４の両側にはソース領域又はドレイン領域を構成す
る複数のＮ型拡散領域５５が選択的に形成されて、表面
は酸化シリコン膜等からなる層間絶縁膜５６で覆われて
いる。
の半導体メモリの製造方法について工程順に説明する。
なお、容量素子としてはシリンダ型の立体構造を採用す
る例で説明する。図１２（ａ）に示すように、予め所定
のプロセスを経て、既にメモリセルトランジスタが形成
されている例えばＰ型シリコン基板５１を用意する。こ
の基板５１には、周知のＬＯＣＯＳ(Local Oxidation o
f Silicon)法等により酸化シリコン膜からなる素子分離
用絶縁膜５２が形成され、この素子分離用絶縁膜５２に
より囲まれた活性領域にはゲート酸化膜５３及びゲート
電極（ワードライン）５４が形成されている。ゲート電
極５４の両側にはソース領域又はドレイン領域を構成す
る複数のＮ型拡散領域５５が選択的に形成されて、表面
は酸化シリコン膜等からなる層間絶縁膜５６で覆われて
いる。
【０００７】ゲート電極５４及び複数のＮ型拡散領域５
５（ソース領域又はドレイン領域）によりＭＯＳ（Meta
l Oxide Semiconductor）型トランジスタから成るメモ
リセルトランジスタ６０が構成されている。容量素子が
接続される所望のＮ型拡散領域５５の表面の層間絶縁膜
５６にはコンタクトホール５７が形成されて、このコン
タクトホール５７には多結晶シリコン等から成る容量コ
ンタクト５８が形成されている。また、層間絶縁膜５６
上にはプラズマ酸窒化膜６１を介してプラズマ酸化膜６
２が形成されて、これらプラズマ酸窒化シリコン膜６１
及びプラズマ酸化シリコン膜６２には、容量コンタクト
５８を露出するようにシリンダ溝６３が形成されてい
る。
５（ソース領域又はドレイン領域）によりＭＯＳ（Meta
l Oxide Semiconductor）型トランジスタから成るメモ
リセルトランジスタ６０が構成されている。容量素子が
接続される所望のＮ型拡散領域５５の表面の層間絶縁膜
５６にはコンタクトホール５７が形成されて、このコン
タクトホール５７には多結晶シリコン等から成る容量コ
ンタクト５８が形成されている。また、層間絶縁膜５６
上にはプラズマ酸窒化膜６１を介してプラズマ酸化膜６
２が形成されて、これらプラズマ酸窒化シリコン膜６１
及びプラズマ酸化シリコン膜６２には、容量コンタクト
５８を露出するようにシリンダ溝６３が形成されてい
る。
【０００８】次に、図１２（ｂ）に示すように、ＣＶＤ
法により全面に（窒化チタン）ＴｉＮ／（チタン）Ｔｉ
の積層膜から成るバリア膜６５を形成した後、スパッタ
法のみにより、又はスパッタ法の後にＣＶＤ法を組み合
わせて、全面に下部電極膜６６Ａを形成する。この下部
電極膜６６は、後の工程で所望の形状にパターニングさ
れることにより下部電極が形成される。次に、図１３
（ｃ）に示すように、シリンダ溝６３内にレジスト６７
を埋め込むように形成する。
法により全面に（窒化チタン）ＴｉＮ／（チタン）Ｔｉ
の積層膜から成るバリア膜６５を形成した後、スパッタ
法のみにより、又はスパッタ法の後にＣＶＤ法を組み合
わせて、全面に下部電極膜６６Ａを形成する。この下部
電極膜６６は、後の工程で所望の形状にパターニングさ
れることにより下部電極が形成される。次に、図１３
（ｃ）に示すように、シリンダ溝６３内にレジスト６７
を埋め込むように形成する。
【０００９】次に、図１３（ｄ）に示すように、エッチ
バックにより層間絶縁膜６２の表面を平坦化して不要な
バリア膜６５及び下部電極膜６６Ａを除去する。これに
より、下部電極６６を形成する。次に、図１４（ｅ）に
示すように、酸素（Ｏ2）プラズマ法によりシリンダ溝
６３内のレジスト６７をアッシングして除去する。次
に、図１４（ｆ）に示すように、ＣＶＤ法により全面に
Ｔａ2Ｏ5膜から成る容量絶縁膜６８及び上部電極膜６９
Ａを形成した後、上部電極膜６９Ａを所望の形状にパタ
ーニングして上部電極（図示せず）を形成することによ
り容量素子を形成して、半導体メモリを完成させる。
バックにより層間絶縁膜６２の表面を平坦化して不要な
バリア膜６５及び下部電極膜６６Ａを除去する。これに
より、下部電極６６を形成する。次に、図１４（ｅ）に
示すように、酸素（Ｏ2）プラズマ法によりシリンダ溝
６３内のレジスト６７をアッシングして除去する。次
に、図１４（ｆ）に示すように、ＣＶＤ法により全面に
Ｔａ2Ｏ5膜から成る容量絶縁膜６８及び上部電極膜６９
Ａを形成した後、上部電極膜６９Ａを所望の形状にパタ
ーニングして上部電極（図示せず）を形成することによ
り容量素子を形成して、半導体メモリを完成させる。
【００１０】ところで、上述した従来の製造方法で製造
された半導体メモリは、容量素子のリーク電流特性が低
下するという欠点が生ずる。すなわち、従来の半導体メ
モリの製造方法では、図１３（ｄ）の後の図１４（ｅ）
の工程で酸素プラズマ法でレジスト６７をアッシングす
るときに、酸素プラズマにより下部電極６６の表面が損
傷されて変質する現象が生ずる。そして、この変質した
下部電極６６の表面に容量絶縁膜６８が形成されるの
で、その下部電極６６の変質の影響により容量絶縁膜６
８が劣化してリーク電流が増大するようになる。
された半導体メモリは、容量素子のリーク電流特性が低
下するという欠点が生ずる。すなわち、従来の半導体メ
モリの製造方法では、図１３（ｄ）の後の図１４（ｅ）
の工程で酸素プラズマ法でレジスト６７をアッシングす
るときに、酸素プラズマにより下部電極６６の表面が損
傷されて変質する現象が生ずる。そして、この変質した
下部電極６６の表面に容量絶縁膜６８が形成されるの
で、その下部電極６６の変質の影響により容量絶縁膜６
８が劣化してリーク電流が増大するようになる。
【００１１】上述のようにレジストのアッシング時の上
部電極膜の変質の影響を防止するようにした半導体メモ
リの製造方法が、例えば特開平７−９４６００号公報に
開示されている。以下、図１５〜図１８を参照して、同
半導体メモリの製造方法について工程順に説明する。
部電極膜の変質の影響を防止するようにした半導体メモ
リの製造方法が、例えば特開平７−９４６００号公報に
開示されている。以下、図１５〜図１８を参照して、同
半導体メモリの製造方法について工程順に説明する。
【００１２】まず、図１５（ａ）に示すように、予め所
定のプロセスを経て、既にメモリセルトランジスタ１３
０が形成されているシリコン基板１３１を用意する。メ
モリセルトランジスタ１３０は、ゲート酸化膜１２１、
ゲート電極１２３、ソース領域又はドレイン領域１２５
（低不純物濃度領域１２５ａ及び高不純物濃度領域１２
５ｂ）により構成されている。符号１２７は絶縁膜、符
号１３３は分離用絶縁膜、符号１３５はチャネルストッ
パ領域、符号１３７はビット線、符号１４１は層間絶縁
膜である。
定のプロセスを経て、既にメモリセルトランジスタ１３
０が形成されているシリコン基板１３１を用意する。メ
モリセルトランジスタ１３０は、ゲート酸化膜１２１、
ゲート電極１２３、ソース領域又はドレイン領域１２５
（低不純物濃度領域１２５ａ及び高不純物濃度領域１２
５ｂ）により構成されている。符号１２７は絶縁膜、符
号１３３は分離用絶縁膜、符号１３５はチャネルストッ
パ領域、符号１３７はビット線、符号１４１は層間絶縁
膜である。
【００１３】次に、図１５（ｂ）に示すように、層間絶
縁膜１４１を異方性エッチングして所望のソース領域又
はドレイン領域１２５に達するコンタクトホール１４１
ａを形成した後、ＣＶＤ法により全面にドープト多結晶
シリコン膜１４３を形成する。次に、図１６（ｃ）に示
すように、ドープト多結晶シリコン膜１４３をエッチバ
ックしてプラグ層１４３ａを形成した後、スパッタ法に
より全面にバリア層１１３を形成し、次にＣＶＤ法によ
り全面に下部電極膜１０１Ａを形成する。
縁膜１４１を異方性エッチングして所望のソース領域又
はドレイン領域１２５に達するコンタクトホール１４１
ａを形成した後、ＣＶＤ法により全面にドープト多結晶
シリコン膜１４３を形成する。次に、図１６（ｃ）に示
すように、ドープト多結晶シリコン膜１４３をエッチバ
ックしてプラグ層１４３ａを形成した後、スパッタ法に
より全面にバリア層１１３を形成し、次にＣＶＤ法によ
り全面に下部電極膜１０１Ａを形成する。
【００１４】次に、図１６（ｄ）に示すように、スパッ
タ法等のＰＶＤ(Physical Vapor Deposition)により全
面に例えばＰＺＴから成る容量絶縁膜１０３を形成す
る。次に、図１７（ｅ）に示すように、容量絶縁膜１０
３上にレジストパターン１５３を形成した後、このレジ
ストパターン１５３をマスクとして、容量絶縁膜１０
３、下部電極膜１０１Ａ及びバリア膜１１３を順次に異
方性エッチングしてパターニングする。これにより、下
部電極１０１が形成される。
タ法等のＰＶＤ(Physical Vapor Deposition)により全
面に例えばＰＺＴから成る容量絶縁膜１０３を形成す
る。次に、図１７（ｅ）に示すように、容量絶縁膜１０
３上にレジストパターン１５３を形成した後、このレジ
ストパターン１５３をマスクとして、容量絶縁膜１０
３、下部電極膜１０１Ａ及びバリア膜１１３を順次に異
方性エッチングしてパターニングする。これにより、下
部電極１０１が形成される。
【００１５】次に、図１７（ｆ）に示すように、レジス
トパターン１５３をアッシングして除去した後、ＣＶＤ
法により全面に酸化シリコン膜あるいは窒化シリコン膜
から成る絶縁膜１１１を形成する。次に、図１８（ｇ）
に示すように、絶縁膜１１１を容量絶縁膜１０３の表面
が露出するまで異方性エッチングによりエッチバックし
て、下部電極１０１及び容量絶縁膜１０３の側壁を覆う
ように側壁絶縁膜１１１ａを形成する。次に、図１８
（ｈ）に示すように、全面に上部電極１０５を形成し
て、下部電極１０１、容量絶縁膜１０３及び上部電極１
０５から構成された容量素子１１０を形成する。次に、
全面に絶縁膜１４５を形成して、半導体メモリを完成さ
せる。
トパターン１５３をアッシングして除去した後、ＣＶＤ
法により全面に酸化シリコン膜あるいは窒化シリコン膜
から成る絶縁膜１１１を形成する。次に、図１８（ｇ）
に示すように、絶縁膜１１１を容量絶縁膜１０３の表面
が露出するまで異方性エッチングによりエッチバックし
て、下部電極１０１及び容量絶縁膜１０３の側壁を覆う
ように側壁絶縁膜１１１ａを形成する。次に、図１８
（ｈ）に示すように、全面に上部電極１０５を形成し
て、下部電極１０１、容量絶縁膜１０３及び上部電極１
０５から構成された容量素子１１０を形成する。次に、
全面に絶縁膜１４５を形成して、半導体メモリを完成さ
せる。
【００１６】上述のような特開平７−９４６００号公報
に示された製造方法によれば、図１６（ｄ）、図１７
（ｅ）の工程で示したように、下部電極膜１０１Ａ及び
容量絶縁膜１０３を連続的に形成した後に、レジストパ
ターン１５３をマスクとして下部電極膜１０１Ａ及び容
量絶縁膜１０３を順次にパターニングし、次にレジスト
パターン１５３をアッシングして除去している。したが
って、レジストパターン１５３をアッシングするときに
は、下部電極膜１０１Ａは酸素プラズマに晒らされない
ので、下部電極膜１０１Ａの表面が損傷されて変質され
ることがなくなる。それゆえ、下部電極膜１０１Ａの変
質の影響による容量絶縁膜１０３の劣化がなくなるの
で、容量素子のリーク電流特性の低下を防止することが
可能となる。
に示された製造方法によれば、図１６（ｄ）、図１７
（ｅ）の工程で示したように、下部電極膜１０１Ａ及び
容量絶縁膜１０３を連続的に形成した後に、レジストパ
ターン１５３をマスクとして下部電極膜１０１Ａ及び容
量絶縁膜１０３を順次にパターニングし、次にレジスト
パターン１５３をアッシングして除去している。したが
って、レジストパターン１５３をアッシングするときに
は、下部電極膜１０１Ａは酸素プラズマに晒らされない
ので、下部電極膜１０１Ａの表面が損傷されて変質され
ることがなくなる。それゆえ、下部電極膜１０１Ａの変
質の影響による容量絶縁膜１０３の劣化がなくなるの
で、容量素子のリーク電流特性の低下を防止することが
可能となる。
【００１７】
【発明が解決しようとする課題】ところで、特開平７−
９４６００号公報記載の従来の半導体メモリの製造方法
では、レジストのアッシング時の上部電極膜の変質の影
響を防止することができるものの、容量絶縁膜に対して
側壁絶縁膜を形成する必要があるので、この側壁絶縁膜
形成工程において容量絶縁膜にダメージを与える、とい
う問題がある。すなわち、上記公報記載の半導体メモリ
の製造方法では、まず、図１７（ｆ）の工程において、
ＣＶＤ法により絶縁膜１１１を形成するときに既に形成
されている容量絶縁膜１０３に対してダメージを与え
る。特に、容量絶縁膜１０３がＴａ2Ｏ5膜のような酸化
膜から成り、絶縁膜１１１が酸化シリコン膜又は窒化シ
リコン膜から成る組合せの場合には、酸化シリコン膜又
は窒化シリコン膜は成膜原料としてモノシラン（ＳｉＨ
4）のようなシランを用いて還元により成膜するので、
この成膜時にＴａ2Ｏ5膜が還元されるようになる。
９４６００号公報記載の従来の半導体メモリの製造方法
では、レジストのアッシング時の上部電極膜の変質の影
響を防止することができるものの、容量絶縁膜に対して
側壁絶縁膜を形成する必要があるので、この側壁絶縁膜
形成工程において容量絶縁膜にダメージを与える、とい
う問題がある。すなわち、上記公報記載の半導体メモリ
の製造方法では、まず、図１７（ｆ）の工程において、
ＣＶＤ法により絶縁膜１１１を形成するときに既に形成
されている容量絶縁膜１０３に対してダメージを与え
る。特に、容量絶縁膜１０３がＴａ2Ｏ5膜のような酸化
膜から成り、絶縁膜１１１が酸化シリコン膜又は窒化シ
リコン膜から成る組合せの場合には、酸化シリコン膜又
は窒化シリコン膜は成膜原料としてモノシラン（ＳｉＨ
4）のようなシランを用いて還元により成膜するので、
この成膜時にＴａ2Ｏ5膜が還元されるようになる。
【００１８】次に、上述のように形成した絶縁膜１１１
を、図１８（ｇ）の工程において、異方性エッチングに
よりエッチバックして側壁絶縁膜１１１ａを形成すると
きにも、既に形成されている容量絶縁膜１０３に対して
異方性エッチングによりダメージを与える。このよう
に、絶縁膜１１１の成膜時に、あるいはエッチバック時
に容量絶縁膜１０３にダメージが与えられる、容量絶縁
膜１０３が劣化するようになるので、結果的に容量素子
のリーク電流特性を低下させることになる。
を、図１８（ｇ）の工程において、異方性エッチングに
よりエッチバックして側壁絶縁膜１１１ａを形成すると
きにも、既に形成されている容量絶縁膜１０３に対して
異方性エッチングによりダメージを与える。このよう
に、絶縁膜１１１の成膜時に、あるいはエッチバック時
に容量絶縁膜１０３にダメージが与えられる、容量絶縁
膜１０３が劣化するようになるので、結果的に容量素子
のリーク電流特性を低下させることになる。
【００１９】さらに、上記公報記載の半導体メモリの製
造方法では、図１８（ｇ）の工程により側壁絶縁膜１１
１ａを形成するときに、異方性エッチングによる加工精
度が重要になるが、この異方性エッチングの制御が容易
でないので、オーバーエッチングが生じる。したがっ
て、このオーバーエッチングの度合いが大きいと、図１
９に示すように、側壁絶縁膜１１１ａの膜厚が小さくな
って、下部電極１０１と上部電極１０５とが短絡するよ
うになる。
造方法では、図１８（ｇ）の工程により側壁絶縁膜１１
１ａを形成するときに、異方性エッチングによる加工精
度が重要になるが、この異方性エッチングの制御が容易
でないので、オーバーエッチングが生じる。したがっ
て、このオーバーエッチングの度合いが大きいと、図１
９に示すように、側壁絶縁膜１１１ａの膜厚が小さくな
って、下部電極１０１と上部電極１０５とが短絡するよ
うになる。
【００２０】この発明は、上述の事情に鑑みてなされた
もので、容量絶縁膜にダメージを与えることなく、容量
素子のリーク電流特性の低下を防止することができるよ
うにした半導体メモリの製造方法及び容量素子の製造方
法を提供することを目的としている。
もので、容量絶縁膜にダメージを与えることなく、容量
素子のリーク電流特性の低下を防止することができるよ
うにした半導体メモリの製造方法及び容量素子の製造方
法を提供することを目的としている。
【００２１】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、半導体基板上にメモリセル
トランジスタ及びその拡散領域に接続されたシリンダ型
容量素子を備えた半導体メモリの製造方法に係り、上記
半導体基板上に上記メモリセルトランジスタを形成した
後全面に層間絶縁膜を形成する工程と、上記層間絶縁膜
の所定の個所に上記シリンダ型容量素子を形成するため
のシリンダ溝を形成する工程と、その後全面に下部電極
膜を形成する工程と、その後上記シリンダ溝内にのみレ
ジストが残存するようにレジスト処理する工程と、その
後余分な上記下部電極膜を除去して上記シリンダ溝内に
のみ下部電極膜を残す工程と、その後全面に容量絶縁膜
及び上部電極膜を形成する工程とを含むことを特徴とし
ている。
に、請求項１記載の発明は、半導体基板上にメモリセル
トランジスタ及びその拡散領域に接続されたシリンダ型
容量素子を備えた半導体メモリの製造方法に係り、上記
半導体基板上に上記メモリセルトランジスタを形成した
後全面に層間絶縁膜を形成する工程と、上記層間絶縁膜
の所定の個所に上記シリンダ型容量素子を形成するため
のシリンダ溝を形成する工程と、その後全面に下部電極
膜を形成する工程と、その後上記シリンダ溝内にのみレ
ジストが残存するようにレジスト処理する工程と、その
後余分な上記下部電極膜を除去して上記シリンダ溝内に
のみ下部電極膜を残す工程と、その後全面に容量絶縁膜
及び上部電極膜を形成する工程とを含むことを特徴とし
ている。
【００２２】請求項２記載の発明は、半導体基板上にメ
モリセルトランジスタ及びその拡散領域に接続されたシ
リンダ型容量素子を備えた半導体メモリの製造方法に係
り、上記半導体基板上に上記メモリセルトランジスタを
形成した後全面に第１の層間絶縁膜を形成する工程と、
上記第１の層間絶縁膜に上記拡散領域を露出するコンタ
クトホールを形成し、該コンタクトホールに上記拡散領
域に接続する容量コンタクトを形成する工程と、上記第
１の層間絶縁膜上に第２の層間絶縁膜を形成した後、該
第２の層間絶縁膜の所定の個所に上記シリンダ型容量素
子を形成するためのシリンダ溝を形成する工程と、その
後全面に下部電極膜を形成する工程と、その後上記シリ
ンダ溝内にのみレジストが残存するようにレジスト処理
する工程と、その後余分な上記下部電極膜を除去して上
記シリンダ溝内にのみ下部電極膜を残す工程と、その後
全面に容量絶縁膜及び上部電極膜を形成する工程とを含
むことを特徴としている。
モリセルトランジスタ及びその拡散領域に接続されたシ
リンダ型容量素子を備えた半導体メモリの製造方法に係
り、上記半導体基板上に上記メモリセルトランジスタを
形成した後全面に第１の層間絶縁膜を形成する工程と、
上記第１の層間絶縁膜に上記拡散領域を露出するコンタ
クトホールを形成し、該コンタクトホールに上記拡散領
域に接続する容量コンタクトを形成する工程と、上記第
１の層間絶縁膜上に第２の層間絶縁膜を形成した後、該
第２の層間絶縁膜の所定の個所に上記シリンダ型容量素
子を形成するためのシリンダ溝を形成する工程と、その
後全面に下部電極膜を形成する工程と、その後上記シリ
ンダ溝内にのみレジストが残存するようにレジスト処理
する工程と、その後余分な上記下部電極膜を除去して上
記シリンダ溝内にのみ下部電極膜を残す工程と、その後
全面に容量絶縁膜及び上部電極膜を形成する工程とを含
むことを特徴としている。
【００２３】請求項３記載の発明は、請求項１又は２記
載の半導体メモリの製造方法に係り、上記下部電極膜を
残す工程の後に、上記レジストを除去する工程を含むこ
とを特徴としている。
載の半導体メモリの製造方法に係り、上記下部電極膜を
残す工程の後に、上記レジストを除去する工程を含むこ
とを特徴としている。
【００２４】請求項４記載の発明は、請求項３記載の半
導体メモリの製造方法に係り、上記レジスト除去する工
程を酸素プラズマ法により行うことを特徴としている。
導体メモリの製造方法に係り、上記レジスト除去する工
程を酸素プラズマ法により行うことを特徴としている。
【００２５】請求項５記載の発明は、請求項３又は４記
載の半導体メモリの製造方法に係り、上記レジストを除
去する工程の後に、上記下部電極膜上にのみ選択的に金
属膜を形成する工程を含むことを特徴としている。
載の半導体メモリの製造方法に係り、上記レジストを除
去する工程の後に、上記下部電極膜上にのみ選択的に金
属膜を形成する工程を含むことを特徴としている。
【００２６】請求項６記載の発明は、請求項１乃至５の
いずれか１に記載の半導体メモリの製造方法に係り、上
記容量絶縁膜及び上部電極膜を形成する工程の後に、上
記第２の層間絶縁膜上に第３の層間絶縁膜を形成し、そ
の後ビットコンタクト形成予定位置の上記第３の層間絶
縁膜及び上記第２の層間絶縁膜を選択的に除去して、所
望の上記容量コンタクトを露出するビットコンタクトホ
ールを形成する工程と、該ビットコンタクトホール及び
上記第３の層間絶縁膜上に金属膜を順次に形成した後、
上記第３の層間絶縁膜上の不要な金属膜を除去してビッ
トコンタクトを形成する工程と、上記第３の層間絶縁膜
上に上記ビットコンタクトと接続するようにビット配線
を形成する工程とを含むことを特徴としている。
いずれか１に記載の半導体メモリの製造方法に係り、上
記容量絶縁膜及び上部電極膜を形成する工程の後に、上
記第２の層間絶縁膜上に第３の層間絶縁膜を形成し、そ
の後ビットコンタクト形成予定位置の上記第３の層間絶
縁膜及び上記第２の層間絶縁膜を選択的に除去して、所
望の上記容量コンタクトを露出するビットコンタクトホ
ールを形成する工程と、該ビットコンタクトホール及び
上記第３の層間絶縁膜上に金属膜を順次に形成した後、
上記第３の層間絶縁膜上の不要な金属膜を除去してビッ
トコンタクトを形成する工程と、上記第３の層間絶縁膜
上に上記ビットコンタクトと接続するようにビット配線
を形成する工程とを含むことを特徴としている。
【００２７】請求項７記載の発明は、請求項５又は６に
記載の半導体メモリの製造方法に係り、上記金属膜を形
成する工程を、ＣＶＤ法、ＰＶＤ法又は両者の組み合わ
せにより行うことを特徴としている。
記載の半導体メモリの製造方法に係り、上記金属膜を形
成する工程を、ＣＶＤ法、ＰＶＤ法又は両者の組み合わ
せにより行うことを特徴としている。
【００２８】請求項８記載の発明は、請求項５、６又は
７記載の半導体メモリの製造方法に係り、上記金属膜と
してＲｕを用いることを特徴としている。
７記載の半導体メモリの製造方法に係り、上記金属膜と
してＲｕを用いることを特徴としている。
【００２９】請求項９記載の発明は、半導体基板上にシ
リンダ型容量素子を備えた容量素子の製造方法に係り、
上記半導体基板の全面に層間絶縁膜を形成する工程と、
上記層間絶縁膜の所定の個所に上記シリンダ型容量素子
を形成するためのシリンダ溝を形成する工程と、その後
全面に下部電極膜を形成する工程と、その後上記シリン
ダ溝内にのみレジストが残存するようにレジスト処理す
る工程と、その後余分な上記下部電極膜を除去して上記
シリンダ溝内にのみ下部電極膜を残す工程と、その後全
面に容量絶縁膜及び上部電極膜を形成する工程とを含む
ことを特徴としている。
リンダ型容量素子を備えた容量素子の製造方法に係り、
上記半導体基板の全面に層間絶縁膜を形成する工程と、
上記層間絶縁膜の所定の個所に上記シリンダ型容量素子
を形成するためのシリンダ溝を形成する工程と、その後
全面に下部電極膜を形成する工程と、その後上記シリン
ダ溝内にのみレジストが残存するようにレジスト処理す
る工程と、その後余分な上記下部電極膜を除去して上記
シリンダ溝内にのみ下部電極膜を残す工程と、その後全
面に容量絶縁膜及び上部電極膜を形成する工程とを含む
ことを特徴としている。
【００３０】請求項１０記載の発明は、半導体基板上に
シリンダ型容量素子を備えた容量素子の製造方法に係
り、上記半導体基板上の全面に第１の層間絶縁膜を形成
する工程と、上記第１の層間絶縁膜にコンタクトホール
を形成し、該コンタクトホールに容量コンタクトを形成
する工程と、上記第１の層間絶縁膜上に第２の層間絶縁
膜を形成した後、該第２の層間絶縁膜の所定の個所に上
記シリンダ型容量素子を形成するためのシリンダ溝を形
成する工程と、その後全面に下部電極膜を形成する工程
と、その後上記シリンダ溝内にのみレジストが残存する
ようにレジスト処理する工程と、その後余分な上記下部
電極膜を除去して上記シリンダ溝内にのみ下部電極膜を
残す工程と、その後全面に容量絶縁膜及び上部電極膜を
形成する工程とを含むことを特徴としている
シリンダ型容量素子を備えた容量素子の製造方法に係
り、上記半導体基板上の全面に第１の層間絶縁膜を形成
する工程と、上記第１の層間絶縁膜にコンタクトホール
を形成し、該コンタクトホールに容量コンタクトを形成
する工程と、上記第１の層間絶縁膜上に第２の層間絶縁
膜を形成した後、該第２の層間絶縁膜の所定の個所に上
記シリンダ型容量素子を形成するためのシリンダ溝を形
成する工程と、その後全面に下部電極膜を形成する工程
と、その後上記シリンダ溝内にのみレジストが残存する
ようにレジスト処理する工程と、その後余分な上記下部
電極膜を除去して上記シリンダ溝内にのみ下部電極膜を
残す工程と、その後全面に容量絶縁膜及び上部電極膜を
形成する工程とを含むことを特徴としている
【００３１】請求項１１記載の発明は、請求項９又は１
０記載の容量素子の製造方法に係り、上記下部電極膜を
残す工程の後に、上記レジストを除去する工程を含むこ
とを特徴としている。
０記載の容量素子の製造方法に係り、上記下部電極膜を
残す工程の後に、上記レジストを除去する工程を含むこ
とを特徴としている。
【００３２】請求項１２記載の発明は、請求項１１記載
の容量素子の製造方法に係り、上記下部電極膜を残す工
程の後に、上記レジストを除去する工程を含むことを特
徴としている。
の容量素子の製造方法に係り、上記下部電極膜を残す工
程の後に、上記レジストを除去する工程を含むことを特
徴としている。
【００３３】請求項１３記載の発明は、請求項１１又は
１２記載の容量素子の製造方法に係り、上記レジストを
除去する工程の後に、上記下部電極膜上のみに選択的に
金属膜を形成する工程を含むことを特徴としている。
１２記載の容量素子の製造方法に係り、上記レジストを
除去する工程の後に、上記下部電極膜上のみに選択的に
金属膜を形成する工程を含むことを特徴としている。
【００３４】請求項１４記載の発明は、請求項１３記載
の容量素子の製造方法に係り、上記金属膜を形成する工
程を、ＣＶＤ法、ＰＶＤ法又は両者の組み合わせにより
行うことを特徴としている。
の容量素子の製造方法に係り、上記金属膜を形成する工
程を、ＣＶＤ法、ＰＶＤ法又は両者の組み合わせにより
行うことを特徴としている。
【００３５】請求項１５記載の発明は、請求項１３又は
１４記載の容量素子の製造方法に係り、上記金属膜とし
てＲｕを用いることを特徴としている。
１４記載の容量素子の製造方法に係り、上記金属膜とし
てＲｕを用いることを特徴としている。
【００３６】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は実施例を用いて
具体的に行う。図１乃至図９は、この発明の一実施例で
ある半導体メモリの製造方法の構成を工程順に示す工程
図である。以下、図１〜図９を参照して、同半導体メモ
リの製造方法について工程順に説明する。まず、図１
（ａ）に示すように、例えばＰ型シリコン基板１に、周
知のＬＯＣＯＳ法等により酸化シリコン膜からなる素子
分離用絶縁膜２を形成した後、この素子分離用絶縁膜２
により囲まれた活性領域に酸化シリコン膜、多結晶シリ
コン膜を順次に形成し、これら酸化シリコン膜及び多結
晶シリコン膜を所望の形状にパターニングしてゲート酸
化膜３及びゲート電極（ワードライン）４を形成する。
次に、ゲート酸化膜３及びゲート電極４をマスクとする
セルフアラインにより、イオン注入法等の周知の不純物
導入方法によりＮ型不純物をシリコン基板１に導入し
て、ソース領域又はドレイン領域を構成する複数のＮ型
拡散領域５を選択的に形成する。次に、ＣＶＤ法により
全面に層間絶縁膜となる膜厚が０．５〜１．０μｍの酸
化シリコン膜６を形成する。
の実施の形態について説明する。説明は実施例を用いて
具体的に行う。図１乃至図９は、この発明の一実施例で
ある半導体メモリの製造方法の構成を工程順に示す工程
図である。以下、図１〜図９を参照して、同半導体メモ
リの製造方法について工程順に説明する。まず、図１
（ａ）に示すように、例えばＰ型シリコン基板１に、周
知のＬＯＣＯＳ法等により酸化シリコン膜からなる素子
分離用絶縁膜２を形成した後、この素子分離用絶縁膜２
により囲まれた活性領域に酸化シリコン膜、多結晶シリ
コン膜を順次に形成し、これら酸化シリコン膜及び多結
晶シリコン膜を所望の形状にパターニングしてゲート酸
化膜３及びゲート電極（ワードライン）４を形成する。
次に、ゲート酸化膜３及びゲート電極４をマスクとする
セルフアラインにより、イオン注入法等の周知の不純物
導入方法によりＮ型不純物をシリコン基板１に導入し
て、ソース領域又はドレイン領域を構成する複数のＮ型
拡散領域５を選択的に形成する。次に、ＣＶＤ法により
全面に層間絶縁膜となる膜厚が０．５〜１．０μｍの酸
化シリコン膜６を形成する。
【００３７】これにより、ゲート電極４及び複数のＮ型
拡散領域５によりＭＯＳ型トランジスタから成るメモリ
セルトランジスタ１０が構成されている。ここで、上述
のソース領域又はドレイン領域を構成する複数のＮ型拡
散領域５は、高不純物濃度領域と低不純物濃度領域との
組み合わせであるいわゆるＬＤＤ(Lightly Doped Drai
n）構造になっていても、高不純物濃度領域のみの非Ｌ
ＤＤ構造になっていてもよい。次に、フォトリソグラフ
ィ法により、容量素子が接続される所望のＮ型拡散領域
５の表面の酸化シリコン膜６にコンタクトホール７を形
成する。
拡散領域５によりＭＯＳ型トランジスタから成るメモリ
セルトランジスタ１０が構成されている。ここで、上述
のソース領域又はドレイン領域を構成する複数のＮ型拡
散領域５は、高不純物濃度領域と低不純物濃度領域との
組み合わせであるいわゆるＬＤＤ(Lightly Doped Drai
n）構造になっていても、高不純物濃度領域のみの非Ｌ
ＤＤ構造になっていてもよい。次に、フォトリソグラフ
ィ法により、容量素子が接続される所望のＮ型拡散領域
５の表面の酸化シリコン膜６にコンタクトホール７を形
成する。
【００３８】次に、図１（ｂ）に示すように、ＣＶＤ法
により全面に、抵抗を下げるための所望の不純物がドー
プされた多結晶シリコン膜（ドープト多結晶シリコン
膜）を形成した後、エッチバックにより酸化シリコン膜
６の表面を平坦化して不要な多結晶シリコン膜を除去し
て、コンタクトホール７内にドープト多結晶シリコンか
ら成る容量コンタクト８を形成する。
により全面に、抵抗を下げるための所望の不純物がドー
プされた多結晶シリコン膜（ドープト多結晶シリコン
膜）を形成した後、エッチバックにより酸化シリコン膜
６の表面を平坦化して不要な多結晶シリコン膜を除去し
て、コンタクトホール７内にドープト多結晶シリコンか
ら成る容量コンタクト８を形成する。
【００３９】次に、図２（ｃ）に示すように、プラズマ
ＣＶＤ法により全面に膜厚が略５０ｎｍのプラズマ酸窒
化シリコン膜１１及び膜厚が略１μｍのプラズマ酸化シ
リコン膜１２を順次に形成する。
ＣＶＤ法により全面に膜厚が略５０ｎｍのプラズマ酸窒
化シリコン膜１１及び膜厚が略１μｍのプラズマ酸化シ
リコン膜１２を順次に形成する。
【００４０】次に、図２（ｄ）に示すように、フォトリ
ソグラフィ法により、プラズマ酸窒化シリコン膜１１及
びプラズマ酸化シリコン膜１２に、容量コンタクト８を
露出するようにシリンダ溝１３を形成する。
ソグラフィ法により、プラズマ酸窒化シリコン膜１１及
びプラズマ酸化シリコン膜１２に、容量コンタクト８を
露出するようにシリンダ溝１３を形成する。
【００４１】次に、図３（ｅ）に示すように、ＣＶＤ法
により全面に膜厚が略１０ｎｍのＴｉＮ膜及び膜厚が略
１０ｎｍのＴｉ膜の積層膜から成るバリア膜１５を形成
した後、スパッタ法のみにより、又はスパッタ法の後に
ＣＶＤ法を組み合わせて、全面に膜厚が５〜１０ｎｍの
ルテニウム（Ｒｕ）膜から成る下部電極膜１６Ａを形成
する。このＲｕ膜は、酸化しても導電性酸化膜となる性
質を有しているので、この後の工程で下部電極膜がパタ
ーニングされて下部電極が形成されても、この上に形成
される容量絶縁膜の容量に影響を与えない。ここで、バ
リア膜１５は、ドープト多結晶シリコン膜から成る容量
コンタクト８から下部電極膜１６Ａに不要な不純物が拡
散するのを防止すると共に、下部電極膜１６Ａとプラズ
マ酸化シリコン膜１２との密着性を向上させる役割を担
っている。
により全面に膜厚が略１０ｎｍのＴｉＮ膜及び膜厚が略
１０ｎｍのＴｉ膜の積層膜から成るバリア膜１５を形成
した後、スパッタ法のみにより、又はスパッタ法の後に
ＣＶＤ法を組み合わせて、全面に膜厚が５〜１０ｎｍの
ルテニウム（Ｒｕ）膜から成る下部電極膜１６Ａを形成
する。このＲｕ膜は、酸化しても導電性酸化膜となる性
質を有しているので、この後の工程で下部電極膜がパタ
ーニングされて下部電極が形成されても、この上に形成
される容量絶縁膜の容量に影響を与えない。ここで、バ
リア膜１５は、ドープト多結晶シリコン膜から成る容量
コンタクト８から下部電極膜１６Ａに不要な不純物が拡
散するのを防止すると共に、下部電極膜１６Ａとプラズ
マ酸化シリコン膜１２との密着性を向上させる役割を担
っている。
【００４２】次に、図３（ｆ）に示すように、全面にレ
ジストを塗布した後全面露光し、次に現像処理を施して
シリンダ溝１３内にレジスト膜１７を残す。このとき、
現像処理によりレジスト１７がシリンダ溝１３内にのみ
残るようにレジストの塗布厚さ及び全面露光量を前もっ
て実験により求めておくことが必要である。
ジストを塗布した後全面露光し、次に現像処理を施して
シリンダ溝１３内にレジスト膜１７を残す。このとき、
現像処理によりレジスト１７がシリンダ溝１３内にのみ
残るようにレジストの塗布厚さ及び全面露光量を前もっ
て実験により求めておくことが必要である。
【００４３】次に、図４（ｇ）に示すように、エッチバ
ックによりプラズマ酸化シリコン膜１２の表面を平坦化
して、不要な下部電極膜１６Ａ及びバリア膜１５を順次
に除去する。このエッチバックにより下部電極膜１６Ａ
は所望の形状にパターニングされて、下部電極１６が形
成される。このエッチバック時に、シリンダ溝１３内に
埋め込まれているレジスト１７の一部も除去される。
ックによりプラズマ酸化シリコン膜１２の表面を平坦化
して、不要な下部電極膜１６Ａ及びバリア膜１５を順次
に除去する。このエッチバックにより下部電極膜１６Ａ
は所望の形状にパターニングされて、下部電極１６が形
成される。このエッチバック時に、シリンダ溝１３内に
埋め込まれているレジスト１７の一部も除去される。
【００４４】次に、図４（ｈ）に示すように、酸素プラ
ズマ法によりシリンダ溝１３内の残っているのレジスト
１７をアッシングして除去する。アッシング条件は、基
板１を反応容器内に収容した状態で、以下のように設定
した。 ◆ガスの種類及びガス流量 Ｏ2／Ｎ2＝１０００〜３０００／１００〜２００ｓｃｃ
ｍ（Standard Cubic Centimeter per Minute） ◆パワー １０００Ｗ ◆容器内圧力 １３３〜６６５ｐａｓ（Pascal） ◆基板温度 ２００〜３００℃
ズマ法によりシリンダ溝１３内の残っているのレジスト
１７をアッシングして除去する。アッシング条件は、基
板１を反応容器内に収容した状態で、以下のように設定
した。 ◆ガスの種類及びガス流量 Ｏ2／Ｎ2＝１０００〜３０００／１００〜２００ｓｃｃ
ｍ（Standard Cubic Centimeter per Minute） ◆パワー １０００Ｗ ◆容器内圧力 １３３〜６６５ｐａｓ（Pascal） ◆基板温度 ２００〜３００℃
【００４５】上述したような、図３（ｆ）〜図４（ｈ）
にわたって、下部電極膜１６Ａを加工して下部電極１６
を形成するとき、特に図４（ｈ）のレジスト１７の酸素
プラズマ法によるアッシング時に、下部電極１６の表面
が損傷されて変質する現象が生ずる。次に、アッシング
時のレジスト残渣物（ハイドロカーボン、カーボン等の
有機物）を完全に剥離するため、例えばジメチルスルホ
キシドとフッ化アンモニウムとの混合水溶液を用いて、
基板１を洗浄処理する。
にわたって、下部電極膜１６Ａを加工して下部電極１６
を形成するとき、特に図４（ｈ）のレジスト１７の酸素
プラズマ法によるアッシング時に、下部電極１６の表面
が損傷されて変質する現象が生ずる。次に、アッシング
時のレジスト残渣物（ハイドロカーボン、カーボン等の
有機物）を完全に剥離するため、例えばジメチルスルホ
キシドとフッ化アンモニウムとの混合水溶液を用いて、
基板１を洗浄処理する。
【００４６】次に、図５（ｉ）に示すように、ＣＶＤ法
により下部電極１６表面のみに膜厚が５〜１０ｎｍのＲ
ｕ膜から成る選択成長膜１８を選択的に成長させる。こ
の選択成長膜１８は、後述するように下部電極１６上に
容量絶縁膜を形成するときに、下部電極加工時にこの表
面に生じた変質の影響を容量絶縁膜が受けるのを防止す
るような緩衝膜としての役割を担う。選択成長条件は、
基板１を反応容器内に収容した状態で、以下のように設
定した。 ◆ガスの種類 Ｒｕ(EtCp)2、Ｏ2／Ｎ2 ◆容器内圧力 略１３３０ｐａｓ以下 ◆基板温度 略５００℃以下
により下部電極１６表面のみに膜厚が５〜１０ｎｍのＲ
ｕ膜から成る選択成長膜１８を選択的に成長させる。こ
の選択成長膜１８は、後述するように下部電極１６上に
容量絶縁膜を形成するときに、下部電極加工時にこの表
面に生じた変質の影響を容量絶縁膜が受けるのを防止す
るような緩衝膜としての役割を担う。選択成長条件は、
基板１を反応容器内に収容した状態で、以下のように設
定した。 ◆ガスの種類 Ｒｕ(EtCp)2、Ｏ2／Ｎ2 ◆容器内圧力 略１３３０ｐａｓ以下 ◆基板温度 略５００℃以下
【００４７】上述のＲｕのような特定の金属は、酸化シ
リコン膜のような絶縁膜上にはほとんど成長しないが、
下部電極１６のような下地金属上には成長することがで
きる選択成長性の特徴を備えており、この選択成長性を
利用することにより、下部電極１６表面のみに形成す
る。図１１は、上述の選択成長条件で選択成長膜１８を
形成した場合の、膜厚（縦軸）と成膜時間（横軸）との
関係を示す図である。図１１において、直線Ａは下部電
極１６上におけるＲｕ膜の成長特性を示し、直線Ｂは第
２の層間絶縁膜であるプラズマ酸化シリコン膜１２上に
おけるＲｕ膜の成長特性を示している。Ａ、Ｂの両特性
の比較から明らかなように、Ｒｕ膜から成る選択成長膜
１８は成長開始時には、金属膜である下部電極膜１６に
のみ選択的に成長し、以後の時間においても絶縁膜上に
おけるよりも大きな成長速度が得られることを示してい
て、両者はインキュベーションタイムが異なっているこ
とを示している。
リコン膜のような絶縁膜上にはほとんど成長しないが、
下部電極１６のような下地金属上には成長することがで
きる選択成長性の特徴を備えており、この選択成長性を
利用することにより、下部電極１６表面のみに形成す
る。図１１は、上述の選択成長条件で選択成長膜１８を
形成した場合の、膜厚（縦軸）と成膜時間（横軸）との
関係を示す図である。図１１において、直線Ａは下部電
極１６上におけるＲｕ膜の成長特性を示し、直線Ｂは第
２の層間絶縁膜であるプラズマ酸化シリコン膜１２上に
おけるＲｕ膜の成長特性を示している。Ａ、Ｂの両特性
の比較から明らかなように、Ｒｕ膜から成る選択成長膜
１８は成長開始時には、金属膜である下部電極膜１６に
のみ選択的に成長し、以後の時間においても絶縁膜上に
おけるよりも大きな成長速度が得られることを示してい
て、両者はインキュベーションタイムが異なっているこ
とを示している。
【００４８】次に、図５（ｊ）に示すように、ＣＶＤ法
により全面に膜厚が５〜２０ｎｍのＴａ2Ｏ5膜から成る
容量絶縁膜２０を形成する。Ｔａ2Ｏ5膜の成膜条件は、
基板１を反応容器内に収容した状態で、以下のように設
定した。 ◆ガスの種類及びガス流量 Ｔａ(ＯＣ2Ｈ5)5／Ｏ2＝０．１／２０００ｓｃｃｍ ◆容器内圧力 略６６ｐａｓ ◆基板温度 略４５０℃
により全面に膜厚が５〜２０ｎｍのＴａ2Ｏ5膜から成る
容量絶縁膜２０を形成する。Ｔａ2Ｏ5膜の成膜条件は、
基板１を反応容器内に収容した状態で、以下のように設
定した。 ◆ガスの種類及びガス流量 Ｔａ(ＯＣ2Ｈ5)5／Ｏ2＝０．１／２０００ｓｃｃｍ ◆容器内圧力 略６６ｐａｓ ◆基板温度 略４５０℃
【００４９】次に、図６（ｋ）に示すように、ＣＶＤ法
により全面に膜厚が１０〜２０ｎｍのＲｕ膜から成る上
部電極膜２１Ａを形成する。次に、図６（ｌ）に示すよ
うに、ＣＶＤ法により全面に膜厚が１００〜１５０ｎｍ
のタングステン（Ｗ）膜２２を形成する。このＷ膜２２
はＲｕ膜と共に上部電極膜を構成して、パターニング後
に上部電極となる。特にＷ膜２２はステップカバレッジ
性に優れているので、微小径のシリンダ溝１３内に埋め
込む場合に適しており、さらにＲｕ膜よりは安価なので
電極材料の低コスト化を図ることができる。
により全面に膜厚が１０〜２０ｎｍのＲｕ膜から成る上
部電極膜２１Ａを形成する。次に、図６（ｌ）に示すよ
うに、ＣＶＤ法により全面に膜厚が１００〜１５０ｎｍ
のタングステン（Ｗ）膜２２を形成する。このＷ膜２２
はＲｕ膜と共に上部電極膜を構成して、パターニング後
に上部電極となる。特にＷ膜２２はステップカバレッジ
性に優れているので、微小径のシリンダ溝１３内に埋め
込む場合に適しており、さらにＲｕ膜よりは安価なので
電極材料の低コスト化を図ることができる。
【００５０】次に、図７（ｍ）に示すように、Ｗ膜２２
のビットコンタクト形成予定位置を除いた表面にレジス
ト２３を形成した後、このレジスト２３をマスクとし
て、Ｗ膜２２、上部電極２１Ａ及び容量絶縁膜２０を順
次に異方性エッチングしてパターニングして、プラズマ
酸化シリコン膜１２を露出する。これにより、上部電極
膜２１Ａが所望の形状にパターニングされて上部電極２
１が形成されることにより、容量素子２４が形成され
る。
のビットコンタクト形成予定位置を除いた表面にレジス
ト２３を形成した後、このレジスト２３をマスクとし
て、Ｗ膜２２、上部電極２１Ａ及び容量絶縁膜２０を順
次に異方性エッチングしてパターニングして、プラズマ
酸化シリコン膜１２を露出する。これにより、上部電極
膜２１Ａが所望の形状にパターニングされて上部電極２
１が形成されることにより、容量素子２４が形成され
る。
【００５１】次に、図７（ｎ）に示すように、プラズマ
ＣＶＤ法により全面に膜厚が略５００ｎｍのプラズマ酸
化シリコン膜２５を形成する。次に、図８（ｏ）に示す
ように、プラズマ酸化シリコン膜２５のビットコンタク
ト形成予定位置を除いた表面にレジスト２６を形成した
後、このレジスト２６をマスクとして、プラズマ酸化シ
リコン膜２５、プラズマ酸化シリコン膜１２及びプラズ
マ酸窒化シリコン膜１１を順次に異方性エッチングして
ビットコンタクトホール２７を形成して、所望の容量コ
ンタクト８を露出する。
ＣＶＤ法により全面に膜厚が略５００ｎｍのプラズマ酸
化シリコン膜２５を形成する。次に、図８（ｏ）に示す
ように、プラズマ酸化シリコン膜２５のビットコンタク
ト形成予定位置を除いた表面にレジスト２６を形成した
後、このレジスト２６をマスクとして、プラズマ酸化シ
リコン膜２５、プラズマ酸化シリコン膜１２及びプラズ
マ酸窒化シリコン膜１１を順次に異方性エッチングして
ビットコンタクトホール２７を形成して、所望の容量コ
ンタクト８を露出する。
【００５２】次に、図８（ｐ）に示すように、ＣＶＤ法
により全面に膜厚が略１０ｎｍのＴｉＮ膜及び膜厚が略
１０ｎｍのＴｉ膜の積層膜から成るバリア膜２８、及び
膜厚が略５０ｎｍのＷ膜２９を順次に形成する。次に、
図９（ｑ）に示すように、ＣＭＰ（Chemical Mechnical
Polishing）法により、バリア膜２８及びＷ膜２９の不
要部を除去して、ビットコンタクトホール２７内のみに
バリア膜２８及びＷ膜２９の積層膜から成るビットコン
タクト３０を形成する。
により全面に膜厚が略１０ｎｍのＴｉＮ膜及び膜厚が略
１０ｎｍのＴｉ膜の積層膜から成るバリア膜２８、及び
膜厚が略５０ｎｍのＷ膜２９を順次に形成する。次に、
図９（ｑ）に示すように、ＣＭＰ（Chemical Mechnical
Polishing）法により、バリア膜２８及びＷ膜２９の不
要部を除去して、ビットコンタクトホール２７内のみに
バリア膜２８及びＷ膜２９の積層膜から成るビットコン
タクト３０を形成する。
【００５３】次に、図９（ｒ）に示すように、ＣＭＰ法
により全面に膜厚が３０〜５０ｎｍのＴｉＮ膜３１を形
成して、ビットコンタクト３０と接続するビット配線を
形成する。次に、全面に酸化シリコン膜等の絶縁保護膜
３２を形成して、半導体メモリを完成させる。
により全面に膜厚が３０〜５０ｎｍのＴｉＮ膜３１を形
成して、ビットコンタクト３０と接続するビット配線を
形成する。次に、全面に酸化シリコン膜等の絶縁保護膜
３２を形成して、半導体メモリを完成させる。
【００５４】上述したように、この例の半導体メモリの
製造方法によれば、Ｒｕ膜から成る下部電極膜１６Ａを
形成した後レジスト１７をマスクとして不要な下部電極
膜１６Ａを除去して下部電極１６を形成し、レジストを
アッシングにより除去した後、下部電極１６表面のみに
緩衝膜としての役割を担うＲｕ膜から成る選択成長膜１
８を選択成長させ、この後にＴａ2Ｏ5膜から成る容量絶
縁膜２０を形成するようにしたので、容量絶縁膜２０は
下部電極１６と接しないで、成長絶縁膜１８と接するよ
うになる。したがって、容量絶縁膜２０は下地膜である
表面が変質されていない選択成長１８の膜質が反映され
て形成される。それゆえ、レジスト１７のアッシング時
に、下部電極１６の表面が酸素プラズマにより損傷され
て変質しても、容量絶縁膜２０はその変質の影響を受け
ないので劣化することはない。
製造方法によれば、Ｒｕ膜から成る下部電極膜１６Ａを
形成した後レジスト１７をマスクとして不要な下部電極
膜１６Ａを除去して下部電極１６を形成し、レジストを
アッシングにより除去した後、下部電極１６表面のみに
緩衝膜としての役割を担うＲｕ膜から成る選択成長膜１
８を選択成長させ、この後にＴａ2Ｏ5膜から成る容量絶
縁膜２０を形成するようにしたので、容量絶縁膜２０は
下部電極１６と接しないで、成長絶縁膜１８と接するよ
うになる。したがって、容量絶縁膜２０は下地膜である
表面が変質されていない選択成長１８の膜質が反映され
て形成される。それゆえ、レジスト１７のアッシング時
に、下部電極１６の表面が酸素プラズマにより損傷され
て変質しても、容量絶縁膜２０はその変質の影響を受け
ないので劣化することはない。
【００５５】しかも、この例の半導体メモリの製造方法
によれば、従来の製造方法のように、容量絶縁膜２０に
対して側壁絶縁膜を形成する必要がないので、この側壁
絶縁膜の形成工程は不要になるため、容量絶縁膜にダメ
ージを与えることはなくなる。すなわち、この例では、
図１７（ｆ）の絶縁膜１１１を形成する工程及び図１８
（ｇ）の絶縁膜１１１をエッチバックして側壁絶縁膜１
１１ａを形成する工程は必要がないので、既に形成され
ている容量絶縁膜に対してダメージを与えるおそれはな
くなる。さらに、側壁絶縁膜の形成が不要になったこと
により、側壁絶縁膜のオーバーエッチングは生じないの
で、図１９に示したような、下部電極１０１と上部電極
１０５との短絡も生じない。
によれば、従来の製造方法のように、容量絶縁膜２０に
対して側壁絶縁膜を形成する必要がないので、この側壁
絶縁膜の形成工程は不要になるため、容量絶縁膜にダメ
ージを与えることはなくなる。すなわち、この例では、
図１７（ｆ）の絶縁膜１１１を形成する工程及び図１８
（ｇ）の絶縁膜１１１をエッチバックして側壁絶縁膜１
１１ａを形成する工程は必要がないので、既に形成され
ている容量絶縁膜に対してダメージを与えるおそれはな
くなる。さらに、側壁絶縁膜の形成が不要になったこと
により、側壁絶縁膜のオーバーエッチングは生じないの
で、図１９に示したような、下部電極１０１と上部電極
１０５との短絡も生じない。
【００５６】図１０は、この例によって得られた半導体
メモリの容量素子のリーク電流特性を示すもので、リー
ク電流密度（縦軸）と印加電圧Ｖｐ（横軸）との関係を
示している。Ａがこの例による特性を示している。図１
０から明らかなように、この例による特性Ａは、印加電
圧Ｖｐが小さい範囲ではリーク電流を少なく抑えること
ができることを示している。一方、従来の特性Ｂは、印
加電圧Ｖｐが小さい範囲でもリーク電流は多くなってい
て、リーク電流特性が低下していることを示している。
メモリの容量素子のリーク電流特性を示すもので、リー
ク電流密度（縦軸）と印加電圧Ｖｐ（横軸）との関係を
示している。Ａがこの例による特性を示している。図１
０から明らかなように、この例による特性Ａは、印加電
圧Ｖｐが小さい範囲ではリーク電流を少なく抑えること
ができることを示している。一方、従来の特性Ｂは、印
加電圧Ｖｐが小さい範囲でもリーク電流は多くなってい
て、リーク電流特性が低下していることを示している。
【００５７】このように、この例の構成によれば、メモ
リセルトランジスタ１０を形成したシリコン基板１上の
プラズマ酸窒化シリコン膜１１及びプラズマ酸化シリコ
ン膜１２から成る層間絶縁膜にシリンダ溝１３を形成し
た後に、このシリンダ溝１３に容量素子を形成するにあ
たり、Ｒｕ膜から成る下部電極膜１６Ａを形成した後レ
ジスト１７をマスクとして不要な下部電極膜１６Ａを除
去して下部電極１６を形成し、レジスト１７をアッシン
グにより除去した後、下部電極１６表面のみに緩衝膜と
しての役割を担うＲｕ膜から成る選択成長膜１８を選択
成長させ、この後にＴａ2Ｏ5膜から成る容量絶縁膜２０
を形成するようにしたので、容量絶縁膜に対して側壁絶
縁膜を形成しなくとも、下部電極加工時に生じた変質の
影響を防止することができる。したがって、容量絶縁膜
にダメージを与えることなく、容量素子のリーク電流特
性の低下を防止することができる。
リセルトランジスタ１０を形成したシリコン基板１上の
プラズマ酸窒化シリコン膜１１及びプラズマ酸化シリコ
ン膜１２から成る層間絶縁膜にシリンダ溝１３を形成し
た後に、このシリンダ溝１３に容量素子を形成するにあ
たり、Ｒｕ膜から成る下部電極膜１６Ａを形成した後レ
ジスト１７をマスクとして不要な下部電極膜１６Ａを除
去して下部電極１６を形成し、レジスト１７をアッシン
グにより除去した後、下部電極１６表面のみに緩衝膜と
しての役割を担うＲｕ膜から成る選択成長膜１８を選択
成長させ、この後にＴａ2Ｏ5膜から成る容量絶縁膜２０
を形成するようにしたので、容量絶縁膜に対して側壁絶
縁膜を形成しなくとも、下部電極加工時に生じた変質の
影響を防止することができる。したがって、容量絶縁膜
にダメージを与えることなく、容量素子のリーク電流特
性の低下を防止することができる。
【００５８】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更などがあってもこの発明に含まれる。たとえば、各実
施例では半導体メモリに用いる容量素子を製造する例で
説明したが、これに限らず容量素子のみを半導体基板上
に形成する場合にも適用することができる。また、下部
電極の下に形成するバリア膜は、ＴｉＮ／Ｔｉの積層膜
に限らずに、ＴａＮ（窒化タンタル膜）等の他の材料を
用いることができる。また、選択成長性を有する金属と
しては、Ｒｕに限らずに、タングステン（Ｗ）、窒化タ
ングステン（ＷＮ）、白金（Ｐｔ）等の他の金属を用い
ることも可能である。
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更などがあってもこの発明に含まれる。たとえば、各実
施例では半導体メモリに用いる容量素子を製造する例で
説明したが、これに限らず容量素子のみを半導体基板上
に形成する場合にも適用することができる。また、下部
電極の下に形成するバリア膜は、ＴｉＮ／Ｔｉの積層膜
に限らずに、ＴａＮ（窒化タンタル膜）等の他の材料を
用いることができる。また、選択成長性を有する金属と
しては、Ｒｕに限らずに、タングステン（Ｗ）、窒化タ
ングステン（ＷＮ）、白金（Ｐｔ）等の他の金属を用い
ることも可能である。
【００５９】また、容量絶縁膜はＴａ2Ｏ5膜に限らず
に、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸バリウ
ム（ＢＴＯ）、チタン酸ストロンチウム（ＳＴＯ）等の
他の材料を用いることができる。また、容量素子の立体
構造は、シリンダ型に例をあげて説明したがこれに限ら
ず、ボックス型、フィン型等の他の立体構造電極にも適
用することができる。また、半導体メモリの構造はビッ
ト配線を容量素子の上部に配置するＣＵＢ（Capacitor
Under Bit）構造に例をあげて説明したがこれに限らず
に、ＣＯＢ（Capacitor Over Bit）構造に適用すること
もできる。
に、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸バリウ
ム（ＢＴＯ）、チタン酸ストロンチウム（ＳＴＯ）等の
他の材料を用いることができる。また、容量素子の立体
構造は、シリンダ型に例をあげて説明したがこれに限ら
ず、ボックス型、フィン型等の他の立体構造電極にも適
用することができる。また、半導体メモリの構造はビッ
ト配線を容量素子の上部に配置するＣＵＢ（Capacitor
Under Bit）構造に例をあげて説明したがこれに限らず
に、ＣＯＢ（Capacitor Over Bit）構造に適用すること
もできる。
【００６０】
【発明の効果】以上説明したように、この発明の半導体
メモリの製造方法によれば、メモリセルトランジスタを
形成した半導体基板上の層間絶縁膜にコンタクトホール
を形成した後に、このコンタクトホールに容量素子を形
成するにあたり、下部電極膜を形成した後レジストをマ
スクとして不要な下部電極膜を除去して下部電極を形成
し、レジストをアッシングにより除去した後、下部電極
表面のみに緩衝膜としての役割を担う選択成長膜を選択
成長させ、この後に容量絶縁膜を形成するようにしたの
で、容量絶縁膜に対して側壁絶縁膜を形成しなくとも、
下部電極加工時に生じた変質の影響を防止することがで
きる。また、この発明の容量素子の製造方法によれば、
半導体基板上の層間絶縁膜にコンタクトホールを形成し
た後に、このコンタクトホールに容量素子を形成するに
あたり、下部電極膜を形成した後レジストをマスクとし
て不要な下部電極膜を除去して下部電極を形成し、レジ
ストをアッシングにより除去した後、下部電極表面のみ
に緩衝膜としての役割を担う選択成長膜を選択成長さ
せ、この後に容量絶縁膜を形成するようにしたので、容
量絶縁膜に対して側壁絶縁膜を形成しなくとも、下部電
極加工時に生じた変質の影響を防止することができる。
したがって、容量絶縁膜にダメージを与えることなく、
容量素子のリーク電流特性の低下を防止することができ
る。
メモリの製造方法によれば、メモリセルトランジスタを
形成した半導体基板上の層間絶縁膜にコンタクトホール
を形成した後に、このコンタクトホールに容量素子を形
成するにあたり、下部電極膜を形成した後レジストをマ
スクとして不要な下部電極膜を除去して下部電極を形成
し、レジストをアッシングにより除去した後、下部電極
表面のみに緩衝膜としての役割を担う選択成長膜を選択
成長させ、この後に容量絶縁膜を形成するようにしたの
で、容量絶縁膜に対して側壁絶縁膜を形成しなくとも、
下部電極加工時に生じた変質の影響を防止することがで
きる。また、この発明の容量素子の製造方法によれば、
半導体基板上の層間絶縁膜にコンタクトホールを形成し
た後に、このコンタクトホールに容量素子を形成するに
あたり、下部電極膜を形成した後レジストをマスクとし
て不要な下部電極膜を除去して下部電極を形成し、レジ
ストをアッシングにより除去した後、下部電極表面のみ
に緩衝膜としての役割を担う選択成長膜を選択成長さ
せ、この後に容量絶縁膜を形成するようにしたので、容
量絶縁膜に対して側壁絶縁膜を形成しなくとも、下部電
極加工時に生じた変質の影響を防止することができる。
したがって、容量絶縁膜にダメージを与えることなく、
容量素子のリーク電流特性の低下を防止することができ
る。
【図１】この発明の一実施例である半導体メモリの製造
方法の構成を工程順に示す工程図である。
方法の構成を工程順に示す工程図である。
【図２】同半導体メモリの製造方法の構成を工程順に示
す工程図である。
す工程図である。
【図３】同半導体メモリの製造方法の構成を工程順に示
す工程図である。
す工程図である。
【図４】同半導体メモリの製造方法の構成を工程順に示
す工程図である。
す工程図である。
【図５】同半導体メモリの製造方法の構成を工程順に示
す工程図である。
す工程図である。
【図６】同半導体メモリの製造方法の構成を工程順に示
す工程図である。
す工程図である。
【図７】同半導体メモリの製造方法の構成を工程順に示
す工程図である。
す工程図である。
【図８】同半導体メモリの製造方法の構成を工程順に示
す工程図である。
す工程図である。
【図９】同半導体メモリの製造方法の構成を工程順に示
す工程図である。
す工程図である。
【図１０】この発明の第１実施例により得られた容量絶
縁膜のリーク電流特性を示す図である。
縁膜のリーク電流特性を示す図である。
【図１１】この発明の第１実施例に用いられる選択成長
金属膜の膜厚と成長時間との関係を示す図である。
金属膜の膜厚と成長時間との関係を示す図である。
【図１２】従来の半導体メモリの製造方法の構成を工程
順に示す工程図である。
順に示す工程図である。
【図１３】同半導体メモリの製造方法の構成を工程順に
示す工程図である。
示す工程図である。
【図１４】同半導体メモリの製造方法の構成を工程順に
示す工程図である。
示す工程図である。
【図１５】同半導体メモリの製造方法の構成を工程順に
示す工程図である。
示す工程図である。
【図１６】同半導体メモリの製造方法の構成を工程順に
示す工程図である。
示す工程図である。
【図１７】同半導体メモリの製造方法の構成を工程順に
示す工程図である。
示す工程図である。
【図１８】同半導体メモリの製造方法の構成を工程順に
示す工程図である。
示す工程図である。
【図１９】従来の半導体メモリの製造方法の欠点を示す
図である。
図である。
１ Ｐ型シリコン基板 ２ 素子分離用絶縁膜 ３ ゲート酸化膜 ４ ゲート電極（ワードライン） ５ Ｎ型拡散領域（ソース領域又はドレイン領域） ６ 酸化シリコン膜（層間絶縁膜） ７ コンタクトホール ８ 容量コンタクト １０ メモリセルトランジスタ １１ プラズマ酸窒化シリコン膜 １２ プラズマ酸化シリコン膜 １３ シリンダ溝 １５、２８ バリア膜（ＴｉＮ／Ｔｉ膜） １６Ａ 下部電極膜（Ｒｕ膜） １６ 下部電極 １７、２３、２６ レジスト １８ 選択成長膜（Ｒｕ膜） ２０ 容量絶縁膜（Ｔａ2Ｏ5膜） ２１Ａ 上部電極膜（Ｒｕ膜） ２１ 上部電極 ２２、２９ Ｗ膜（上部電極膜） ２４ 容量素子 ２７ ビットコンタクトホール ３０ ビットコンタクト ３１ ＴｉＮ膜（ビット配線） ３２ 絶縁保護膜
Claims (15)
- 【請求項１】 半導体基板上にメモリセルトランジスタ
及びその拡散領域に接続されたシリンダ型容量素子を備
えた半導体メモリの製造方法であって、 前記半導体基板上に前記メモリセルトランジスタを形成
した後全面に層間絶縁膜を形成する工程と、 前記層間絶縁膜の所定の個所に前記シリンダ型容量素子
を形成するためのシリンダ溝を形成する工程と、 その後全面に下部電極膜を形成する工程と、 その後前記シリンダ溝内にのみレジストが残存するよう
にレジスト処理する工程と、 その後余分な前記下部電極膜を除去して前記シリンダ溝
内にのみ下部電極膜を残す工程と、 その後全面に容量絶縁膜及び上部電極膜を形成する工程
とを含むことを特徴とする半導体メモリの製造方法。 - 【請求項２】 半導体基板上にメモリセルトランジスタ
及びその拡散領域に接続されたシリンダ型容量素子を備
えた半導体メモリの製造方法であって、 前記半導体基板上に前記メモリセルトランジスタを形成
した後全面に第１の層間絶縁膜を形成する工程と、 前記第１の層間絶縁膜に前記拡散領域を露出するコンタ
クトホールを形成し、該コンタクトホールに前記拡散領
域に接続する容量コンタクトを形成する工程と、 前記
第１の層間絶縁膜上に第２の層間絶縁膜を形成した後、
該第２の層間絶縁膜の所定の個所に前記シリンダ型容量
素子を形成するためのシリンダ溝を形成する工程と、 その後全面に下部電極膜を形成する工程と、 その後前記シリンダ溝内にのみレジストが残存するよう
にレジスト処理する工程と、 その後余分な前記下部電極膜を除去して前記シリンダ溝
内にのみ下部電極膜を残す工程と、 その後全面に容量絶縁膜及び上部電極膜を形成する工程
とを含むことを特徴とする半導体メモリの製造方法。 - 【請求項３】 前記下部電極膜を残す工程の後に、前記
レジストを除去する工程を含むことを特徴とする請求項
１又は２記載の半導体メモリの製造方法。 - 【請求項４】 前記レジスト除去する工程を酸素プラズ
マ法により行うことを特徴とする請求項３記載の半導体
メモリの製造方法。 - 【請求項５】 前記レジストを除去する工程の後に、前
記下部電極膜上にのみ選択的に金属膜を形成する工程を
含むことを特徴とする請求項３又は４記載の半導体メモ
リの製造方法。 - 【請求項６】 前記容量絶縁膜及び上部電極膜を形成す
る工程の後に、前記第２の層間絶縁膜上に第３の層間絶
縁膜を形成し、その後ビットコンタクト形成予定位置の
前記第３の層間絶縁膜及び前記第２の層間絶縁膜を選択
的に除去して、所望の前記容量コンタクトを露出するビ
ットコンタクトホールを形成する工程と、該ビットコン
タクトホール及び前記第３の層間絶縁膜上に金属膜を順
次に形成した後、前記第３の層間絶縁膜上の不要な金属
膜を除去してビットコンタクトを形成する工程と、前記
第３の層間絶縁膜上に前記ビットコンタクトと接続する
ようにビット配線を形成する工程とを含むことを特徴と
する請求項１乃至５のいずれか１に記載の半導体メモリ
の製造方法。 - 【請求項７】 前記金属膜を形成する工程を、ＣＶＤ
法、ＰＶＤ法又は両者の組み合わせにより行うことを特
徴とする請求項５又は６記載の半導体メモリの製造方
法。 - 【請求項８】 前記金属膜としてＲｕを用いることを特
徴とする請求項５、６又は７記載の半導体メモリの製造
方法。 - 【請求項９】 半導体基板上にシリンダ型容量素子を備
えた容量素子の製造方法であって、 前記半導体基板の全面に層間絶縁膜を形成する工程と、 前記層間絶縁膜の所定の個所に前記シリンダ型容量素子
を形成するためのシリンダ溝を形成する工程と、 その後全面に下部電極膜を形成する工程と、 その後前記シリンダ溝内にのみレジストが残存するよう
にレジスト処理する工程と、 その後余分な前記下部電極膜を除去して前記シリンダ溝
内にのみ下部電極膜を残す工程と、 その後全面に容量絶縁膜及び上部電極膜を形成する工程
とを含むことを特徴とする容量素子の製造方法。 - 【請求項１０】 半導体基板上にシリンダ型容量素子を
備えた容量素子の製造方法であって、 前記半導体基板上の全面に第１の層間絶縁膜を形成する
工程と、 前記第１の層間絶縁膜にコンタクトホールを形成し、該
コンタクトホールに容量コンタクトを形成する工程と、 前記第１の層間絶縁膜上に第２の層間絶縁膜を形成した
後、該第２の層間絶縁膜の所定の個所に前記シリンダ型
容量素子を形成するためのシリンダ溝を形成する工程
と、 その後全面に下部電極膜を形成する工程と、 その後前記シリンダ溝内にのみレジストが残存するよう
にレジスト処理する工程と、 その後余分な前記下部電極膜を除去して前記シリンダ溝
内にのみ下部電極膜を残す工程と、 その後全面に容量絶縁膜及び上部電極膜を形成する工程
とを含むことを特徴とする容量素子の製造方法。 - 【請求項１１】 前記下部電極膜を残す工程の後に、前
記レジストを除去する工程を含むことを特徴とする請求
項９又は１０記載の容量素子の製造方法。 - 【請求項１２】 前記レジスト除去する工程を酸素プラ
ズマ法により行うことを特徴とする請求項１１記載の容
量素子の製造方法。 - 【請求項１３】 前記レジストを除去する工程の後に、
前記下部電極膜上のみに選択的に金属膜を形成する工程
を含むことを特徴とする請求項１１又は１２記載の容量
素子の製造方法。 - 【請求項１４】 前記金属膜を形成する工程を、ＣＶＤ
法、ＰＶＤ法又は両者の組み合わせにより行うことを特
徴とする請求項１３記載の容量素子の製造方法。 - 【請求項１５】 前記金属膜としてＲｕを用いることを
特徴とする請求項１３又は１４記載の容量素子の製造方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000131877A JP2001313379A (ja) | 2000-04-28 | 2000-04-28 | 半導体メモリの製造方法及び容量素子の製造方法 |
| US09/842,751 US6399399B2 (en) | 2000-04-28 | 2001-04-25 | Method for manufacturing semiconductor memory and method for manufacturing capacitor |
| KR1020010022543A KR20010098887A (ko) | 2000-04-28 | 2001-04-26 | 반도체 메모리의 제조방법 및 용량소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000131877A JP2001313379A (ja) | 2000-04-28 | 2000-04-28 | 半導体メモリの製造方法及び容量素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001313379A true JP2001313379A (ja) | 2001-11-09 |
Family
ID=18640688
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000131877A Pending JP2001313379A (ja) | 2000-04-28 | 2000-04-28 | 半導体メモリの製造方法及び容量素子の製造方法 |
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| Country | Link |
|---|---|
| US (1) | US6399399B2 (ja) |
| JP (1) | JP2001313379A (ja) |
| KR (1) | KR20010098887A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002076306A (ja) * | 2000-08-31 | 2002-03-15 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| KR100456697B1 (ko) * | 2002-07-30 | 2004-11-10 | 삼성전자주식회사 | 반도체 장치의 캐패시터 및 그 제조방법 |
| US7071071B2 (en) | 2003-03-19 | 2006-07-04 | Elpida Memory, Inc. | Method of manufacturing semiconductor device |
| US7183170B2 (en) | 2003-12-01 | 2007-02-27 | Elpida Memory, Inc. | Manufacturing method of semiconductor device |
| JP2007081189A (ja) * | 2005-09-15 | 2007-03-29 | Elpida Memory Inc | 半導体記憶装置及びその製造方法 |
| US7303973B2 (en) | 2002-07-29 | 2007-12-04 | Elpida Memory, Inc. | ALD process for capacitor dielectric |
| JP2008041769A (ja) * | 2006-08-02 | 2008-02-21 | Elpida Memory Inc | 半導体装置及び半導体装置の製造方法 |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4053226B2 (ja) * | 2000-10-18 | 2008-02-27 | 株式会社ルネサステクノロジ | 半導体集積回路装置およびその製造方法 |
| JP2002319636A (ja) * | 2001-02-19 | 2002-10-31 | Nec Corp | 半導体記憶装置及びその製造方法 |
| JP2002280360A (ja) * | 2001-03-16 | 2002-09-27 | Nec Corp | 半導体装置の製造方法 |
| KR100531419B1 (ko) * | 2001-06-12 | 2005-11-28 | 주식회사 하이닉스반도체 | 반도체소자 및 그의 제조방법 |
| US6486025B1 (en) * | 2002-01-14 | 2002-11-26 | Taiwan Semiconductor Manufacturing Co., Ltd | Methods for forming memory cell structures |
| JP4047631B2 (ja) * | 2002-05-28 | 2008-02-13 | エルピーダメモリ株式会社 | 王冠構造のキャパシタを有する半導体集積回路装置およびその製造方法 |
| JP4046588B2 (ja) * | 2002-10-10 | 2008-02-13 | Ｎｅｃエレクトロニクス株式会社 | キャパシタの製造方法 |
| US7282757B2 (en) * | 2003-10-20 | 2007-10-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | MIM capacitor structure and method of manufacture |
| FR2879815A1 (fr) * | 2004-12-16 | 2006-06-23 | St Microelectronics Sa | Fabrication d'un condensateur par depot metallique dans une couche de dielectrique d'interconnexion de circuit integre |
| FR2884646B1 (fr) * | 2005-04-19 | 2007-09-14 | St Microelectronics Sa | Procede de fabrication d'un circuit integre comprenant un condensateur tridimensionnel |
| FR2884645B1 (fr) * | 2005-04-19 | 2007-08-10 | St Microelectronics Sa | Procede de realisation d'un circuit integre comprenant un condensateur |
| JP2009054972A (ja) * | 2007-08-29 | 2009-03-12 | Elpida Memory Inc | 半導体装置の製造方法 |
| JP5733002B2 (ja) * | 2011-04-28 | 2015-06-10 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| EP2584588B1 (en) | 2011-10-21 | 2017-10-04 | Imec | Method of forming MIM capacitor with Ru-comprising oxygen diffusion barrier |
| KR102076060B1 (ko) * | 2013-06-10 | 2020-02-11 | 삼성전자주식회사 | 커패시터를 포함하는 반도체 소자 및 이의 제조 방법 |
| KR102335280B1 (ko) * | 2015-10-02 | 2021-12-03 | 삼성전자주식회사 | 커패시터를 갖는 반도체 장치 및 이의 제조 방법 |
| US10608076B2 (en) * | 2017-03-22 | 2020-03-31 | Advanced Micro Devices, Inc. | Oscillating capacitor architecture in polysilicon for improved capacitance |
| US10756164B2 (en) | 2017-03-30 | 2020-08-25 | Advanced Micro Devices, Inc. | Sinusoidal shaped capacitor architecture in oxide |
| US10186510B2 (en) | 2017-05-01 | 2019-01-22 | Advanced Micro Devices, Inc. | Vertical gate all around library architecture |
| US10304728B2 (en) | 2017-05-01 | 2019-05-28 | Advanced Micro Devices, Inc. | Double spacer immersion lithography triple patterning flow and method |
| US12308370B2 (en) | 2021-09-29 | 2025-05-20 | Advanced Micro Devices, Inc. | Cross field effect transistors (XFETs) in integrated circuits |
| US11862640B2 (en) | 2021-09-29 | 2024-01-02 | Advanced Micro Devices, Inc. | Cross field effect transistor (XFET) library architecture power routing |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960005566B1 (ko) * | 1992-11-04 | 1996-04-26 | 현대전자산업주식회사 | 전하 저장 전극 형성방법 |
| JPH0794600A (ja) | 1993-06-29 | 1995-04-07 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR0170308B1 (ko) * | 1995-12-05 | 1999-02-01 | 김광호 | 강유전체 캐패시터의 제조방법 |
| KR100215867B1 (ko) * | 1996-04-12 | 1999-08-16 | 구본준 | 반도체 소자의 커패시터 구조 및 제조 방법 |
| JPH10144882A (ja) * | 1996-11-13 | 1998-05-29 | Oki Electric Ind Co Ltd | 半導体記憶素子のキャパシタ及びその製造方法 |
| KR100268428B1 (ko) * | 1998-07-03 | 2000-10-16 | 윤종용 | 커패시터 및 그 제조 방법 |
| JP2000077620A (ja) * | 1998-08-31 | 2000-03-14 | Nec Corp | Ｄｒａｍ及びその製造方法 |
| KR20000033395A (ko) * | 1998-11-23 | 2000-06-15 | 윤종용 | 반도체장치의 커패시터 및 그 제조방법 |
| KR100293714B1 (ko) * | 1998-12-30 | 2001-07-12 | 박종섭 | 백금 전극을 갖는 캐패시터 제조 방법 |
| TW417293B (en) * | 1999-08-27 | 2001-01-01 | Taiwan Semiconductor Mfg | Formation of DRAM capacitor |
| KR20010038052A (ko) * | 1999-10-21 | 2001-05-15 | 윤종용 | 실린더형 커패시터 제조방법 |
-
2000
- 2000-04-28 JP JP2000131877A patent/JP2001313379A/ja active Pending
-
2001
- 2001-04-25 US US09/842,751 patent/US6399399B2/en not_active Expired - Lifetime
- 2001-04-26 KR KR1020010022543A patent/KR20010098887A/ko not_active Ceased
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002076306A (ja) * | 2000-08-31 | 2002-03-15 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| US7303973B2 (en) | 2002-07-29 | 2007-12-04 | Elpida Memory, Inc. | ALD process for capacitor dielectric |
| KR100456697B1 (ko) * | 2002-07-30 | 2004-11-10 | 삼성전자주식회사 | 반도체 장치의 캐패시터 및 그 제조방법 |
| US7071071B2 (en) | 2003-03-19 | 2006-07-04 | Elpida Memory, Inc. | Method of manufacturing semiconductor device |
| US7183170B2 (en) | 2003-12-01 | 2007-02-27 | Elpida Memory, Inc. | Manufacturing method of semiconductor device |
| JP2007081189A (ja) * | 2005-09-15 | 2007-03-29 | Elpida Memory Inc | 半導体記憶装置及びその製造方法 |
| JP2008041769A (ja) * | 2006-08-02 | 2008-02-21 | Elpida Memory Inc | 半導体装置及び半導体装置の製造方法 |
| US7919385B2 (en) | 2006-08-02 | 2011-04-05 | Elpida Memory, Inc. | Semiconductor device and method of forming the same |
Also Published As
| Publication number | Publication date |
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